DE2236382B2 - Anordnung zum Normieren der Höhe von Schriftzeichen - Google Patents

Description

bO

Die Erfindung betrifft eine Anordnung zum Normieren der Höhe von Schriftzeichen gemäß Oberbegriff des Hauptanspruchs.

Aus der US-PS 32 89 164 ist bereits eine Anordnung b5 zum Normieren von Zeichen unterschiedlicher Ausdehnung bekannt, mit der ein mittels einer Reihe von Fotozellen aufgenommenes und in einem zweidimensionalen Speicher gespeichertes Zeichen spaltenweise in einen zweiten Speicher umspeicherbar ist Dabei werden die jeweils in einer Spalte nebeneinanderliegenden Speicherzellen, die die Helligkeitswerte der entsprechenden Bildpunkte beinhalten, derart miteinander kombiniert, daß im zweiten Speicher ein Zeichen von normierter Höhe entsteht Dies wird dadurch erreicht, daß die Einlesezeiten in den zweiten Speicher anders als die Auslesezeichen aus dem ersten Speicher gewählt werden. Das Verhältnis von Einlesezeit zu Auslesezeit, also das sogenannte Umladezeitenverhältnis, stellt den mit der bekannten Anordnung erzielbaren Normierungsfaktor dar. Ein Nachteil der bekannten Anordnung liegt nun darin, daß bei der Übertragung von einem Speicher in den anderen wesentliche Zeicheninformation verlorgengehen kann, wenn einer der zum Umladen erforderlichen Taktimpulse aufgrund zu niedriger Spannung ausfällt

Es ist demgegenüber Aufgabe der Erfindung, eine Anordnung zum Normieren der Höhe von Schriftzeichen zu schaffen, mit der diese nahezu ohne Verlust von Bildfeldinformation normierbar sind.

Zur Lösung dieser Aufgabe dient eine Anordnung gemäß Oberbegriff des Hauptanspruchs, welche die im Kennzeichen angegebenen Merkmale aufweist

Dadurch wird erreicht, daß alle Zeichenbereiche bei der Zeichenbildverarbeitung übertragen werden, ohne daß Bildabschnitte verlorengehen.

Die Erfindung wird im folgenden anhand von Figuren näher erläutert; es zeigt

F i g. 1 ein Blockschaltbild einer Anordnung zur Verarbeitung der von einer Fotozellenspalte aufgenommenen Daten,

F i g. 2 schematisch die Art der Abtastung von Zeichenbilddaten und deren sequentielle Übertragung,

F i g. 3A—3D die Funktionsweise der Anordnung,

Fig.4 ein Blockschaltbild einer digitalen Anlagensteuerungsschaltung der Anordnung,

Fig.5A den zeitlichen Ablauf von Steuerimpulsen der Anlagensteuerung,

F i g. 6 eine Logikschaltung einer Bewertungsbestimmungseinheit in der Anlagensteuerung gemäß F i g. 4,

Fig.6A eine Logikschaltung eines 3bit-Addierers, der einen Teil der Bewertungsbestimmungseinheit aus F i g. 6 darstellt,

F i g. 7 ein Fließbild der Funktionsweise der Anlagensteuerung gemäß F i g. 4 ohne die in F i g. 6 dargestellte Bewertungsbestimmungseinheit,

F i g. 8A—8C Schaltbilder eines Vervielfachers in der Anlagensteuerung gemäß F i g. 4,

Fig.9 eine Logikschaltung zur Erzeugung von Vervielfacher-Steuersignalen für einen ersten Vervielfacher gemäß F i g. 8 A bis 8C,

Fig. 10 eine Logikschaltung zur Erzeugung von Vervielfacher-Steuersignalen für die Schaltung gemäß Fig. HAbis HC,

Fig. 1IA-HC Schaltbilder eines zweiten Vervielfachers der Anlagensteuerung gemäß F i g. 4,

Fig. 12 ein Logikschaltbild eines Akkumulators der Anlagensteuerung gemäß F i g. 4,

Fig. 13 ein Logikschaltbild eines Speicherregisters der Anlagensteuerung gemäß F i g. 4,

Fig. 14 ein Logikschaltbild einer Tastanordnung zur Übertragung von Signalen aus dem Speicherregister nach Fi g. 13 in den Akkumulator nach F i g. 12, und

Fig. 15—18 Logikschaltbilder von in Fig.4 dargestellten Teilerschaltungen.

F i g. 1 zeigt eine Fotozellenanordnung 48, die eine

einzige Spalte 49 mit 96 Fotozellen enthält Das Ausgangssignal der Fotozellen wird Ober einen Satz Vorverstärker 51, von denen jeweils ein Verstärker einer Zelle zugeordnet ist, einem entsprechenden Satz von Video-Verstärkern 52 zugeführt {eder Video-Verstärker enthält einen Schwarz-Stell-Verstärker 53, einen Regelverstärker 54 und eine Filter- und Puffereinheit 55. Das Ausgangssignal jedes Video-Verstärkers 52 wird dann einer Multiplex-Schalter-Anordnung 56 zugeführt, die einen 4Bit-Analog/Digital- Wandler 61 speist, dessen Ausgangssignal einer digitalen Mittelwertanordnung 64 zugeführt wird. Die Ausgangssignale der 96 Leitungen werden außerdem über einen Analog/Digital-Wandler 61a geführt, um 96 digitale Bestimmungs-Ausgangssignale zu erhalten.

Die Multiplex-Schalter-Anordnung 56 wird von einer Multiplex-Logikeinheit 65 gesteuert, die ihrerseits von einem Binärzähler 66 gesteuert wird. Dieser Binärzähler wird von einem Fensterhöhen-Zähler 67 besteuert, der über einen Kristalloszillator 68 und einen Taktgenerator 69 aktiviert wird.

Im Betrieb wird von einer Abtastanordnung (nicht gezeigt) ein Bild 50 aufeinanderfolgender Zeichen auf die Fotodioden der Retina projiziert Die Retina 49 besteht aus einer monolithischen Anordnung von Silizium-Fotodioden aus 96 in einer Reihe liegenden Elementen. In einem Ausführungsbeispiel hat jedes Element einen aktiven Bereich, der etwa 036 nim breit und OßO mm hoch ist Die Elemente haben jeweils einen Mittenabstand in der Größenordnung von 0,36 mm.

Überläuft ein Bild 50 eines zu erkennenden Zeichens die Spalte 49 aus Fotozellen, so erstreckt sich ein Teil der Zeichenhöhe in einer Richtung von oben nach unten über die Spaltenanordnung und belichtet nur einen Teil der Zellen in der Spalte. Die Ausgänge der Zellen in der Anordnung werden von unten nach oben mit solcher Geschwindigkeit abgetastet, daß ein vertikaler Abschnitt eines Zeichens von 0,18 mm Breite dreimal abgetastet wird, bevor er die Anordnung überlaufen hat. Offensichtlich bedeckt ein Zeichen mit einer Nennhöhe von 2,84 mm nur die halbe Anzahl von Fotozellen wie das gleiche Zeichen mit einer Höhe von 5,69 mm. Durch unterschiedliche Abtastung der Fotozellenausgänge bei Daten von kleineren Zeichen und bei Daten von größeren gleichen Zeichen wird eine Kompensation erreicht, so daß schließlich für unterschiedliche Größen eines Zeichens identische Sätze von Daten erzeugt werden. Die Schaltungsanordnung zur Normierung (F i g. 1) gemäß der Erfindung löst diese Aufgabe.

Wie F i g. 1 zeigt, gelangt das verstärkte Ausgangssignal jedes Fotozellenelementes der Spaltenretina 49 in eine Multiplex-Schalteranordnung 56, deren Funktion in Fig.6 dargestellt ist. Diese Anordnung dient zum Abtasten der verstärkten Analogspannungen von der Fotozellenspalte und erzeugt einen Serienstrom von Daten (F i g. 2) entsprechend einer vertikalen Abtastung des Zeichenabschnittes. Die Abtastperiode der Multiplex-Schalter wird so eingestellt, daß man bei einer Lesegeschwindigkeit von 762 Schriftstück-Zentimeter/ Sekunde 36 Abtastungen pro Zeichen erhält.

Die maximale Anzahl von Schaltern, die von dem Multiplexer abgetastet werden müssen, beträgt 96. Die Anzahl der abgetasteten Zellen wird durch das Normalisierungsverhältnis bestimmt, welches durch den Prozeßsteuerer, einen schnellen Digitalrechner, geliefert wird und von der Größe der zu verarbeitenden Zeichen abhängt. Der Anfangspunkt der Abtastung wird durch einen »Fensterunterteil-Vorhanden«-Wert bestimmt, welcher ebenfalls von dem Prozeßsteuerer gesteuert und durch das Ausgangssignal der Leitungsbestimmungsschaltung festgelegt wird. Die Multiplex-Schalter sind in sechs Sätzen 57 von je 16 Schaltern (Fig. 6) angeordnet, so daß jeder die Kapazität auf der gemeinsamen Sammelleitung auf einem Minimalwert hält Jeder Satz 57 ist mit einem Pufferverstärker 58 verbunden, der seinerseits an einer analogen Oder-Schaltung 59 liegt Die Schaltung 59 bewertet den höchsten analogen Eingangswert Die Analogdaten werden mit der Multiplex-Taktgeschwindigkeit über einen Schieber 62 in den Analog/Digital-Wandler 61 getaktet Da die Abtastzeiten sehr klein sind, wird keine Halteschaltung benötigt

Wie F i g. 1 zeigt werden die Kodierungen »Fensterunterteil-Vorhanden« von der Prozeßsteuerung dem Zähler 66 zugeführt und durch 6 Bits dargestellt Für eine normale Zeichenhöhe von 16 Fotozellen (Normalisierungsverhältnis von 1:1) werden drei Zeichenhöhen oder 48 Zellen abgetastet Für das größte Zeichen (Normalisierungsverhältnis von 2:1) beträgt die Zei chenhöhe 32 Zellen, und es wird ein Fenster von 96 Zellen abgetastet. Die Kodierung »Fensterunterteil-Vorhanden«, die im Zähler 66 gespeichert ist wählt die

r> erste vom Multiplexer abzutastende Zelle. Der Zähler 67 für die innere Fensterhöhe steuert die Höhe des abzutastenden Fensters. Die Multiplex-Schalteranordnung 56 leitet die verstärkten Videodaten seriell von den Fotozellen zum Analog/Digital-Wandler 61, der jede der analogen Spannungen von den Fotodiodenausgängen in eine digitale 4Bit-Darstellung dieser Spannung umwandelt.

Eine vollständig schwarze Zelle wird durch das digitale Wort 0000 dargestellt, während eine vollständig

s") weiße Zelle durch das digitale Wort IHl bezeichnet wird. Die digitalen Signale werden dann zur weiteren Verarbeitung dem Eingang einer digitalen Mittelwertschaltung 64 zugeführt.
Die optische Vergrößerung im Abtaster wird so

41) eingestellt, daß ein Zeichen von 2,84 mm 16 senkrechte Fotozelleneinheiten in der Spaltenanordnung bedeckt. Ein Zeichen wird durch eine Höhe von 16 Einheiten und eine Breite von 12 Einheiten dargestellt. Andere gewünschte Vergrößerungsverhältnisse lassen sich

4> künstlich dadurch erzeugen, daß man die Größe des auf die Spaltenanordnung fallenden Bildes elektronisch verringert. Die Verringerung erfolgt in zwei Richtungen, so daß das Bild nicht beeinträchtigt wird. Die Spaltenretine 49 spricht nur zu einem gegebenen

1» Zeitpunkt auf senkrechte Abschnitte des Zeichens an. Somit wird die horizontale Abmessung eines Zeichens durch die Anzahl der in horizontaler Richtung nebeneinanderliegenden Abschnitte eines Zeichens bestimmt. Damit die übrigen Komponenten des Systems

■μ bei Änderung des Vergrößerungsverhältnisses unverändert bleiben, muß die Anzahl der Abtastungen pro Zeichenraum konstant bleiben.

Die Anzahl der Abtastungen pro Zeichenraum bleibt konstant, wenn die vertikale Abtastgeschwindigkeit

w) bezüglich Änderungen des Verstärkungsverhältnisses konstant bleibt und wenn unterschiedliche Zeichengrößen gleiche Bildformate haben. Es ist klar, daß das Bildformat sich ändern kann, daß jedoch die Variationsbreite für die zu lesenden Typen gering ist und ein

r-i konstantes Bildformat angenommen werden kann.

Unabhängig von der Größe des auf die Spaltenretina projizierten Zeichens wird ein normiertes Standardausgangssignal erzeugt. In F i g. 3A ist ein Teil des Zeichens

50 dargestellt, das einen Abschnitt der Retina 49 Tabelle I bedeckt und überläuft. Bei jeder Abtastung der Retina 49 werden Schwarz-Ausgangssignale von den Zellen 72 und 73 erzeugt, während die ZtHe 71 Weiß-Ausgangssignale abgibt. Wenn das gleiche, jedoch l,5mal größere Zeichen die Retina 49 überläuft (F i g. 3A), so liefern alle Fotozellen 71, 72 und 73 Schwarz-Ausgangssignale, da der Strich 74a die l,5fache Höhe des Striches 74 hat. Bei der Abtastung erzeugt das größere Zeichen ein anderes Muster von Ausgangssignalen von den Fotozellen. Um zur Zufuhr zur Erkennungseinheit das gleiche Muster von Ausgangssignalen herzustellen, wäre es erforderlich, eine Retina zu benutzen, deren Fotozellen in l,5f acher Höhe gegenüber der Retina aus Fig.3 aufgeteilt wären. Bei Verwendung einer derartigen größeren Retina (F i g. 3B) würde die gleiche Anzahl von Zellen von dem Zeichenbild bedeckt werden. Wegen der Schwierigkeiten und Kosten bei der Verwendung einer Vielzahl von für unterschiedliche Zeichengrößen wahlweise zu verwendenden Spaltenretinae wird eine elektronische Normierung angewendet.

Normalisie-	Zeichen	Normierungs	Mittelungs-
rungsver-	größe	faktor	Taktor
5 hältnis
	(mm)	N	AF

IV₈

1% 2:1 2,84
3,12
3,56
3,91
4,27
4,62
4,98
5,33
5,69

16/16
16/18
16/20
16/22
16/24
16/26
16/28
16/30
16/32

9
10
11
12
13
14
15
16

25

30

35

40

45

Horizontale Normierung

Unabhängig von der Größe der abzutastenden Zeichen überlaufen die Zeichenbilder die Spaltenretina 49 mit konstanter Geschwindigkeit. Die Geschwindigkeit, mit der die Retina 49 von den Multiplex-Schaltern abgetastet wird, ist ebenfalls konstant. Wie vorstehend bereits erwähnt, ändert sich das »Abtastfenster« mit der Größe des Zeichens. Da die Ausgangssignale der Fotozellen mit konstanter Geschwindigkeit abgetastet werden, erfordert die Sammlung der Daten einer vollständigen senkrechten Abtastung des Fensters eine größere Zeitspanne, da mehr Fotozellenausgänge abgetastet werden müssen, bevor eine Prüfung der gesamten abgetasteten »Zeichenscheibe« erfolgen kann. Beispielsweise erfordert es die halbe Zeit ein Fenster für ein Zeichen mit der Nenngröße von 2,84 mm abzutasten, gegenüber der Abtastung eines Zeichens doppelter Größe. Die Abtastzeit des vertikalen Fensters ergibt automatisch eine Kompensierung für horizontale Änderungen der Größe des Zeichens. Das Formatverhältnis oder das Verhältnis von Höhe zu Breite der abzutastenden Zeichen wird als relativ konstant angesehen, beispielsweise 4 :3, unabhängig von der absoluten Größe der Abmessungen.

Vertikale Normierung

Um die Zeicheninformation vertikal zu normieren, sei angenommen, daß jede Fotozellen enthaltende Retina 49 in eine Anzahl einzelner Segmente unterteilt ist Die angenommenen Segmente sind aufgeteilt bewertet und gemittelt um »äquivalente Zellen« zu bilden. Die Werte der äquivalenten Zellen entsprechen dann den Werten, ω die von einer größeren Retina erzeugt werden würden. Wie Fig.3D zeigt wird angenommen, daß jeder Fotozelle acht einzelne Segmente zugeordnet sind.

Tabelle I ordnet die Zeichengrößen einem Normierungsverhältnis zu, das im Bereich zwischen 1 :1 bis 2 :1 mit acht Zwischenschritten liegt Die Normierungsfaktoren und die Mittelungsfaktoren für die unterschiedlich großen Zeichen sind ebenfalls in Tabelle I aufgeführt Wenn Zeichen einer gegebenen Größe und eines gegebenen Normierungsverhältnisses gelesen werden sollen, so wird die Anlagesteuerung voreingestellt um für die Schaltungsanordnung zur Normierung den richtigen Mittelungsfaktor zu liefern. Diese Schaltungsanordnung verarbeitet dann die wirklichen digitalen Zellenwerte, um sie in normierte äquivalente Zellen zu bewerten und zu mitteln. Beispielsweise sind in F i g. 3D äquivalente Zellen für ein Zeichen mit einem Normierungsverhältnis von l³/8 :1 gebildet Für dieses Verhältnis beträgt der Mittelungsfaktor 11. Zu Beginn der Abtastung liefert die erste zur digitalen Mittelung vorgesehene Zelle acht von 11 Segmenten, die für die erste äquivalente Zelle erforderlich sind. Die zweite wirkliche Zelle liefert die übrigen drei Segmente der erforderlichen elf Segmente, welche zur Vervollständigung der ersten äquivalenten Zelle mit den acht Segmenten der ersten Zelle zusammengefaßt werden. Die übrigen fünf Segmente der zweiten Zelle werden für die zweite äquivalente Zelle ausgenutzt Die dritte wirkliche Zelle liefert sechs Segmente zur Bildung der zweiten äquivalenten Zelle, während ihre übrigen zwei Segmente für die dritte äquivalente Zelle benutzt werden. Für diese liefert die vierte Zelle acht Segmente, wobei ein weiteres Element erforderlich wird, das von der fünften Zelle stammt Die übrigen sieben Segmente der fünften wirklichen Zelle gehören zur vierter äquivalenten Zelle. Auf diese Weise werden die Zellendaten zum Aufbau von äquivalenten Zeller verwendet Für unterschiedliche Mittelungsfaktorer unterscheidet sich die Anzahl der zum Aufbau einet äquivalenten Zelle erforderlichen Segmente, jedoch sind die Kombinationsarten in jedem Fall die gleichen.

Da die wirklichen Zellenausgangssignale nicht aus acht einzelnen Teilen bestehen, verläuft der Vorgang der Mittelung und Normierung wie folgt: (a) Bewertung jedes Ausgangssignals mit einem Mittelungsfaktor, dei äquivalent zur Anzahl der gewünschten Segmente dei verwendeten Zelle ist; (b) Summieren der bewerteter Segmente und (c) Division durch die Gesamtzahl dei verwendeten Segmente, um eine vollständige, normierte äquivalente Zelle zu erzeugen.

Die Normierung erfolgt durch die digitale Mittelungs Schaltung 64 gemäß Fig. 1. Das Ausgangssignal des Multiplexers 56 besteht aus einer Reihe von analoger Schrittfunktionen, die die Werte der Videoinformationen aus 48 bis 96 Zellen in Abhängigkeit von dei vorgewählten Normierungsverhältnissen darstellen Das Videosignal jeder abgetasteten Zelle wird von Analog/Digital-Wandler 61 in aus 4 Bit bestehender

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Binärworte oder Bytes digitalisiert. Die digitale Mittelungsschaltung 64 ermöglicht eine programmierbare mathematische Mittelung der einkommenden Datenbytes.

Die Mittelungsschaltung 64 enthält zur Erzielung hoher Datengeschwindigkeiten in der Größenordnung von 160 Nanosekunden eine Logik, die über Emitter gekoppelt ist. Die Daten werden während einer teilweisen mathematischen Berechnung über eine Zeitspanne von 4 Datenzyklen einer Reihe von mathematischen Operationen unterworfen. Zwischen dem Dateneingang und dem Austritt des Quotienten ergibt sich eine Verzögerung von 640 bis 800 Nanosekunden. Dadurch wird jedoch die Eingangsgeschwindigkeit von 160 Nanosekunden nicht geändert, da sich die Daten weiterhin mit der Eingangsgeschwindigkeit durch die Einheit bewegen.

Bei der Mittelungstechnik für die Normierung wird angenommen, daß eine Konstante zur Bestimmung der Anzahl von gleichen Teilen verwendet wird, aus denen die einkommenden Daten bestehen. Im vorliegenden Fall wird als Konstante 8 benutzt. Das heißt, die einkommenden Daten werden als aus 8 getrennten Datenbytes bestehend angesehen, von denen jedes äquivalent zu einem Binärwert ist, der in der Dateneingangskodierung ausgedrückt ist. Da die Zahl 8 als Konstante gewählt wurde, wird eine Mittelung aufgrund von '/β Segmenten der einkommenden Binärdaten durchgeführt Die Datenbytes stellen die Informationen von jeder der in der Reihe angeordneten Fotozellen dar. Wenn die erwähnten Einschränkungen verwendet werden, wird der Mittelungsvorgang auf nicht weniger als einen vollen Dateneingang angewendet, der aus 8'/e binären Zeichenteilen besteht

Der theoretische Verlauf der digitalen Mittelung ist ganz allgemein wie folgt Eine binäre Zahl, der sogenannte Mittelungsfaktor, der zur Bestimmung der Anzahl von zu mittelnden Ve Binärteilen verwendet wird, wird voreingestellt Der vorstehend erwähnte Mittelungsfaktor ist eine Funktion der Größe des zu ίο lesenden Zeichens und wird von einer Anlagensteuerung geliefert Im vorliegenden Fall ist der Mittelungsfaktor auf die binären Zahlen 8 bis 16 beschränkt Bei einem Mittelungsfaktor von 9 wird jede wirkliche Zelle in eine äquivalente Zelle aus 9 · '/8 Segmenten unterteilt und dann gemittelt

Zur allgemeinen Darstellung der Funktionsweise der digitalen Mittelungsschaltung sei angenommen, daß der Mittelungsfaktor 9 benutzt wird und daß die Eingangsdaten eine 4Bit-Wortfolge enthalten, die abwechselnd aus binärer 16 und binärer 8 besteht Das heißt daß die erste äquivalente Zelle aus 8 Teilen der binären 16 der ersten wirklichen Zelle und einem Teil der binären 8 zweiten wirklichen Zelle besteht Nach der Mittelung beträgt das binäre Äquivalent

16(8) + 8(1)

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25

30

55

oder binär 15.

Die zweite äquivalente Zelle besteht aus 7 Teilen der binären 8 der zweiten wirklichen Zelle und zwei Teilen der binären 16 der dritten wirklichen Zelle. Nach Mittelung ist diese Gruppe gleich

8(7) + 16(2)

9
oder binär 10.

Die dritte äquivalente Zelle besteht aus 6 Teilen der binären 16 und drei Teilen der binären 8 und ist nach Mittelung gleich

16(6) + 8(3)

oder gleich der binären 13.

Die vierte äquivalente Zelle besteht aus fünf Teilen der binären 8 und vier Teilen der binären 16. Nach Mittelung ergibt sich

8(5) + 16(4)

oder eine binäre 12.

Der Vorgang der Mittelung wird fortgesetzt, bis alle Eingangsdaten gemittelt sind oder bis durch einen Zyklusanfangstaktimpuls ein neuer Zyklus angelassen wird. Das Ausgangsformat der Daten von der Mittelungsschaltung hat die Form eines 4Bit-Binärkodes, der der Quotient aus dem Mittelungs-Divisionsvorgang ist.

Um den Mittelungsdivisor zu ändern, wird der Mittelungsfaktor von der Prozeßsteuerung geändert oder zurückgestellt Änderungen werden bei vorher verwendetem Mittelungsfaktor mit den letzten zu mittelnden Eingangsdaten synchronisiert, um Fehler infolge Kodeänderungen zu vermeiden.

Um die vorstehende Bewertung und Mittelung zu erreichen, ist eine Anordnung erforderlich, die proportionale Werte für alle Eingangsdaten bestimmt Dies erfolgt durch Subtraktion und Fortschreibung·, d.h. zwischen der Bestimmungseinheit und dem Mittelungsfaktor wird eine Subtraktion vorgenommen. Die Bestimmungseinheit wird mit jedem Eingangssignal fortgeschrieben, bis der Mittelungsfaktor erfüllt ist. Zu diesem Zeitpunkt wird die Bestimmungseinheit für die nächste Datengruppe regeneriert Da ein Datenzug höchstens acht gleiche Teile aufweist, kann keine einzelne Dateneingangszahl mehr als acht Teile zur zu mittelnden Gesamtdatengruppe beitragen.

Nach der Bestimmung des proportionalen Beitrags für gegebene Eingangsdaten werden diese proportional zur bestimmten Zahl vervielfacht Das Produkt wird in einer Puffereinheit gespeichert, die zum Aufsummieren aller Teile innerhalb einer gegebenen Datengruppe dient Die Summe wird dann einem Binärteiler zugeführt, der die Produktsummen durch den Mittelungsfaktor teilt Der Ausgangsquotient stellt den abschließenden gemittelten Datenwert dar, der derjenige Wert der normierten äquivalenten Zellen ist, der der Erkennungseinheit zur Identifizierung des gelesenen Zeichens zugeführt wird.

Das Eingangssignal für die digitale Mittelungsschaltung ist ein Reihenstrom aus binären 4 Bit Worten aus dem Analog/Digital-Wandler 61 (Fig. 1). Jedes Wort stellt das Ausgangssignal einer Fotozelle der Spaltenretina 49 dar, die während einer Abtastung abgefragt wird.

Die Daten werden von der digitalen Mittelungsschaltung verarbeitet, die als Blockschaltbild in Fig.4 dargestellt ist Dabei werden in Fig.4 für bestimmte Signale, die über die Leitungen zwischen den verschiedenen Einheiten übertragen werden, Symbole verwendet, die in Tabelle II dargestellt sind

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Tabelle II

DVAF — Mittelungsfaktor zur Bildung äquivalenter Zellen

TIMING — Synchronisierungssignal mit drei Taktimpulsen unterschiedlicher Phase und einem Anfangsabtastsignal

DVD — Vervielfachungsfaktor im Vervielfacher

83

DATA — unnormierte digitale Zeicheninformation

DVT - Vervielfachungsfaktor für den Verviel

facher 84

DVDW — Zahl der zur Bildung der augenblicklichen äquivalenten Zelle erforderlichen Segmente der augenblicklichen wirklichen Zelle

DVM2D — Produkt von Vervielfachungsfaktor und Daten gebildet im Vervielfacher 84

DVMID — Produkt von Vervielfachungsfaktor und Daten gebildet im Vervielfacher 84

DVMlDD - verzögerter Wert von DVM2D

DVTD — akkumulierte vervielfachte Daten von beiden Vervielfachern 83 und 84

Wie Fig.4 zeigt, nimmt die Bewertungsbestimmungseinheit 81 administrative Informationen von der Anlagensteuerung (nicht gezeigt) und Zeitgebersignale von der Datentakteinheit 82 auf. Die Bewertungsbestimmungseinheit 8t erzeugt Steuersignale zum Betrieb der anderen Einheiten der digitalen Mittelungsschaltung.

Wirkliche Zellendaten vom Analog/Digital-Wandler werden zusammen mit von der Bewertungsbestimmungseinheit 81 erzeugten Steuersignalen beiden Vervielfachern fc3 und 84 zugeführt. Der bewertete Zellenwert vom Vervielfacher 84 wird durch eine Speicherschaltung 85 verzögert und dann in einem Akkumulator 86 dem Ausgangssignal des Vervielfachers 83 zugeführt. Die bewertete Summe der Zellendaten vom Akkumulator 86 gelangt zu einem Teiler 87, der zur Erzeugung eines normierten äquivalenten Zellenwertes die Summe mittelt Die normierten Zellenwerte werden dann von der Datentaktschaltung 82 über einen Kanal 82 der Erkennungseinheit RV(in F i g. 4 nicht gezeigt) zugeführt

Die digitale Mittelung umfaßt Prüfmöglichkeiten in Form einer Prüf- und Anzeigelogikschaltung 88, die der Normierungsschaltung Prüfwortdaten zuführt und dann das erarbeitete Ergebnis zur Analyse anzeigt Die Prüfungen werden von einer Bedienungsperson gesteuert mittels eines Normierungsprüfpultes 89 durchgeführt

Die die digitale Mittelungsschaltung enthaltende Logikschaltung führt fünf grundsätzliche Schaltfunktionen zur Erzielung der Normierung mittels Erzeugung äquivalenter Zellen aus.

Nach der Beschreibung der allgemeinen Betriebsweise der digitalen Mittelungsschaltung werden im folgenden die speziellen Schaltungen zur Ausführung dieser Betriebsschritte beschrieben.

Bewertungsbestimmungsschaltung 81

Fig.5 zeigt ein Flußbild der Bewertungsbestimmungsschaltung, wobei die folgende Nomenklatur verwendet wird:

65 NT ist der Wert des Registers, das die Zahl der Segmente verfolgt, die bereits zur Bildung der augenblicklichen äquivalenten Zelle benutzt wurden;

2. ÄSCist ein Anfangsabtastsignal, das eine Rückstellung für die Bewertungsbestimmungsschaltung liefert, um sicherzustellen, daß jede Abtastung in der richtigen Zeitfolge beginnt;

3. S und SS sind zwei verschiedene Ausgangssignale der Addiererschaltung, die zeitlich verteilt sind;

4. AF ist ein 5 Bit Mittelungsfaktor, der der Bewertungsbestimmungsschaltung von der Anlagensteuerung zugeführt wird.

Die Bewertungsbestimmungseinheit 81 (F i g. 4) bildet die Steuerung für den gesamten Mittelungsvorgang. Die Anlagensteuerung liefert ein Mittelungsfaktorsigna! (AF), ein Anfangsabtastsignal (BSC), welches den Start der Daten eines neuen Abtastzyklus der Retina anzeigt, und Taktimpulse (Ci und C3) an die Bewertungsbestimmungsschaltung. Die Schaltung benutzt die Parameter AF, BSC, Cl und C3 zur Erzeugung der folgenden drei Grundsteuersignale, die zur Durchführung der Mittelungsschritte von den anderen Elementen der Mittelungslogikschaltung benötigt werden:

1. ECE bezeichnet die »Kante der äquivalenten Zelle«. Dieses Signal ist wirksam (true), wenn die augenblickliche wirkliche Zelle das letzte zur Vervollständigung der augenblicklichen äquivalenten Zelle benötigte Segment enthält.

2. DWist eine binäre 4 Bit Zahl, die gleich der Anzahl von zur Vervollständigung der augenblicklichen äquivalenten Zelle von der augenblicklichen wirklichen Zelle benötigten Segmente ist (die Werte von DWliegen im Bereich von 1 bis 8).

T ist eine binäre 3 Bit Zahl, die gleich der Anzahl der zur Bildung der nächsten äquivalenten Zelle verwendeten Segmente der augenblicklichen wirklichen Zelle ist (T = 8 - DW).
Fig.5 zeigt ein Flußdiagramm der Wirkungsweise der Bewertungsbestimmungsschaltung, und die Fig.6 und CA zeigen Logikanordnungen der Schaltungen, welche die Bewertungsbestimmungsfunktionen durchführt

Die Bewertungsbestimmungsfunktion beginnt mit einem Cl-Taktimpuls, der bei 101 von der Anlagensteuerung zugeführt wird. Die Impulse Cl und C3, die von der digitalen Mittelungsschaltung verarbeitet werden, sind die Hinterflanken von wiederholten Taktimpulsen, die von der Anlagensteuerung erzeugt und zugeführt werden. Beim Auftreten eines Cl-Impulses bei 101 ermittelt die Bewertungsbestimmungsschaltung bei 102, ob ein ÄSC-Signal vorhanden ist Der Schaltungsbetrieb kann nicht beginnen, bevor die BSC= 1-Bedingung zum ersten Mal in einem gegebenen Arbeitszyklus erfüllt ist Wird ein ÄSC-Signal empfangen, so löst sich die Schaltung bei 103 (Fig.5) durch Einstellen von /= 0, ECE₀ =1, T₀ = 0 und NT₀ = 0 selbst aus. /stellt die wirkliche bearbeitete Zellenzahl zu einem gegebenen Zeitpunkt dar. Die an den anderen Faktoren verwendeten Indizes sind eine Darstellung der Daten entsprechend dem Betrieb von AF-NTo, 104, wobei .AFder zu verwendende Mittelungsfaktor ist und ΛΓ70 zu Anfang auf null eingestellt wird. Beim Auftreten eines zweiten Cl-Taktimpulses bei 101 ist das ÄSC-Signal bei 102 nicht langer wirksam (true), und die erste wirkliche Zelle wird dann bei 105 verarbeitet Beim Schritt 106 ermittelt die Bewertungsbestimmungsschaltung, ob die augenblickliche Summe S größer ist als acht

Da das Register NT vor der Durchführung der Subtraktion AF-NT ausgelöst wird, ist der Wert S₀ gleich dem Mittelungsfaktor der ersten zu untersuchenden wirklichen Zelle. Ist Sgrößer als acht, dann stellt die Schaltung mit dem Schritt 107 ECE auf null und D Wauf acht Dies ist eine Anzeige dafür, daß die augenblickliche wirkliche Zelle keine ausreiechende Anzahl von Segmenten zur Vervollständigung der ersten äquivalenten Zelle enthält und daß außerdem alle acht der augenblicklichen wirklichen Zellen benötigt werden, um ι ο die erste äquivalente Zelle zu bilden. Bei 108 wird die Subtraktion T = 8 - DWausgeführt, um die Anzahl der Segmente der augenblicklichen wirklichen Zelle zu ermitteln, welche dann gehalten und zur Bildung der nächsten äquivalenten Zelle benutzt wird. Gleichzeitig wird bei 109 die Funktion 55= DW + NT gebildet. Tritt bei 110 ein C3-Taktimpuls auf, so wird das NT-Register beim Schritt 111 gleich SS gesetzt, und der Addierer wird dann zur Bildung der Funktion AF—NT benutzt, um beim Schritt 112 den Wert S zu erhalten. Die Schaltung hat dann jedes der Signale ECE, DJVund Terzeugt die zur Verwendung durch andere Elemente der Bewertungsbestimmungsschaltung zur Verfügung stehen. Mit einem weiteren Cl-Taktimpuls beginnt danach der Zyklus erneut, und das Fehlen eines &SC-Signals zeigt an, daß Informationen vom gleichen Abtastzyklus noch in Bearbeitung sind.

Ist 5 bei 106 nicht größer als acht, so werden beim Schritt 113 ECE auf 1 und DW auf 5 eingestellt. Dies zeigt an, daß die augenblickliche wirkliche Zelle keine jo ausreichende Anzahl von Segmenten zur Bildung der augenblicklichen äquivalenten Zelle enthält und daß alle im 5-Register vorhandenen Segmente zur Vervollständigung der augenblicklichen äquivalenten Zelle benutzt werden. Der Addierer wird dann beim Schritt 114 zur r> Bildung der Funktion 55= DW + NT benutzt. Der T-Wert wird durch Bildung der Funktion T= 8-DW bei 115 erzeugt, um die Zahl der Segmente zu ermittelt, die von der Zahl der augenblicklichen wirklichen Zelle für die Bildung der nächsten äquivalenten Zelle 4η übrigbleiben. Beim Auftreten eines C3-Taktimpulses beim Schritt 116 wird dann NT-Register beim Schritt 117 gleich dem Wert Tgemacht und der Addierer wird beim Schritt 112 benutzt, uti die Funktion AF- NT zu bilden. Der Zyklus beginnt danach wieder mit dem Auftreten eines weiteren C1-Taktimpulses.

Aus dem Flußdiagramm gemäß F i g. 5 ergibt sich, daß die Größen ECE, DW und T erzeugt werden, die wesentlich für die Durchführung der Logikfunktionen der digitalen Mittelungsschaltung sind. so

Das Zeitdiagramm in Fig.5A zeigt die zeitliche Folge, in der die verschiedenen Steuerimpulse auftreten.

In der Bewertungsbestimmungsschaltung gemäß F i g. 6 wird ein richtiger Betrieb mit dem Empfang des Beginns des Abtastsignals (BSC) von der Anlagensteuerung auf der Leitung 121 begonnen. Ist das ÄSC-Signal positiv (hoch) und wird über ein Oder-Gatter 122 ein Taktimpuls Cl oder C3 empfangen, so wird ein Anfangsabtast-Flip-Flop 123 gesetzt Das ßSC-Signal wird auch zur Rückstellung des iCE-Flip-Flops 124 eo benutzt Der Q-Ausgang des Anfangs-fCE-Flip-Flops 124 liefert ein Rückstellsignal für das NT-Register 125 und für ein Addierersteuerungs-Flip-Flop 126. Das Ausgangssignal des NT-Registers 125 wird als ein Eingangssignal für einen 4Bit-Addierer 127 verwendet Das Addierersteuerungs-Flip-Flop 126 ermöglicht gewissen Gattern _der Gatter 128 die Eingabe des Komplementes AF des Mittelungsfaktors AF in den anderen Eingang des 4Bit-Addierers 127. Die Verwendung des AF-Komplementes als Eingangssignal für den Addierer 127 ermöglicht die Berechnung des Unterschiedes zwischen AF und dem Wert des im NT-Register 125 gespeicherten Signals. Somit arbeitet der Addierer 127 als Subirahierer und erzeugt die Ergebnisse 5 = AF-NT.

Beim Auftreten des nächsten Cl-Impulses wird der Wert des Addierers 102 durch die Gatter 131 überprüft, und wenn das 5-Signal kleiner oder gleich acht ist, wird der D 1-Eingang des üCif-Flip-Flops 124 positiv und das Flip-Flop wird so eingestellt, daß ECE = 1 ist.

Wie F i g. 6A zeigt, stellt ein Anfangsabtastverzögerungssignal BSCD den Ausgang Γ eines 3Bit-Addierers 129 auf null. Ferner wird das DW-Signal durch di£ Und-Gatter 132 und die DlV-Füp-Flops 133 auf 5 eingestellt, wenn 5 kleiner ist als acht. Ist 5 jedoch größer oder gleich acht, so ist das /-Signal wirksam (high) und die DW-Flip-Flops 133 werden auf acht eingestellt, da die jeder Zelle zugeordnete Bewertung, d.h. die maximale Anzahl von in jeder Zelle vorausgesetzten Segmenten acht ist. Das Signal Cl taktet die DW-Werte von den Flip-Flops 133 in den 3Bit-Addierer 129, der zur Erzeugung des Ausgangssignals Tdie Subtraktion Dw- 8 durchführt.

Gleichzeitig mit der Erzeugung des Γ-Signals durch den 3Bit-Addierer 129 kippt der gleiche Cl-Taktimpuls das Addierersteuerungs-Flip-Flop 126, um das DW-SA-gnal einem der Eingänge des 4Bit-Addierers 127 zuzuführen. Das Ausgangssignal des Addierers 126 ist gleich NT + DW. 5ist dann äquivalent der Gesamtzahl von Segmenten, die zur Bildung der augenblicklichen äquivalenten Zellen benutzt werden.

Beim nächsten C3-Taktimpuls wird das NT-Register 125 fortgeschrieben. Falls das ffCf-Flip-Flop 124 vorher auf 1 eingestellt wurde, wird dann das ./VT-Register 125 auf T eingestellt. War jedoch das ECF-Flip-Flop 124 vorher gleich Null, so wird das NT-Register gleich 5. Der C3-Taktimpuls stellt außerdem das Addierersteuerungs-Flip-Flop 126 zurück, um das ÄF-Signal in den Addierer 127 zurückzuleiten, der wiederum als Subtrahierer zur Erzeugung eines 5-Signals benutzt wird. Beim nächsten Cl-Taktimpuls beginnt der Zyklus erneut, wie dies im Flußdiagramm in F i g. 5 dargestellt ist.

Wenn der Mittelungsfaktor AF zwischen 8 und 15 liegt hat der 4Bit-Addierer 127 eine ausreichende Kapazität um die vorstehend beschriebene Funktion 5= AF+ NT zu bilden. Ist jedoch AF gleich 16, so liefern die Gatter 134 und 135 das erforderliche Bit zur Durchführung der Subtraktion.

Die Bewertungsstimmungsschaltung verwendet drei Dateneingangssignale, den Mittelungsfaktor (AF), das Anfangsabtastsignal (BSC) und Taktsignale (Ci und C3). Aufgrund dieser Signale erzeugt die Bewertungsbestimmungsschaltung Signale, die die Kante einer äquivalenten Zelle (ECE), die Zahl der benötigten Segmente der augenblicklichen wirklichen Zelle zur Bildung der augenblicklichen äquivalenten Zelle DW und die Zahl der Segmente der augenblicklichen wirklichen Zelle bezeichnen, die zur Bildung der nächsten äquivalenten Zelle Tbenutzt wird. Die Werte von ECE, DW und T, die von der Bewertungsbestimmungsschaltung für jeden der einzelnen Mittelungsfaktoren für unterschiedlich große Zeichenformate erzeugt werden, sind in Tabelle III für den Mittelungsfaktor 11 angegeben. Die Werte dieser Größen für alle anderen Mittelungsfaktoren, die verwendet werden können, erhält man auf die gleiche Weise.

	Tabelle III	Wert	22	DW	36 382	£C£	14	Wert der äqui
13								valenten Zelle
	0		8		0
	1		3		1	0
MitteluL'sSfaktor = 11	2	6	T	1	1
Zahl der wirk	3	8		0
lichen Zelle	4	1	0	1	2
1	5	4	5	1	4
2	6	7	2	1	5
3	7	8	0	0
4	8	2	7	1	7
5	9	5	4	1	8
6	10	8	1	1	9
7	11	8	0	0
8	12	3	6	1	11
9	13	6	3	1	12
10	14	8	0	0
11	15	1	0	1	13
12	0	4	5	1	9
13	1	7	2	1	0
14	2	8	0	0
15	3	2	7	1	2
16	4	5	4	1	3
17	5	8	1	1	4
18	6	8	0	0
19	7	3	6	1	6
20	8	6	3	1	7
21	9	8	0	0
22	10	1	0	1	8
23	11	4	5	1	10
24	12	7	2	1	11
25	13	8	0	0
26	14	2	7	1	13
27	15	5	4	1	14
28	0	8	1	1	4
29	1	8	0	0
30	2	3	6	1	1
31	3	6	3	1	2
32	4	8	0	0
33	5	1	0	1	3
34	6	4	5	1	5
35	7	7	2	1	6
36	8	oo.	0	0
37	9	2	7	1	8
38	10	5	4	1	9
39	11	8	1	1	10
40	12	8	0	0
41	13	3	6	1	12
42	14	6	3	1	13
43	15	8	0	0
44	0
45	5
46	2
47	0
48

	15	DW	22 36 382	ECE	16
Fortsetzung		1		1
Zahl der wirk lichen Zelle	Wirt	4	T	1	Wert der äqui valenten Zelle
49	0	7	7	1	13
50	1	8	4	0	0
51	2	2	1	1	1
52	3	5	0	1
53	4	8	6	1	3
54	5	8	3	0	4
55	6	3	0	1	5
56	7	6	0	1
57	8	8	5	0	7
58	9	1	2	1	8
59	10	4	0	1
60	11	7	7	1	9
61	12	8	4	0	11
62	13	2	1	1	12
63	14	5	0	1
64	15	8	6	1	14
65	0	3	8
66	1	0	0

Digitale Mittelungsschaltung 64

Die anderen Schaltelemente einschließlich Vervielfacher 83, Vervielfacher 84, Akkumulator 86 und Teiler 87, die die digitale Mittelungsschaltung enthalten (F i g. 4), verwenden von der Bewertungsbcstimmungsschaltung erzeugte Steuersignale zur Durchführung des Mittelungs-Algorithmus für die Eingangsdaten der Zellen. Das Flußdiagramm in Fig.7 gibt die Folge der Funktionen an, die von der digitalen Mittelungsschaltung ausgeführt werden. Da die Erzeugung der Steuersignale von der Bewertungsbestimmungsschaltung im Flußdiagramm gemäß F i g. 5 dargestellt ist, sind diese Signale zur Vereinfachung in F i g. 7 weggelassen.

Tritt bei 201 (Fig.7) ein Taktimpuls Cl auf, so werden ein Datensignal und der erzeugte Wert von DW im Schritt 202 in den Vervielfacher 83 getaktet während Daten und das erzeugte Signal Tin der Stufe 203 in den Vervielfacher 84 getaktet werden. Die Vervielfachung erfolgt in beiden Vervielfachern beim Auftreten des nächsten Cl-Impulses bei 204 und 205. Die jeweiligen Produkte von den Vervielfachern werden bei 206 und 207 gespeichert Beim Auftreten des nächsten C1-Taktimpulses bei 209 wird das Produkt vom Vervielfacher 84 bei 211 wiederum gespeichert während gleichzeitig das fCf-Signal ermittelt wird, um festzustellen, ob dieses bei 208 gleich oder ungleich 1 ist Stimmt ECE mit 1 überein, dann werden das Produkt vom Vervielfacher 83 bei 206 und das Produkt vom Vervielfacher 84 bei 211 gespeichert Beide Produkte gelangen außerdem bei 212 in den Akkumulator. Ist jedoch ECEungleich 1, so bildet das bei 206 gespeicherte Produkt vom Vervielfacher 83 ein Eingangssignal für den Akkumulator 210. Da das ECif-Signal nicht mit 1 übereinstimmte, ergibt sich bei 210 eine nicht ausreichende, im Akkumulator gespeicherte Datenmenge für die Vervollständigung einer augenblicklichen äquivalenten Zelle.

Diebei212indem Akkumulator gespeicherten Daten werden dann beim nächsten C !-Zyklus von 213 über die Gatteranordnung gemäß Fig. !4 g

Speicherstufe 215, zurück durch ein Gatter bei 214 und dann vom Gatter in den Akkumulator 210 getaktet, wo eine Kombination mit dem erforderlichen zusätzlichen Produkt erfolgt Das Ausgangssignal des Akkumulators 210 wird danach über Stops 213 und 215 getaktet, wobei die erste Hälfte beim Schritt 216 und die zweite Hälfte bei 217 durch den Mittelungsfaktor geteilt wird Beim nächsten Taktimpuls beim Schritt 218 wird dann ECE geprüft, um festzustellen, ob dieses beim Schritt 219 gleich 1 ist Ist dies nicht der Fall, so wird der Ausgang des Teilers unverändert gehalten und der Datentakt deaktiviert Ist jedoch ECE gleich 1, so wird der geteilte, gemittelte äquivalente Zellenwert der Erkennungseinheit zur weiteren Verarbeitung angeboten.
Die die Funktionen ausführenden Vervielfacher 83, Vervielfacher 84, Akkumulator- und Teilerlogikschaltungen sied im Flußdiagramm in Fig.7 dargestellt Wenn ein Cl-Taktimpuls auftritt wird das 4Bit-Zellendatenwort (D) vom Analog/Digital-Wandler in die Vervielfältigungslogik getaktet, die in den Fig.8A, 8B und 8C für den Vervielfacher 83 dargestellt ist Gleichzeitig wird das DW-Signal von der Bewertungsbestimmungsschaltung getaktet, und die Logikschaltung gemäß Fig.9 liefert der Vervielfachungslogik des Vervielfachers 83 Vervielfachungssteuersignale. Beim Auftreten von C1 wird außerdem das Γ-Signal von der Bewertungsbestimmungsschaltung in die Logikschaltung gemäß F i g. 10 getaktet die der Vervielfachungslogik des Vervielfachers 84 gemäß F i g. 11A, 11B und 11C zusammen mit Zellendatenworten (D) Vervielfachungs-Steuersignale zuführt Während des nächsten C 1-Impulses gelangen Daten vom Vervielfacher 83 in den Akkumulator gemäß Fig. 12. Gleichzeitig wird das Ausgangssignal des Vervielfachers 84 in ein in Fig. 13 gezeigtes Speicherregister getaktet, um eine Verzögerung von einem Taktzyklus zu ermöglichen. Dieses bildet dann beim nächsten Cl-Impuls das Eingangssignal für den Akkumulator Fig. 12, wobei es über die

Im folgenden werden die Arbeitsweisen der einzelnen Schaltungen der digitalen Mittelungsschaltung detaillierter erläutert

Vervielfacher 83

Die Aufgabe des Vervielfachers 83 besteht in der Vervielfachung der £W-Signale um die wirklichen Zellendaten D. Der Vervielfacher dekodiert das Vervielfachersignal DW, verschiebt das Datensignal D

Tabelle IV

und addiert die verschobenen Daten mit einem 5 χ 7-Bit-Addierer und einem Ausgangsspeicherregister. Die D W-Signale aufnehmenden Gatter gemäß F i g. 9 dienen zur Dekodierung der ZJW-Signale und zur Steuerung der Verschiebung der Daten zum Anbieten für die Vervielfachungslogikschaltung gemäß Fig.SB und 8C Die Dekodierungszustände des Vervielfachers 83 sind in Tabelle IV dargestellt

Eingangs	Dekodiererausgangssignal	DVM23	DVM456	DVMl	DVM%	DVM351	DVM6
signal		O	O	O	O	O	O
DVDW	OKWl	1	O	O	O	O	O
1	1	1	O	O	O	1	O
2	O	O	1	O	O	O	O
3	O	O	1	O	O	1	O
4	O	O	1	O	Ü	O	1
5	O	O	O	1	O	1	O
6	O	O	O	O	1	O	O
7	O
8	O

Die Dekodiererausgangsleitungen gemäß F i g. 9 steuern die Leitung für die Eingangsdaten zum Addieren In jeder Stellung, in die die Daten verschoben werden, erfolgt eine Multiplikation mit 2. Wenn beispielsweise DlV gleich 5 ist, werden die Daten in einer Hälfte des Addierers zweimal verschoben (Daten χ 4), und die andere Hälfte des Addierers nimmt unverschobene Daten (Daten χ 1) auf. Angenommen wird Daten = 7 = 0111.

Einführen in eine Seite des Addierers:
(Daten χ 4) = 001MOO = 28
(Daten χ 1) = jcxOOlll = 7
(Daten χ 5) = 0100011 = 35

Bei D W-Vervielfachungen anders als 7 wird die Verschiebung und Addition durch Addition der Daten nach Verschiebung um Potenzen anders als 2 erreicht. Für ein DWvon 7 werden normalerweise 3 Schritte der Addition benötigt (Daten χ 1 + Daten χ 2 + Daten χ 4). Bei DW= 7 wird jedoch zur Erreichung einer Multiplikation mit 7 (Daten χ 1) von (Daten χ 8) subtrahiert. In der Schaltung werden Daten, die um drei Stellen verschoben wurden, invertiert und zu den unverschobenen Daten addiert Dadurch ergibt sich das Einer-Komplement von (Daten χ 7). Die Gatter 250 (F i g. 8C) am Addiererausgang werden zum Invertieren des Ausgangssignals benutzt, wenn der Multiplikator 7 ist, so daß das Produkt als positive Zahl auftritt. Für andere Multiplikatoren invertieren die Gatter 250 das

3^r> Addiererausgangssignal nicht, und die Daten werden aus der Schaltung herausgetaktet und durch die Flip-Flops 251 gespeichert. Das von Vervielfacher 83 summierte Ausgangssignal ist ein 7Bit-Wort MID.

₄₍₎ Vervielfacher 84

Dei Vervielfacher 84 vervielfacht die wirklichen Zellendaten D um das von der Bewertungsbestimmungsschaltung 81 erzeugte Signal T. Er arbeitet genau wie der Vervielfacher 83, jedoch ist das Ausgangssignal

4^r) immer das Komplement des Produktes. Den Gattern 15 werden T-Signale zugeführt, und sie dekodieren Γ und steuern die Verschiebung der Daten in die Vervielfachungslogik gemäß Fig. HA, HB und HC. Die Dekodierzustände des Vervielfachers sind in Tabelle V

V) angegeben.

Tabelle V	Dekodiererausgangssignal	DVlMIh	I	DV1M456	DVlMl	DVl W357	DVl Mb
Eingangs signal	DVlMi	0	0	0	0	0
DVT	0	0	0	0	0	0
0	1	1	0	0	0	0
1	0	I	0	0	1	0
2	0	0	1	0	0	0
3	0	0	1	0	1	0
4	0	0	1	ü	0	I
5	0	0	0	1	1	0
6	0
7

Das Ausgangssignal des Vervielfachers 84 ist ein 7Bit-Wort und wird als MlD bezeichnet Es wird als Eingangssignal für die in Fig. 13 gezeigte Speicherschaltung benutzt, die ein paralleles 7ßit-Schieberegister zur Verzögerung des Ausgangssignals des s Vervielfachers 84 um einen Takt enthalt Das Ausgangssignal des Speicherregisters wird als M2Z>£>bezeichnet

Akkumulatorschaltung 86

Fig. 12 zeigt den Akkumulator, der aus einem ι ο 7 χ 8-Bit-Addierer besteht und dessen einer Eingang durch das der Akkumulatortaktlogik gemäß F i g. 14 zugeführte ECED 2-Signal gesteuert wird. Ist dieses Signal gleich 1, dann wird das Ausgangssignal des Vervielfachers 83 zu den verzögerten Daten vom Vervielfacher 84 addiert Ist jedoch das Signal ECED 2 gleich 0, so werden die Daten des Vervielfachers 83 zum Ergebnis des Akkumulators vom vorhergehenden Taktzyklus addiert

Teilerschaltung 87

20

Beim Auftreten jedes C1-Impulses wird das Akkumulatorausgangssignal (TD) dem Eingang einer in den Fig. 15 bis 18 dargestellten Teilerschaltung angeboten. Diese teilt den Mittelungsfaktor AF während zweier Taktzyklen in das Akkumulatorausgangssignal. Die beiden signifikantesten Bits der Teilung, CA 1 und CA 2, werden während des ersten Taktzyklus bestimmt, während die beiden weniger signifikanten Bits, CA 3 und CA 4, beim zweiten Taktzyklus ermittelt werden, jo Zwischensignale werden zwischen dem ersten und dem zweiten TeU des Teilers von den Flip-Flops 261 bis 268 gemäß Fig. 16 getaktet Das Divisionsergebnis CA4, CA 3, CA 2D und CA \D wird von den Flip-Flops 271 bis 274 gemäß F i g. 18 abgegeben, wenn DCED 3 (ECE verzögert um drei Taktzyklen) wirksam (true) ist Diese ausgetakteten Daten CAAD, CA 3D, CA2D2 und CA ID2 entsprechen den 4 Bits des Quotienten. Der Teiler verwendet das Komplement der akkumulierten Daten, so daß die Einer-Komplementsubtraktion benutzt werden kann, um den Quotienten zu erhalten. Die Trägerausgangssignale jedes Addierers zeigen eine gültige Division an, d.h. 1 oder 0, wie dies bei einer normalen binären Division der Fall ist

Ob das Ausgangssignal der Teilerschaltung zu einer vollständigen äquivalenten Zelle führt oder nicht wird durch den Zustand des ECED 3-Signa.ls (ECE verzögert um drei Taktzyklen) bestimmt Ist ECED 3 gleich 1, so stellt der Teilerquotient eine äquivalente Zelle dar und das Ausgangssignal wird zur Erkennungseinheit (nicht gezeigt) getaktet Ist jedoch ECED 3 gleich 0 so sind zur Bildung einer äquivalenten Zelle nicht ausreichende Daten akkumuliert worden, und der Teilerquotient ist unvollständig. Die der Erkennungseinheit angebotenen Ausgangsdaten bleiben bei der vorherigen äquivalenten Zelle, bis mehr Daten akkumuliert worden sind und dem Teiler zur Vervollständigung der nächsten äquivalenten Zelle zugeführt wurden. Wenn die neuen Daten der Erkennungseinheit vom Teiler angeboten werden, so wird zusammen mit diesen auch ein Datentaktimpuls übertragen, um den Betrieb der zugehörigen Schaltung zu synchronisieren.

Hierzu 16 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Anordnung zum Normieren der Höhe von Schriftzeichen durch Reduzieren der Anzahl der wirklichen Bildpunkte in eine geringere Anzahl äquivalenter Bildpunkte, mit einer Fotozellenspalte, die größer ist als das größte abzutastende Schriftzeichen und π Fotozellen (z. B. π = 96) aufweist und mit Einrichtungen zum Verstärken der Abtastsignale und deren Umsetzung in digitale Signale, gekennzeichnet durch folgende Merkmale:

a) ein Multiplexer (56) ruft die in Puffern (55) gespeicherten analogen Abtastsignale seriell an einen Analog/Digital-Wandler (61) ab zur Erzeugung eines der Amplitude des Abtastsignals entsprechenden 4bit-Wortes für jede wirkliche Zelie (Bildpunkt),

b) eine Anlagensteuerung ermittelt in Abhängigkeit von einem der Höhe des Schriftzeichens entsprechenden Normierungsfaktor N (z. B. V2 ^ N^ 1) einen Mittlungsfaktor AF nach der Beziehung AF = z/N, wobei ζ die Anzahl imaginärer Segmente (z. B. ζ = 8) ist, in die eine wirkliche Zelle aufgeteilt wird,

c) eine aus arthmetischen Recheneinheiten bestehende Bewertungsbestimmungseinheit (81) ermittelt den Wert jeder aus einer Anzahl AF (z. B. AF= 11) '/e-Segmenten (bei ζ =8) bestehen den äquivalenten Zelle durch folgende arithmetisehe Operationen:

<x) der binäre Wert der ersten wirklichen Zelle wird mit der Anzahl ζ seiner imaginären Zellen (für die erste Zelle ist z\ = 8) multipliziert,

ß) die zur Anzahl AF (im Beispiel =11) noch fehlenden Segmente z₂ (im Beispiel z₂ = 3) werden mit dem Wert der zweiten (und gegebenenfalls einer weiteren) wirklichen Zelle multipliziert,

γ) die Produkte aus tx.) und ß) werden addiert, die erhaltene Summe durch AF dividiert, der Quotient als äquivalenter Bildpunkt abgespeichert,

δ) mit der in dem wirklichen Zelle 2 noch verbleibenden Segmentzahl und den zur Anzahl AF noch fehlenden Segmenten der folgenden Zellen wird gemäß tx) bis γ) der nächste Bildpunktwert ermittelt.

2. Anordnung nach Anspruch 1, dadurch gekenn- w zeichnet, daß an den Multiplexer (56) eine Abtastsignalschaltung (65, 66, 67) für die Erzeugung eines Abtastsignals angeschlossen ist, welches den Beginn eines Fotozellen-Abfragezyklus anzeigt.