DE2163053A1

DE2163053A1 - Schaltanordnung der wasserschall-peiltechnik zum aufbereiten von zeitlich aufeinanderfolgenden gruppensignalen

Info

Publication number: DE2163053A1
Application number: DE2163053A
Authority: DE
Inventors: Egidius Arens
Original assignee: Fried Krupp AG
Current assignee: Fried Krupp AG
Priority date: 1971-07-23
Filing date: 1971-12-18
Publication date: 1973-06-20
Also published as: NL178194B; FR2147078B1; DE2163053B2; FR2147078A1; NL178194C; GB1385710A; NL7209772A; GB1385709A; FR2299649B1; FR2299649A1; DE2163053C3; US3810082A

Description

FRIED.KRUPP GESELLSCHAFT MIT BESCHRÄNKTER HAFTUNG in Essen

Schaltanordnung der Wasserschall-Peiltechnik zum Aufbereiten

Die Erfindung betrifft eine Schaltanordnung der Wasserschall-Peiltechnik zum Aufbereiten zeitlich aufeinanderfolgender Gruppensignale, die ggf. als je zwei Teilsignale vorliegen und die von einer momentan wirksamen Gruppencharakteristik aus einer Vielzahl einander benachbarter, sich ggf. überlappender Gruppencharakteristiken einer Empfangsanlage erzeugt werden, die mindestens aus gleicher Vielzahl von Wandlern besteht; wobei jedes Gruppensignal aus zeitlich verzögerten Empfangssignalen einer Anzahl einander benachbarter Wandler gebildet wird, indem die Vielzahl der Wandler nacheinander in benachbarter Reihenfolge durch einen Abtaster im Takte einer Taktfrequenz wiederholt abgefragt und ihre momentanen Empfangssignale, ggf. nach Analog-Dig ital-Wandlung, über eine Einlesestelle in einen Speicher eingelesen werden, innerhalb dessen jedes eingelesene Empfangssignal, schrittweise gemäß der Taktfrequenz, bezüglich der Einlesestelle nacheinander entfernter liegende Speicherpositionen einnimmt, und indem anschließend die eingespeicherten Empfangssignale aus denjenigen Speicherpositionen augelesen werden,

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deren jeweilige Lage bezüglich der Einlesestelle zusammen mit der Taktfrequenz die zeitliche Verzögerung für die Empfangssignale der Wandler jeder Gruppencharakteristik bestinmen, und dann in einem Addierwerk addiert werden, wobei synchron mit der Abfrage der Wandler am Ausgang des Addierwerks zeitlich nacheinander die Gruppensignale, bzw. deren Teilsignale, der Gruppencharakteristiken erscheinen, gemäß Patentanmeldung P 21 36 7$Ο·6, unter Verwendung eines Multiplikators mit nachgeschaltetem Integrator.

Zum Bilden einer Gruppencharakteristik wird jeweils eine Gruppe aus einer Anzahl von Wandlern herangezogen, die bei kreisförmiger Anordnung der Vielzahl aller Wandler auf einem Bogen des Kreises liegen. Zum Bilden eines Gruppensignals werden die Empfangssignale der Wandler je einer Gruppe so lange verzögert, als ob die Wandler nicht auf dem Bogen, sondern auf der zugehörigen Sehne angeordnet wären. Diese üehne liegt senkrecht zur Richtung der mit dieser Gruppe gebildeten Gruppencharakteristik. Die zeitlich richtig verzögerten Empfangs-P signale dieser Wandler einer Gruppe bilden aufsummiert das zu dieser Gruppencharakteristik gehörende Gruppensignal.

Gemäß dem Hauptpatent werden für diese Kompensation alle Wandler der Empfangsanlage in benachbarter Reihenfolge wiederholt abgefragt und ihre momentanen Empfangssignale im selben Rhythmus über eine Einlesestelle in einen Speicher eingele-

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Ren, wo si ο im Zuge der Abfrage ständig weiter von der Einlesestelle fort umgespeichert werden. Das Auslesen aus geeigneten bpeicherpositionen führt über ein Addierwerk zu den Gruppennignalen, die nacheinander im selben Rhythmus wie die Abfrage auftreten.

Für das Auswerten solcher Gruppensignale in der Wasserschall-Peiltechnik sind verschiedene Schaltanordnungen zum Aufbereiten, insbesondere für eine ßtörbefreiung, bekannt, die multiplikative Methoden verwenden. Gegenstand der vorliegenden Zusatzanmeldung ist eine Schaltanordnung, die für das Aufbereiten der nach dem Hauptpatent gebildeten Gruppensignale deshalb besonders vorteilhaft ist, da sie sich an das typische Bilden der Gruppensignale, nämlich durch ständiges Umspeichern, organisch anschließt.

Es ist schon bekannt, zeitlich aufeinanderfolgende Gruppensignale zeitlich parallel auszuv/erten, indem die Gruppensignale pro Gruppencharakteristik in je einen Aufbereitungskanal eingespeist werden. Die Vielzahl der Aufbereitungskanäle ist dann gleich der Vielzahl der Gruppencharakteristiken. I'erner ist es bekannt, Gruppensignale einer Gruppencharaktei-istik durch Multiplikation und anschließende Integration von ihren /Jtöranteilen zu befreien. Ua bei diesem Aufbereiten der Gruppf;n.-;i{?nole jeweils pro Gruppcincharakteristik ein

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Aufbereitungskanal mit Multiplikator und nachgeschaltetem Integrator vorgesehen werden muß, ist der schaltungstechnische Aufwand sehr großo

Es ist deshalb Aufgabe der vorliegenden Erfindung, eine Schaltanordnung zum Aufbereiten der zeitlich aufeinanderfolgenden Gruppensignale, oder deren beider Teilsignale, zu schaffen, die die Gruppensignale, im Falle digitaler Verarbeitung unter angepaßter Verwendung an sich als solcher bekannter Schaltungs-P mittel der digitalen Filtertechnik, zeitseriell bearbeitet, und trotz der Vielzahl unterschiedlicher Gruppencharakteristiken aus nur einem Aufbereitungskanal besteht.

Diese Aufgabe ist erfindungsgemäß dadurch gelöst worden, daß nur ein einziger Multiplikator mit Integrator mit dem Addierwerk verbunden ist, wobei beide Eingänge des Multiplikators mit dem Addierwerk verknüpft sind, daß der Integrator aus einem Addierer mit nachgeschaltetem Laufzeitspeicher und einem Rückfe führungszweig besteht, wobei ein erster Eingang des Addierers der Eingang des Integrators ist, daß der Laufzeitspeicher aus einer Vielzahl hintereinander liegender Speicherpositionen besteht und mit der Taktfrequenz betrieben wird, daß als Rückführungszweig ein Multiplizierer mit Multiplikandengeber vorgesehen ist, dessen erster Eingang mit dem Ausgang des Laufzeitspeichers verbunden ist und dessen Ausgang mit einem zweiten Eingang des Addierers zusammengeschaltet ist, daß der

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zweite Eingang des Multiplizierers mit dem Multiplikandengeber für eine einstellbare Multiplikationsgröße verbunden ist, wobei die Multiplikationsgröße die Integrationszeit des Integrators bestimmt und einen Wert aufweist, der um eine Abweichung kleiner als der Dezimalwert "1" ist, mit Abnahme der zeitlich aufeinanderfolgenden aufbereiteten Gruppensignale am Ausgang des Laufzeitspeichers als Ausgang des Integra-tors.

Mit dieser Lösung ist ein zeitserielles Aufbereiten der Gruppensignale realisiert, das muüplikative Eigenschaften aufweist. Welche Multiplikationscharakteristik beim Aufbereiten im einzelnen gerade erzielt werden soll, hängt ohne Schaltungsänderungen in der erfindungsgemäßen Schaltanordnung allein von der Ansteuerung des Multiplikators ab. Nachdem schon mit dem Hauptpatent eine besonders große Vielzahl von Gruppencharakteristiken und deren Gruppensignale - und damit eine entsprechend gute Auflösung beim Peilen - mit im Vergleich hierzu relativ geringem Schaltungsaufwand erzielt wurde, führt die Lösung gemäß vorliegender Zusatzanmeldung zu einer angepaßten Aufbereitungsschaltung, deren besonderer Wert darin liegt, daß trotz der großen Vielzahl einzelner Gruppencharakteristiken nur ein einziger Aufbereitungskanal vorgesehen ist, ohne daß dadurch irgendwelche Informationseinbußen zu verzeichnen wären.

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Sollen beispielsweise die Gruppensignale so aufbereitet werden, als wenn sie einer quadratischen Gleichrichtung unterworfen wurden, so sind die beiden Eingänge des Multiplikators mit dem Ausgang des Addierwerks unmittelbar verbunden. Am Ausgang des Multiplikators erscheinen dann zeitlich nacheinander die quadrierten Gruppensignale. Sie werden in den Addierer eingespeist, dessen Ausgang mit dem Laufzeitspeicher verbunden ist. Das erste quadrierte Gruppensignal erscheint nach der Umlaufzeit am Ausgang des LaufzeitSpeichers, das mit dem ersten Eingang des Multiplizierers ira Rückfiihrungszweig verbunden ist. Im Multiplizierer wird das quadrierte Gruppensignal mit der Multiplikationsgröße multipliziert und dem Addierer am Eingang des Integrators zugeführt. Su diesem Zeitpunkt liegt am ersten Eingang des Addierers das nächste quadrierte Gruppensignal, das zur gleichen Gruppencharakteristik gehört. Diese beiden werden im Addierer zusammengezählt und wieder dem Laufzeitspeicher zugeführt. Wiederum nach der Umlaufzeit erscheint am Ausgang des Laufzeitspeichors die Summe aus dem bewerteten ersten quadrierten Gruppensignal und dem zweiten quadrierten Gruppensignal. Diese Summe wird im Multiplizierer wieder mit der MultiplikationsgröIJe mulipliziert, und dem zweiten Eingang des Addierers zugeführt; usw. Da der Laufzeitspeicher diese Summe immer gerade für eine Umlaufzeit speichert, werden immer nur Gruppensignale ein

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und derselben Gruppencharakteristik miteinander verknüpft. Innerhalb einer Umlaufzeit werden die Gruppensignale aller Gruppencharakteristiken entsprechend behandelt.

Der Ausgang des Laufzeitspeichers ist der Ausgang des Integrators, an dem die aufbereiteten Gruppensignale nacheinander in Abständen jeweils einer Schrittzeit erscheinen, die gleich dem Reziprokwert der Taktfrequenz ist. Diese zeitseriell anstehenden Gruppensignale können z.B. in einer Anzeigevorrichtung ausgewertet werden. Da die Multiplikationsgröße etwas kleiner als der Dezimalwert "1" ist, wird im Gesamtergebnis der Einfluß der älteren quadrierten Gruppensignale mit wachsender Aufbereitungszeit gemindert, während das jeweils jüngste quadrierte Gruppensignal voll in das Ergebnis am Ausgang des Integrators eingeht. Ist das Gruppensignal nach jeder Umlaufzeit gleich groß, so strebt das Signal am Ausgang des Integrators einom Grenzwert zu, der gleich dem quadrierten Gruppensignal geteilt durch die Abweichung ist, um welche die Multiplikationsgröße kleiner als der Dezimalwert "1" ist. Hieraus ist ersichtlich, daß es sich hier im strengen Sinne nicht um eine Integration, sondern nur um eine zeitabhängige Lignalbewertung handelt, dennoch ist der Ausdruck Integrator gevählt worden, weil er in der Peiltechnik üblich ist, wenn cn πich UH eine zeitabhängige Signalbewertung handelt, auch dann, wenn diese nicht auf η athematischer Integration beruht.

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Die erfindungsgemäße Schaltanordnung hat eine Integrationszeit, die abhängig ist von der Umlaufzeit, da der Laufzeitspeicher im Integrator mit der Taktfrequenz betrieben wird und gerade die Vielzahl an SpeicherPositionen besitzt, die gleich der Vielzahl der Gruppencharakteristik ist. Außerdem ist die Integrationszeit abhängig von der gewählten Multiplikationsgröße. Die Integrationszeit ergibt sich als Quotient aus der Umlaufzeit geteilt durch die Abweichung der Multxplikationsgröße vom.Dezimalwert "1", da nach der Integrationszeit ein einmalig angelegtes Eingangssignal auf seinen Wert geteilt durch die natürliche Zahl "e" herabgesunken ist.

Die Taktfrequenz ist durch die höchste zu verarbeitende Empfangsfrequenz der Empfangssignale zum Bilden der Gruppensignale festgelegt. Ebenfalls ist die Vielzahl an Speicherpositionen des Laufzeitspeichers durch die Vielzahl von Gruppencharakteristiken festgelegt. Die einzige unabhängige Variable ist die Multxplikationsgröße. Durch Variation der Multxplikationsgröße kann einerseits der Grenzwert, den ein eingangs konstantes Gruppensignal aufbereitet am Ausgang des Integrators anstrebt, und andererseits die Integrationsζext frei vorgegeben und festgelegt werden.,Da die Multxplikationsgröße von der Vorverarbeitung der Empfangssignale völlig unabhängig ist, ist der große Vorteil gegeben, daß die Integrationszeit je nach Anwendungsfall im Multiplikandengeber variiert werden kann.

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Die erfindungsgemäße Schaltanordnung ist bei geringfügiger Erweiterung ebenso vorteilhaft für eine Exnweggleichrichtung einzusetzen. In einem dem Ausgang des Addierwerks nachgeschalteten Komparator wird dazu das momentane Gruppensignal mit einem Vergleichssignal verglichen. Je nach der Große des momentanen Gruppensignals bezogen auf das Vergleichssignal erscheint am Ausgang des Komparators der Wert "+1" bzw. "0". Der Ausgang des Komparators und der Ausgang des Addierwerks sind je mit einem Eingang des Multiplikators verbunden. Bei dieser Art der Ansteuerung des Multiplikators erscheinen ,am Ausgang des Integrators zeitseriell die einweggleichgerichteten Gruppensignale.

Für eine Doppelweggleichrichtung der Gruppensignale wird der Ausgang des Addierwerks mit einer Vergleichsschaltung zusammengeschaltet, in der das Gruppensignal mit dem Vergleichssignal vergl-ichen wird. Die Ausgangszustände der Vergleichsschaltung sind "+1" oder ¹M". Am Ausgang des Integrators stehen nacheinander die einzelnen aufbereiteten Gruppensignale an, die bei gleicher Grundschaltung nun einer Doppelweggleichrichtung unterworfen wurden.

Nach einem weiterbildenden Gesichtspunkt der Erfindung ist die Schaltanordnung ebenfalls anwendbar zum Aufbereiten zweier Teilsignale eines Gruppensignals, wie sie gemäß dem Haupt-

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patent aus Empfangssignalen der Wandler zweier Halbgruppen gebildet werden. Eine Auswertung der beiden Teilsignale ist mit Hilfe der erfindungsgemäßen Schaltanordnung in Form einer Kreuzkorrelation, einer sogenannten phasengesteuerten Korrelation oder einer Polaritäts-Koinzidenz-Korrelation vorteilhaft möglich.

Für eine Kreuzkorrelation werden die beiden Teilsignale direkt auf die beiden Eingänge des Multiplikators geschaltet» Das m Signal am Ausgang des nachgeschalteten Integrators liefert dann ein Maß für die Phasenverschiebung zwischen den beiden Teilsignalen eines Gruppensignals. Die gemäß der Kreuzkorrelation aufbereiteten Gruppensignale erscheinen wieder im Abstand der Schrittzeit zeitseriell am Ausgang des Integrators.

Eine sogenannte phasengesteuerte Korrelation der beiden Teilsignale ist in gleicher Weise möglich, indem der eine Ausgang des Addierwerks über die Vergleichsschaltung, die schon oben beschrieben wurde, mit einem Eingang des Multiplikators und der andere Ausgang des Addierwerks direkt mit dem zweiten Eingang des Multiplikators verbunden werden. Am Ausgang des Integrators erscheinen dann hintereinander die gemäß einer phasengesteuerten Korrelation aufbereiteten Gruppensignale.

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Werden beide Ausgänge des Addierwerks über Vergleichsschaltungen mit den beiden Eingängen des Multiplikators verbunden, so sind am Ausgang des Integrators aufbereitete Gruppensignale abzunehmen, die gemäß einer Polaritäts-Koinzidenz-Korrelation miteinander verknüpft wurden. Diese drei Möglichkeiten des Aufbereitens von Gruppensignalen aus zwei Teilsignalen können umschaltbar mit ein und derselben erfindungsgemäßen Schaltanordnung vorgenommen werden.

Ein großer Vorteil dieser erfindungsgemäßen Schaltanordnung liegt also darin, daß der Multiplikator mit nachgeschaltetem Integrator wahlweise für eine Doppelweggleichrichtung, eine Einweggleichrichtung oder quadratische Gleichrichtung sowie, bei Gruppensignalen in Form zweier Teilsignale, für verschiedene Kreuzkorrelationen umschaltbar angewendet werden können, ohne daß ein derartiger schaltungstechnischer Aufwand, der sonst stets mit so mannigfaltigen Auswertemöglichkeiten verbunden ist, hier trotz der Vielzahl der Gruppencharakteristiken erforderlich wird, weil es bei der Verwendung der erfindungsgeniüßen Schaltanordnung allein auf die Ansteuerung der nur einmal aufgebauten Grundschaltung ankommt.

Die erfindungsgemäße Schaltanordnung ist ebenso vorteilhaft für analoge wie digitale Gruppensignale anwendbar. Die zur multiplikativen und additiven Verknüpfung verwendeten Bausteine

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sind für digitale Anwendung durch gebräuchliche digitale zu ersetzen. Der Laufzeitspeicher im Integrator besteht dann aus Schieberegistern, die bei Parallelkodierung parallel anzuordnen sind und jeweils die Vielzahl an Speicherzellen aufweisen. Jeweils alle parallelen Speicherzellen zusammen bilden dann eine Speicherposition, die hintereinander geschaltet die Vielzahl an Speicherpositionen bilden. Bei einer seriellen Binärkodierung haben diese Speicherpositionen des Laufzeitspeichers jeweils so viele seriell angeordnete Speicherzellen wie Bitstellen am Eingang des Integrators zuzüglich einer doppelten Zahl an Bitstellen, wobei diese Zahl gleich einer Zahl an Bitstellen für die Multiplikationsgröße ist. Die Multiplikationsgröße wird im Multiplikandengeber als binäre Stellenfolge eingestellt, ihre Zahl an Bitstellen ist gegeben durch die Abweichung der Multiplikationsgröße vom Dezimalwert "1". Wertigkeiten dieser Bitstellen am Ausgang des Laufzeitspeichers als Ausgang des Integrators reichen von posi-

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tiven bis zu negativen Ptenzen zur Basis "2", wobei die niedrigte Wertigkeit als negative Potenz zur Basis "2" die Zahl an Bitstellen der Multiplikationsgröße aufweist und die höchste Wertigkeit eine positive Potenz, gebildet aus Bitstellen am Eingang des Integrators zuzüglich der Zahl an Bitstellen der Multiplikationsgröße, aufweist.

ist

Für das digitale Aufbereiten der Gruppensignale'der Multiplizierer mit Multiplikandengeber im Rückführungszweig nach einem

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weiteren Gesichtspunkt dieser Erfindung besonders einfach durch ein binäres Additionswerk zu realisieren, wenn die Abweichung der Multiplikationsgröße vom Dezimalwert "1" gleich ist "2", als Basis, potenziert mit der Zahl an Bitstellen der Hultiplikationsgröße, wobei diese Zahl in der Potenz ein negatives Vorzeichen enthält. Das Additionswerk besitzt für eine zweckmäßige Ausführung dieser Gestaltung der Grundschaltung an seinem ersten und zweiten Eingang und an seinem Ausgang je so viele Bitstellen gleicher Wertigkeit wie der Ausgang des Integrators. Die Multiplikation eines Signals am Ausgang des Integrators mit der Multiplxkationsgroße wird hierbei auf eine Addition zurückgeführt, wobei die Multiplxkationsgroße dargestellt ist als Differenz zwischen dem Dezimalwert "1" und der Abweichung. Es wird die Summe aus dem Signal und einem Zwischenprodukt gebildet. Das Zwischenprodukt ist das negierte Signal am Ausgang des Integrators multipliziert mit der Abweichung. Dieses Zwischenprodukt erhält man sehr einfach durch Verschieben der Wertigkeit der einzelnen Bitstellen des negierten Signals um die Zahl, die als Potenz zur Basis "2" die Abweichung ergibt, zu niedriger Wertigkeit hin. Dadurch ist auch für das Zwischenprodukt keine echte Multiplikation schaltungstechnisch auszuführen.

In der bisherigen Ersatzschaltung für die Multiplikation des Signals am Ausgang des Integrators mit der Multiplikations-

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größe liegt noch ein Üystemfehler, der aber sehr einfpch dadurch zu eliminieren ist, daß bei der Bitstelle mit der niedrigsten aller Wertigkeiten am Eingang des Additionswerks zum momentanen logischen Schaltzustand stets der Schaltzustand

werks "log 1" zuaddiert v/ird. Am Ausgang des Additions-^ als ausgang

ungs
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des Rückfühi/zweigs steht dann jeweils das Produkt aus dem Signal am Ausgang des Integrators und der Multiplikations^röße in binärkodierter Form, ohne daß ein schaltungstechnisch aufwendiger und teurer Multiplizierer im Rückführungssvreig verwendet wurde.

Nach bisheriger Darstellung ist das Multiplizieren im Uückkopplungszweig auf eine schaltungstechnische Addition aurückgeführt, es verbleibt für eine multiplikative Verknüpfung nur noch der Multiplikator im Anschluß an das Addier-v/erk. Eine der gebräuchlichsten Aufbereitungen von 'L'eilsigriaLen ist die Polaritäts-Koinzidenz-Korrelation. Hier ist besonders vorteilhaft der Multiplikator durch ein Identity-Gate su ersetzen. Am Ausgang des Identity-Gate erscheint dann eine "log 1", wenn die beiden Teilsignale in Phase sind, dagegen eine "log 0", wenn die beiden Teilsignale nicht konphas laufen. Der Multiplikator als Identity-Gate hat dann an seinem Ausgang nur eine einzige Bitstelle mit der Wertigkeit "2 ".

Der Integrator ist für diese Art des Aufbereitens, im Rahmen dieser Weiterbildung der Erfindung, besonders einfach aufgebaut,

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indem der Multiplizierer nebst Multiplikandengeber im Rückführ-ungszweig und der Addierer am Eingang des Integrators insgesamt durch einen Voraddierer mit nachgeschaltetem Additionswerk realisiert werden. Die Eingänge des Additionswerks werden mit den Bitstellen am Ausgang des Integrators einerseits direkt und andererseits in ihrer Wertigkeit verschoben über Hegationsstufen verknüpft. Der Voraddierer ist mit seinem einen Eingang mit dem Ausgang des Identity-Gate verbunden und mit seinem anderen Eingang über ein Negationsglied mit der Bitstelle höchster Wertigkeit am Ausgang des Integrators verbunden. Der Voraddierer hat nur zwei Ausgänge von je nur einer Bitstelle, von denen der eine den Übertrag darstellt. der andere Ausgang ist nur mit der Bitstelle mit der Wertigkeit ¹¹2°" an einem Eingang des Additionswerks verbunden, der Ausgang für den übertrag gleichzeitig mit allen Bitstellen höherer Wertigkeit am selben Eingang des Additionswerks.

Es ißt also der Multiplikator für die Polaritäts-Koinzidenz-Korrelation durch ein einfaches Identity-Gate ersetzt worden, wodurch der bisher sehr aufwendige Addierer am Eingang des integrators durch einen denkbar einfachen nur einstelligen Voraddierer realisiert werden konnte.

i/io Erfindung ist nachstehend anhand der Zeichnung in Ausf'ihrungsbeispielen näher erläutert. Es zeigt:

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Fig. 1 ein Blockschaltbild zum Bilden und Aibereiten von Gruppensignalen,

Fig. 2 Schaltanordnungen zum wahlweisen Aufbereiten der Gruppensignale gemäß einer quadratischen, einer Einwegoder einer Doppelweggleichrichtung,

Fig. j5 fur zwei Teilsignale eines Gruppensignals Aufbereitungsschaltungen gemäß einer Kreuzkorrelation, einer

W sogenannten phasengesteuerten Korrelation und einer

Polaritäts-Koinzidenz-Korrelation,

Fig. k einen Integrator für ein Aufbereiten binärer Gruppensignale,

Fig. 5 ei.ⁿ Additionswerk als Rückfuhrungszweig,

Fig. 6 ein modifiziertes Blockschaltbild der erfindungsgemäßen h Schaltanordnung für eine Polaritäts-Koinzidenz-Korre

lation.

Fig. 7 ein Blockschaltbild eines modifizierten Integrators.

Zum Bilden von Gruppeneignalen 9i (i=1,2,..,m) am Ausgang eines Addierwerks 8 werden, wie in Fig. 1 dargestellt, mit

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Hilfe eines Abtasters in einer Eingangsschaltanordnung k

. Wandler Wi (i=1,2...,m) einer Empfangsanlage nacheinander in benachbarter Reihenfolge wiederholt gemäß einer Taktfrequenz fTakt bezüglich ihrer momentanen Empfangssignale abgefragt. Die Empfangssignale werden in der Reihenfolge ihrer Abfrage über eine Einlesestelle 6e in einen Speicher 6 eingelesen, innerhalb dessen sie schrittweise gemäß der Taktfrequenz fTakt aus einem Taktgeber 5 bezüglich der Einlesestelle 6e entfernter liegende Speicherpositionen einnehmen. Mit Hilfe einer Ausgangsschaltanordnung 7 werden die verzögerten Empfangssignale aus dem Speicher 6 ausgelesen und dem Addierwerk 8 zugeführt.

Jedes der Gruppensignale 9i entstammt einer aus einer Vielzahl m einander benachbarter Gruppencharakteristiken. Jeweils nach einer Umlaufzeit T, gebildet aus der Vielzahl m dividiert durch die Taktfrequenz fTakt, nämlich nach einem Abfragezyklus für alle m Wandler Wi.erscheinen am Ausgang des Addierwerks 8 Gruppensignale 9i, die zu ein und derselben Gruppencharakteristik gehören. Danach, nach einer Schrittzeit *Γ, die gleich dem Reziprokwert der Taktfrequenz fTakt ist, erscheint ein Gruppensignal 9(i+i) der in Abfragerichtung der Wandler Wi benachbart liegenden Gruppencharakteristik. Synchron mit der Abtastung aller m Wandler Wi sind am Ausgang des Addierwerks 8 die verschiedenen Gruppensignale 9i der m Gruppen-

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Charakteristiken zum Aufbereiten und Auswerten abzunehmen, wie es im Hauptpatent beschrieben ist.

Dem Addierwerk 8 ist die erfindungsgemäße Schaltanordnung zum Aufbereiten der üruppensignale 9i vor einem weiteren Auswerten nachgeschaltet. Sie besteht aus einem Multiplikator 21, dessen Ausgang mit einem Integrator 22 verbunden ist. Der Integrator 22. besteht au.-j einem Addierer 2'y mit nachgeschaltetem Laufzeitspeicher 2k und einem Kückführungszweig 25,

der eingangsseitig mit dem Ausgang des Laufzeitspeichers Zk und ausgangsseitig mit einem zweiten Eingang 2.J.2 des Addierers 2;3 verbunden ist. Der Laufzeitcpeicher ?.k hat eine Vielzahl m von opeicherpositionen, die gleich der Vielzahl m der Gruppencharakteristiken ist, und wird mit der Taktfrequenz f'Takt angesteuert, so daß ein eingegebenes Signal nach einem Abfragezyklus, nach der Umlauf zeit ¹I, am Ausgang des Laufzeitspeichers 2k erscheint. Der Riickführungszweig 25 besteht aus einem Multiplizierer 26, dessen erster Eingang 26.1 mit dem Ausgang P des Laufzeitspeichers 2k und dessen zweiter Eingang Pb.2 mit einem Multiplikandengeber 27 zusammengeschaltet ist. Der Ausgang des Multiplizierers 26 ist der Ausgang des Hückführungszweigs 25· Im Multiplikandengeber 27 ist eine Multiplikationsgröße k einstellbar, deren Wert stets um eine bestimmte Abweichung kleiner als der Dezimalwert "1" ist.

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Beim Aufbereiten der Gruppensignale 9i in einer Weise, die eine quadratische Gleichrichtung der Gruppensignale 9i darstellt, sind beide Eingänge dec Multiplikators 21 direkt mit dem hur.nanc den Addierwerks 8 verbunden. Jeweils nach der ünilaufzeit T erscheint am Ausgang des Multiplikators 21 ar,s zu ein und derselben Gruppencharakteristik gehörende quadriorte Gruppensignal (9i) ' ^Rls Ausgangssignal Mi. Einen

fj später wird zu einem Zeitpunkt ti dem Ausgangs-Mi(ti) im Addierer 23 ein aus derselben Gruppencharakteristik stammendes, bewertetes quadriertes Gruppensignal k-lii(t1 - T) suaddiert; dieses bewertete quadrierte Gruppensignul k*Mi(t1 - ¹J¹) entsteht dadurch, daß das momentane

bignal am Ausgang des Laufzeitspeichers 2*f, nämlich das quadrierte Gruppensignal (9i)~ (ti - T) aus dem vorherigen Abfragezyklus, im ßückführungszweig 25 mit der Muliplikationsgröße k multipliziert wurde. Die Humme Mi(ti) + k-Mi(t1 - T) dieser beiden Signale wird gemäß der Taktfrequenz fTakt im LaufZeitspeicher 2k gespeichert, erscheint nach der Umlaufzoit T an seinem Ausgang und wird im Multiplizierer 26 wieder mit der Multiplikatiorisgrb'ße k multipliziert und dem Addierer über seinen zweiten Eingang 23«2 zugeführt. Zu diesem Zeitpunkt (ti + T) steht am ersten Eingang 23.1 des Addierers 23 ein neues qu-adriertes Gruppensigngl (9i) (ti + ^) als Ausgangssignal MiCtI t T), das wieder zur selben Gruppenchax^akteristik gehört. Dieüoi; Ausgangssignal Mi(t1 + T) v/ird zu der mit der

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Multiplikationsgröße k multiplizierten Summe, nämlich k»Mi(ti) + k «Mi(t1 - T), dazu addiert und im Laufzeitspeicher 2k für die Timlaufzeit T gespeichert. Jeweils nach der umlaufzeit T, beispielsweise zum Zeitpunkt (ti +c^T + T)-, erscheint am Ausgang des Laufzeitspeichers Zk als dem Ausgang des Integrators 22 das vorherige Ausgangssignal Mi(t1 + ocT) zuzüglich der Summe k-Mi(t1 +c^T - T) + k².Mi(t1 +^T -2 T) + ·.. + k· Mi(ti) der bewerteten Ausgangssignale aus älteren Abfragezyklen ctT, ..<?<; T - T,...,et T -jpc T.

Das Aufbereiten der Gruppensignale 9i erfolgt also derart, daß Ausgangssignale Mi des Multiplikators 21 aus lange zurückliegenden Abfragezyklen durch wiederholtes Bewerten mit der Multiplikationsgröße k einen verschwindend kleinen Anteil für das momentane, aufbereitete Gruppensignal liefern, während Ausgangssignale Mi des Multiplikators 21 aus zuletzt erfolgten Abfragezyklen kaum geschwächt und das jüngste Ausgangssignal Mi in voller Größe am Ausgang des Integrators 22 anstehen. Ist beispielsweise der jeweilige, momentane Wert aller Gruppensignale 9i einer Gruppencharakteristik aus allen Abfragezyklen stets gleich groß und somit auch das Ausgangssignal Mi des Multiplikators 21, so stellt sich am Ausgang des Integrators 22 nach genügend vielen Abfragezyklen ein Grenzwert der aufbereiteten Gruppensignale ein, der durch die Multiplikationsgröße k bestimmt ist und gleich dem Ausgangssig-

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nal Mi dividiert durch die Abweichung der Multiplikationsgröße k vom Dezimalwert "1^lf ist. Durch Verstellen der Multiplikationsgröße k ist dieser Grenzwert zu variieren.

Der Integrator 22 hat eine Integrationsz.eit, die abhängig ist von der Taktfrequenz fTakt, mit der der Laufzeitspeicher Zk betrieben wird, und von der Multiplikationsgröße k. Die Integrationszeit ergibt sich dadurch, daß zu einem Zeitpunkt ti der Eingang des Addierers 23 einmalig mit einem Ausgangssignal Mi beaufschlagt wird. Die Integrationszeit sei definitionsgemäß dann verstrichen, wenn am Ausgang des Integrators das einmalig angelegte Ausgangssignal Mi am Eingang des Addierers auf seinen Wert multipliziert mit dem ßeziprokwert der natürlichen Zahl "e" gesunken ist; dies ist der Fall, wenn eine Zeit verstrichen ist, die gleich der Umlaufzeit T dividiert durch die Abweichung der Multiplikationsgröße k vom Dezimalwert "1" ist.

Man sieht, daß die Integrationszeit einerseits von der Taktfrequenz fTakt und andererseits von der Multiplikationsgröße k abhängt. Diese Abhängigkeiten werden in der erfindungsgemäßen Schaltanordnung ausgenutzt, um die Integrationszeit einerseits durch Verstellen der Taktfrequenz fTakt und andererseits der Multiplikationsgröße k zu verändern. Bei Variation der Taktfrequenz fTakt zum Variieren der Integratiöriszeit wird aber gleichzeitig die Taktfrequenz fTakt

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für die Abfrage der m Wandler Wi verändert. Das ist möglich, solange die Taktfrequenz fTakt nicht schon durch die maximal zu empfangende Frequenz der Wellenenergie festgelegt wurde, andernfalls ist es von großem Vorteil, nicht die Taktfrequenz fTakt zum Ändern der Integrationszeit zu benutzen, sondern die MultiplikationsgrÖße k, denn diese ist unabhängig vom Bilden der Gruppensignale 9i frei wählbar.

Durch die erfindungsgemäße Schaltanordnung ist es somit insbefc sondere vorteilhaft möglich, wann einmal die Taktfrequenz fTakt optimal gewählt wurde, ohne Eingriff in die Grundschaltung des Hauptpatents zum zeitseriellen Bilden der Gruppensignale die für ein Aufbereiten der Gruppensignale 9i entscheidende Integrationszeit völlig frei allein über die MultiplikationsgrÖße k zu wählen. Für die praktische Anwendbarkeit der Schaltanordnung kann dieses je nach der aktuellen Aufgabenstellung von hervorragender Bedeutung sein, nämlich wenn z.B. einerseits eine möglich-et wenig von der Vergangenheit beeinflußte Auswertung von Momentanwerten der Gruppensignale 9i erfolgen soll - dies ist der Fall, wenn die Integrationszeit klein ist, d.h. die Multiplikationsgröße k klein ist - oder andererseits ein repräsentativer Mittelwert unter Berücksichtigung wesentlicher Einflüsse in der Vergangenheit erfolgen soll dies ist der Fall, wenn die Integrationszeit durch Einstellen einer großen Multiplikationsgröße k groß gewählt ist.

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Vorteilhafte Ausgestaltungen und speziellere Anwendungsfälle der Schaltanordnung gemäß dieser Erfindung sind in weiteren Figuren skizziert. In Fig. 2 können mit Hilfe eines Umschalters wahlweise die Gruppensignale 9i mit Hilfe des Multiplikators mit nachgeschaltetem Integrator 22 in der Weise ausgewertet werden, die einer quadratischen Gleichrichtung, einer Einwoggleichrichtung oder einer Doppelweggleichrichtung gleichwertig ist. Der Umschalter 31 ist dazu mit dem einen Eingang des Multiplikators 21 verbunden, dessen zweiter Eingang mit dem Addierwerk 8 zusammengeschaltet ist. Die drei Gegenkontakte des Umschalters 31 sind mit dem Ausgang des Addierwerks 8, eines Kornparstors 28 und einer Vergleichsschaltung 29 verbunden, die selbst beide eingangsseitig an das Addierwerk 8 angeschlossen sind.

Am Ausgang des Komparators 28 wie auch am Ausgang der Vergleichsschaltung 29 erscheint der Wert "+1", wenn das Gruppensignal 9i positiv i.'5t gegen ein Vergloichssignal, das ein vergleichssignalgeber ^O liefert. Das Ausgangssignal am Komparator 2ß hat den Wert "0", wenn das Gruppensignal 9i negativ sum oder gerade gleich dem Vergleichssignal ist. Bei oii.'cr Stellung ¹Mv¹' des Umschalters ^1 werden die Gruppensignalo einer quadratischen Gleichrichtung unterworfen, wie bereits bei i'ig. 1 erläutert; bei einer Stellung "B" des Umiichnltc-r.i ¹ ontspricnt die über den Komparator 28 erfolgende

... Zk

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BAO ÜBIGINAL

Signalverarbeitung einer Einwegrichtung; bei einer Stellung "C" des Umschalters 31 entspricht die über die Vergleichsechaltung 29 erfolgende Signalverarbeitung einer Doppelweggleichrichtung.

Gemäß dem Hauptpatent ist es ebenfalls möglich, zwei Teilsignale 9Gl, 9Gr eines Gruppensignals 9i an zwei Ausgängen des Addierwerks 8 zu erhalten. Zu korrelativem Aufbereiten der beiden Teilsignale 9Gl, 9Gr sind wiederum drei Möglichkeiten

^ gegeben, die wahlweise durch Umschalten der Eingänge des Multiplikators 21 vorgenommen werden können, wie in Fig. gezeigt. Die beiden Ausgänge des Addierwerks 8 sind jeweils mit einer von zwei Vergleichsschaltungen 29 verbunden, die ihrerseits wieder mit dem Vergleichssignalgeber 30 zusammengeschaltet sind. Die beiden Eingänge des Multiplikators 21 sind mit zwei gekoppelten Umschaltern J1.1 verbunden. Für eine Krouzkorrelation der beiden Teilsignale 9Gl, 9Gr werden die beiden Umschalter J1.1 in eine Schalterstellung "a" gebracht, so daß die beiden Teilsignale 9^r,9Gl im Multiplikator 21

~ miteinander multipliziert werden und anschließend im Integrator 22 integriert werden. Bei einer Schalterstellung ''b" wird der eine Eingang des Multiplikators 21 mit dem Ausgang einer der beiden Verpleichsschaltungen 29 verbunden und der zweite Ausgang mit einem der beiden Ausgänge des Addierwerks 8, wobei dieser Ausgang nicht mit dem Eingang der vorher genannten

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Vergleichsschaltung 29 verbunden ist. Da am Ausgang der Vergleichsschaltung 29 nur die Werte "O" bzw. "+1" erscheinen können, handelt es sich bei dieser Art des Aufbereitens um eine sogenannte phasengesteuerte Kreuzkorrelation. In der Schalterstellung "c" sind die Ausgänge der beiden Vergleichsschaltungen 29 mit den Eingängen des Multiplikators 21 verbunden. Bei dieser Art des Aufbereitens handelt es sich um eine sogenannte Polaritäts-Koinzidenz-Korrelation.

Die Realisierung der erfindungsgemäßen Schaltanordnung mit ihren Anwendungsfällen ist gleicherweise in analoger wie in digitaler Technik möglich. In beiden Techniken sind die Grundschaltungen, wie Additions- und Multiplikationsschaltungen, auf dem Markt erhältlich. Der Laufzeitspeicher 2h kann in Analogtechnik ein Aufzeichnungs- und Wiedergabegerät auf Magnetbandbasis oder ein Verzögerungsglied hoher Ordnung sein und in Digitaltechnik Schieberegister. Der Multiplikandengeber und der Vergleichssignalgeber 30 sind in Analogtechnik eine einstellbare Spannungsquelle, in Digitaltechnik eine Digital-' stellenvorgabe. In Analogtechnik sind Komparator und Vergleichsschaltung durch beschaltete Operationsverstärker realisierbar, in Digitaltechnik durch logische Gatter.

Im Falle einer Realisierung der erfindungsgemäßen Schaltanordnung in Digitaltechnik ergeben sich besonders zweckmäßige Kombinationsmöglichkeiten der einzelnen zusammenwirkenden

... 26

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Bauteile und damit vorteilhafterweise trotz der mannigfaltigen Anwendungsmöglichkeiten ein besonders geringer Schaltungsaitfwand.

Liegen die Gruppensignale 9i am Ausgang des Addierwerks 8 gemäß döf" Haupt rSHffe=£w«rafg parallel binärkodiert an, so ist die Multiplikationsgröße k eine binare Stellenfolge, die so (linien-

-A

sioniert ist, daß sie sich um eine Abweichung 2 vom Dezimalwert "1" unterscheidet und damit gleich der Differenz (i-2~ ) ist. Diese Multiplikationsgröße k = (i-2~ ) hat eine Zahl an Bitstellen, die gleich A ist. Die Wertigkeiten dieser Bitstellen der binären Stellenfolge der Multiplikationsgröße k beträgt 2 ,2 , . . ., 2

Der Addierer 23 ist in Fig. h als Binäraddierer aufgebaut. Beine Eingangsbitstellen am ersten Eingang 23·1 sind abhängig von der Stellenzahl des binärkodierten Gruppensignals 9i· Die Bitstellen am Ausgang 23.3 des Addierers 23 stimmen mit denen am Ausgang des Integrators 22 überein und sind abhängig von den Eingangsbitstellen am ersten Eingang 23.1 des Addierers 2;> und von der Zahl A an Bitstellen der binären Stellenfolge der Multiplikationsgröße k.

Wie viele Bitstellen am Ausgang 23.3 benötigt werden und wie ihre Wertigkeiten verteilt sind, ergibt sich nicht aus

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der buraiae bue Eingangsbitstellen am ersten Eingang 23.1 und der Zahl A an Bitstellen der Multiplikationsgröße k, sondern aus einer Grenzwertbetrachtung für den Fall, daß alle Eingangsbitstellen einen Schaltzustand "log 1" aufweisen. Es ergibt sich dann für die Ausgangsbitstellen eine höchste positive Wertigkeit als Potenz zur Basis "2", die gleich den Eingangsbitstellen am ersten Eingang 23·1 zuzüglich der Zahl A an Bitstellen der binären Stellenfolge der Multiplikationsgröße k

-A iiit und eine niedrigste Wertigkeit, die gleich ?. ist.

Laraus ergeben sich so viele Bitstellen am Ausgang 23·3 wie Lingangabitstellen am ersten Eingang 2J.1 des Addierers 23 zuzüglich der doppelten Zahl A an Bitstellen der Multiplikationsgröße k.

Der Laufzeitspeicher 2k liegt zwischen dem Ausgang 23·3 <les iiddiererr. 23 und dem Ausgang des Integrators 22 und besteht für eine binäre Integration aus Schieberegistern. Bei einer Parnllelkodierung hat der Laufzeitspeicher 2k so viele parallele üchiebei'egister, wie es Bitstellen am Ausgang 23·3 des Addierers k;^:: bzw. am Ausgang des Integrators 22 gibt. Jedes Schieberegister besteht aus so vielen Speicherzellen, wie Gruppencharakteristiken gebildet werden, d.h. eine Vielzahl m von hintereinander—geschalteten Speicherzellen eines Schieberegister:? entnpricht der Vielzahl m der Gruppencharakteristik. Jeweils nllo parallel vorliegenden »Speicherzellen bilden eine

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Speicherposition, so daß der Laufzeitspeicher 2k aus m hintereinandergeschalteten Speicherpositionen besteht, die mit der Taktfrequenz fTakt betrieben werden.

Bei einer seriellen Kodierung der Gruppensignale 9i arbeiten die Bauelemente der erfindungsgemäßen Schaltanordnung binär seriell. Der Laufzeitspeicher 2k besteht wieder aus m hintereinandergeschalteten Speicherpositionen, wobei jedoch jetzt jede Speicherposition so viele Speicherzellen aufweist, wie Eingangsbitstellen am ersten Eingang 23.1 des Addierers 23 zuzüglich der doppelten Zahl A an Bitstellen der Multiplikationsgröße k. Der Unterschied zwischen dem Schaltungsaufbau für serielle oder parallele Kodierung entspricht den schaltungstechnischen Unterschieden, die im Hauptpatent für beide Schaltungsarten des Speichers 6 ausgeführt sind.

Nachdem die grundsätzliche Dimensionierung des binären Addierers 23 und des Laufzeitspeichers 2k betrachtet sind, muß nun auf das Zusammenwirken der gesamten Schaltanordnung eingegangen werden, um darzustellen, welcher Schaltungsaufbau insgesamt das Integrationsverhalten ergibt. Wie vorteilhaft die Grundschaltung nach Fig. k zur Realisierung dieser Erfindung ist, läßt sich am einfachsten.unter Verwendung konkreter Zahlenbeispiele erläutern.

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Beispielsweise ist das Ausgangssignal Mi vom Multiplikator am ersten Eingang 23· 1 des Addierers 23 ein ^-stelliges parallelkodiertes binäres Signal. Die Multiplikationsgröße k sei

-A -10
um die Abweichung 2 =2 kleiner als der Dezimalwert "1". Im Multiplxkandengeber 27 wird die Multiplikationsgröße

10

k = (1-2 ) als binäre Stellenfolge mit der Zahl A = 10 Bitstellen eingestellt. Damit besteht der Laufzeitspeicher Zk aus (*t+2A = 2k) parallelen Schieberegistern, die von der Taktfrequenz fTakt angesteuert werden und deren jeweilige Speicherzellenzahl gleich der Vielzahl m ist. Die vierundzwanzig parallelen Schieberegister sind mit allen Bitstellen am Aus-

Ik gang 23-3 des Addierers 23 verbunden, deren Wertigkeiten von

-10
bis 2 reichen. Sämtliche Schieberegister sind mit ihrer letzten Speicherzelle gemäß den Wertigkeiten am Ausgang 23·3 des Addierers 23 mit entsprechenden Bitstellen am Eingang 26.1 des Multiplizierers 26 im Rückführungszweig 25 verbunden. Die Bitstellen am Ausgang des Multiplizierers 26 sind mit den Bitstellen am zweiten Eingang 23*2 des Addierers 23 entsprechend ihren Wertigkeiten verdrahtet. Die höchste positive Wertigkeit am Ausgang des Integrators beträgt 2 /(i-k)=2 /2 =2 ,

-10 die niedrigste Wertigkeit ist gleich 2 . Bitstellen gleicher Wertigkeiten sind am ersten Eingang 26.1 des Multiplizierers 26 zu finden. Das Produkt aus der Multipli-

—10

kationsgröße k = (1-2 ) und einem Signal, deren Bitstellen sämtlich den Schaltzustand "log 1" aufweisen und am

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Eingang 26.1 des Multiplizierers 26 liegen, bestimmen die Bitstellen sowie deren Wertigkeiten am zweiten Eingang 23-2 des Addierers 23·

Da die Multiplikati-onsgröße k = (1-2 ) stets kleiner als der Dezimalwert "1" ist, werden auf keinen Fall am zweiten Eingang 23·2 des Addierers 23 mehr als vierzehn Bitstellen benötigt.

Der binäre Multiplizierer 26, wie er in Fig. *f gezeigt ist, ist ein relativ teures Bauelement; außerdem benötigt eine binäre Multiplikation mehr Zeit als eine binäre Addition. Aus beiden Gründen ist deshalb im Rahmen der vorliegenden Erfindung vorteilhaft das Zusammenwirken zwischen Multiplikandengeber 27 und Multiplizierer 26 auf eine Realisierungsmöglichkeit unter Verwendung einfacher Addierer zurückzuführen, für den Fall, daß die Multiplikationsgröße k im konkreten Anwendungsfall der erfindungsgemäßen Schaltanordnung einmal fest

—A angegeben wurde und einen Zahlenwert k = 1-2 aufweist. Dann kann im Rückführungszweig 25, gegenüber der Ausführungsform nach. Fig. ¹V, ganz erheblich der Schaltungsaufwand reduziert werden, indem der Rückführungszweig 25 in sehr einfacher Form durch ein speziell angesteuertes Addierwerk 26R gemäß Fig. 5 aufgebaut wird. Die Multiplikation mit der Multiplikationsgröße k = (i-2~ ) wird für diesen Anwendungsfall ziuf einen derartigen Additionsvorgang zurückgeführt, in dem ein

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Signal s am Ausgang des Laufzeitspeichers 2k Bitstele für Bitstelle über Negationsstufen 25N negiert und anschließend in seiner Wertigkeit um die Zahl A erniedrigt wird. Diese in ihrer Wertigkeit erniedrigten Bitstellen des negierten Signals B werden mit Bitstellen e^nes zweiten Eingangs 26R2 des Additionswerks 26R e-ntsprechend ihrer neuen Wertigkeit verbunden. Eine derartige Zuordnung der Wertigkeiten der Bitstellen nach Signalnegierung ist gleichzusetzen der mathema-

—A
tischen Operation s*2 .Im Additionswerk 26R wird das Signal s r?m Ausgang des Laufzeitspeichers Zk und sein negiertes Signal s,

-A
das mit der Abweichung 2 durch Verschieben seiner Wertigkeit multipliziert wurde, zusammengezählt. Zu diesem Ergebnis wird noch eine "log 1" zur Bitstelle mit der niedrigsten Wertigkeit am zweiten Eingang 26R2, hier der Wertigkeit 2~ , zuaddiert. Wenn sich bei dieser Zusatzaddition ein Übertrag ergibt, erfolgt seine Berücksichtigung in den Bitstellen der nächst höheren betroffenen Wertigkeiten innerhalb des Additionswerks 26R. Am Ausgang des Additionswerks 26R, als Ausgang des Rückführungszweigs 25, ist eine binäre ßtellenfolge abzunehmen, deren V/ertigkeiten gleich den Wertigkeiten an ihren Eingängen 26R1; 26R2 sind.Uiese binäre Stellenfolge am Ausgang des Additionswerks 26R ist dem Produkt k«s gleich, d.h. Multiplikationsgröße k multipliziert mit dem Signal s am Ausgang des Laufzeitspeichers 2k. Diese Produktbildung ist durch das einfache Additionswerk 26R durchgeführt worden, ohne daß ein Multipli-

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zierer 26 mit Multiplikandengeber 27 gemäß Fig. *i notwendig wären.

Fig. 6 zeigt eine weitere schaltungstechnische Vereinfachung der erfindungsgemäßen Schaltanordnung für den häufigsten Anwendungsfall, nämlich eine Polaritäts-Koinzidenz-Korrelation. Der dem Addierwerk 8 nachgeschaltete Multiplikator 21 ist dann sehr einfach durch ein Identity-Gate 21.1 zu realisieren. Am Ausgang des Identity-Gate 21.1 sind nur zwei Schaltzustände möglich, nämlich "log 1" bzw. "log 0", d.h. am Ausgang des Identity-Gate 21.1 bzw. am Eingang des Integrators 22 gibt

* o*

es nur noch eine Bitstelle mit der Wertigkeit von 2 . Damit sind die benötigten Bitstellen am Ausgang des Integrators 22

A . -A reduziert und weisen Wertigkeiten von 2 bis 2 auf. Die Bitstellen am Ausgang des Integrators 22 sind wie bei Fig. 5 mit Bitstellen des ersten Eingangs 26R1 des Additionswerks 26ß direkt verbunden, und über Negationsstufen 25N in ihrer Wertig-

^ —A

ρ keit um 2 verschoben mit dem zweiten Eingang 26R2 verbunden.

Nur die Bitstelle mit der Wertigkeit 2 ist über die Negationsstufe 25·Ν mit einem Eingang eines Voraddierers 23V verbunden, dessen zweiter Eingang mit dem Ausgang des Identity-Gate 21.1 zusammengeschaltet ist. Der Voraddierer 23V hat zwei Ausgänge, ei-

' o¹

nen für die Bitstelle mit der Wertigkeit 2 und einen für einen

" 1*¹
übertrag der Wertigkeit 2 . Der Ausgang für die Bitstelle

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ist rait der Bitstelle der Wertigkeit 2° des zweiten Eingangs 26.R2 des Additionswerks 26«R verbunden und der Ausgang für den tibertrag mit der Bitstelle der Wertigkeit 2 und aller Bitstellen höherer Wertigkeiten. Die gemäß der Polaritäts-Koinzidenz-Korrelation aufbereiteten Gruppensignale 9i erscheinen zeitseriell am Ausgang des Integrators 22.

Die an sich schon, gemessen an ihrer vielseitigen Verwendbarkeit, an Schaltungsmitteln relativ sparsame;· Schaltanordnung nach der vorliegenden Erfindung führt somit für die am häufigsten benutzte Aufbereitung von Gruppensignalen der Peiltechnik auf eine denkbar einfach aufgebaute und störungsanfällige Realisierung, die obendrein - wie das Bildöivon Gruppensignalen zeitseriell arbeitet.

Fig. 7 zeigt ein Blockschaltbild eines modifizierten Integrators. Der Ausgang des Laufzeitspeichers 2k ist hier über eine Additionsstufe 32 mit dem Eingang des Ruckfuhrungszweigs verbunden. Der zweite Eingang der Additionsstufe 32 wird mit dem Ausgangssignal Mi des ersten Eingangs 23-1 des Addierers über eine Multiplikationsstufe 33 beaufschlagt. In der Multiplikationsstufe 33 wird das Ausgangssignal Mi mit einem Multiplikanden' c multipliziert, der in der Multiplikationsstufe einstellbar ist und dessen Größe wahlweise als positiver als Wert Null oder als negativer Wert vorgebbar ist. Ist die

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Größe des Multiplikanden gerade gleich Null, so entspricht dieses Blockschaltbild dem vorher beschriebenen Integrator 22. Je nach vorgegebener Größe des Multiplikanden wird das Integrationsverhalten des Integrators modifiziert, die Übertragungsfunktionen des gesamten Integrators weist dann nicht nur einen Pol, sondern auch eine Nullstelle auf.

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Claims

PATEHTA NSPßUCHE

Λ.) Schaltanordnung der Wasserschall-Peiltechnik zum Aufbereiten zeitlich aufeinanderfolgender Gruppensignale, die ggf. als je zwei Teilsignale vorliegen und die von einer momentan wirksamen Gruppencharakteristik aus einer Vielzahl einander benachbarter, sich ggf. überlappender Gruppencharakteristiken einer Empfangsanlage erzeugt werden, die mindestens aus gleicher Vielzahl von Wandlern besteht; wobei jedes Gruppensignal aus zeitlich verzögerten Empfangssignalen einer Anzahl einander benachbarter Wandler gebildet wird, indem die Vielzahl der Wandler nacheinander in benachbarter Reihenfolge durch einen Abtaster im Takte einer Taktfrequenz wiederholt abgefragt und ihre momentanen Empfangssignale, ggf. nach Analog-Digital-Wandlung, über eine Einlesestelle in einen Speicher eingelesen werden, innerhalb dessen jedes eingelesene Ernpf angssignal, schrittweise gemäß der Taktfrequenz, bezüglich der Einl.esestelle nacheinander entfernter liegende Speicherpositionen einnimmt, und indem anschließend die eingespeicherten Empfangssignale aus denjenigen ßpeicherpositionen ausgelesen werden, deren jeweilige Lage bezüglich der Einlesestelle zusammen mit der Taktfrequenz die zeitliche Verzögerung für die Empfangssignale der Wandler jeder Gruppencharakteristik bestimmen, und dann in einem Addierwerk addiert werden, wobei synchron mit der Abfrage der Wandler am Ausgang des Addierwerks zeitlich nacheinander die Gruppen-

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sigmle, bzw. deren Teilsignale, der Gruppencharakteristiken erscheinen, gemäß Patentanmeldung P 21 36 78O.6, unter Verwendung eines Multiplikators mit nachgeschaltetem Integrator, dadurch gekennzeichnet, daß nur ein einziger Multiplikator (21) mit Integrator (22) mit dem Addierwerk (8) verbunden ist, wobei beide Eingänge des Multiplikators (21) mit dem Addierwerk (8) verknüpft sind, daß der Integrator (22) aus einem Addierer (23) mit nachgeschaltetem Laufzeitspeicher (2*0 und einem Rückführungszweig (25) besteht, wobei ein erster Eingang (23.1) des Addierers (23) der Eingang des Integrators (22) ist, daß der Laufzeitspeicher (2*0

P aus einer Vielzahl (m) hintereinander liegender Speicherpositionen besteht und mit der Taktfrequenz (fTakt) betrieben wird, daß als Rückführungszweig (25) ein Multiplizierer (26) mit Multiplikandengeber (27) vorgesehen ist, dessen erster Eingang (26.1) mit dem Ausgang des Laufzeitspeichers (2*0 verbunden ist und dessen Ausgang mit einem zweiten Eingang (23·2) des Addierers (23) zusammengeschaltet ist, daß der zweite Eingang (26.2) des Multiplizierers (26) mit dem Multiplikandengeber (27) für eine einstellbare Multiplikationsgröße (k) ver-

L· bunden ist, wobei die Multiplikationsgröße (k) die Integrationszeit des Integrators (22) bestimmt und einen Wert aufweist, der um eine Abweichung kleiner als der Dezimalwert "1" ist, mit Abnahme der zeitlich aufeinanderfolgenden aufbereiteten Gruppensignale am Ausgang des Laufzeitspeichers (2*0 als Ausgang des Integrators (22).

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2. Schaltanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei binärkodierten Gruppensignalen (9i) der Addierer (23) ein Binäraddierer und der Multiplizierer (26) ein digitaler ist, daß die Multiplikationsgröße (k) mit einer vorgegebenen Zahl (a) an Bitstellen im Multiplikandengeber (27) als binäre ßtellenfolge für Werte mit negativen Potenzen zur Basis "2" einstellbar ist, daß im Laufzeitspeicher (Zk) bei paralleler Umkodierung so viele parallel angeordnete Speicherzellen, bei serieller Umkodierung so viele seriell angeordnete Speicherzellen eine Speicherpos-ition bilden, wie Bitstellen am Eingang des Inte-

(Ai

grators (22) zuzüglich doppelter Zahl? lan Bitstellen der Multiplikationsgröße (k).

3. Schaltanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Multiplizierer (26) mit dem Multiplikandengeber (27) durch ein binäres Additionswerk (26R) realisiert ist, dessen beide Eingänge (26R1; 26R2) und dessen Ausgang je so viele Bitstellen aufweist , wie der Laufzeitspeieher (2*0 Speicherzellen für jede Speicherposition hat, mit einer binären Stellenfolge für so viele Werte mit positiver Potenz zur Basis "2" wie Bitstellen am Eingang des Integrators (22) zuzüglich der Zahl (A) an Bitstellen der Multiplikationsgröße (k) und für so viele Werte mit negativer Potenz zur Basis "2" wie die Zahl (a) an Bitstellen der Multiplikationsgröße (k), wobei jeweils gleichwertige Bitstellen am Ausgang des Integrators (22)

... 38

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und am ersten Eingang (26RI) des Additionswerks (?6R) zusammengeschaltet sind und nur Bitstellen am Ausgang des Integrators (22) von höherer Wertigkeit als die der binären Stellenfolge der Multiplikationsgröße (k) über Negationsstufen (25II) mit jeweils denjenigen Bitstellen des zweiten Eingangs (26R2) des Additionswerks (26R) verbunden sind, deren -Wertigkeit um die Zahl (A) an Bitstellen der binären Multiplikationsgröße (k) niedriger liegt, wobei zusätzlich noch ein binärer Schaltzustand "log 1" der Binärstelle des Additionswerks (26R) mit der niedrigsten Wertigkeit zugeführt ist, und daß der Ausgang des Additionswerks (26R) der Ausgang des Rückführungszweigs (25) ist.

k. Schaltanordnung nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß der eine Eingang des Multiplikators (21) stets unmittelbar mit dem Ausgang des Addierwerks (8) verbunden ist und daß der andere Eingang wahlweise umschaltbar ist entweder auch unmittelbar auf den Ausgang des Addierwerks (8) oder auf einen Ausgang eines Vergleichers (Komparator 28 bzw. Vergleichsschaltung 29), dessen einer Eingang mit dem Ausgang des Addierwerks (8) verbunden ist und an dessen zweiten Ein gang ein einstellbares Vergleichssignal konstanter Amplitude aus einem Vergleichssignalgeber (30) anliegt.

5. Schaltanordnung nach einem der Ansprüche 1 bis 5, dadurch

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gekennzeichnet, daß die beiden Teilsignale (9Gr, 9Gl) vom Ausgang des Addierwerks (8) an den Multiplikator (21) schaltbar sind und zwar wahlweise entweder beide unmittelbar an je einen Eingang des Multiplikators (21) oder ein Teilsignal (9Gr) unmittelbar und das andere (9Gl) über eine Vergleichsschaltung (29) an je einen Eingang des Multiplikators⁷ oder beide Teilsignale (9Gr, 9Gl) über je eine Vergleichsschaltung (29), wobei die Vergleichsschaltung (29) bzw. die Vergleichsschaltungen(29) außerdem mit einem Vergleichssignal beaufschlagt sind.

6. ochaltanordnung nach Anspruch k, dadurch gekennzeichnet, daß der Vergleicher ein Komparator (28) ist, dessen Schaltschwelle durch das Vergleichssignal einstellbar ist und dessen Ausgangssignal entweder den Wert "+1" oder den Wert "0" aufweist.

7. Schaltanordnung nach Anspruch h und 5, dadurch gekennzeichnet, daß der Vergleicher eine Vergleichsschaltung (29) ist, dessen Schaltschwelle durch das Vergleichssignal einstellbar ist und dessen Ausgangssignal entweder den Wert "+1" oder den Wert "-1" aufweist.

8. Schaltanordnung nach Anspruch 5 und 7, dadurch gekennzeichnet, daß bei Verwendung zweier Vergleichsschaltungen (29) der Multiplikator (21) ein Identity-Gate (21.1) ist und der Addierer (23O , der Multiplizierer (26) \ind der Multiplikandengeber. (27)

... if0

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durch das Additionswerk (26R) und einen Voraddierer (23V) realisiert sind, daß der Voraddierer (23V) nur zwei Eingänge mit nur je einer Bitstelle und zwei Ausgänge hat, von denen der eine einen Übertrag liefert, wobei der eine Eingang des Voraddierers (23V) mit dem Ausgang des Identity-Gate (21.1) und sein zweiter Eingang über eine Negationsstufe (2^N) mit der höchstwertigen Bitstelle am Ausgang des Integrators (22) zusammengeschaltet ist und daß der eine Ausgang des Voraddierers (23V) mit der Bitstelle der Wertigkeit "2 " des zweiten Eingangs (26ß2) h des Additionswerks (.2.GR) und der andere Ausgang für den Übertrag mit allen übrigen Bitstellen höherer Wertigkeit desselben zweiten Eingangs (26R2) des Additionswerks (26R) verbunden ist.

9· Schaltanordnung nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß der Ruckfuhrungszweig (25) eingangsseitig über eine Additionsstufe (31-) mit dem Laufaeitspeicher (24) verbunden ist, wobei ein zweiter Eingang der Additionsstufe (32) über eine Multiplikationsstufe (33) mit dem ersten Eingang (23·Ό des Addierers (23) verbunden ist. und wobei die Multiplikatxonsstufe (33) einen einstellbaren Multiplikanden (c) aufweist, dessen Größe wahlweise als positiver Wert, als Wert "O" oder als negativer Wert vorgebbar ist.

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