DE2114397C3 - Schaltungsanordnung zur Mehrfachausnutzung von Leitungen - Google Patents
Schaltungsanordnung zur Mehrfachausnutzung von LeitungenInfo
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Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Mehrfachausnutzung von Leitungen bei der
seriellen Übertragung digitaler Daten. Bei der Übertragung vor. Daten über Leitungen werden bei der
Überbrückung größerer Strecken verdrillte Zweidrahtleitungen verwendet, um vor allem bei hohen Übertragungsgeschwindigkeiten einen genügend großen Störabstand zu erreichen. Bei der seriellen Übertragung
digitaler Daten, beispielsweise in einem taktgesteuerten System, müssen die eigentlichen Information und der
Takt auf je einem Leiterpaar übertragen werden. Zusätzlich ist noch eine Wort- oder Rahmensynchronisation nötig, für die üblicherweise ein drittes Leiterpaar
vorhanden sein muß. Die andere Möglichkeit zur Übermittlung einer Rahmensynchronisation besteht
darin, ein besonderes Bitmuster als Synchronwort über das Leilerpaar zu übertragen, das die eigentliche
Information führt. Diese Möglichkeit setzt jedoch voraus, daß das der Synchronisation dienende Bitmuster
innerhalb der zu übertragenden Information nicht nochmals auftritt, wenn anders nicht sehr aufwendige
Geräte eingesetzt werden sollen.
Der Erfindung lag die Aufgabe zugrunde, ein zusätzliches Leiterpaar für die Übertragung einer Wortoder Rahmensynchronisation od. dgl. einzusparen bzw.
die Übertragung eines besonderen Synchronwortes über das der Informationsübertragung dienende Leiterpaar zu vermeiden.
Aus der DT-OS 15 37 536 ist eine Schaltungsanordnung zur Bildung symmetrischer Grundschaltungen mit
Hilfe elektronischer Verknüpfungsglieder bekannt. Mit der bekannten Schaltung ist die der Erfindung zugrunde
liegende Aufgabe auch nach dem Ersatz der UND- und ODER-Gatter beim Bekannten durch andere Logikschaltungen, wie sie die Erfindung vorsieht, nicht
möglich.
Eine Schaltungsanordnung zur Mehrfachausnutzung von Leitungen bei der seriellen Übertragung digitaler
Daten ist gemäß der Erfindung dadurch gekennzeichnet, daß mit Hilfe je einer logischen Schaltung auf der
Sender- und Empfängerseite zweier Leiterpaare die beiden Paare als zusätzliches Leiterpaar ausgenutzt
sind, und daß dazu zwei digitale Signale jeweils einem Leiter eines ersten bzw. zweiten Leiterpaares über je
zwei hintereinandergeschaltete Inverterstufen und jeweils zweiten Leitern des ersten bzw. zweiten
Leiterpaares über je eine NAND-Stufe zugeführt sind, wobei zweite Eingänge jeder NAND-Stufe parallel
geschaltet und an eine Umschaltspannung gelegt sind und ein drittes digitales Signal an Leitern des ersten
Leiterpaares über je eine Inverterstufe und den Leitern des zweiten Leiterpaares über eine gemeinsame
Inverterstufe und je einer mit der gemeinsamen Inverterstufe in Serie liegende Inverterstufe zugeführt
ist, wobei an die beiden Inverterstufen zusätzlich eine Schaltspannung anlegbar ist, und daß auf der Empfängerseite
jeweils ein Leiter des ersten bzw. zweiten Leiterpaares über Inverterstufen und die zwei anderen
Leiter der beiden Leiterpaare unmittelbar an zwei verschiedene Eingänge je einer NAN D-Stufe angeschlossen
sind, an deren Ausgängen digitale Signale abnehmbar sind, und daß die beiden Leiter jedes der
zwei Leiterpaare mit zwei Eingängen je einer NAN D-Stufe verbunden sind, deren Ausgänge einerseits
über eine Inverterstufe, andererseits unmittelbar je einem Eingang einer NAND-Stufe zugehen, deren
Ausgang ein digitales Signal zu entnehmen ist Dieses Signal entspricht dem auf der Senderseite aufgegebenen
dritten digitalen Signal.
Bei einer Abwandlung der Erfindung ist auf der Empfängerseite vorgesehen, daß jeweils zwei andere
der vier Leiter der zwei Leiterpaare mit jeweils zwei Eingängen von insgesamt sechs Differenzverstärkern
verbunden sind und die Ausgangssignale der Differenzverstärker mittels einer Logikschaltung auf drei digitale
Signale reduziert sind. Zweckmäßig werden die beiden
Leiterpaare geometrisch zu einem sogenannten Vierer zusammengefaßt
Mit der den sechs Differenzverstärkern nachgeschalteten Logikschaltung werden die Ausgänge der sechs
Differenzverstärker auf vier NAN D-Stufen mit je vier Eingängen wie folgt verteilt: Die Ausgänge des ersten,
zweiten, dritten und sechsten Differenzverstärkers sind unter Zwischenschaltung je einer Inverterstufe auf die
vier Eingänge der ersten NAND-Stufe, die Ausgänge des dritten, vierten und fünften Differenzverstärkers
sind unmittelbar und der Ausgang des zweiten Differenzverstärkers über eine Inverterstufe auf die vier
Eingänge einer zweiten NAND-Stufe verteilt. Die Ausgänge des fünften und sechsten Differenzverstärkers
sind unmittelbar und die Ausgänge des ersten und vierten Differenzverstärkers über zwei Inverterstufen
auf die vier Eingänge einer dritten NAND-Stufe verteilt. Schließlich sind die Ausgänge des ersten und vierten
Differenzverstärkers unmittelbar und die Ausgänge des fünften und sechsten Differenzverstärkers über zwei
Inverterstufen an eine vierte NAND-Stufe angeschlossen. Der Ausgang der zweiten NAND-Stufe ist über
eine weitere Inverterstufe an einen von zwei Eingängen einer NOR-Stufe und der Ausgang der dritten
NAND-Stufe über eine Inverterstufe an den anderen Eingang der NOR-Stufe angeschlossen. Dtr Ausgang
der vierten NAND-Stufe ist über eine Inverterstufe an einen von zwei Eingängen einer zweiten NOR-Stufe
angelegt, an derem anderen Eingang der Ausgang derjenigen Inverterstufe liegt, die zwischen dem
Ausgang der ersten NAND-Stufe und einem von zwei Eingängen der ersten NOR-Stufe eingefügt ist. Den
Ausgängen der ersten NAND-Stufe und der beiden NOR-Stufen sind über je eine Inverterstufe die
ursprünglich über die Leitungen übertragenen digitalen Signale zu entnehmen.
Die Erfindung wird an Hand von drei Figuren, die Ausführungsbeispiele der Erfindung darstellen, näher
erläutert In Fig. 1 sind die logischen Schaltungen auf der Sender- und Empfängerseite zweier Leiterpaare
dargestellt; in Fig.2 ist eine Kombination von Differenzverstärkern auf der Empfängerseite der zwei
Leiterpaare dargestellt; Fig.3 stellt eine Logikschaltung
zur Reduktion der Ausgangssignale der Differenzverstärker auf die drei ursprünglich zu übertragenden
digitalen Signale dar.
In der F i g. 1 sind an drei verschiedene Eingänge digitale Signale A. B und C angelegt, die über zwei
Leiterpaare a 1, a 2 und 6 I, 62 so übertragen werden
ίο sollen, daß in einer ersten Betriebsart die Signale A und
B auf der Empfängerseite als Signale A' und B' erscheinen und in einer zweiten Betriebsart das Signal C
als C auf der Empfängerseite auftritt. Dazu sind die digitalen Signale A bzw. B über je zwei hintereinander
geschaltete Inverterstufen 1, 2 bzw. 6, 7 den Leitern a 1 bzw. 6 1 des ersten bzw. zweiten Leiterpaares und den
Leitern a 2 bzw. 62 des ersten bzw. zweiten Leiterpaares über je eine NAND-Stufe 3 bzw. 8
zugeführt Zweite Eingänge der N AN D-Stufen 3 bzw. 8 sind parallel geschaltet und können an eine Umschaltspannung
m gelegt werden. Das dritte digitale Signal C wird den Leitern a 1 und a 2 des ersten Leiterpaares
über je eine Inverterstufe 4 und 5 und den Leitern b 1 und 62 des zweiten Leiterpaares über eine gemeinsame
Inverterstufe 10 und je einer mit der gemeinsamen Inverterstufe 10 in Serie liegenden Inverterstufe 9 und
11 zugeführt. An den beiden eingangsmäßig parallelgeschalteten
Inverterstufen kann zusätzlich eine Schalispannung η angelegt werden.
Die Umschaltung zwischen den beiden Betriebsarten geschieht wie folgt. Es ist dabei vorausgesetzt, daß, wie
bei derartigen Aufgaben üblich, die NAND- und Inverterstufen 2, 3, 4, 5 und 7, 8, 9, 10, Il offene
Kollektoren aufweisen, so daß sich an deren parallelgeschalteten Ausgängen jeweils die logische »0« gegenüber
der logischen »L« durchsetzt. Die erste Betriebsart wird dadurch hergestellt, daß an den Schaltspannungseingang
η und an den Eingang für das digitale Signal C eine die logische »0« repräsentierende Spannung gelegt
wird. An den Ausgängen der Inverterstufen 4, 5 und 9 und 11 tritt dann eine Spannung auf, die der der
logischen »L« entspricht An den für die Schaltspannung m vorgesehenen Eingang wird die die logische »L«
repräsentierende Spannung gelegt. So wird über den Leiter al des ersten Leiterpaares das digitale Signal A
direkt und über den Leiter a 2 des ersten Leiterpaares invertiert übertragen. Entsprechend wird das digitale
Signal B über die beiden Leiterpaare 61 und 62 des
zweiten Leiterpaares übertragen.
Die zweite Betriebsart wird dadurch hergestellt, daß der Eingang für die Schaltspannung η offen bleibt bzw.
über einen offenen Kollektor an die logische »L« gelegt wird, während der Eingang für die Schaltspannung m an
die logische »0« und die Eingänge für die digitalen Signale A und B an die logische »L« gelegt sind. Bei
dieser Schaltweise führen die Ausgänge der Inverterstufen 2 und 7 bzw. der NAN D-Stufen 3 und 8 jeweils die
logische »L«, so daß sich die Signale der Ausgänge der Inverterstufen 4 und 5 bzw. 9 und 11 fortsetzen können.
Beide Leiter b 1 und b 2 führen also das digitale Signal
C, während die beiden Leiter des ersten Leiterpaares a I und a 3 das invertierte Signal von C übertragen.
Auf der Empfängerseite sind die Leiter a 1 bzw. 6 1 über Inverterstufen 12 bzw. 18 und die Leiter a 2 bzw.
62 unmittelbar an zwei verschiedene Eingänge je einer
NAND-Stufe 13 bzw. 19 angeschlossen. An den Ausgängen dieser NAND-Stufen sind digitale Signale
A' bzw. B' abzunehmen, die den Ausgangssignalen A
bzw. B auf der Senderseite entsprechen. Die beiden Leiter al und a 2 bzw. b\ und f»2 jedes der beiden
Leiterpaare sind außerdem mit zwei Eingängen je einer NAND-Stufe 14 bzw. 17 verbunden. Der Ausgang der
NAND-Stufe 14 ist über eine Inverterstufe 15, der Ausgang der NAND-Stufe 17 ist unmittelbar je einem
Eingang einer weiteren NAND-Stufe 16 angeschlossen. Am Ausgang der NAND-Stufe 16 ist ein digitales Signal
C zu entnehmen, das dem Signal C auf der Eingangsseite entspricht. Dazu liegt an den Ausgängen
der NAND-Stufen 14 und 17 in der ersten Betriebsart, d. h. zur Übertragung der digitalen Signale A und B,
immer die logische »L« an, da sowohl einer der Leiter a 1 und a 2 als auch einer der Leiter b 1 und 62 in der
ersten Betriebsart auf der logischen »0« liegt. Damit entsteht am Ausgang der NAND-Stufe 16 während der
ersten Betriebsart dauernd eine logische »L«. Am Ausgang der NAND-Stufe 13 liegt dagegen das Signal
A'und am Ausgang der NAND-Stufel9 das Signal B' an. Während der zweiten Betriebsart sind die beiden
Leiter a 1 und a 2 in demselben logischen Zustand, so daß am Ausgang der NAND-Stufe 13 dauernd eine
logische »L« ansteht. Entsprechend führen auch die Leiter b 1 und b 2 denselben Zustand, so daß auch am
Ausgang der NAND-Stufe 19 dauernd eine logische »L« ausgegeben wird. Am Ausgang der NAND-Stufe 16
entsteht dagegen eine logische »0«, wenn die beiden Leiter b 1 und b 2 eine logische »0« und die beiden
Leiter a 1 und a 2 eine logische »L« führen. Dementsprechend entsteht am Ausgang der NAND-Stufe 16
eine logische »L«, wenn die Signale auf den beiden Leiterpaaren vertauscht werden, d. h. am Ausgang der
NAND-Stufe 16 wird das Signal Causgegeben,das dem
Signal Cauf der Senderseite entspricht.
In F i g. 2 wird auf der Empfängerseite der beiden Leiterpaare eine Kombination von Differenzverstärkern
Vl ... V 6 dargestellt, die einer zweiten Logikschaltung auf der Empfängerseite, die später an
Hand der F i g. 3 besprochen wird, vorgeschaltet ist. Wie aus der F i g. 2 leicht zu entnehmen ist, sind jeweils zwei
andere der vier Leiter al, a2 und b\, b2 der zwei
Leiterpaare mit jeweils zwei Eingängen der insgesamt sechs Differenzverstärker Vl ... V 6 verbunden. Den
Ausgängen der Differenzverstärker können Signale ν 1 ... ν 6 entnommen werden. Die Verwendung der
Differenzverstärker als Vorschaltung für eine logische Schaltung auf der Empfängerseite verbessert die
Störsicherheit infolge der hohen Gleichtaktunterdrükkung der Differenzverstärker. Weil jedoch die analogen
Differenzverstärker im Gegensatz zu den digitalen Schaltkreisen bei gleichen Eingangssignalen an beiden
Eingängen am Ausgang eine nichtdefinierte Spannung abgeben, lassen sich nur diejenigen Zustände als
logische »0« bzw. logische »L« definieren, bei denen ein Eingang positiver als der andere ist Das führt dazu, daß
zur Rückgewinnung der ursprünglichen Signale A, B und Cdie Differenzspannungsn aller vier Leiter a I, a 2,
bi,b2 ausgewertet werden müssen. Aus der folgenden
Tabelle, in der einerseits die in den Leitern während der beiden Betriebszustände möglichen sechs logischen
Zustände mit den dabei auftretenden Ausgangsspannungen der Differenzverstärker andererseits verglichen
werden, kann entnommen werden, daß keine der sechs möglichen Kombinationen der Ausgangssignale ν 1 ...
v6 der Differenzverstärker mit einer anderen übereinstimmt, so daß es mit einer Logikschaltung möglich ist,
die ursprünglichen Signale in den Leitern wieder herzustellen. In der Tabelle sind die Undefinierten
Ausgangszustände der Differenzverstärker mit einem » — «bezeichnet.
Zustand | 2 | 3 | 4 | 5 | 6 | |
1 | ||||||
'? Leiter | L | L | L | O | O | |
al | O | L | O | O | L | L |
al | O | O | L | O | L | O |
b\ | L | O | O | L | O | L |
b2 | L | |||||
20 Verstärkeraus |
||||||
gangssignale | L | — | L | O | — | |
v\ | O | L | O | — | — | L |
v2 | O | L | L | _ | _ | O |
O | — | L | L | O | O | |
v4 | — | — | L | O | L | O |
v5 | — | L | O | L | ||
ν 6 | O |
In der F i g. 3 ist eine Logikschaltung dargestellt, mil
Hilfe der die Ausgangssignale vt ... v6 dei
Differenzverstärker V1... V 6 auf die Signale A', S'unc
C" reduziert werden können. Dazu sind die Ausgangs spannungen ν 1 ... v6 so auf vier NAND-Stufen 26, 27
28 und 29 mit je vier Eingängen verteilt, daß die Ausgangssignale vl, ν2, v3 und v6 unter Zwischenschaltung
je einer Inverterstufe 20,21,22 und 25 an die vier Eingänge der NAND-Stufen 26 angeschlossen sind
Die Ausgangssignale ν 3, ν 4 und ν 5 sind unmittelbai
und das Ausgangssignal ν 2 über die Inverterstufe 21 ar die vier Eingänge der NAND-Stufe 27 angeschlossen
Die Ausgangssignale ν 5 und ν 6 liegen unmittelbar unc die Ausgangssignale vl und ν 4 über Inverterstufen 2(
bzw. 23 an den vier Eingängen der NAND-Stufe 28 während die Ausgangssignale vl und ν4 unmittelbai
und die Ausgangssignale v5 und v6 über Inverterstufer 24 bzw. 25 an die NAND-Stufe 29 angeschlossen sind
Der Ausgang der NAND-Stufe 27 ist über eine Inverterstufe 30 an einen von zwei Eingängen einei
NOR-Stufe 33 gelegt. Der Ausgang der NAND-Stufe 2t liegt über eine Inverterstufe 31 an dem anderen Eingang
der NOR-Stufe 33. Der Ausgang der NAND-Stufe 2E liegt über eine Inverterstufe 32 an einem von zwe
Eingängen einer NOR-Stufe 34, an derem andereir
Eingang der Ausgang der Inverterstufe 30 angeschlossen ist Den Ausgängen der NAND-Stufe 26 sowie dei
NOR-Stufen 33 und 34 sind über jeweils eine Inverterstufe 35 bzw. 36 und 37 die Signale C bzw. B
und A 'zu entnehmen.
Hierzu 2 Blatt Zeichnungen
Claims (4)
1. Schaltungsanordnung zur Mehrfachausnutzung von Leitungen bei der seriellen Übertragung
digitaler Daten, dadurch gekennzeichnet, daß mit Hilfe je einer logischen Schaltung auf der
Sender- und Empfängerseite zweier Leiterpaare die beiden Paare als zusätzliches Leiterpaar ausgenutzt
sind, und daß dazu zwei digitale Signale (A bzw. B) jeweils einem Leiter (a 1 bzw. b 1) eines ersten bzw.
zweiten Leiterpaares über je zwei hintereinandergeschaltete Inverterstufen (1, 2 bzw. 6, 7) und jeweils
zweiten Leitern (al bzw. ö2) des ersten bzw. zweiten Leiterpaares über je eine NAND-Stufe (3
bzw. 8) zugeführt sind, wobei zweite Eingänge jeder NAND-Stufe (3 bzw. 8) parallel geschaltet und an
eine Umschaltspannung (m) gelegt sind und ein drittes digitales Signal (C) an Leitern (a 1, a 2) des
ersten Leiterpaares über je eine Inverterstufe (4, 5) und den Leitern (b 1, b2) des zweiten Leiterpaares ·
über eine gemeinsame Inverterstufe (10) und je einer mit der gemeinsamen Inverterstufe (10) in Serie
liegende Inverterstufe (9,11) zugeführt ist, wobei an
die beiden Inverterstufen (9, 11) zusätzlich eine Schaltspannung (n) anlegbar ist, und daß auf der
Empfängerseite jeweils ein Leiter (a 1 bzw. b 1) des ersten bzw. zweiten Leiterpaares über Inverterstufen (12 bzw. 18) und die zwei anderen Leiter (a 2 bzw.
62) der beiden Leiterpaare unmittelbar an zwei verschiedene Eingänge je einer NAND-Stufe (13
bzw. 19) angeschlossen sind, an deren Ausgängen digitale Signale (A'bzw. d'Jabnehmbar sind, und daß
die beiden Leiter (a 1, a2 bzw. öl, Ö2) jedes der
zwei Leiterpaare mit zwei Eingängen je einer NAND-Stufe (14 bzw. 17) verbunden sind, deren
Ausgänge einerseits über eine Inverterstufe (15), andererseits unmittelbar je einem Eingang einer
NAND-Stufe (16) zugehen, deren Ausgang ein digitales Signal (C) zu entnehmen ist.
2. Schaltungsanordnung nach Anspruch 1, dahingehend geändert, daß einer abgewandelten logischen Schaltung (20... 37) auf der Empfängerseite
eine Kombination von Differenzverstärkern (Vi... V6) vorgeschaltet ist, wobei jeweils zwei
andere der vier Leiter (al, a2, öl, ö2) bei zwei
Leiterpaare mit jeweils zwei Eingängen von insgesamt sechs Differenzverstärkern (VX... V 6)
verbunden sind und die Ausgangssignale der Differenzverstärker mittels einer Logikschaltung
auf die drei Signale (A', B, C",Jreduziert sind.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die beiden Leiterpaare geometrisch zu einem sogenannten Vierer zusammengefaßt sind. ss
4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangssignale
{VI... ν 6) der sechs Differenzverstärker
(VX... VS) auf vier NAND-Stufen (26, 27, 28, 29)
mit je vier Eingängen wie folgt verteilt sind, die Ausgangssignale (Vl, v2, v3, v6) unter Zwischenschaltung je einer Inverterstufe (20,21,22,25) auf die
vier Eingänge der NAND-Stufe (26), die Ausgangssignale (V3, ν4. ν 5) unmittelbar und das Ausgangssignal (ν 2) über die Inverterstufe (21) auf die vier
Eingänge der NAND-Stufe (27), die Ausgangssignale (V 5, ν 6) unmittelbar und die Ausgangssignale (V 1,
ν 4) über Inverterstufen (20 bzw. 23) auf die vier
Eingänge der NAND-Stufe (28) sowie die Ausgangssignale (ν 1, ν A) unmittelbar und die Ausgangssignale (V 5, ν 6) Ober Inverterstufen (24, 25) auf die
NAND-Stufe (29), und daß der Ausgang der NAN D-Stufe (27) über eine Inverterstufe (30) an
sinen von zwei Eingängen einer NOR-Stufe (33) und der Ausgang der NAND-Stufe (28) über eine
Inverterstufe (31) an den anderen Eingang der NOR-Stufe (33) angeschlossen sind und der Ausgang
der NAND-Stufe (29) über eine Inverterstufe (32) an einen von zwei Eingängen einer NOR-Stufe (34), an
derem anderen Eingang der Ausgang der Inverterstufe (30) liegt, angeschlossen ist, und daß den
Ausgängen der NAND-Stufe (26) und der NOR-Stufen (33, 34) über Inverterstufen (35, 36, 37) die
Signale fC'bzw. B und A')zu entnehmen sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19712114397 DE2114397C3 (de) | 1971-03-25 | Schaltungsanordnung zur Mehrfachausnutzung von Leitungen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE19712114397 DE2114397C3 (de) | 1971-03-25 | Schaltungsanordnung zur Mehrfachausnutzung von Leitungen |
Publications (3)
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DE2114397A1 DE2114397A1 (de) | 1972-09-28 |
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