DE2030827B2

DE2030827B2 - Digitaluebertragungsanordnung bei der die effektive binaere bit frequenz ein nichtganzzahliges vielfaches der kanalsym bolfrequenz ist

Info

Publication number: DE2030827B2
Application number: DE19702030827
Authority: DE
Inventors: Robert Douglas River Plaza NJ Howson (V St A )
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1969-06-24
Filing date: 1970-06-23
Publication date: 1971-06-24
Also published as: GB1320783A; FR2051239A5; CA1005581B; NL158044B; NL7009189A; BE752348A; SE362324B; US3679977A; DE2030827A1

Description

Die Erfindung betrifft eine Digitalübertragungsanordnung, bei der die effektive binäre Bit-Frequenz ein nicht-ganzzahliges Vielfaches der Kanal-Symbolfrequenz ist.

In der USA.-Patentschrift 3 388 330 wird der Grundgedanke zur Nachrichtenkanalformung zwecks Erzielung einer gesteuerten Korrelation zwischen empfangenen Signalabtastwerten beschrieben. Eine solche gesteuerte Signalformung wird Teilansprache-Formung genannt, da das Impulsansprechen auf jedes Eingangssignal so zu dem Signalgabe-Intervall in Beziehung steht, daß das Ansprechen innerhalb eines Signalgabe-Intervalls nur teilweise erfolgt. Daraus ergibt sich, daß Zwischensymbolstörungen auftreten können, die aber so beschaffen sind, daß die binäre Bedeutung individueller Abtastwerte des empfangenen Signals nicht verlorengeht. Symbolgeschwindigkeiten mit der theoretisch maximalen Frequenz von zwei Symbolen je Sekunde pro Hertz Bandbreite und die entsprechende binäre Bit-Frequenz von zwei Bits je Sekunde pro Hertz lassen sich auf diese Weise leicht bei Nachrichtenübertragungskanälen erreichen.

Es ist weiterhin bekannt, daß sich durch eine Kombination einer vielstufigen (mehr als zwei Stufen je Symbol) Signalübertragung mit einer Teilansprache-Codierung eine äquivalente binäre Signalübertragungsgeschwindigkeit oberhalb von zwei Bits je Sekunde pro Hertz Kanalbandbreite erreichen läßt. Genauer gesagt ist eine Geschwindigkeit von log₂ JV Bits je Kanalsymbol für JV Eingangsstufen je Symbol möglich. Mit der maximalen Teilansprache-Symbolfrequenz von zwei Symbolen je Sekunde pro Hertz ergibt dies eine Bit-Frequenz von 2 log₂ JV Bits je Sekunde pro Hertz.

Im praktischen Fall dürfte JV auf Potenzen von zwei beschränkt sein, so daß eine ganzzahlige Anzahl m (m = log₂ JV) binärer Eingangsziffern auf jeder Stufe codiert wäre und eine direkte Entsprechung zwischen den JV Stufen des vielstufigen Signals und den JV möglichen Kombinationen der m Binärziffern vorhanden wäre. Bei einer Teilansprache-Codierung führen jedoch die JV Basisbandstufen zu (2 JV-1) Kanalstufen. Für jede Vergrößerung der Anzahl von Kanalstufen ergibt sich jedoch eine Verschlechterung des Signal-Rauschverhältnisses, die in der Praxis für viele Nachrichtenübertragungskanäle einen vierstufigen Basisbandbetrieb verhindert.

Die Erfindung hat sich die Aufgabe gestellt, dieses Problem zu lösen. Sie geht dazu aus von einer Digitalübertragungsanordnung der eingangs genannten Art und ist dadurch gekennzeichnet, daß auf der Empfangsseite ein Block-Synchronisationsmonitor zur überwachung von Gruppen serieller vielstufiger Ziffern vorgesehen ist, die durch eine Zusammenfassung binärer Datensignale zu ersten Gruppen von jeweils m parallelen Binärziffern und Umwandlung der ersten Gruppen in zweite Gruppen mit η im voraus zugeordneten vielstufigen Ziffern abgeleitet sind, wobei wenigstens eine nicht zugeordnete Kombination von Signalen in der zweiten Gruppe vorhanden ist, ferner eine Rahmensteuerschaltung, die ein Rahmensignal von dem Block-Synchronisationsmonitor aufnimmt, wenn die nicht zugeordnete Kombination von Signalen in der zweiten Gruppe festgestellt worden ist, daß die vielstufigen Ziffern in Abhängigkeit von dem Rahmensignal zu gültigen zweiten Gruppen zusammengefaßt werden, derart, daß das Auftreten der nicht zugeordneten Kombination von Signalen innerhalb der zweiten Gruppe im wesentlichen ausgeschlossen ist, und daß ein Vielstufen-Binärwandler vorgesehen ist, der die Binärdaten aus den aufgeteilten zweiten Gruppen wiedergewinnt.

Es wird also das Prinzip des ^Feilansprechens zur Erzielung von Datenübertragu⁽ngsgeschwindigkeiten mit m Bits je Symbol derart abgewandelt, daß m nicht mehr eine positive ganze Zahl sein muß, d. h.,

ίο daß die binäre Signalgabefrequenz ein nicht-ganzzahliges Vielfaches der Kanal-Symbolfrequenz ist.

Außerdem wird die äquivalente binäre Datenübertragungsfrequenz einer synchronen Digital-Ubertragungsanlage ohne Änderung der synchronen Kanal-Symbolfrequenz selbst erhöht.

Es werden binäre Digital-Datensignale, die mit einer größeren Geschwindigkeit als die Symbol-Frequenz eines synchron betriebenen, in seiner Bandbreite begrenzten Ubertragungskanals erzeugt werden, für die übertragung über den Kanal ohne Änderung ihrer synchronen zeitlichen Ordnung verarbeitet. Die sich ergebende äquivalente Binär-Übertragungsfrequenz wird ein nicht-ganzzahliges Vielfaches der Kanal-Übertragungsfrequenz.

Im allgemeinen werden Binärsignale, die mit einer Frequenz kleiner als log₂ JV mal der Symbolfrequenz eines Nachrichtenkanals erzeugt worden sind, in JV-stufige Signale transformiert, indem erste Blöcke binärer oder zweistufiger Ziffern mit der Länge m in zweite Blöcke JV-stufiger Ziffern mit der Länge η zusammengefaßt werden. Die Werte für m, JV und η sind derart gewählt, daß 2^m kleiner ist als JV", wobei JV eine ganze Zahl ist, die keine Potenz von zwei darstellt, und daß wenigstens ein nicht zugeordneter JV-stufiger zweiter Block vorhanden ist. Die JV-stufigen Ziffern des zweiten Blocks werden an den Kanal mit der Bandbreite W mit dem maximalen theoretischen Baud-Wert von 2 W Symbolen je Sekunde gegeben, so daß ein (2 JV- l)-stufiges Kanalsignal mit einer Informationsfrequenz von log₂ JV Bits je Symbol gebildet wird, das entsprechend dem Kehrwert des Kanal-Impulsansprechens vorcodiert ist und wobei die übertragenen JV-stufigen Ziffern durch eine modulo-JV-Ableitung aus einzelnen Abtastwerten wiedergewonnen werden können. Das Auftreten eines nicht zugeordneten JV-stufigen zweiten Blocks der Länge η am Empfänger wird als Grundlage für die richtige Synchronisation der zweiten Blöcke vor der Decodierung der ursprünglichen Binärsignale benutzt.

Bei dem Ausführungsbeispiel der Erfindung werden binäre Eingangssignale in ternäre Signale transformiert, unter Anpassung an eine Teilansprache-Signalformung vorcodiert und an einen Teilansprache-Kanal gegeben. Genauer gesagt, werden für m und I

JV gleich drei und η gleich zwei binäre Eingangssignale in erste Gruppen mit drei zweistufigen Ziffern unterteilt, und jede dieser ersten Gruppen wird in eine im voraus zugeordnete zweite Gruppe mit j Paaren von dreistufigen Ziffern umgesetzt. Die zwei- ' ten Gruppen von dreistufigen Ziffern treten mit der gewählten synchronen Symbol-Frequenz des Teilansprache-Kanals auf. Da mehr Permutationen von je zwei dreistufigen oder ternären Ziffern, nämlich 3² = 9, vorhanden sind als Permutationen von je drei zweistufigen Ziffern, nämlich 2³ = 8, kann ein dreistufiges Ziffernpaar zur Markierung der erforderlichen Unterteilung empfangener Paare zwecks Decodierung bei minimaler Redundanz reserviert

werden. Bei dem Ausführungsbeispiel überträgt ein Kanal mit einer Bandbreite W gleich 36 Kilohertz Binär signale von 108 Kilohertz mit 72 Kilobaud.

Außer der Unterteilung binärer Eingangssignale und ihrer Umsetzung in ternäre Ziffern werden logische Operationen mit den ternären Ziffern durchgeführt, um diese für eine Teilansprache-Ubertragung vorzucodieren, derart, daß fünfstufige Kanalsignale in einzelnen Abtastzeitpunkten modulo-drei decodiert werden können. Die fünfstufigen Kanalsignale ergeben sich durch das Anlegen aufeinanderfolgender ternärer Ziffern an einen als Beispiel gewählten Teilansprache-Kanal mit der Symbol-Frequenz 2 W.

Im Empfänger für das ankommende Teilansprache-Signal werden die ternären Ziffern durch Analog-Digital-, Begrenzungs- und logische Operationen wiedergewonnen. Aufeinanderfolgende ternäre Ziffern werden paarweise auf das Auftreten des nicht zugeordneten Paares in einer Block-Synchronisiereinrichtung überwacht. Eine mit der Blockfrequenz, d. h. der halben Kanalfrequenz für das Ausführungsbeispiel erzeugte Zeitsteuerungswelle wird so lange ungeändert gelassen, als das verbotene Paar als letzte Ziffer eines Blocks und als erste Ziffer des darauffolgenden Blocks auftritt. Es ist jedoch ein Uberlaufzähler vorgesehen, der feststellt, wie oft das nicht zugeordnete Paar in der Mitte eines Blocks von zwei ternären Ziffern auftritt. Bei einem überlauf wird die Block-Zeitsteuerungswelle um einen halben Zyklus verzögert, um die richtige Block-Synchronisation wiederherzustellen. Die Regenerierung der binären Triplets aus den ternären Paaren geht dann auf logische Weise weiter.

Um die Verarbeitung ternärer Ziffern zu vereinfachen, wird durchweg eine binäre Codierung verwendet.

Zwei binäre Ziffern stellen also jede ternäre Ziffer codiert so dar, daß die Summe der binären Ziffern jeder ternären Stufe äquivalent ist. Dann können übliche logische Binärelemente verwendet werden.

Weiterhin besteht die Möglichkeit, daß eine binäre Datenfolge mit einer Frequenz, die in keiner ganzzahligen Beziehung zu der Kanalfrequenz steht, ohne Änderung der Kanalfrequenz übertragen werden kann, und daß sich gleichzeitig eine Gesamtübertragungsfrequenz erzielen läßt, die mit dem Signal-Rauschverhältnis praktisch ausgeführter Kanäle verträglich ist. In den Zeichnungen zeigt

F i g. 1 das Blockschaltbild einer Teilansprache-Datenübertragungsanlage, bei der eine äquivalente binäre Gesamt-Bit-Ubertragungsfrequenz gleich dem Dreifachen der Kanalbandbreite erzielt wird,

F i g. 2 ein Zeitdiagramm zur Erläuterung der Binär-Ternär-Signalumsetzung,

F i g. 3 ein logisches Blockschaltbild eines Ausführungsbeispiels für einen Binär-Ternär-Wandler,

F i g, 4 ein logisches Blockschaltbild eines ternären Teilansprache-Vorcodierers in Kombination mit einem Digital-Analog-Wandler,

Fig. 5 ein vereinfachtes Diagramm eines fünfstufigen Fenstermusters zur Erläuterung der Decodier-Operation bei der Datenübertragungsanlage,

F i g. 6 das Blockschaltbild einer ternären Block-Synchronisiereinrichtung,

F i g. 7 ein logisches Blockschaltbild eines Ausführungsbeispiels für einen Ternär-Binär-Decodierer,

F i g. 8 Kurvenformen, die in der beschriebenen Datenübertragungsanlage auf Grund einer repräsentativen Eingangs-Binär-Datenfolge erzeugt werden. Entsprechend dem in der obengenannten USA.-Patentschrift erläuterten Teilansprache-Verfahren wird ein Kanal mit einer Bandbreite W mit der theoretisch maximalen Signalfrequenz von 2 W Symbolen je Sekunde gespeist. Falls der Kanal keine ideale Formung besitzt, d. h. eine flache Amplituden-Frequenzkennlinie mit plötzlichem Abfall an der oberen und unteren Bandgrenze, sowie eine lineare Phasen-Frequenzkennlinie aufweist, tritt notwendigerweise eine Zwischensymbol-Störung auf. Dabei erstreckt sich das Ansprechen des Kanals auf jeden Impuls über mehr als ein Signalintervall mit der Dauer von 1/(2 W) Sekunden, und es muß im Normalfall eine Vielzahl von empfangenen Abtast werten zueinander in Beziehung gebracht werden, um die ursprünglich übertragene Folge wiederzugewinnen. Im Rahmen des Teilansprache-Verfahrens lassen sich die Kanalkennwerte im voraus bestimmen und so steuern, daß die Kanalimpulsausdehnung vor der übertragung durch eine Vorcodierung ausgeglichen werden kann. Bei derjenigen Art von Teilansprache-Signalformung, die in der obengenannten USA.-Patentschrift als Klasse IV bezeichnet ist, ist der Kanal so geformt, daß sein Ansprechen auf jeden Impuls zwei symmetrische von Null abweichende Komponenten entgegengesetzter Polarität aufweist, die über drei Signal-Intervalle ausgebreitet sind, wobei das mittlere Intervall ein Ansprechen Null besitzt. Diese Klasse der Teilansprache-Signalformung hat sich als günstig erwiesen, da ihr Gleichstrom-Mittelwert Null ist und da das Signalspektrum an beiden Bandgrenzen ohne scharfe, schwer zu verwirklichende Abfälle einen Ubertragungswert Null besitzt.

Wenn das Kanalsignal mit S_n zu einem willkürlichen Abtastzeitpunkt η bezeichnet wird und sich durch das Anlegen eines Impulses C_n an den Kanal ergibt, dann erhält man für die Teilansprache-Signalformung der Klasse IV

S = C_n - C„_₂

Die Komponenten C_n sind in typischer Weise vielstufig mit JV Stufen, und die Komponenten S_n haben dann (2 AM) Stufen. Der Empfänger für das Signal S_n würde normalerweise Abtastwerte zueinander in Beziehung setzen, die in abwechselnden Signalintervallen entnommen werden. C_n kann jedoch zweckmäßig aus einem anderen vielstufigen Signal B_n durch Addition der Komponente C„_₂ vorcodiert werden. Dann erhält man

C_n = (B_n + C„_₂) mod N .

Eine modulo-iV-(mod iV)-Addition bedeutet die Ausschaltung vom Vielfachen von N aus der Summe und eine Aufzeichnung nur des Überschusses. Dies entspricht der Feststellung, daß 3 Uhr nachmittags 4 Stunden nach 11 Uhr vormittags ist, indem man N = 12 von der Summe aus 11 und 4 abzieht.
Wenn die Komponenten C_n aus irgendeinem Basissignal B_n entsprechend Gleichung (2) abgeleitet werden, dann ergibt sich

B_n = S_n mod N .

Folglich kann B_n empfangsseitig durch einen speicherfreien Detektor aus einzelnen Abtastwerten des empfangenen Signals S_n decodiert werden.

In der obengenannten USA.-Patentschrift wird beschrieben, auf welche Weise die Gleichungen (1), (2) und (3) für JV = 2 verwirklicht werden können, in welchem Fall S_n drei Stufen hätte. Es ist bekannt, wie diese Gleichungen für JV = 2^m verwirklicht werden können, wobei m eine ganze Zahl ist. Solange m eine ganze Zahl ist, ergibt sich eine Eins-zu-Eins-Entsprechung zwischen den JV Signalstufen und der Anzahl möglicher Kombinationen von m Binärziffern. Leider sind für JV = 4 sieben Stufen auf dem Kanal erforderlich, und für viele praktisch ausgeführte Kanäle ist das Signal-Rauschverhältnis nicht niedrig genug, um eine zuverlässige Unterscheidung zwischen so vielen Stufen zu ermöglichen. Es wurde jedoch festgestellt, daß fünf Kanalstufen sich bei in großem Umfang verfügbaren Sprech - Trägerkanälen zuverlässig unterscheiden lassen. Fünf Teilansprache-Kanalstufen belegen drei Codierstufen, die im folgenden als ternär bezeichnet werden. Eine ternäre Codierung setzt weiterhin im Mittel 1,5 binäre Signal-Bits je Codierstufe voraus.

Die Erfindung bezieht sich auf die Verwirklichung der Gleichungen (1), (2) und (3) im allgemeinen für den Fall, daß JV eine ganze Zahl ist, die keine Potenz von zwei darstellt, und als spezielles Beispiel auf JV = 3. Da keine direkte Entsprechung zwischen den Codierstufen und den binären Eingangssignalen vorhanden ist, wird, wie dies in Verbindung mit F i g. 2 erläutert werden soll, eine Aufteilung einer binären Signalfolge erforderlich.

Zeile (a) in F i g. 2 zeigt schematisch einen Serien-Bitstrom a„, von Daten, die sich von rechts nach links bewegen (die Zeit läuft nach rechts). In jedem gleichen Signalintervall 0 bis m wird ein Impuls mit einer von zwei logischen Stufen 1 oder 0 erzeugt, die zweckmäßig ein entsprechendes positives und negatives Potential darstellen können. Diese Intervalle sind in k Gruppen von drei Impulsen unterteilt. Für k = 1 gelten die Binärintervalle 1, 2 und 3; für k = 2 die Intervalle 4, 5 und 6; für k = k die Intervalle m — 2 = 3 fc - 2, m - 1 = 3 /c - 1 und m = 3 /c.

Zeile (b) in F i g. 2 zeigt eine Gruppe von gleichen Signalintervallen 0 bis n, deren Dauer genau gleich dem l,5fachen der Dauer für die Intervalle in Zeile (α) ist, beispielsweise ist das Intervall 1 in Zeile (b) l,5mal so lang wie das Intervall 1 in Zeile (α). Diese Intervalle sind in k Gruppen zu je zwei Intervallen unterteilt, die genau den k Gruppen von je drei Intervallen in Zeile (a) entsprechen. Für /c = 1 treten die Intervalle 1 und 2 auf; für k = 2 die Intervalle 3 und 4; für k = k die Intervalle η — I = 2 k — 1 und η = 2 k. In jedem Intervall wird ein tertiäres Signal mit einer von drei logischen Stufen 0, 1 und 2 erzeugt, die zweckmäßig entsprechend durch ein negatives Potential, das Potential 0, und ein positives Potential dargestellt werden.

Als spezielles Beispiel sind die Triplets der Zeile (a) mit den Paaren der Zeile (b) entsprechend der Tabelle A zusammengestellt.

Tabelle A

«3 t-2	«3t-l	«3t	^B2k-1	B₂ 1	blk-i	1	bL	b°_2k
0	0	0	1	0	0	1	0	0
0	0	1	1	1	0	1	0	1
0	1	0	2	1	1	0	0	1
0	1	1	0	1	0	1	0	1
1	0	0	2	0	1	0	0	0
1	0	1	0	0	0	1	0	0
1	1	0	2	2	1	0	1	1
1	1	1	0	2	0	1	1	1
X	X	X	1	2	0	1	1

Die ersten drei Spalten stellen die acht möglichen Permutationen von binären Triplets dar, und die nächsten beiden Spalten geben die umgesetzten ternären Paare wieder. Es zeigt sich, daß neun mögliche ternäre Paare und nur acht mögliche binäre Triplets vorhanden sind. Das ternäre Paar 1—2 in der letzten Zeile entspricht (wie durch die X-Werte angedeutet) keinem binären Triplet und stellt demgemäß eine Verletzung der gewählten Codierung dar. Dieses Paar kann gültig nur zwischen ternären Gruppen auftreten, ein Umstand, der empfangsseitig mit Vorteil ausgenutzt wird, um die richtige paarweise Zuordnung von ternären Paaren beizubehalten. Die Codierung ist völlig willkürlich, aber so gewählt, daß die Fehlergüte der Ubertragungsanlage ein Optimum wird.

Da Bauteile und Schaltungen zur Verarbeitung von Binärziffern leichter verfügbar sind als Schaltungen zur Verarbeitung von ternären Ziffern, sind die ternären Ziffern entsprechend der Darstellung in den letzten vier Spalten binär codiert. Die Spalten mit der Überschrift b\_k-i und b°_k-i sind die binären Äquivalente der ternären Ziffern B₂ t-i> wobei die Indizes 1 und 0 die höchststellige bzw. niedrigststellige Binärziffer darstellen. Entsprechend enthalten die Spalten mit den Überschriften b\_k und b°_k die binären Äquivalente der ternären Ziffern in der Spalte B_{2 k}.

Die folgenden logischen Gleichungen fassen die binäre Codierung der ternären Ziffern zusammen;

b₂k~l = ^a3k ' (^a3k-l + ^a3k-2)

b°k-i = £>2fc-i + ^a3k-\ : «3t-2

⁼ ^a3k-l ' ^a3k-2 >

B, =

= ^a3k'^CI3k-2 + ^a3k-l ,

0 for b\ =-b°; = 0

1 forb\ = 0;iPi = 1

2 for b\ = b°i = .1

Die Gleichungen (4) bis (7) sind durch Induktion aus der Tabelle A abgeleitet. Die Gleichung (8) gibt an, auf welche Weise die ternäre Ziffer die Summe ihrer binär-codierten Stufen darstellt.

Die Vorcodierung wird durch die Verwendung binär-codierter temärer Ziffern erleichtert. Dies soll genauer in Verbindung mit F i g. 4 erläutert werden.

F i g. 1 zeigt das Blockschaltbild einer vollständigen Teilansprache-Datenübertragungsanlage unter Verwendung einer ternären Codierung. Zur genaueren Darstellung wird angenommen, daß die Bandbreite des Kanals 22 36 Kilohertz beträgt, daß der Kanal von der in Fernsprech-Trägersystemen verwendeten Art ist, daß die Kanal-Signalfrequenz 72 Kilobaud beträgt und daß die binäre Signalfrequenz 108 Kilobits je Sekunde ist.

Die Datenübertragungsanlage weist einen Sender mit den Elementen zehn bis zwanzig und einer Zeitsteuerungsquelle 37 sowie einen Ubertragungskanal 22 und einen Empfänger mit den Elementen 24 bis 36 auf.

Der Sendeteil umfaßt eine Serien-Binärdatenquelle 10, einen Serien-Parallelwandler 12, einen Binär-Ternärwandler 14, einen Vorcodierer 16, einen Digital-Analogwandler 18 und ein Teilansprache-Filter 20. Die Datenquelle 10 erzeugt serielle Binärdaten unter zeitlicher Steuerung der Quelle 37 über die Leitung 38 mit der als Beispiel gewählten Frequenz von 108 Kilohertz. Ein Beispiel für einen Serien-Datenstrom a,„ ist in Zeile (a) des Kurvenformdiagramms in F i g. 8 gezeigt. Zeile (d) in F i g. 8 gibt den Serien-Taktsignalstrom (SCT von serial clock timing stream) der Zeitsteuerungsquelle 37 wieder. Die seriellen Daten aus der Quelle 10 werden als Dreiergruppen im Wandler 12 in Parallelform umgesetzt, und die parallelen Ausgangssignale erscheinen auf den entsprechend bezeichneten Leitungen 13. Die Zeilen (α), (b) und (c) in F i g. 8 geben die entsprechenden Ausgangssignale für den als Beispiel gewählten Datenstrom an.

Der Binär-Ternärwandler 14 verarbeitet die parallelen Ausgangssignale auf den Leitungen 13 entsprechend den Gleichungen (4) bis (7) und erzeugt binär-codierte ternäre Ziffern auf den Ausgangsleitungen 15. Die binär-codierten Äquivalente des als Beispiel gewählten Datenstroms erscheinen auf den Leitungen (g) bis (/) in F i g. 8. Die Zeilen (e) und (/) in F i g. 8 zeigen die Baud-(Symbol-)Taktzeitgabewellen BCT bzw. BCT/2, die auf übliche Weise in der Zeitsteuerungsquelle 37 erzeugt werden. Die Zeitsteuerungsquelle 37 enthält zweckmäßig einen Quarz-Oszillator mit 432 Kilohertz, der eine 1:4- bzw. 1:6-Zählkette zur Erzeugung der erforderlichen Zeitsteuerungswellen SCT bzw. BCT ansteuert.

Der Vorcodierer 16 verarbeitet die binär-codierten ternären Ziffern auf den Leitungen 15 entsprechend Gleichung (2) für N = 3. Die vorcodierten ternären Ziffern C_n, die durch Paare von vorcodierten Binärziffern c), und c° auf den parallelen Ausgangsleitungen 17 in den Zeilen (n) und (o) der F i g. 8 dargestellt sind, werden im Wandler 18 auf übliche Weise in serielle Analogform umgewandelt. Die auf diese Weise auf der Leitung 19 dargestellten vorcodierten, binär-codierten ternären Ziffern C_n werden an das Teilansprache-Filter 20 gegeben, in welchem auf Grund des Impulsausbreitungseffektes fünfstufige Leitungssignale S_n gebildet werden. Das Teilansprache-Filter 20 ist so ausgebildet,, daß es dem Ubertragungskanal 22 entsprechend den Lehren: in der obengenannten USA.-Patentschrift eine Spektralformung gibt, die entsprechend Fig. 23b der genannten USA.-Patentschrift domförmig ist.
Signale C_n und S_n für die als Beispiel gewählte Datenfolge sind in den Zeilen (p) und (q) in F i g. 8 gezeigt. Die Welle C_n ist eine Summierung von c\ und (P_n und weist folglich drei Stufen auf, die mit 0, 1 und 2 bezeichnet sind. Die Welle S_n ergibt sich, indem man entsprechend Gleichung (2) die Differenz der augenblicklichen C„-Stufe und der zweimal verzögerten C„_₂-Stufe bildet.

Vor einer Erläuterung des Empfängers und des Blockrahmen-Problems werden' spezielle Verwirklichungen der Schaltungsblöcke 12,14,16 und 18 in F i g. 1 besprochen.

F i g. 3 zeigt ein genaues logisches Schaltbild für ein Ausführungsbeispiel eines Serien-Parallelwandlers 12 und eines Binär-Ternär-Wandlers 14. Der Serien-Parallelwandler 12 weist ein dreistufiges Schieberegister auf, dem als Eingangssignal über die Leitung 11 die serielle Binärdatenfolge a_m zugeführt wird, ferner eine Fortschalteleitung 38, an der die SCT-Zeitsteuerungswelle mit der Frequenz von 108 Kilohertz liegt, sowie Ausgangsleitungen 13 der einzelnen Stufen des Schieberegisters. Zu jedem gegebenen Zeitpunkt sind drei aufeinanderfolgende Serien-Datenbits in den entsprechenden Schieberegisterstufen SR-I, SR-2 und SR-3 gespeichert. Das in der Stufe SR-I gespeicherte Bit wird entsprechend Zeile (α) in F i g. 8 als das augenblickliche Bit a_m angesehen. Die Stufen Si?-2 und SR-3 speichern die übrigen Bits a_m_i und a,„_₂ entsprechend den Zeilen (b) und (c) in F i g. 8. Diese Zeilen sind identisch mit Ausnahme des Zeitunterschiedes, so daß zu den Zeitpunkten m = 3, 6 ... 3 k drei aufeinanderfolgende Eingangsziffern zeitlich parallel zur Abgabe an den Binär-Ternär-Wandler 14 zur Verfügung stehen. Die SCT-Welle ist in Zeile {d) der F i g. 8 gezeigt.
Am Eingang des Wandlers 14 sind die Leitungen 13 über UND-Gatter 40 mit einer logischen Matrix verbunden. Eine Zeitsteuerungsweile BCT/2 mit 36 Kilohertz weist entsprechend Zeile (/) in F i g. 8 einen positiven übergang für jedes dritte Bit der a„,-Datenwelle auf. Wenn diese Zeitsteuerungswelle an die UND-Gatter 40 über die Leitung 39 angelegt ist, so läßt sie Abtastwerte der Signale auf den parallelen Leitungen 13 zu der logischen Matrix in dem gestrichelt umrandeten Kästchen 14 durch. Diese Matrix verwirklicht die Gleichungen (4) bis (7) sowie die Tabelle A. Folglich sind die Ausgangssignale der UND-Gatter 40/1, 40 B und 4OC entsprechend mit a_3/c_₂, a₃t_i und a_3k bezeichnet.

Es werden direkte Datenabtastwerte sowie durch Inverter 41 invertierte Datenabtastwerte an weitere UND-Gatter 43 bis 46 sowie ODER-Gatter 42,48 und 49 angelegt. Darüber hinaus werden die Ausgangssignale der UND-Gatter 46 sowie des ODER-Gatters 48 im UND-Gatter 47 kombiniert. Die sich schließlich ergebenden Ausgangssignale auf den Leitungspaaren 15 A und 15 B sind zwei binär-codierte ternäre Ziffern B₂Jt-I ^und B_2k. Diese Ziffern sind in ihrer binärcodierten Form in den Zeilen (g) bis (/) der F i g. 8 gezeigt. Die Arbeitsweise der logischen Matrix ist ohne Schwierigkeiten zu überblicken. Beispielsweise ergibt sich die höherstellige Binär-Komponente b_2k der Ternärziffer B_{2 k} entsprechend Gleichung (6) aus der logischen Summe der binären Datenziffern a_3ic_₂ und a_3ic_i im UND-Gatter 43. Entsprechend ergibt

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sich die zugehörige Binär-Komponente b_{2 k} der Ternärziffer .B_{2 λ} am Ausgang des ODER-Gatters 49 entweder als die Datenziffer Ci₃^₁ (wenn diese eine 1 ist) oder als logische Summe der invertierten Datenziffer a_3k_2 und der direkten Datenziffer a_3k entsprechend Gleichung (7). Die Ziffern B₂^-I werden entsprechend Gleichung (4) und (5) auf die gleiche Weise abgeleitet.

F i g. 4 stellt ein logisches Schaltbild eines Ausführungsbeispiels für den Vorcodierer 16 und den Digital-Analogwandler 18 gemäß F i g. 1 dar.

Die folgende Tabelle B läßt sich durch eine Verwirklichung der Gleichung (2) sowie der üblichen Übereinkunft hinsichtlich der binären Codierung von Ternärziffern entwickeln, daß nämlich eine ternäre 0 durch das binäre Ziffernpaar 00 dargestellt wird, daß eine ternäre 1 durch die Binärziffern 01 oder 10 und eine ternäre 2 durch die Binärziffern 11 angegeben wird. Läßt man zu, daß eine ternäre 1 in den vorcodierten Ziffern C_n durch beide Binärpaare 01 und 10

ίο dargestellt wird, so vereinfacht sich die logische Anordnung.

Tabelle B

	Ternäre Ziffern	c„	b\	b°„	Binäre Ziffern	<5-2	el	c°„ ■
B_n	C„-₂	O	O	O	4-2	O	O	O
O	O	1	O	O	O	1	1	O
O	1	1	O	O	O	O	O	1
O	1	2	O	O	1	1	1	1
O	2	1	O	1	1	O	O	1
1	O	2	O	1	O	1	1	1
1	1	2	O	■ ι	O	O	1	1
1	1	O	O	1	1	1	O	O
1	2	2	1	1	1	O	1	1
2	O	O	1	1	O	1	O	O
2	1	O	■ 1	1	O	O	O	O
2	1	1	1	1	1	1	1	O
2	2			1

Die ersten drei Spalten B_n, C„_₂ und C_n stellen Ternärziffern dar. Der Index η gibt die augenblickliche Ziffer und der Index n — 2 die vorcodierte Ziffer an, die zwei Signalintervalle vorher aufgetreten ist. Die Spalten b\ und b°„ geben die höchststellige bzw. niedrigststellige Binärziffer an, die die Codierung der Ternärziffer B_n darstellen. Entsprechend enthalten die Spalten c_n_₂ und c°_₂ die Binärziffern, die die Ternärziffer C_n _₂ codieren, und die Spalten c\ und (P_n die Binärziffern zur Codierung der Ternärziffern C_n. Man beachte, daß die Zeilen 2 und 3,6 und 7 sowie 10 und 11 mit Ausnahme der abwechselnden binären Codierung für die Ternärziffer 1 übereinstimmen.

Mit Hilfe üblicher Verfahren lassen sich logische Gleichungen Zeile für Zeile für die binären Eintragungen in der Tabelle B immer dann schreiben, wenn eine 1 in den Spalten C_n oder (P_n auftritt. Die Zeile 2 läßt sich schreiben als

+ b_nb°„c^l _n_₂(P_n_₂ . (9)

Mit Hilfe üblicher Verfahren reduziert sich die Gleichung (9) zu

45

50

λ _ u . t,o . ι

^cn — O_n D_n C_n^₂

Das eingekreiste Pluszeichen gibt die Exklusiv-ODER-Funktion an, durch die ein Ausgangssignal 1 für Eingangssignale 01 und 10 sowie im anderen Fall ein Ausgangssignal 0 erzeugt wird.

Eine entsprechende logische Gleichung läßt sich schreiben zur Gewinnung von

C_n _₂

Dieser Ausdruck bedeutet, daß sich

C_n =

aus

der logischen UND-Zusammenführung der Komplemen te von b_n, b°„ und cj,_₂ mit dem nicht komplementierten Wert (P_n _₂ ergeben kann. Die übrigen Zeilen lassen sich auf ähnliche Weise wiedergeben. Für alle Zeilen, in denen c\ = \ ist, kann also die folgende logische Gleichung geschrieben werden:

+ VXcUcJr_{2 +} b„b°_ncUcU. (11)

Die Gleichung (10) läßt sich ebenfalls vereinfachen

=	bl	«■
+	h),
+		*c),-₂cU*

zu C°_n =

(9) Die Gleichungen (10) und (12) werden auf leicht zu übersehende Weise entsprechend F i g. 4 verwirklicht, wobei die viergleisigen (4 parallele Lei-

tungen) binären Eingangssignale in zweigleisige Signale umgewandelt, werden. Die Gleichungen (4) bis (7) erhält man durch die gleiche Art einer induktiven Analyse. /

Die paarweise binär-codierten Ternärziffern B_2k-₁ und B_2k auf den Leitungspaaren 15,4 und 15B entsprechend Zeilen (g) bis (/) in F i g. 8 vom Ternär-Wandler in F i g. 3 werden an UND-Gatter 51A bis 51D angelegt, die abwechselnd und paarweise durch die BCT/2-Zeitsteuerungswelle auf der Leitung 39 entsprechend Zeile (/) in F i g. 8 betätigt werden. Die UND-Gatter 51A und 51B werden durch die abfallende Flanke der Zeitsteuerungswelle über den Inverter 53 G und die Gatter 51C und 51D durch die ansteigende Flanke erregt. Die Ausgangssignale der UND-Gatter 51A und 51C, die abwechselnd die Ziffern b\_k-₁ und b\_k enthalten, werden im ODER-Gatter 52^4 zur Bildung der fr„-Ziffern mit der Signalfrequenz der Anlage kombiniert. Entsprechend werden die Ausgangssignale der UND-Gatter 515 und 51D, die die Ziffern b_2k-₁ ^und b_2k enthalten, im ODER-Gatter 52 B zur Bildung der Ziffern b° mit der Signalfrequenz der Anlage kombiniert. Die Ausgangssignale der ODER-Gatter 52,4 und 52 B enthalten also entsprechend Zeilen (k) und (I) in F i g. 8 die binär-codierten Ternärziffern zweigleisig und seriell.

Der Vorcodierer 16 kombiniert die Ziffern b^l„ und b„ auf logische Weise entsprechend Gleichungen (10) und (12) mit seinen eigenen Ausgangssignalen, die um zwei Signalintervalle T verzögert sind, um die augenblicklichen vorcodierten Ziffern c„ und c° entsprechend Zeilen (n) und (o) in F i g. 8 zu bilden. Der Vorcodierer 16 weist als Beispiel eine Vielzahl von UND-Gattern 57 und 59, ODER-Gattern 61, Invertern 53 und 58, Verzögerungseinheiten 55 und 56 sowie Exklusiv-ODER-Gatter 54 auf, wie in F i g. 4 gezeigt ist. Die wirksamen Eingangssignale des Vorcodierers 16 sind die Ziffern b„, b°, c„_₂ und c_n_₂. Seine Ausgangssignale sind c„ und C_n an den ODER-Gattern 61Λ und 61B. Das UND-Gatter 57,4 kombiniert die invertierte Ziffer b\ mit der invertierten Ziffer b°. Die invertierten Ziffern erhält man von den Invertern 53 A und 53 B. Das UND-Gatter 57 B kombiniert die Ziffern b\ und b° wie gezeigt. Die UND-Gatter 57 C und 57 D kombinieren

auf ähnliche Weise b),, b„ und b°, e"_₂. Das Ausgangssignal b),b°„ des Gatters 51A wird mit der Ziffer c°_₂ im UND-Gatter 59 A kombiniert. Die Exklusiv-ODER-Gatter 54/4 und 54 ß bilden die Kombinationen b), 0 cj, _₂ bzw. c„_₂ © c°_₂. Die UND-Gatter 59f? bis 59F verarbeiten ihre Eingangssignale zur Bildung der Gruppen

auf übliche Weise zu bilden.

Das ODER-Gatter 61A kombiniert die jeweiligen Ausgangssignale der UND-Gatter 59,4, 59 B und 59 C zur Bildung der binär-vorcodierten Ziffer c„. Das ODER-Gatter 61B kombiniert auf entsprechende Weise die jeweiligen Ausgangssignale der UND-Gatter 59 D, 59 £ und 59 F zur Bildung der binärvorcodierten Ziffer c°. Die Ausgangssignale c_n und c„ laufen über Leitungen 62 und 63 zu Verzögerungseinheiten 55 und 56 zur Lieferung der Eingangssignale c„_₂ und c°_2 an den Vorcodierer selbst.

Die binär-codierten Ziffern c„ und c° vom Vorcodierer 16 werden weiter im linearen Addierer 60 zur Bildung der ternären Ausgangsziffer C_n auf der Leitung 19 kombiniert. Eine entsprechende C_n-WeIIe ist in Zeile (p) der Fig. 8 dargestellt.

Die dreistufige C_n-WeIIe am Ausgang des Addierers 60 wird durch die Einwirkung des Teilansprache-Filters 20 des Kanals 22 entsprechend Gleichung (1) die fünfstufige Welle S_n auf der Leitung 21 in Fig. 1. Außerdem wird bei der übertragung über den Kanal 22 das Ausgangssignal auf der Leitung 23 mit Rausehen und Verzerrungen versehen. Eine beispielhafte S_n-WeIIe ist in Zeile (q) der Fig. 8 gezeigt. Diese Welle läßt sich entsprechend Zeile (r) in F i g. 8 modulo-drei interpretieren. Die Wellen S_n und S_n (mod 3) sind äquivalent.

Positive Stufen 0, 1 und 2 sind in beiden Wellen identisch. Die Stufen (-1) und (-2) in der S_n-WeIIe werden zu Modulo-drei-Stufen (2) bzw. (1) in der S_n (mod 3)-Welle.

Der Empfänger für die ternäre Ubertragungsanlage stellt auf Grund der empfangenen S_n-WeIIe die binäre Codierung wieder her, teilt die paarweisen Blöcke richtig auf und decodiert die binäre Nachricht. Entsprechend F i g. 1 weist der Empfänger einen Analog-Digital-Wandler 24, einen Ternär-Wandler 26, einen Block-Synchronisationsmonitor 28, eine Rahmensteuerung 36, einen Vielstufen-Binärwandler 29, eine Zeitsteuerungswiedergewinnungsschaltung34 und einen binären Datenverbraucher 30 auf.
Das empfangene Signal S_n läßt sich an Hand eines in F i g. 5 gezeigten Abschnittes eines idealisierten Fenstermusters betrachten. Das Fenstermuster wird durch einen Oszillographen geschrieben, der mit der Ubertragungsfrequenz von 72 Kilobaud synchronisiert ist, wenn einer beliebigen Nachrichtenwelle aufeinanderfolgende Perioden überlagert werden. Die auf der Spitze stehenden Quadrate 71 und 72 stellen Fensteröffnungen dar, in welchen die vertikalen Abmessungen Grenzen für die Amplitudenentscheidung und die horizontalen Abmessungen Grenzen für die Abtastzeit angeben. Für die gezeigte idealisierte Welle sollen die Abtastzeitpunkte in der Mitte der auf der Spitze stehenden Quadrate auftreten. Für einen individuellen Abtastwert wird die Amplitude nur auf einer der ganzzahlig numerierten Stufen auftreten. Begrenzungs-Entscheidungsstufen stellen die mit Dezimalbrüchen bezeichneten Stufen dar.

Der Analog-Digital-Wandler 24 stellt unter Steuerung einer Abtastwelle mit 72 Kilohertz auf der von der Zeitwiedergewinnungsschaltung 34 kommenden Leitung 33 einen vielstufigen Begrenzer dar. Die Eingangswelle S_n auf der Leitung 23 wird parallel an den Wandler 24 und über die Leitung 32 an die Zeitwiedergewinnungsschaltung 34 angelegt. Der Wandler 24 begrenzt zunächst das ankommende Signal im Bereich der in F i g. 5 mit L⁰ bezeichneten O-Stufe, um die Polarität des Abtastwertes festzustellen. Die Welle wird dann durch eine Vollweg-Gleichrichtung beispielsweise um die O-Stufe umgeklappt, so daß die Stufen —2 und — Γ den Stufen +2 und +1 überlagert sind, und dann wiederum auf den Stufen L¹ und L³ begrenzt. Für jeden Signalwert oberhalb der jeweiligen Stufen L⁰, Il und L³ ergeben sich positive oder negative Aus-

gangssignale in Abhängigkeit davon, ob der Signalabtastwert oberhalb oder unterhalb der jeweiligen Begrenzungsstufen liegt. Es zeigt sich, daß, wenn alle drei Begrenzer einen logischen 1-Ausgangswert liefern, die Stufe +2 empfangen worden ist, und daß, wenn alle drei Begrenzer einen logischen O-Ausgangswert liefern, die Stufe 0 empfangen worden ist. Eine Weiterführung dieser Analyse führt zu der folgenden Tabelle C.

Tabelle C

	Begrenzer Ll,	Ll	Emp fangene Stufe	Βίηέ b^l„	ircode
0	0	0	0	0	0
0	1	0	-1	1	1
0	1	1	_9	0	1
1	0	0	0	0	0
1	1	0	+ 1	0	1
1	•1	1	+ 2	1	1

Eine logische Analyse der Tabelle C führt zu den folgenden Gleichungen:

außerdem zur Erzeugung der SCR-Welle mit 108 Kilohertz.

Die Phasensteuerung des Hauptoszillators kann jedoch mit Hilfe bekannter Schaltungen erfolgen. Der binär-codierte Ternär-Wandler 26 in F i g. 6 weist ein Exklusiv- ODER-Gatter 75, einen Inverter 76 und ein UND-Gatter 77 auf, die zusammen auf leicht zu übersehende Weise die Gleichungen (13) und (14) verwirklichen.

Auf den Leitungen 27 erscheinen nacheinander binär-codierte Ternär-Ziffern, die an binäre Schieberegisterpaare 80 und 81 angelegt werden. Diese Paare, die jeweils getrennte Speicherzellen für die höchststelligen und niedrigststelligen Binäranteile der codierten Ternär-Ziffern enthalten, machen die augenblicklichen und die unmittelbar vorhergehenden Ziffern gleichzeitig verfügbar. Diese Ziffern werden unter zeitlicher Steuerung durch die Welle BCR (Leitung 95) auf den Ausgangsleitungen 90 geliefert.

Eine richtige Datenwiedergewinnung erfordert eine richtige paarweise Zuordnung der empfangenen Ternär-Ziffern. Das Verletzungspaar 12 ist binär-codiert als b°_! = b\ = 1, fei,-! = 0. Daher kann das Auftreten dieses Paares logisch durch das Block-Synchronisations-Informationssigrial

K = V_n. (14)

Die Gleichungen (13) und (14) sind in dem binärcodierten Ternär-Wandler 26 verwirklicht.

Die Binärziffern auf den Leitungen 27 werden im Block-Synchronisationsmonitor 28 überwacht und ebenfalls im Vielstufen-Binärwandler 29 zur Gewinnung der ursprünglichen Binär-Datenfolge a,„ mit der Ubertragungsfrequenz von 108 Kilobits je Sekunde zwecks Abgabe an den Datenverbraucher 30 decodiert. Der Block-Synchronisationsmonitor 28 stellt das Vorhandensein des ternären Paares 12 fest und sendet ein entsprechendes Signal zur Rahmensteuerung 36. Diese liefert die Zeitsteuerungswelle SCR und die Rahmenwelle BCR/2 zum Binär-Wandler 29 mit der richtigen Phase, um die ternären Ziffernpaare zu decodieren. Es wird das Auftreten des Verletzungspaares 12 mit der Phase der BCR/2-Welle (36 Kilohertz) verglichen. Immer dann, wenn dieses Paar mit der falschen Phase auftritt, d. h. innerhalb eines unterteilten Paares, wird ein Zähler weitergeschaltet. Wenn der Zähler überläuft, wird die Phase sowohl der BCR/2- als auch der SCR-Welle verschoben und das ternäre Paar erneut aufgeteilt. Der Zähler vermeidet eine Änderung der Zeitsteuerung bei jedem Auftreten des Verletzungspaares, da ein einzelnes Auftreten lediglich auf einem Kanalrauschen beruhen kann.

F i g. 6 zeigt ein genaueres Blockschaltbild eines Ausführungsbeispiels für die Schaltungseinheiten 26, 28 und 36 in Fig. 1. Die empfangene Welle S_n auf der Leitung 23 wird im Analog-Digital-Wandler 24 begrenzt, um, wie oben erläutert, die Ausgangssignale L_n, V_n und V_n auf den Leitungen 25 zu gewinnen. Die BCR-Welle mit 72 Kilohertz wird in der Zeitsteuerungswiedergewinnungsschaltung 34 aus der Eingangswelle auf der Leitung 32 auf übliche Weise wiedergewonnen, indem in Abhängigkeit von einem Haupt-Oszillator mit beispielsweise 432 Kilohertz rückwärts gezählt wird. Eine Rückwärtszählung (Frequenzteilung) des Ausgangssignals dieses Oszillators erfolgt BSI = &„·&„_,-^₁

(15)

dargestellt werden.

Die Gleichung (15) wird auf leicht zu übersehende Weise mit Hilfe des gestrichelt umrandeten Blocks 28 verwirklicht, der einen Inverter 82 und ein UND-Gatter 83 enthält. Das Gatter 83 kombiniert die Ziffern b°__l und b\ mit der invertierten Ziffer b],-^ Zeile (s) in F i g. 8 zeigt das Auftreten des BSI-Signals für das gewählte Beispiel.

Das BSI-Ausgangssignal auf der Leitung 84 wird an die Rahmensteuerung 36 angelegt, die als Beispiel entsprechend F i g. 6 einen Vorwärts-Rückwärts-Zähler 88, einen Teiler 85, eine Verzögerungseinheit 89 und eine Phasensteuerung 91 enthält. Zusätzlich zu dem BSI-Signal auf der Leitung 84 werden dem Block 36 die BCR- und SCR-Zeitsteuerungswellen auf den Leitungen 33 und 35 zugeführt.

Der Zähler 88 ist so ausgelegt, daß er bei jedem Auftreten des BSI-Signals am Eingang T zählt. Die Zählrichtung wird durch die BCR/2-Welle bestimmt, die aus der 1:2-Teilerschaltung 85 stammt. Wenn das BSI-Eingangssignal während der positiven Halbwelle der BCR/2-Welle auftritt, wird rückwärts gezählt. Tritt es dagegen während der negativen Halbwelle auf, so erfolgt die Zählung in Vorwärtsrichtung. Der Zähler 88 läuft nach einer gewählten Anzahl von Zählvorgängen in Vorwärtsrichtung ohne zwischenzeitliche Zählvorgänge in Rückwärtsrichtung über. Der Uberfluß-Zählwert wird unter Berücksichtigung der Rauscheigenschaften des Kanals gewählt und kann beispielsweise acht betragen. Beim Auftreten des Uberfluß-Zählwertes erscheint ein Ausgangssignal auf der Leitung 72, das dem Teiler 85 einen zusätzlichen Zählwert zuführt, so daß die Phase der BCR/2-Welle um 180° verschoben wird. Durch die Phasensteuerung 91 wird die Phase der SCR-Welle so geändert, daß sie der neuen Phase der BCR/2-Welle entspricht. Zum Schluß wird der Zähler über die Verzögerungseinheit 89 in einen Bezugszustand zurückgestellt. Die phasengeänderten SCR- und BCR/2-Wellen stehen auf den Leitungen 37 und 93 zur Verfügung.

In F i g. 8 wird für den linken BSI-Impuls in Zeile (s) angenommen, daß er das Auftreten des Uberfiießens gleichzeitig mit der negativen Halbwelle der BCR/2-Welle in Zeile (i) bewirkt. Man erkennt, daß die BCR/2-Welle um einen halben Zyklus verschoben wird. Gleichzeitig wird die SCR-Welle entsprechend verschoben. Die übrigen BSI-Impulse fallen mit den positiven Halbwellen der BCR/2-Welle zusammen und verursachen keine Phasenverschiebung. Man erkennt, daß die wiedergewonnenen Daten links vom ersten BSI-Impuls fehlerhaft sind, daß aber die rechts auftretenden Daten gültig sind.

Im Empfänger muß noch eine weitere Funktion durchgeführt werden. Hierbei handelt es sich um die Umwandlung der richtig unterteilten, binär-codierten Ternär-Ziffern in den seriellen Binär-Zustand. Dies kann entsprechend dem Ausführungsbeispiel in F i g. 7 erfolgen. Der Ternär-Binär-Wandler 29 entsprechend F i g. 7 weist als Beispiel Eingangs-UND-Gatter 96, logische Schaltungen mit weiteren UND-Gattern 99, 103, 104 und 106 sowie ODER-Gatter 98, 102, 105, Inverter 97, 100, 101 und ein Schieberegister 109 auf. Zu den Eingangssignalen gehören zwei gleichzeitig verfügbare, binär-codierte Ternär-Ziffern auf der Leitung 90 von F i g. 6, die phaseneingestellte SCR-Welle auf der Leitung 37 und die phasenverschobene BSR/2-Welle auf der Leitung 93.

Durch eine Analyse der Tabelle A lassen sich die folgenden logischen Gleichungen für die Binär-Ziffern a_3k, a_3k^ und a_3t_₂ schreiben:

(16)
(17)
(18)

In den Gleichungen (16), (17) und (18) ersetzt zur Vereinfachung der Buchstabe η die in Tabelle A benutzten Ausdrücke 2 k.

Die binären Eingangssignale auf den 'Leitungen 90 können während der ansteigenden Flanken der BCR/2-Welle auf der Leitung 93 mit 36 Kilohertz zu den logischen Schaltungen laufen. Diese verarbeiten die Eingangssignale zur Erfüllung der Gleichungen (16), (17) und (18) auf leicht zu überschauende Weise. Der Klammerausdruck in Gleichung (16) ergibt sich aus einer Kombination der im Inverter 97 invertierten Ziffer b° mit der direkten Ziffer V_n^₁ im ODER-Gatter 98, wobei das Ergebnis wiederum im UND-Gatter 103 mit der Ziffer ^₁ zur Bildung der gewünschten Aüsgangszifferä"_3([ kombiniert wird. Auf entsprechende Weise wird der Klammerausdruck in Gleichung (17) im ODER-Gatter 102 durch eine Kombination der im Inverter 102 invertierten Ziffer b°_! mit der direkten Ziffer W_n^₁ gebildet. Das Ergebnis wird dann wiederum im UND-Gatter 106 mit der Ziffer b°_n zur Bildung der gewünschten Ziffer a_3k^₁ kombiniert. Auf entsprechende Weise wird die durch Gleichung (13) definierte invertierte Ziffer a_3k_₂ durch die angegebenen logischen Operationen mit den entsprechenden Eingangsziffern W_n^₁, b°^_lt b° und b„ im Inverter 100, im UND-Gatter 104, ODER-Gatter 105 und im UND-Gatter 99 gebildet. Zusätzlich werden die direkten Ziffern a_3k und a_3t_₂ abgeleitet, indem die Ausgangssignale der UND-Gatter 103 und 99 in den Invertern 108 und 107 invertiert werden.

Die auf diese Weise aus den beiden parallelen, binär-codierten Ternär-Ziffern abgeleiteten drei parallelen Binär-Ziffern a_3k, a_3k_₁ und a_3k_₂ werden gleichzeitig an die entsprechenden Stufen SR-4, SR-5 und SR-6 des normalen Schieberegisters 109 mit der BCR/2-Zeitsteuerungsfrequenz angelegt. Die gleichen Ziffern werden vom oberen Ende zum unteren Ende des Schieberegisters 109 unter Steuerung der SCR-Zeitsteuerungswelle (Leitung 37) auf die Ausgangsleitung 31 gegeben, um die ursprüngliche Serien-Datenfolge a_m wiederherzustellen. Entsprechend F i g. 1 wird diese Datenfolge schließlich zum Datenverbraucher 30 geführt. Zeile (v) in F i g. 8 zeigt die wiederhergestellte, als Beispiel gewählte Datenfolge.

Claims

Patentansprüche:

1. Digitalübertragungsanordnung, bei der die effektive binäre Bit-Frequenz ein nicht-ganzzahliges Vielfaches der Kanal-Symbolfrequenz ist, dadurch gekennzeichnet, daß auf der Empfangsseite ein Block-Synchronisationsmonitor (28) zur Überwachung von Gruppen serieller vielstufiger Ziffern vorgesehen ist, die durch eine Zusammenfassung binärer Datensignale zu ersten Gruppen von jeweils m parallelen Binär-Ziffern und Umwandlung der ersten Gruppen in zweite Gruppen mit η im voraus zugeordneten vielstufigen Ziffern abgeleitet sind, wobei wenigstens eine nicht zugeordnete Kombination von Signalen in der zweiten Gruppe vorhanden ist, ferner eine Rahmensteuerschaltung (36), die ein Rahmensignal von dem Block-Synchronisationsmonitor aufnimmt, wenn die nicht zugeordnete Kombination von Signalen in der zweiten Gruppe festgestellt worden ist, daß die vielstufigen Ziffern in Abhängigkeit von dem Rahmensignal zu gültigen zweiten Gruppen zusammengefaßt werden, derart, daß das Auftreten der nicht zugeordneten Kombination von Signalen innerhalb der zweiten Gruppe im wesentlichen ausgeschlossen ist, und daß ein Vielstufen-Binärwandler (29) vorgesehen ist, der die Binär-Daten aus den aufgeteilten zweiten Gruppen wiedergewinnt.

2. Digitalübertragungsanordnung nach Anspruch 1, gekennzeichnet durch Sendeschaltungen, nämlich einen Serien - Parallelwandler (12), der das binäre Datensignal aufnimmt und in erste Gruppen von parallelen Binär-Ziffern zusammenfaßt, einen Binär-Ternär-Wandler (14), der die ersten Gruppen paralleler Binär-Ziffern in zweite Gruppen vielstufiger Ziffern umwandelt, einen Vorcodierer (16), der die vielstufigen Ziffern entsprechend dem Kehrwert des Impulsansprechens des Kanals vorcodiert, derart, daß die vorcodierten vielstufigen Ziffern aus einzelnen Abtastwerten des Empfangssignals decodiert werden können, ein Teilansprache-Filter (20) zur Speisung des Kanals mit den vörcodierten Ziffern, derart, daß die Kanalsignale eine vorbestimmte Anzahl von Stufen mit einer Signalfrequenz von 2 W Symbolen je Sekunde besitzen, wobei W die Bandbreite des Kanals ist, und Empfangsschaltungen (24, 26) zur Wiederherstellung der vielstufigen Ziffern aus den Kanalsignalen.

3. Digitalübertragungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß m = 3, H = 2 sind, daß die vielstufigen Daten drei Stufen besitzen und daß eine nicht zugeordnete zweite Gruppe mit drei Stufen vorhanden ist.

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