DE202006000922U1

DE202006000922U1 - Strukturierter Halbleiter-Chip mit wenigstens einer Passivierungsschicht

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Publication number: DE202006000922U1
Application number: DE202006000922U
Authority: DE
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-05-04
Filing date: 2006-01-20
Publication date: 2006-04-20
Anticipated expiration: 2016-01-21

Abstract

Strukturierter Halbleiter-Chip (9) mit wenigstens einer Passivierungsschicht (4, 5, 7, 8) zum Schutz vor Feuchtigkeit aus einer ein Gehäuse darstellenden Kunststoffpressmasse,
dadurch gekennzeichnet, dass
– wenigstens eine der Passivierungsschichten (5, 8) aus Siliziumcarbid (SiC) besteht und/oder dass
– wenigstens eine der Passivierungsschichten (5, 8) aus Silikon besteht und/oder dass
– wenigstens eine der Passivierungsschichten aus Aluminiumoxid (AlO_x) oder Titanoxid (TiO_x) oder Zirkoniumoxid (ZrO_x) oder Hafniumoxid (HfO_x) oder einem von diesen Oxiden abgeleiteten Mischoxid (Al_aTi_bZr_cHf_dO_x, mit a≥0, b≥0, c≥0, d≥0) besteht oder dass
– wenigstens eine der Passivierungsschichten aus einer Kohlenstoffmodifikation (C), insbesondere Diamant oder Graphit, besteht.

Description

Strukturierter Halbleiter-Chip mit wenigstens einer Passivierungsschicht Die Erfindung betrifft einen strukturierten Halbleiter-Chip mit wenigstens einer Passivierungsschicht zum Schutz vor Feuchtigkeit aus einer ein Gehäuse darstellenden Kunststoffpressmasse gemäß dem Oberbegriff des Patentanspruchs 1.
Ein Halbleiter-Chip ist in der Regel zusammen mit seinen Anschlusselementen von einem Gehäuse aus Pressmasse umgeben. Diese Pressmasse aus Kunststoff nimmt mit der Zeit Feuchtigkeit auf, die sich dann insbesondere an der Grenzfläche zum Halbleiterchip ablagert. Wird das elektronische Bauelement auf einer Leiterplatte befestigt, so wird dieses in der Regel mittels eines Lötverfahrens aufgebracht. Dabei wird das Bauelement in erheblichem Maße erhitzt. Durch unterschiedliche Wärmeausdehnungskoeffizienten der unterschiedlichen Materialien sowie durch den Dampfdruck, der von der in das Bauteil eingedrungenen Feuchtigkeit ausgeht, kommt es zu Verspannungen und einem Innendruck. Dieser Innendruck und diese Verspannungen können zur Zerstörung des Bauteils führen.
Zur Beherrschung der genannten mechanischen Spannungen bzw. zum Ausgleich derselben werden mittlerweile zusätzliche Passivierungsschichten auf den Halbleiter-Chip aufgetragen. Wie sich z.B. aus der DE 197 41 437 A1 ergibt, kann eine derartige Passivierungsschicht aus Siliziumnitrid bestehen. Auf diese Siliziumnitridschicht wird üblicherweise Polyimid aufgesponnen. Polyimid kann relativ gut verarbeitet werden und weist aufgrund seiner relativ elastischen Eigenschaft eine puffernde Wirkung auf. Danach wird die Pressmasse aufgebracht und verpresst. Die Pressmasse kann z.B. wie in der DE 197 41 437 A1 beschrieben in Form eines Biphenyls vorliegen.
Die 16 zeigt nunmehr die obersten Lagen eines strukturierten Halbleiterchips 9 gemäß dem Stand der Technik, auf welchen die vorstehend beschriebene Passivierungsschicht in Form von Siliziumnitrid 4 aufgebracht ist. Der strukturierte Halbleiterchip 9, welcher Bipolar-Transistoren, CMOS-Transistoren und/oder DMOS-Transistoren enthalten kann und welcher auf Basis von Silizium, Germanium oder jedem sonstigen Halbleiter hergestellt sein kann, umfasst zur Kontaktierung bzw. Verbindung der Anschlüsse der Transistoren oder dergleichen Leiterbahnen 2, welche im vorliegenden Ausführungsbeispiel aus Aluminium bestehen. Mehrere derartiger Leiterbahnen 2 können dabei durch ein Intermetall-Dielektrikum beabstandet sich kreuzend übereinander angeordnet sein. Die 16 zeigt die oberste Aluminiumleiterbahn 2, welche durch ein Intermetall-Dielektrikum in Form einer Zwischenoxidschicht 1 von den darunter liegenden jedoch hier nicht dargestellten Aluminiumleiterbahnen beabstandet ist. Auf die freie Oberfläche des strukturierten Halbleiterchips 9, welche im vorliegenden Ausführungsbeispiel zum einen durch die Zwischenoxidschicht 1 und zum anderen durch die Leiterbahn 2 gebildet ist, ist eine Siliziumoxidschicht 3 aufgebracht. Diese Siliziumoxidschicht 3 weist eine Dicke von etwa 100 bis 500 Nanometern auf. Sie dient als Puffer für die anschließend aufgebrachte Passivierungsschicht 4 aus Siliziumnitrid. Deren Schichtdicke beträgt im Allgemeinen etwa 800 nm.
Obwohl sich diese Passivierungsschicht aus Siliziumnitrid zur Beherrschung der vorstehend genannten mechanischen Spannungen bzw. zum Ausgleich derselben dem Grunde nach bewährt hat, wurden immer wieder nach Belastungs- und Temperaturwechseltests Ausfälle der Bauelemente beobachtet. Darüber hinaus wurde festgestellt, dass bestimmte Chipstrukturen eine geringere Lebensdauer aufweisen als andere.
Die Aufgabe der Erfindung besteht nunmehr darin, einen strukturierten Halbleiter-Chip bereitzustellen, bei welchem die elektrisch relevanten Fehler nach thermischer Belastung ge genüber herkömmlichen Halbleiter-Chips deutlich reduziert sind.
Diese Aufgabe wird durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 erfindungsgemäß gelöst.
Vorteilhafte Ausführungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung basiert auf der Feststellung des Auftretens von Rissen in den üblicherweise verwendeten Passivierungsschichten des Halbleiter-Chips nachdem dieser typischen Belastungs- und Temperaturtests unterzogen wurde. Es wurde festgestellt, dass diese Risse entweder unmittelbar zu elektrischen Ausfällen der Bauelemente auf dem Halbleiter-Chip führen können oder dass die Lebensdauer der elektronischen Bauelemente auf dem Halbleiter-Chip unter Umständen reduziert ist. Die unmittelbar beobachteten elektrischen Ausfälle lassen sich auf Kurzschlüsse oder Leckströme durch in die Risse gepresstes Metall (im allgemeinen Aluminium) der Leiterbahnen zurückführen. Die Langzeiteffekte beruhen auf Korrosion oder im Falle einer Verwendung von Aluminium-Leiterbahnen auf Titannitrid (TiN) auf dem Auftreten einer anodischen Oxidation von Titannitrid, welche auf das Eindringen von Feuchtigkeit in die Risse zurückzuführen ist.
Es hat sich weiter gezeigt, dass nur Risse in der Passivierungsschicht bestimmter Halbleiter-Chips zu den vorstehend genannten Ausfällen führen. Insbesondere wurde eine Abhängigkeit des Auftretens von Ausfällen von der Halbleiter-Chip-Grösse festgestellt.
Weiter hat sich gezeigt, dass nicht alle Risse in der Passivierungsschicht letztendlich für den Ausfall verantwortlich sind. Risse, die entlang oder oberhalb von Leiterbahnen verlaufen oder an einer Kante der Leiterbahn enden sind unbedenklich. Risse, die jedoch auf dem Leiterbahn-freien Gebiet verlaufen, können jedoch das darunter liegende nachfolgend auch als Zwischenoxidschicht bezeichnete Intermetall-Dielektrikum aufreißen bzw. eine (Vor-)Schädigung oder Schwächung desselben verursachen. Dies führt dann bei weiterer thermomechanischer Beanspruchung zu den oben beschriebenen Ausfallmechanismen.
Die Erfindung sieht nunmehr vor, die in der Mehrzahl der Fälle aus Siliziumnitrid (SiN_x) (in manchen Fällen werden z.B. auch Siliziumoxid (SiO_x) oder andere Materialien verwendet) bestehende Passivierungsschicht durch Siliziumcarbid (SiC) zu ersetzen oder zusätzlich zu dieser Standardpassivierungsschicht bzw. den Standardpassivierungsschichten (sofern mehrere Passivierungsschichten vorgesehen sind) eine oder ggf. mehrere Schichten aus Siliziumcarbid (SiC) aufzubringen. Siliziumcarbid weist eine höhere Bruchgrenze/Zugfestigkeit auf, als die bis dato verwendeten Materialien SiO₂ oder Si_xN_y. Diese kann somit der durch das thermische Zyklisieren auftretenden Scherspannung über eine höhere Anzahl von Zyklen standhalten. Diese Schwerspannung wird durch die unterschiedlichen Ausdehnungskoeffizienten von Silizium-Chip und Pressmasse verursacht. Vorteilhaft ist auch die hohe thermische Leitfähigkeit des Siliziumcarbids.
Das Siliziumcarbid wird vorzugsweise ebenso wie die bislang verwendeten Materialien SiO₂ oder Si_xN_y mit einem sogenannten Chemical Vapour Deposition (CVD) Prozess oder ggf. Plasma Enhanced Chemical Vapour Deposition (PECVD) Prozess aufgebracht. Es ist vorteilhaft, wenn das Siliziumcarbid in einer Modifikation aufgebracht wird, welche sich durch ein geringes E-Modul und hohe Bruchzähigkeit auszeichnet.
Eine solche Modifikation ist beispielsweise ein silikonartiges Siliziumcarbid, das nachfolgend als Silikon bezeichnet wird. Dieses Siliziumcarbid bzw. Silikon enthält einen hohen Anteil an Wasserstoff und Sauerstoff, der in dem Siliziumcarbid eingelagert ist. Ein solches Silikon ist beispielsweise C_–1.0H_1.60O_0.72Si_1.0. Dieses Silikon ist weicher, d. h. es besitzt einen geringeren E-Modul als das Siliziumcarbid und ist daher als Passivierungsschicht noch besser geeignet.
Alternativ zu Siliziumcarbid können auch folgende Materialien für die Passivierungsschicht(en) verwendet werden: Aluminiumoxid (AlO_x) oder Titanoxid (TiO_x) oder Zirkoniumoxid (ZrO_x) oder Hafniumoxid (HfO_x) oder ein von diesen Oxiden abgeleitetes Mischoxid (Al_aTi_bZr_cHf_dO_x, mit a≥0, b≥0, c≥0, d≥0). Diese Verbindungen zeichnen sich durch ihre nichtleitende Eigenschaft und ihre hohe Bruchfestigkeit aus. Es versteht sich für den Fachmann von selbst, dass eine oder mehrere Schichten der vorstehend angegebenen Art auch übereinander aufgebracht sein können, ggf. auch über eine oder mehrere Zwischenschichten anderer Art.
Als Passivierungsschicht(en) eignen sich auch Filme basierend auf Kohlenstoffmodifikationen, insbesondere dann wenn die Kohlenstoffmodifikation in der Dünnschicht elektrisch nicht leitend ist und eine hohe Bruchfestigkeit aufweist. Exemplarisch sei reiner Diamant genannt. Geeignet ist auch eine eingebettete Gleitschicht z. B. in einer Graphitstruktur.
Wie oben in der Beschreibungseinleitung bereits erläutert wurde sind die Anschlüsse einzelner Bauelemente auf einem Halbleiter-Chip der anmeldungsgegenständlichen Art leitend mit Hilfe von vorzugsweise aus Aluminium bestehenden Leiterbahnen miteinander verbunden. Dabei können mehrere Leiterbahnen vorzugsweise einander kreuzend übereinander angeordnet sein. Zwischen den einzelnen Leiterbahnen befindet sich zur elektrischen Isolation jeweils eine Zwischenoxidschicht.
Die Erfindung sieht nunmehr vor, dass die wenigstens eine der Passivierungsschichten auf eine der Leiterbahnen, insbesondere die äußerste der Leiterbahnen, aufgebracht ist. Im letzten Fall deckt die Passivierungsschicht das gesamte darunter liegende Halbleiterbauelement und zusätzlich die darunter lie genden Leiterbahnen ab. Die Passivierungsschicht fungiert somit als Rundumschutz. Da die Risse, die oberhalb einer Leiterbahn verlaufen unbedenklich sind, wie vorstehend erläutert wurde, braucht die Passivierungsschicht jedoch nicht zwingend auf die äußerste Leiterbahn aufgebracht zu werden.
Es hat sich als vorteilhaft herausgestellt, wenn sich zwischen der wenigstens einen der Passivierungsschichten und der wenigstens einen Leiterbahn eine Siliziumoxidschicht befindet, wenn also vor der Abscheidung der Passivierungsschicht (z.B. SiC) eine Siliziumoxidschicht aufgebracht wird. Diese Siliziumoxidschicht (SiO₂, SiO_x) dient als Pufferschicht für die nachfolgende (SiC)-Passivierungsschicht.
Die Schichtdicke des Siliziumoxids liegt üblicherweise zwischen 100 und 500 nm. Bevorzugt wird eine Schichtdicke von 300 nm eingesetzt. Wird als Passivierungsschicht Siliziumcarbid verwendet, so liegt dessen Schichtdicke im allgemeinen im Bereich zwischen 100 und 1000 nm. Sehr gute Ergebnisse lassen sich bei Schichtdicken um 500 nm ± 100 nm erzielen. Ähnliche Schichtdicken haben sich auch bei den übrigen oben genannten Materialen als vorteilhaft herausgestellt.
Anstelle von SiO₂ oder SiO_x als Pufferschicht kommen auch SiON_x, SiN_x in Betracht. Anstelle einer einzigen Passivierungsschicht können auch mehrere Passivierungsschichten der vorstehend angegebenen Art (z. B. AlO_x, ZrO_x, HfO_x, SiC ...) übereinander und ggf. in Kombination mit mehreren Pufferschichten in der Art einer Sandwichstruktur vorgesehen sein. Insbesondere ist es günstig, Schichten mit hoher Bruchfestigkeit und Schichten mit geringer Innendurchlässigkeit zu kombinieren.
Insbesondere ist Siliziumnitrid als Innenbarriere gut geeignet, in einer vorteilhaften Ausgestaltung der Erfindung wird eine Siliziumnitridschicht mit der Siliziumcarbidschicht kom biniert, da das Siliziumcarbid allein eine zu hohe Innendurchlässigkeit aufweist.
In einer besonderen Ausgestaltung der Erfindung ist vorgesehen, dass die Siliziumoxidschicht planarisiert ist. Das Siliziumoxid wird zu diesem Zweck im allgemeinen in einer größeren Schichtdicke über die Leiterbahnen und benachbarte Gebiete aufgetragen und mit Hilfe eines geeigneten Verfahrens eingeebnet. Als Standardverfahren ist z.B. das Chemical Mechanical Polishing (CMP) Verfahren bekannt geworden, mit dessen Hilfe die Siliziumoxidoberfläche glattgeschliffen und poliert werden kann. Die Passivierungsschicht(en) wie z.B. SiC kann dann auch oberhalb einer durch Siliziumoxid planarisierten Leiterbahn flächig abgeschieden werden. Dies hat den Vorteil, dass aufgrund der planaren Struktur des Aufbaus kein Chemical Vapour Deposition Prozeß zur Abscheidung der Passivierungsschicht(en) mehr erforderlich ist. Abscheideverfahren wie z.B. die Physical Vapour Deposition (PVD) können zur Abscheidung der Passivierungsschicht(en) in Betracht gezogen werden.
Wie vorstehend bereits angedeutet wurde, ist es möglich, mehrere (auch unterschiedliche) Passivierungsschichten übereinander aufzubringen. Konkret hat es sich als günstig herausgestellt, wenn sich zwischen der wenigstens einen der Passivierungsschichten und der wenigstens einen Leiterbahn (auf welche ggf. eine Siliziumoxidschicht abgeschieden wurde) eine Siliziumnitridschicht oder wenigstens eine andere Passivierungsschicht befindet oder wenn wenigstens eine weitere Passivierungsschicht auf die wenigstens eine der Passivierungsschichten aufgebracht ist. Sowohl die Eigenschaften der erfindungsgemäß als Passivierungsschichtmaterialien vorgeschlagenen Materialien als auch die Eigenschaften der aus dem Stand der Technik bekannten Materialien für Passivierungsschichten können auf diese Weise ausgenutzt werden. So eignet sich z.B. Si_xN_y als Ionensperre und Diffusionssperre während sich z.B. SiC durch seine Bruchfestigkeit und Elastizität auszeichnet.
Die wenigstens eine weitere Passivierungsschicht kann demgemäss aus Siliziumcarbid (SiC), aus Aluminiumoxid (AlO_x) oder Titanoxid (TiO_x) oder Zirkoniumoxid (ZrO_x) oder Hafniumoxid (HfO_x) oder einem von diesen Oxiden abgeleiteten Mischoxid (Al_aTi_bZr_cHf_dO_x, mit a≥0, b≥0, c≥0, d≥0), aus Siliziumnitrid (SiN_x), aus Siliziumoxinitrid (SiON_x), aus Siliziumoxid (SiO_x) oder aus einer reinen Kohlenstoffverbindung (C, C₈, C_x) bestehen, je nachdem welche besonderen Eigenschaften gewünscht sind.
Geht man wiederum von einer Anordnung aus, bei der wenigstens eine Zwischenoxidschicht vorgesehen ist, um übereinander liegende, insbesondere aus Aluminium bestehende, Leiterbahnen voneinander zu beabstanden und berücksichtigt man die Tatsache, dass Risse, die oberhalb einer Leiterbahn verlaufen unbedenklich sind, so kann die Passivierungsschicht bzw. so können die Passivierungsschichten auch unterhalb einer Leiterbahn angeordnet sein und insbesondere in die Intermetall-Dielektrikum-Schicht (ILD) „eingeschoben" sein. Die Erfindung sieht daher auch eine besondere Ausführungsvariante vor, bei der die wenigstens eine der Passivierungsschichten auf die Zwischenoxidschicht aufgebracht ist. Alternativ kann auch eine Siliziumnitridschicht oder wenigstens eine andere Passivierungsschicht auf die Zwischenoxidschicht aufgebracht sein. Die hier vorgesehene Passivierungsschicht verhindert das „Vordringen" der Risse in das darunterliegende Metall.
Selbstverständlich können in die Intermetall-Dielektrikum-Schicht (ILD) auch mehrere Passivierungsschichten vorzugsweise unterschiedlicher Art „eingeschoben" sein. So kann sich zwischen der wenigstens einen der Passivierungsschichten und der Zwischenoxidschicht eine Siliziumnitridschicht oder wenigstens eine andere Passivierungsschicht befinden oder zwischen der Siliziumnitridschicht oder der wenigstens einen anderen Passivierungsschicht und der Zwischenoxidschicht kann sich die wenigstens eine der Passivierungsschichten oder we nigstens eine andere Passivierungsschicht befinden. Die Vorteile, die sich hieraus ergeben, wurden oben im Zusammenhang mit mehreren übereinander angeordneten Passivierungsschichten bereits eingehend erläutert.
Zusammenfassend lassen sich also drei Hauptvarianten unterscheiden:

a) die erfindungsgemäße Passivierungsschicht (ggf. in Konbination mit weiteren Passivierungs- und/oder Pufferschichten) auf den obersten Leiterbahnen
b) die erfindungsgemäße Passivierungsschicht (ggf. in Konbination mit weiteren Passivierungs- und/oder Pufferschichten) zwischen zwei übereinander angeordneten Leiterbahnen oder
c) die erfindungsgemäße Passivierungsschicht (ggf. in Kombination mit weiteren Passivierungsschichten und/oder Pufferschichten) auf planarisiertem SiO_x/SiON_x.

Weitere Varianten ergeben sich durch Kombination der Hauptvarianten a), b) und c).
Die Erfindung wird nunmehr anhand der Zeichnungen näher beschrieben. Es zeigen:
1a: einen Ausschnitt eines Halbleiter-Chips mit erfindungsgemäßer Passivierungsschicht,
1b: den Halbleiter-Chip nach der 1a mit einer eingebrachten Öffnung für Bond-Pads,
2a: einen Ausschnitt eines zweiten Ausführungs-Beispiels eines erfindungsgemäßen Halbleiter-Chips mit anderen Passivierungsschichten,
2b: den Halbleiter-Chip nach der 2a bei dem eine Öffnung für Bond-Pads eingebracht ist,
3a: einen Ausschnitt eines dritten Ausführungsbeispiels eines erfindungsgemäßen Halbleiter-Chips. Die Passivierungsschicht ist auf eine planarisierte Siliziumoxidschicht aufgebracht,
3b: den Halbleiter-Chip nach der 3a mit eingebrachter Öffnung für Bond-Pads,
4: einen Ausschnitt eines vierten Ausführungs-Beispiels eines erfindungsgemäßen Halbleiter-Chips. Es sind zwei Passivierungsschichten übereinander auf planarisiertem Siliziumoxid aufgebracht,
5: ein fünftes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind zwei Passivierungsschichten vorgesehen. Eine Passivierungsschicht befindet sich zwischen einer Zwischenoxidschicht und einer Aluminium-Leiterbahn. Die andere Passivierungsschicht ist auf eine auf die oberste Aluminium-Leiterbahn abgeschiedene Siliziumoxidschicht aufgebracht,
6: ein sechstes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind zwei Passivierungsschichten vorgesehen. Eine Passivierungsschicht befindet sich zwischen einer Zwischenoxidschicht und einer Aluminium-Leiterbahn. Die andere Passivierungsschicht ist auf eine auf die Aluminium-Leiterbahn abgeschiedene Siliziumoxidschicht aufgebracht,
7: ein siebtes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind drei Passivierungsschichten vorgesehen. Eine Passivierungsschicht befindet sich zwischen einer Zwischenoxidschicht und einer Aluminium-Leiterbahn, zwei Passivierungsschichten sind übereinanderliegend auf eine auf die oberste Leiterbahn aufgebrachte Siliziumoxidschicht abgeschieden,
8: ein achtes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind drei Passivierungsschichten vorgesehen. Zwei Passivierungsschichten befinden sich zwischen einer Zwischenoxidschicht und einer Leiterbahn. Eine Passivierungsschicht ist auf eine auf die oberste Leiterbahn aufgebrachte Siliziumoxidschicht abgeschieden,
9: ein neuntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind zwei Passivierungsschichten vorgesehen. Die beiden Passivierungsschichten befinden sich in übereinander liegender Anordnung zwischen einer Zwischenoxidschicht und einer metallischen Leiterbahn,
10: ein zehntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind zwei Passivierungsschichten vorgesehen. Die beiden Passivierungsschichten befinden sich in übereinander liegender Anordnung zwischen einer Zwischenoxidschicht und einer metallischen Leiterbahn,
11: ein elftes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind drei Passivierungsschichten vorgesehen. Zwei Passivierungsschichten befinden sich in übereinander liegender Anordnung zwischen einer Zwischenoxidschicht und einer metallischen Leiterbahn. Eine weitere Passivierungsschicht ist auf ein auf die Leiterbahn abgeschiedenes Siliziumoxid aufgebracht,
12: ein zwölftes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind vier Passivierungsschichten vorgesehen. Zwei Passivierungsschichten befinden sich in übereinander liegender Anordnung zwischen einer Zwischenoxidschicht und einer metallischen Leiterbahn. Zwei weitere Passivierungsschichten sind in übereinander liegender Anordnung auf ein auf die Leiterbahn abgeschiedenes Siliziumoxid aufgebracht,
13: ein dreizehntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind vier Passivierungsschichten vorgesehen. Zwei der Passivierungsschichten befinden sich in übereinander liegender Anordnung zwischen einer Zwischenoxidschicht und einer metallischen Leiterbahn. Zwei weitere Passivierungsschichten sind auf ein auf die oberste Leiterbahn abgeschiedenes Siliziumoxid aufgebracht,
14: ein vierzehntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Es sind zwei Passivierungsschichten vorgesehen. Eine Passivierungsschicht befindet sich zwischen einer Leiterbahn und einem Zwischenoxid. Die andere Passivierungsschicht ist auf planarisiertes, die Leiterbahn überdeckendes Siliziumoxid abgeschieden,
15: ein fünfzehntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips.
Es sind drei Passivierungsschichten vorgesehen. Eine Passivierungsschicht befindet sich zwischen einer Zwischenoxidschicht und einer metallischen Leiterbahn. Zwei Passivierungsschichten sind auf planarisiertes, die Leiterbahn überdeckendes Siliziumoxid abgeschieden.
16a: den Halbleiterchip nach 2a, jedoch mit einer anderen Abfolge der Schichten.
16b: den Halbleiterchip nach 16a, bei dem eine Öffnung für Bondpads eingebracht ist.
17: einen Halbleiter-Chip mit Passivierungsschicht nach dem Stand der Technik.
Das in der 1a gezeigte Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips ist vom Schichtaufbau selbst im Wesentlichen identisch ausgeführt wie die Schichtstruktur nach dem Stand der Technik, wie sie in der 16 dargestellt ist. Der in der 1a gezeigte Ausschnitt des Halbleiter-Chips zeigt als unterste Schicht die Zwischenoxidschicht 1 zwischen der obersten aus Aluminium bestehenden Leiterbahn 2 und der darunter liegenden (hier nicht dargestellten) Leiterbahn. Auf die Zwischenoxidschicht 1 und die hierauf aufgebrachte Leiterbahn 2 ist eine Siliziumoxidschicht 3 aufgebracht. Die Schichtdicke dieser Siliziumoxidschicht 3 entspricht im Wesentlichen der des Ausführungsbeispiels aus dem Stand der Technik nach der 16, also ca. 100 – 500 nm.
Anstelle von Siliziumnitrid ist hier erfindungsgemäß eine Siliziumcarbidschicht 5 als Passivierungsschicht aufgetragen. Die Dicke dieser Siliziumcarbidschicht kann zwischen 100 und 1000 Nanometer betragen, im vorliegenden Ausführungsbeispiel beträgt deren Schichtdicke 500 Nanometer.
Die 1b zeigt die Schichtstruktur nach der 1a mit eingebrachten Öffnungen 6 für sogenannte Bond-Pads. Über diese Öffnungen 6 erfolgt später die Kontaktierung der Leiterbahn, indem ein entsprechender Anschlussdraht auf die Leiterbahn gebondet wird.
Das in der 2a gezeigte Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips unterscheidet sich von dem gemäß der 1a dadurch, dass auf die nach der 1a vorhandene Siliziumcarbid-Passivierungsschicht 5 eine weitere Passivierungsschicht aus Siliziumnitrid 4 aufgebracht ist. Die Dicke der SiC-Passivierungsschicht beträgt üblicherweise 100 – 1000 nm, wobei hier eine Schichtdicke von 500 nm gewählt wurde. Die Dicke der Si_xN_y-Passivierungsschicht beträgt im Allgemeinen etwa 10 – 600 nm. Im vorliegenden Ausführungsbeispiel beträgt die Schichtdicke dieser Passivierung etwa 30 nm.
Die 2b zeigt den Zustand des Silizium-Chips nach der 2a nach dem Einbringen von Öffnungen 6 für Bond-Pads.
Die 16a und 16b zeigen einen gegenüber den 2a und 2b abgewandelten Halbleiterchip, der sich von dem in den 2a und 2b dargestellten Chip dadurch unterscheiden, dass die Siliziumnitridschicht nicht oberhalb der Siliziumcarbidschicht und der Siliziumoxidschicht angeordnet ist, sondern zwischen der Siliziumcarbidschicht 5 und der Leiterbahn 2. Die Oxidschicht 3 befindet sich dabei zwischen der Siliziumcarbidschicht 5 und der Siliziumnitridschicht 4.
Die 3a zeigt ein drittes Ausführungsbeispiel eines erfindungsgemäßen Silizium-Chips. Diese Ausführungsvariante unterscheidet sich von der gemäß der 1a darin, dass die Siliziumoxidschicht 3 mit wesentlich größerer Schichtdicke aufgebracht ist. Die Schichtdicke des Siliziumoxids 3 wurde dabei zunächst so gewählt, dass sie die Leiterbahnschichtdicke, welche vorzugsweise 100 – 20.000 nm (hier 3.500 nm; typisch aber ca. 800nm) Nanometer beträgt übersteigt. Nach der Abscheidung dieser Siliziumoxidschicht 3 wurde diese mit Hilfe eines Chemical Mechanical Polishing (CMP) Verfahrens glattgeschliffen, was in der Fachsprache als Planarisieren bezeichnet wird. Auf diese planarisierte Siliziumoxidschicht 3 ist in dem Ausführungsbeispiel gemäß der 3a eine Siliziumcarbidschicht 5 mit einer Schichtdicke von etwa 500 Nanometern aufgebracht. Die Schichtdicke könnte jedoch genauso gut 100 – 1000 nm betragen.
Der Vollständigkeit halber zeigt die 3b den Ausschnitt des Halbleiter-Chips nach der 3a nachdem sogenannte Bond-Pad-Öffnungen 6 eingebracht sind.
Die 4 zeigt einen Ausschnitt eines vierten Ausführungs-Beispiels eines erfindungsgemäßen Halbleiter-Chips. Die 4 zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Bei diesem Ausführungsbeispiel sind abweichend vom Ausführungsbeispiel nach den 3a und 3b zwei in der Zeichnung mit den Bezugszeichen 4 und 5 versehene Passivierungsschichten vorgesehen. Diese sind als Doppelschicht übereinander auf planarisiertem Siliziumoxid 3 aufgebracht. Die mit dem Bezugszeichen 4 gekennzeichnete Passivierungsschicht besteht aus Siliziumnitrid mit einer Schichtdicke von etwa 300 nm. Die mit dem Bezugszeichen 5 gekennzeichnete Passivierungsschicht besteht aus Siliziumcarbid mit einer Schichtdicke von 500 nm. Anstelle dieser Schichtdicken kommen ganz allgemein Schichtdicken zwischen 100 und 600 nm für Siliziumnitrid und zwischen 100 und 1000 nm für Siliziumcarbid in Betracht.
Die 5 zeigt ein fünftes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Die 5 zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Auch bei diesem Ausfüh rungsbeispiel sind zwei Passivierungsschichten 4, 5 vorgesehen. Eine dieser Passivierungsschichten, nämlich die mit dem Bezugszeichen 5 gekennzeichnete befindet sich zwischen einer Zwischenoxidschicht 1 und einer Aluminium- Leiterbahn 2.
Sie besteht aus Siliziumcarbid. Deren Schichtdicke beträgt im vorliegenden Ausführungsbeispiel 500 nm. Ähnliche Ergebnisse werden erzielt, wenn man die Schichtdicke im Bereich zwischen 100 nm und 1000 nm wählt. Die andere Passivierungsschicht 4 ist auf eine auf die Aluminium-Leiterbahn 2 abgeschiedene Siliziumoxidschicht 3 aufgebracht. Sie besteht aus Siliziumnitrid mit einer Schichtdicke von etwa 800 nm.
Die 6 zeigt ein sechstes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Auch die 6 zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Ähnlich wie beim vorigen Ausführungsbeispiel sind auch bei diesem Ausführungsbeispiel zwei Passivierungsschichten 4, 5 vorgesehen. Eine Passivierungsschicht 4 aus Siliziumnitrid befindet sich bei dieser Variante zwischen einer Zwischenoxidschicht 1 und einer Aluminium-Leiterbahn 2. Die andere Passivierungsschicht 5 aus Siliziumcarbid ist auf eine auf die Aluminium-Leiterbahn 2 abgeschiedene Siliziumoxidschicht 3 aufgebracht.
Die 7 zeigt ein siebtes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Die 7 zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Bei dieser Ausführungsvariante eines Halbleiter-Chips sind drei Passivierungsschichten vorgesehen. Eine dieser Passivierungsschichten besteht aus Siliziumcarbid, zwei dieser Passivierungsschichten bestehen aus Siliziumnitrid. Die erste Passivierungsschicht 4 aus Siliziumnitrid befindet sich zwischen einer Zwischenoxidschicht 1 und einer Aluminium-Leiterbahn 2. Die Dicke dieser ersten Passivierungsschicht beträgt 800 nm. Schichtdicken zwischen 100 und 800 nm wurden ebenfalls schon mit Erfolg getestet. Die beiden anderen Passivierungsschichten 5, 7 sind übereinanderliegend auf eine Siliziumoxidschicht 3 abgeschieden. Die weitere Siliziumnitridschicht 7 liegt dabei über der Siliziumcarbidschicht 5.
Die 8 zeigt ein achtes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Auch diese Figur zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Ähnlich wie beim vorigen Ausführungsbeispiel sind auch hier drei Passivierungsschichten vorgesehen. Zwei dieser Passivierungsschichten 4, 5 befinden sich zwischen einer Zwischenoxidschicht 1 und einer Leiterbahn 2. Die untere Passivierungsschicht 4 besteht aus Siliziumnitrid. Die obere Passivierungsschicht 5 besteht aus Siliziumcarbid. Die Schichtdicken betragen 500 nm (Schichtdicken zwischen 100 und 1000 nm sind funktionstechnisch grundsätzlich möglich) für die Siliziumcarbidschicht bzw. 500 nm 100 (Schichtdicken zwischen 100 und 600 nm sind funktionstechnisch grundsätzlich möglich) für die Siliziumnitridschicht. Eine weitere Passivierungsschicht, nämlich die Siliziumnitridschicht 7, ist auf eine auf die Aluminium-Leiterbahn 2 aufgebrachte Siliziumoxidschicht 3 abgeschieden. Die Schichtdicke des Siliziumnitrids beträgt 800 nm. Geringere Schichtdicken sind bis zu einem gewissen Grad möglich. Diese Ausführungsvariante zeichnet sich dadurch aus, dass die oberste Siliziumnitrid-Passivierungsschicht 7 als Haftvermittler zum aufgesponnenen Polyimid wirkt.
Die 9 zeigt ein neuntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Auch diese Figur zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Bei dem hier vorgestellten Ausführungsbeispiel sind lediglich zwei Passivierungsschichten 4, 5 vorgesehen. Die beiden Passivierungsschichten befinden sich in übereinander liegender Anordnung zwischen eine Zwischenoxidschicht 1 und einer metallischen Leiterbahn 2. Bei diesem Ausführungsbeispiel besteht die obere Passivierungsschicht 5 aus Siliziumcarbid der Schichtdicke 500 nm.
Die untere Passivierungsschicht 4 besteht aus Siliziumnitrid der Schichtdicke 500 nm. Schichtdicken zwischen 100 und 1000 nm für Siliziumcarbid und zwischen 100 und 600 nm für Siliziumnitrid sind funktionstechnisch grundsätzlich möglich.
Die 10 zeigt ein weiteres zehntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Auch diese Figur zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Der Halbleiter-Chip dieses Ausführungsbeispiels ist nahezu identisch ausgeführt wie der Halbleiter-Chip nach der 9. Der einzige Unterschied besteht darin, dass die Schichtfolge der Passivierungsschichten 4, 5 vertauscht ist. Bei diesem Ausführungsbeispiel besteht die obere Passivierungsschicht 5 aus Siliziumnitrid der Schichtdicke 500 nm. Die untere Passivierungsschicht 4 besteht aus Siliziumcarbid der Schichtdicke 500 nm. Schichtdicken zwischen 100 und 1000 nm für Siliziumcarbid und zwischen 100 und 600 nm für Siliziumnitrid sind funktionstechnisch grundsätzlich auch hier möglich.
Der 11 ist ein elftes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips zu entnehmen. Auch diese Figur zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Es sind drei Passivierungsschichten 4, 5, 7 vorgesehen. Neben einer Stapelfolge von Passivierungsschichten 4, 5 entsprechend dem Ausführungsbeispiel nach der 10 ist hier eine weitere Passivierungsschicht 7 aus Siliziumnitrid auf eine Siliziumoxidschicht 3 über der obersten Leiterbahn 2 abgeschieden. Deren Schichtdicke beträgt 800 nm.
Der 12 entnimmt man ein zwölftes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Auch diese Figur zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Es sind vier Passivierungsschichten 4, 5, 7, 8 vorgesehen. Neben den drei Passivierungsschichten des Ausführungsbeispiels nach der 11 ist bei dieser Variante eine weitere Passivierungsschicht 8 aus Siliziumcarbid vorhanden, welche auf die oberste weitere Siliziumnitrid-Passivierungsschicht 7 aufgebracht ist. Die Schichtdicke dieser Passivierungsschicht 8 beträgt etwa 500 nm, sie kann jedoch auch im Bereich zwischen 100 und 1000 nm gewählt werden. Es hat sich gezeigt, dass diese Variante vergleichsweise wenig zu Rissen nach Temperatur- und/oder Belastungstests neigt.
Die 13 zeigt ein dreizehntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Auch diese Figur zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Es sind vier Passivierungsschichten wie beim vorigen Ausführungsbeispiel vorgesehen. Hier ist lediglich die Reihenfolge der obersten weiteren Passivierungsschichten 7, 8 gegenüber der Variante nach der 12 vertauscht.
Die 14 zeigt ein vierzehntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Auch diese Figur zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Es sind zwei Passivierungsschichten 4, 5 vorgesehen. Eine Passivierungsschicht 4 aus Siliziumnitrid befindet sich zwischen einer Leiterbahn 2 und einem Zwischenoxid 1. Die andere Passivierungsschicht 5 aus Siliziumcarbid ist auf ein planarisiertes Siliziumoxid 3 abgeschieden. Die untere Passivierungsschicht 4 weist eine Schichtdicke von etwa 800 nm auf. Die Dicke der oberen Passivierungsschicht 5 beträgt etwa 500 nm. Schichtdicken zwischen 100 und 1000 nm für Siliziumcarbid und zwischen 100 und 800 nm für Siliziumnitrid sind funktionstechnisch grundsätzlich auch hier möglich.
15 zeigt ein fünfzehntes Ausführungsbeispiel eines erfindungsgemäßen Halbleiter-Chips. Auch diese Figur zeigt den obersten Schichtaufbau des Halbleiter-Chips nachdem Öffnungen 6 für Bond-Pads eingebracht wurden. Der Halbleiter-Chip nach der 15 weist einen im wesentlichen identischen Schichtaufbau auf wie der Halbleiter-Chip nach der 14. Bei dem Ausführungsbeispiel nach dieser 15 ist neben den Passivierungsschichten 4, 5 des Ausführungsbeispiels nach der 14 eine weitere Passivierungsschicht 7 vorgesehen. Diese befindet sich auf der Passivierungsschicht 5 nach der 14. Sie besteht aus Siliziumnitrid und weist eine Schichtdicke von 300 nm auf. Die Schichtdicke könnte grundsätzlich auch 100 bis 800 nm betragen.

1: Zwischenoxidschicht
2: Aluminiumleiterbahn
3: Siliziumoxidschicht
4: Siliziumnitridschicht
5: Siliziumcarbidschicht bzw. Silikonschicht
6: Öffnung f. Bond-Pads
7: weitere Siliziumnitridschicht
8: weitere Siliziumcarbidschicht
9: strukturierter Halbleiter-Chip

Claims

Strukturierter Halbleiter-Chip (9) mit wenigstens einer Passivierungsschicht (4, 5, 7, 8) zum Schutz vor Feuchtigkeit aus einer ein Gehäuse darstellenden Kunststoffpressmasse, dadurch gekennzeichnet, dass – wenigstens eine der Passivierungsschichten (5, 8) aus Siliziumcarbid (SiC) besteht und/oder dass – wenigstens eine der Passivierungsschichten (5, 8) aus Silikon besteht und/oder dass – wenigstens eine der Passivierungsschichten aus Aluminiumoxid (AlO_x) oder Titanoxid (TiO_x) oder Zirkoniumoxid (ZrO_x) oder Hafniumoxid (HfO_x) oder einem von diesen Oxiden abgeleiteten Mischoxid (Al_aTi_bZr_cHf_dO_x, mit a≥0, b≥0, c≥0, d≥0) besteht oder dass – wenigstens eine der Passivierungsschichten aus einer Kohlenstoffmodifikation (C), insbesondere Diamant oder Graphit, besteht.
Strukturierter Halbleiter-Chip nach Anspruch 1, dadurch gekennzeichnet, dass wenigstens eine, insbesondere aus Aluminium bestehende, Leiterbahn (2) vorgesehen ist, um die Anschlüsse von auf dem Halbleiter-Chip (8) vorgesehenen Bauelementen leitend miteinander zu verbinden und dass die wenigstens eine der Passivierungsschichten (5, 8) auf die wenigstens eine Leiterbahn (2), insbesondere die äußerste der Leiterbahnen (2), aufgebracht ist.
Strukturierter Halbleiter-Chip nach Anspruch 2, dadurch gekennzeichnet, dass sich zwischen der wenigstens einen der Passivierungsschichten (5, 8) und der wenigstens einen Leiterbahn (2) eine Siliziumoxidschicht (3) befindet.
Strukturierter Halbleiter-Chip nach Anspruch 3, dadurch gekennzeichnet, dass die Siliziumoxidschicht (3) planarisiert ist.
Strukturierter Halbleiter-Chip nach einem der Ansprüche 2, 3 oder 4, dadurch gekennzeichnet, dass – sich zwischen der wenigstens einen der Passivierungsschichten (5, 8) und der wenigstens einen Leiterbahn (2) eine Siliziumnitridschicht (4, 7) oder wenigstens eine andere Passivierungsschicht befindet oder dass – sich zwischen der wenigstens einen der Passivierungsschichten (5, 8) und der Siliziumoxidschicht (3) eine Siliziumnitridschicht (4, 7) oder wenigstens eine andere Passivierungsschicht befindet.
Strukturierter Halbleiter-Chip nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass wenigstens eine weitere Passivierungsschicht (7) auf die wenigstens eine der Passivierungsschichten (5, 8) aufgebracht ist.
Strukturierter Halbleiter-Chip nach Anspruch 6, dadurch gekennzeichnet, dass – die wenigstens eine weitere Passivierungsschicht aus Silikon besteht oder dass – die wenigstens eine weitere Passivierungsschicht aus Siliziumcarbid (SiC) besteht oder dass – die wenigstens eine weitere Passivierungsschicht aus Aluminiumoxid (AlO_x) oder Titanoxid (TiO_x) oder Zirkoniumoxid (ZrO_x) oder Hafniumoxid (HfO_x) oder einem von diesen Oxiden abgeleiteten Mischoxid (Al_aTi_bZr_cHf_dO_x, mit a≥0, b≥0, c≥0, d≥0) besteht oder dass – die wenigstens eine weitere Passivierungsschicht (7) aus Siliziumnitrid (SiN_x) besteht oder dass – wenigstens eine weitere Passivierungsschichten aus einer Kohlenstoffmodifikation (C), insbesondere Diamant oder Graphit, besteht.
Strukturierter Halbleiter-Chip nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, dass – wenigstens eine Zwischenoxidschicht (1) vorgesehen ist, um übereinander liegende, insbesondere aus Aluminium bestehende, Leiterbahnen (2) voneinander zu beabstanden und dass – die wenigstens eine der Passivierungsschichten (5, 8) auf die Zwischenoxidschicht (1) aufgebracht ist oder dass eine Siliziumnitridschicht (4, 7) oder wenigstens eine andere Passivierungsschicht auf die Zwischenoxidschicht (1) aufgebracht ist.
Strukturierter Halbleiter-Chip nach Anspruch 8, dadurch gekennzeichnet, dass – sich zwischen der wenigstens einen der Passivierungsschichten (5, 8) und der Zwischenoxidschicht (1) eine Siliziumnitridschicht (4) oder wenigstens eine andere Passivierungsschicht befindet oder dass – sich zwischen der Siliziumnitridschicht (4) oder der wenigstens einen anderen Passivierungsschicht und der Zwischenoxidschicht (1) die wenigstens eine der Passivierungsschichten (5) oder wenigstens eine andere Passivierungsschicht befindet.