DE202005020771U1 - Getaktete NAND-Logik mit paralleler unidirektionaler Schaltungsanordnung - Google Patents

Getaktete NAND-Logik mit paralleler unidirektionaler Schaltungsanordnung Download PDF

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Abstract

Logik-Schaltung zur Durchführung einer NAND-Operation, die zwei oder mehr Eingänge (8) zur Zuführung eines binären Eingangssignals und einen Ausgang (19) zur Bereitstellung eines binären Ausgangssignals aufweist,
mit zwei oder mehr parallel angeordneten unidirektionalen Schaltungsanordnungen (15), wobei die unidirektionale Schaltungsanordnung einen Stromfluß einerseits vom Eingang (8) der Logikschaltung zum Steuereingang (ST_3) des Schaltelementes (20), welcher einen gemeinsamen Anschluss (10) mit den unidirektionalen Schaltungsanordnungen (15) besitzt, sperrt, andererseits einen Strom vom gemeinsamen Anschluss (10) der unidirektionalen Schaltungsanordnungen (15) zum Eingang (8) der Logikschaltung fließen läßt,
mit einem ersten Schaltelement (17), das einerseits mit dem gemeinsamen Anschluß (10) der unidirektionalen Schaltungsanordnungen und andererseits mit einer Versorgungsspannung (V) verbunden ist und das über einen Steuereingang (ST_1) zur Zuführung eines Taktsignals verfügt, so dass das zugeführte Taktsignal bestimmt, ob das erste Schaltelement (17) geöffnet oder geschlossen ist und wenn das erste Schaltelement (17) geschlossen ist, der gemeinsame Anschluß (10) der unidirektionalen Schaltungsanordnung...

Description

  • Bereits seit vielen Jahrzehnten ist die Realisierung von logischen Schaltungen mit Hilfe von Dioden bekannt. Mit Hilfe der Dioden lassen sich logische UND- und ODER-Schaltungen realisieren. Es können dabei sowohl PN- als auch Schottky-Dioden verwendet werden. Ein Nachteil der Diodenlogik war dabei die fehlende Negation, die aber mit Hilfe eines zusätzlichen aktiven Bauelements, dem Transistor, möglich wurde. Diese Logik wird als Dioden-Transistor-Logik, kurz DTL, bezeichnet. Die DTL ermöglicht invertierende UND und ODER-Schaltungen, die man auch als NAND oder NOR-Schaltungen bezeichnet.
  • Die Realisierung der logischen NAND-Schaltung in Dioden-Transistor-Logik nach dem Stand der Technik ist in 2 zu sehen. Eine logische NAND-Schaltung in Dioden-Transistor-Logik besteht aus zwei oder mehr parallel geschalteten Dioden 9, deren Kathode den jeweiligen Eingang 8 der Logikschaltung bildet und deren Anodenanschluß mit den Anoden aller anderen parallelgeschalteten Dioden 4 verbunden wird. Dieser Verbindungsknoten 10 aller parallelgeschalteten Dioden 9 ist sowohl mit einem Widerstand 11 verbunden, der an seinem anderen Ende mit dem in Bezug auf die Masse positiven Spannungspotential V verbunden ist, welches für die logische "1" steht, als auch mit dem Steuereingang ST_3 eines Transistors (Basis bei einem Bipolar-Transistor oder Gate bei einem Feldeffekttransistor) verbunden. Der zweite Anschluß des Transistors 14 (Emitter oder Source) wird mit der Masse verbunden und der dritte Anschluß (Kollektor oder Drain) bildet den Ausgang 13 dieser Schaltung und ist über einen Widerstand 12 mit der Versorgungsspannung V verbunden. Die Widerstände 11 und 12 werden als "Pull up"-Widerstände bezeichnet.
  • Der Nachteil der bisher bekannten logischen Schaltungen in Diodenlogik ist der hohe Energieverbrauch, der dadurch entsteht, daß die Dioden über einen Widerstand zu jeder Zeit mit einer Versorgungsspannung V verbunden sind, unabhängig davon, ob die Schaltung logische Operationen durchführt oder nicht.
  • Desweiteren ist auch eine energiesparende getaktete Logik bekannt und sie wird unter anderem in Mikroprozessoren, Mikrocontrollern, Encode- oder Decodierlogiken etc. eingesetzt. Der Aufbau einer getakteten Logik ist in 1 gezeigt. Der Vorteil der getakteten Logik liegt darin, den Energieverbrauch auf den Zeitraum zur Durchführung logischer Operationen beschränken zu können. Um dies zu erreichen, wird in 1 ein Taktsignal CLK geliefert, welches bei einem Low Pegel den p-Kanal MOSFET 7 schließt und den Ausgang 6 mit einem High Pegel vorlädt. Um das Verständnis der Vorgänge zu erleichtern, ist in 4 ein beispielhafter Verlauf von Takt-, Eingangs- und Ausgangssignal zu sehen. Wird nun das Signal S_Takt in 4 mit CLK in 1 und das Signal Input der 4 mit den Eingängen 2 und 4 der 1 verbunden, dann zeigt Output_CLK von 4 den Signalverlauf des Ausgangs 6 in 1. Solange das Taktsignal CLK Low ist, nimmt der Ausgang immer einen High Pegel an und ist daher kein gültiger binärer Wert einer logischen Operation. In den Schaltdiagrammen von 4 und 5 sind diejenigen Zeitzyklen, die keinen gültigen Ausgangslogikpegel haben, mit I_1 bis I_7 (I = Invalid) gekennzeichnet. Die Zeiträume von gültigen Ausgangslogikpegeln sind hingegen mit V_1 bis V_6 (V = Valid) gekennzeichnet. Die Phase, während der das Taktsignal CLK Low ist, wird als Precharge Phase bezeichnet. Bevor das Taktsignal CLK zu High wechselt, müssen an den Eingängen 2 und 4 gültige Logikpegel anliegen. Der Grund hierfür ist, daß wenn fälschlicherweise High Pegel an beiden Eingängen 2 und 4 anliegen sollten, der Ausgang 6 mit dem Wechsel des Taktsignals CLK von Low zu High entladen wird, d. h. auf Low geht. Während dieses High Pegels von CLK kann der Ausgang auch nicht wieder einen High Pegel am Ausgang 6 annehmen, wodurch ein falscher logischer Pegel am Ausgang 6 anliegt. Erst mit dem nächsten Taktzyklus kann wieder ein High Pegel am Ausgang 6 erzeugt werden. Dieses Problem führt dazu, dass eine dynamische Logik nicht ohne weiteres kaskadierbar, d. h. nicht ohne besondere Maßnahmen direkt hintereinanderschaltbar, ist. Für die Lösung dieses Problems werden in der Fachliteratur verschiedene Verfahren, wie die in US Patent 4,044,270 beschriebene 4-phasige Taktung oder "Four phase logic is practical", S. P. Asija, Electronic Design, 1977, pp. 160-163), 2-phasige Taktung mit nicht überlappenden Taktsignalen, Domino-Logik mit einem statischen CMOS-Inverter am Ausgang der dynamischen Logik oder vom Takt gesteuerten Transmission-Gates, welche sich zwischen den Gatterebenen befinden etc. beschrieben. Zum Zeitpunkt T2 in 4 hat Input in 4, welches mit 2 und 4 in 1 verbunden ist, einen High Pegel, wodurch der Ausgang 6 einen Low Pegel annimmt. Dieser Pegel, der im Zeitraum T2 bis T3 einschwingt, ist ein gültiger logischer Pegel. Von Leckströmen abgesehen, entsteht bei dieser Schaltungsanordnung und Taktsteuerung nur während des Pegelwechsels des Taktsignals CLK von High nach Low und umgekehrt ein sehr kurzzeitig existierender Strompfad von der Versorgungsspannung V über die beiden als Schaltelement verwendeten Transistoren 1 und 4 zur Masse.
  • Allgemeine Erklärungen zu den in diesem Gebrauchsmuster verwendeten Begriffen:
    • – Alle Angaben in diesem Gebrauchsmuster zu logisch "0" oder "1" beziehen sich auf eine positive Logik.
    • – Der logische Pegel "1" einer positiven Logik wird als "High" bezeichnet. Der logische Pegel "0" einer positiven Logik wird als "Low" bezeichnet.
    • – Als Threshold-Spannung wird diejenige Einsatzspannung bei Feldeffekttransistoren bezeichnet, oberhalb derer n-Kanal FET's bzw. unterhalb derer p-Kanal FET's vom sperrenden in den leitenden Zustand übergehen.
    • – Als "On"-Widerstand wird derjenige Widerstand bezeichnet, den ein Transistor im leitenden Zustand bei Bipolartransistoren zwischen Kollektor und Emitter oder beim FET zwischen Drain und Source besitzt.
    • – Eine gebräuchlicher Begriff für einen Isolierschicht-Feldeffekttransistor ist MOSFET
    • – Sperrschicht-Feldeffekttransistoren gibt es prinzipiell in 2 Ausführungen. Bei der einen Art ist das Gate als (p- oder n-) dotiertes Halbleitermaterial ausgeführt und wird als Junction FET oder kurz JFET bezeichnet, während Sperrschicht-Feldeffekttransistoren mit einem Gate aus einem Metall, welches zusammen mit dem dotierten Material den Schottky-Effekt nutzt, als MESFET bezeichnet wird. Das Gate kann bei allen in diesem Gebrauchsmuster erwähnten Sperrschicht-Feldeffekttransistoren sowohl aus Metall, als auch aus dotiertem Halbleitermaterial bestehen.
    • – Technische und physikalische Stromrichtung: Die Stromrichtung vom Plus- zum Minuspol wird als technische Stromrichtung bezeichnet. Diese Konvention wird standardmäßig in der Technik verwendet. Die tatsächliche Richtung des Stromes bezeichnet man als physikalische Stromrichtung. Sie ist der technischen genau entgegengesetzt und bezieht sich auf die Bewegungsrichtung der Elektronen vom Minus- zum Pluspol. Alle Angaben zur Stromrichtung in diesem Gebrauchsmuster und den zugehörigen Zeichnungen beziehen sich auf die technische Stromrichtung.
    • – Die Vorladephase wird auch als Precharge Time oder Precharge Phase bezeichnet
    • – Die Auswertungsphase wird auch als Evaluation Time oder Evaluation Phase bezeichnet
  • Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte Logik-Schaltung anzugeben. Diese Aufgabe wird von einer Logik-Schaltung nach der Lehre von Anspruch 1, sowie von einem Mikroprozessor nach der Lehre von Anspruch 42 gelöst.
  • Die Erfindung, die in allen digitalen Logikschaltungen, unter anderem in Mikroprozessoren, Mikrocontrollern, Encode- oder Decodierlogiken etc. eingesetzt werden kann, ermöglicht es, den Vorteil der u. a. hohen Schaltgeschwindigkeit der Diodenlogik mit der niedrigen Verlustleistung einer getakteten Logik zu vereinen.
  • Es gibt eine Reihe von Vorteilen der getakteten NAND-Logik mit unidirektionaler Schaltungsanordnung 15 in 3, die durch parallel geschaltete Dioden realisiert ist, gegenüber einer auf MOSFET's basierenden Logik, wie sie heute Stand der Technik ist (1):
    • – Mit einer getakteten Diodenlogik sind aufgrund geringerer parasitärer Kapazitäten, insbesondere bei Verwendung von Schottky-Dioden und eines geringeren Durchlaßwiderstands ("On"-Widerstand) im Vergleich zu MOSFET's höhere Schaltgeschwindigkeiten möglich.
    • – Es kommt bei Dioden bei ein- und derselben Prozesstechnologie keine so feine Struktur wie die Gate-Struktur der MOSFET's vor, sodaß die Ausbeute an funktionierenden Bauelementen größer ist.
    • – Geringere Empfindlichkeit gegenüber Überspannungen bei Dioden verglichen mit MOSFET's mit einer Isolationsschicht (normalerweise Siliziumdioxid bei Si-Halbleitern), die bei den heutigen Versorgungsspannungen und Strukturabmessungen verhältnismäßig nahe an der Durchbruchsspannung betrieben werden.
  • Es gibt eine Reihe von Vorteilen der getakteten NAND-Logik mit unidirektionaler Schaltungsanordnung 15 in 3, die durch parallel geschaltete Dioden und/oder Transistorschaltungen realisiert ist, gegenüber einer getakteten Logik, die eine UND-Verknüpfung durch Reihenschaltung realisiert, wie sie heute Stand der Technik ist (1):
    • – Bei einer NAND-Verknüpfung einer N-MOS Logik nach Stand der Technik müssen die n-Kanal Feldeffekttransistoren in Serie geschaltet werden, wodurch der Durchlaßwiderstand ("On"- Widerstand) auf doppelte Weise erhöht wird. Zum einen wird der Durchlaßwiderstand durch die Seriellschaltung der n-Kanal Feldeffekttransistoren vergrößert. Desweiteren haben alle seriellgeschalteten n-Kanal Feldeffekttransistoren 1, 3, 5 an den Steuerungsanschlüssen (Gate) CLK, 2, 4 dieselbe maximale bzw. minimale Spannung entsprechend den logischen Pegeln "1" oder "0" anliegen. Das heißt, bei einer Logikschaltung mit mehreren seriell geschalteten n-Kanal Feldeffekttransistoren, die alle die gleiche Fläche auf dem Chip und dieselbe Thresholdspannung aufweisen, wird der n-Kanal Feldeffekttransistor 1, welcher dem niedrigeren Spannungspotential am nächsten ist (dies ist in der Regel die Masse, d. h. 0 V), die größte Gate-Source-Spannung aufweisen und somit den niedrigsten Durchlaßwiderstand ("On"-Widerstand) besitzen. Fließt nun ein Strom durch die seriell geschalteten n-Kanal Feldeffekttransistoren 1, 3, 5, so weist der Source-Anschluss des nächsten n-Kanal-FET's 3 ein höheres Spannungspotential auf, als der Source-Anschluss des n-Kanal-FET's 1, dessen Source auf Masse liegt, wodurch die Gate-Source-Spannung von n-Kanal-FET 3 niedriger ausfällt, als bei n-Kanal-FET 1 und der Durchlaßwiderstand bei gleicher Transistorfläche und -parametern höher ist. Denn die Spannung, die den logischen Wert "1" repräsentiert und an den Gate's 2 und 4 anliegt, ist immer gleich. Bei jedem weiteren n-Kanal Feldeffekttransistor liegt dessen Source auf einem höheren Potential und folglich wird dessen Gate-Source-Spannung niedriger und der Durchlaßwiderstand jedes einzelnen Fet's wird dadurch immer größer. Um diesen Nachteil auszugleichen kann man die Transistorfläche vergrößern, um den Durchlaßwiderstand zu senken, wodurch aber der Flächenverbrauch auf dem Chip und auch die parasitären Kapazitäten ansteigen würden. Eine weitere Möglichkeit wäre, die Einsatzspannung (Thresholdspannung) bei der Produktion bei jedem FET, durch Dotierung um den Betrag niedriger einzustellen, um die das Potential der jeweiligen Source höher liegt, als das Source-Potential des FET's mit dem niedrigsten Potential. Dies würde aber eine größere Anzahl von Einsatzspannungen (Thresholdspannungen) erfordern, die bei der Herstellung der Chips nur schwer umzusetzen sind. Der Vorteil einer UND-Verknüpfung mittels einer unidirektionalen Schaltungsanordnung 15 liegt in deren Parallelschaltung, wodurch der Gesamtwiderstand, über den die logischen Pegel umgeladen werden müssen, nicht wie bei der Seriellschaltung von Transistoren zu-, sondern abnimmt und damit die Schaltgeschwindigkeit sogar noch erhöhen kann. Dies bedeutet, dass ein einziger als Inverter arbeitender Transistor ausreicht, um beliebig viele UND-Verknüpfungen mit unidirektionaler Schaltungsanordnung 15 durchzuführen. Dadurch bleibt der Ausgangswiderstand des Inverters im Gegensatz zu einer UND-Verknüpfung mit seriellgeschalteten Transistoren minimal und erhöht den Fan Out der Schaltung. An den Ausgang eines Gatters kann nur eine bestimmte Anzahl weiterer Gatter angeschlossen werden, damit die Pegel für High und Low (z. B. 3,3 V und 0 V) eingehalten werden können. Diese Anzahl der anschließbaren Gatter nennt man Fan Out eines Gatters.
    • – Aufgrund des bereits vorher aufgeführten Vorteils des sinkenden Gesamtwiderstandes aufgrund der Parallelschaltung von unidirektionalen Schaltungsanordnungen 15 können sehr viele UND-Verknüpfungen mit unidirektionalen Schaltungsanordnungen 15 mit sehr vielen ODER-Verknüpfungen mit Transistoren auf einer einzigen Gatterebene durchgeführt werden und damit die Anzahl der Gatterebenen vermindert werden, wodurch die Geschwindigkeit erhöht wird.
  • Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen bezeichnet.
  • Im folgenden wird die Erfindung anhand von mehreren Ausführungsbeispielen unter Zuhilfenahme der beiliegenden Zeichnungen erläutert.
  • 1 zeigt ein Schaltbild einer Logikschaltung gemäß dem Stand der Technik.
  • 2 zeigt ein Schaltbild einer weiteren Logikschaltung gemäß dem Stand der Technik.
  • 3 zeigt ein Schaltbild einer erfindungsgemäßen Logikschaltung.
  • 4 zeigt ein Schaltdiagramm für ein erstes Ausführungsbeispiel der Erfindung.
  • 5 zeigt ein Schaltdiagramm eines weiteren Ausführungsbeispiels der Erfindung.
  • Die erfindungsgemäße Schaltung in 3 besteht aus zwei oder mehr parallel geschalteten unidirektionalen Schaltungsanordnungen 15. Jede dieser unidirektionalen Schaltungsanordnungen 15 kann dabei durch eine Diode oder eine Schaltung, bestehend aus Halbleiterbauelementen wie Transistoren, realisiert werden, die nur einen unidirektionalen Stromfluß zulassen und in der Gegenrichtung immer sperren. Diese Bedingung ist erforderlich, damit diese parallel geschalteten unidirektionalen Schaltungsanordnungen 15 eine logische UND-Verknüpfung leisten können. Dazu darf ein Strom nur vom gemeinsamen Anschluß 10, mit welchem auch der Steuereingang ST_3 des Schaltelementes 20 verbunden ist, zum Eingang 8 der Logikschaltung fließen, während der Stromfluß vom Eingang 8 der Logikschaltung zum Steuereingang des Schaltelementes 20 durch die unidirektionale Schaltungsanordnung 15 gesperrt werden muß. Das Symbol für die unidirektionale Schaltungsanordnung 15 ist separat in 7a abgebildet und deutet durch die Ausrichtung des Dreiecks innerhalb des Vierecks die zulässige Stromrichtung an, bei der am Anschluß des einen Endes das Spannungspotential, symbolisiert durch das Pluszeichen in den 7a–d, höher sein muss, als an seinem anderen Ende, symbolisiert durch das Minuszeichen in den 7a–d, damit der Strom nicht durch die unidirektionale Schaltungsanordnung 15 gesperrt wird.
  • In 7b ist eine Realisierungsmöglichkeit für die unidirektionale Schaltungsanordnung in Form einer Diode 25 abgebildet, die den Stromfluß in nur einer Richtung erlaubt.
  • In 7c ist eine weitere Realisierungsmöglichkeit für die unidirektionale Schaltungsanordnung in Form eines getakteten Schalters mit einem Steuereingang S abgebildet, der den Stromfluß in nur einer Richtung erlaubt.
  • In 7d ist eine zusätzliche Realisierungsmöglichkeit für die unidirektionale Schaltungsanordnung in Form eines getakteten Schalters mit zwei Steuereingängen S1 und S2 abgebildet, der den Stromfluß in nur einer Richtung erlaubt.
  • Wird die unidirektionale Schaltungsanordnung 15 durch Transistoren realisiert, kann man deren Steuereingänge beispielsweise mit einem Taktsignal verbinden und sie wie eine Art Transmission-Gate nutzen.
  • Desweiteren besteht die Schaltung in 3 aus den gesteuerten Schaltelementen 17 und 18. Die durch die Steuereingänge ST_1 und ST_2 gesteuerten Schaltelemente 17 und 18, die mit der positiven Versorgungsspannung V verbunden sind, werden benötigt, um die Kapazitäten, die sich in der Regel aus den parasitären Bauelemente- und Leitungskapazitäten zusammensetzen, in der Vorladephase auf einen High Pegel umzuladen. Die Steuereingänge ST_1 und ST_2 werden durch den Takt so gesteuert, dass die Schaltelemente 17 und 18 während der Auswertephase immer geöffnet sind.
  • Das Taktsignal muss dafür sorgen, dass das Schaltelement 21, welches mit der Masse verbunden ist, in der Vorladephase immer geöffnet ist, sodass es mit Ausnahme der Umschaltvorgänge und unvermeidbarer Leckströme zu keinem konstantem Stromfluss zwischen dem Schaltelement 18 und dem Schaltelement 21 kommen kann, d. h. es kommt zu keiner statischen Verlustleistung. Bevor in der vorherigen Gatterebene, die mit dem Eingang 8 der Logikschaltung verbunden ist, das Schaltelement 21, der mit der Masse verbunden ist, geschlossen wird, muss das Schaltelement 17 geöffnet werden, um einen konstanten Stromfluss zwischen dem Schaltelement 17 und dem Schaltelement der vorherigen Gatterebene 21 zu verhindern. Es ist möglich, die beiden Steuereingänge ST_1 und ST_2 miteinander zu verbinden, sodass sich mit dem Öffnen des Schaltelementes 17 auch das Schaltelement 18 öffnet. Sobald am Ausgang der vorherigen Gatterebene, die mit dem Eingang 8 der nachfolgenden Gatterebene verbunden ist, ein gültiger Logikpegel eingeschwungen ist, wird ein eventueller Low Pegel die parasitäre Kapazität 16 der Leitung über die unidirektionale Schaltungsanordnung 15 entladen und am Leitungsknoten 19 liegt ein gültiger logischer Pegel an.
  • Die Schaltelemente 17, 18, 20, 21 in 3 können durch eine Vielzahl von Schaltungen realisiert werden, wie sie in den 8. bis 34. zu sehen sind und die ihre jeweiligen Vor- und Nachteile haben. Jedes einzelne der vier Schaltelemente 17, 18, 20, 21 in 3 kann durch eine andere geeignete Schaltungsvariante (8. bis 34.) realisiert werden. Die Anschlussbelegung eines Schaltelementes kann in Abhängigkeit der Schaltungsvariante variieren. und ist in den 6a–b zu sehen. In der 3 sind die Steuereingänge ST_1, ST_2, ST_3 und ST_4 der Schaltelemente 17, 18, 18 und 21 zu sehen, die jeweils nur EINEN Anschluss haben. Dieser EINE Anschluß ist eine symbolische Darstellung und bedeutet, dass manche Schaltungsvarianten wie in 6a zu sehen, nur einen Anschluß für das Taktsignal benötigen und andere mit einer aufwendigeren Taktsignalansteuerung zwei Anschlüsse (S1, S2) für zwei Taktsignale pro Schaltelement benötigen, wie in 6b dargestellt. Zum Beispiel bei der Schaltungsvariante in 16a–c sind invers zueinander liegende Taktsignale (S_Takt, S_Takt_Inv) erforderlich, damit immer nur einer der beiden MOSFET's 52 und 53 geöffnet ist und ist daher nur mit zwei Taktanschlüssen S1, S2 je Schaltelement zu realisieren.
  • In 4 ist beispielhaft ein abstraktes Schaltdiagramm zu sehen, welches einen möglichen Signalverlauf der logischen High und Low Pegel zeigt und ausschliesslich der Veranschaulichung der Funktionsweise und der Voraussetzungen zum Funktionieren der Schaltungen dient. Das Problem, dass eine dynamische Logik gemäß 1 nicht ohne weiteres kaskadierbar ist, trifft auch auf die in diesem Gebrauchsmuster beschriebene getaktete Logik-Schaltung mit einer unidirektionalen Schaltungsanordnung 15 in 3 zu. Zur Lösung des Problems sei auf die umfangreiche Literatur zum Thema Taktung von dynamischen Logiken verwiesen, die auch auf die in diesem Gebrauchsmuster beschriebene getaktete Logik-Schaltung mit einer unidirektionalen Schaltungsanordnung 15 anwendbar ist. Das Schaltdiagramm in 4 macht keinerlei Aussagen zu den dazu erforderlichen Spannungspotentialen. Da jedes Schaltelement durch eine Vielzahl von Schaltungsvarianten realisiert werden kann und die Erfordernisse der einzelnen Schaltungsvarianten an die Spannungspotentiale der taktgebenden Signale unterschiedlich sind, bedeutet derselbe Logikpegel nicht unbedingt auch dasselbe Spannungspotential, um einen High oder Low Pegel der Signale S_Takt und S_Takt_Inv darzustellen.
  • Exemplarisch wird der Signalverlauf von 2 möglichen Kombinationen von Schaltungsvarianten erläutert:
    1. Werden für die Schaltelemente 17 und 18 die Schaltung in 23b, für die unidirektionale Schaltungsanordnung 15 eine Diode gemäß 7b und für die Schaltelemente 20 und 21 die Schaltung in 11b verwendet, so können die Steuereingänge ST_1, ST_2 und ST_4 in 3 direkt miteinander verbunden werden und von einem Taktsignal S_Takt in 4 angesteuert werden. Zusammen mit einem Eingangssignal Input, läßt sich in 4 der Verlauf der Ausgangssignale Output_nonCLK der ungetakteten DTL in 2 und Output_CLK der getakteten NAND-Logik mit paralleler unidirektionaler Schaltungsanordnung 15 in 3 ablesen. Für das Schaltdiagramm in 4 und 5 wird angenommen, daß das Eingangssignal Input in 4 und 5 mit beiden Eingängen 8 sowohl der Schaltung in 2 als auch in 3 verbunden ist.
  • In 4 ist neben dem Signalverlauf der logischen Pegel auch ein Vergleich der Verlustleistung P(= Spannung U × Strom I) der Schaltelemente 17, 18, 21 der getakteten NAND-Logik mit paralleler unidirektionaler Schaltungsanordnung 15 in 3 mit der Verlustleistung der Widerstände 7 und 8 der ungetakteten DTL in 2 zu sehen. Der Verlustleistungsverlauf von P(∼11) des Widerstandes 11 und von P(∼12) des Widerstandes 12 in 4 zeigen sehr deutlich, daß die ungetaktete DTL in 2 zu jedem Zeitpunkt Energie verbraucht, denn entweder ist das Eingangssignal Input in 4, welches sowohl für die getaktete, als auch die ungetaktete DTL verwendet wird, auf einem High Pegel, dann ist zwar die Verlustleistung im Widerstand 11 nahezu Null, aber durch die invertierende Funktion des Bipolartransistors 14 fließt ein statischer Strom durch den Widerstand 12. Wechselt nun der Eingangspegel Input von High zu Low ist es umgekehrt, d. h. es fließt ein statischer Strom durch den Widerstand 11 und durch den Widerstand 12 fließt nahezu kein Strom. Die statischen Ströme, die immer durch einen der Widerstände 11 oder 12 fließen, verursachen eine hohe kontinuierliche Verlustleistung, die den Einsatz der ungetakteten DTL in hochintegrierten Chips unmöglich macht.
  • Im Zeitraum t = 0 bis t = T1 ist der Takt S_Takt auf Low, wodurch der parasitäre Kondensator 16 über das Schaltelement 17 und der Leitungsknoten 19, der den Ausgang dieser Gatterebene bildet, über das Schaltelement 18 immer auf High Pegel gebracht werden und daher das Ausgangssignal Output_CLK dieser Gatterebene ungültig ist, da der Logikpegel kein Ergebnis einer logischen Operation ist.
  • Während zum Zeitpunkt t = T1 der Takt S_Takt von Low zu High wechselt, muß am Eingang 8 bereits ein gültiger logischer Pegel anliegen. Wegen des High Pegels am gemeinsamen Anschluß 10 bleibt das Schaltelement 15 geschlossen. Mit dem Wechsel des Taktes S_Takt von Low nach High, werden die Schaltelemente 17 und 18 geöffnet und das Schaltelement 21 geschlossen. Dadurch, daß nun die beiden Schaltelemente 20 und 21 geschlossen sind, wechselt das Spannungspotential am Leitungsknoten 19 von High zu Low, wodurch es an den Schaltelementen 20 und 21 zu einem kurzzeitigen Stromfluß kommt. Es kommt zu einer kurzzeitigen Verlustleistung, wie P(∼21) in 4 zeigt. Am Ausgang Output_CLK der getakteten DTL in 3 liegt bis zum Zeitpunkt t = T2 ein Low Pegel an. Damit der Pegel am Ausgang Output_CLK gültig bleibt, muss das Eingangssignal Input in 4 solange einen gültigen Pegel beibehalten, bis der Takt S_Takt zum Zeitpunkt t = T2 von High zu Low wechselt.
  • Der Pegel des Ausgangs Output_CLK liegt während des Zeitraumes t = 0 bis t = T1 auf einem Low Pegel und wird nach dem Wechsel des Taktes S_Takt zum Zeitpunkt t = T2 von High nach Low über das Schaltelement 18 auf High Pegel gezogen, wodurch es wegen des Umladens der parasitären Kapazitäten der nachfolgenden Gatterebene zu einer kurzzeitigen Verlustleistung am Schaltelement 18 kommt, wie P(∼18) in 4 zeigt.
  • Im Zeitraum t = T2 bis t = T3 wechselt das Eingangssignal Input von High zu Low und muss diesen Pegelwechsel für einen gültigen Pegel am Steuereingang des Schaltelementes 15 vollzogen haben, bevor der Pegel des Taktes S_Takt von Low nach High wechselt. Während des Zeitraums, in dem das Eingangssignal Input einen Low Pegel annimmt, bis zum Zeitpunkt t = T3 ist auch das Schaltelement 17 geschlossen und läßt einen kostanten Stromfluß zwischen der Versorgungsspannug V und der Masse zu. Dies führt für kurze Zeit zu einem im Vergleich zur Verlustleistung beim Umladen von parasitären Kapazitäten hohen Energieverbrauch. Um diese statische Verlustleistung zu minimieren, muss der Zeitraum, den das Eingangssignal Input vor dem Zeitpunkt t = T3 auf Low geht, möglicht kurz gehalten werden. Gestaltet man das Takten der Schaltelemente 17, 18 und 21 wie in 5 zu sehen ist, dann läßt sich eine statische Verlustleistung sogar vollständig verhindern und es kommt nur zu einem Umladen von parasitären Kapazitäten. Im Zeitraum t = T2 bis t = T3 ist das Ausgangssignal Output_CLK ungültig.
  • Zum Zeitpunkt t = T3 wechselt der Takt S_Takt von Low zu High und öffnet die Schaltelemente 17 und 18 und schließt das Schaltelement 21. Wegen des Low Pegels des Eingangssignals Input und der invertierenden Funktion des Schaltelementes 15 bleibt der Ausgang Output_CLK auf einem High Pegel und ist sofort ein gültiger Ausgangswert.
  • Im Zeitraum t = T3 bis t = T4 bleiben alle Signale konstant.
  • Zum Zeitpunkt t = T4 wechselt das Taktsignal S_Takt von High zu Low und und schließt die Schaltelemente 17 und 18 und öffnet das Schaltelement 21.
  • Im Zeitraum t = T4 bis t = T5 kommt es bei noch anliegendem Low Eingangssignal und dem in dieser Taktphase geschlossenen Schaltelement 17 zu einem kostanten Stromfluß zwischen der Versorgungsspannug V und der Masse. Dies führt für kurze Zeit zu einem im Vergleich zur Verlustleistung beim Umladen von parasitären Kapazitäten hohen Energieverbrauch.
  • Um diese statische Verlustleistung zu mindern, muss der Zeitraum, den das Eingangssignal Input nach dem Zeitpunkt t = T4 auf High geht, möglicht kurz gehalten werden. Gestaltet man das Timing der Schaltelemente 17, 18 und 21, wie in 5 zu sehen ist, dann läßt sich eine statische Verlustleistung sogar vollständig verhindern und es kommt nur zu einem Umladen von parasitären Kapazitäten. Im Zeitraum t = T4 bis t = T5 ist das Ausgangssignal Output_CLK ungültig, da das Ausgangssignal unabhängig von einer logischen Operation einen High Pegel hat.
  • 2. Werden für die Schaltelemente 17 und 18 die Schaltung in 13c und für die unidirektionale Schaltungsanordnung 15 eine Diode in 7b und für die Schaltelemente 20 und 21 die Schaltung in 11b verwendet, so bestehen die Steuereingänge ST_1 und ST_2 jeweils aus den beiden Eingängen S1 und S2 der Schaltung in 13c und der Steuereingang ST_4 besteht aus dem Eingang S in 11b. Bei dieser Schaltungsvariante würden also drei unterschiedliche Taktsignale benötigt, welches einen erhöhten Aufwand für die Taktsignalgenerierung bedeutet. Die Signaleingänge S2, welche in beiden Schaltelementen 17 und 18 vorkommen, können miteinander verbunden werden, genauso wie die Signaleingänge S1, welche in beiden Schaltelementen 17 und 18 vorkommen, miteinander verbunden werden können. Der Steuereingang ST_4 kann mit keinem der Anschlüsse der beiden anderen Steuereingänge ST_1, ST_2 verbunden werden, da die n-Kanal-FET's 44 und 45 andere Spannungspotentiale als der n-Kanal-FET aus 11b benötigt. Das am Gate des Transistors 44 anliegende Taktsignal muss invers zum am Gate des Transistors 45 anliegenden Taktsignal sein, damit immer einer der beiden Transistoren geöffnet ist. Weist man nun dem Eingang ST_4 des Schaltelementes 21 mit der Schaltungsvariante aus 11b das Taktsignal S_Takt zu, so muss der Eingang 52 des Transistors 44 mit dem inversen Taktsignal S_Takt_Inv versorgt werden, damit nur einer der beiden Transistoren geschlossen ist und der Transistor 45 muss wiederum mit dem zum Taktsignal des Transistors 44 inversen Taktsignal versorgt werden, d. h. mit S Takt.
  • Das Schaltdiagramm in 5 ist aufwendiger, als das in 4 und behebt das in der Beschreibung zu 4 ausführlich erläuterte Problem des unter bestimmten Bedingungen möglichen statischen Stromflußes mit entsprechend hoher Verlustleistung. Um dies zu verhindern, muss eine Überschneidung der Schließungszeiten des Schaltelementes 21 der VORHERGEHENDEN Gatterebene mit dem Schaltelement 17 der direkt darauffolgenden Gatterebene unterbunden werden. Dies kann zum Beispiel dadurch erreicht werden, daß das Taktsignal der vorhergehenden Gatterebene nur in den Zeiträumen ein gültiges Ausgangssignal liefert, in denen das Schaltelement 17 der direkt darauffolgenden Gatterebene geöffnet ist. Dazu ist eine Entkopplung des Steuereingangs ST_1 des Schaltelementes 17 von den Steuereingängen ST_2 und ST_4 der Schaltelemente 18 und 21 erforderlich. Der Steuereingang ST_1 des Schaltelementes 17 wird mit dem Takt S_ST_1 in 5 und die Steuereingänge ST_2 und ST_4 der Schaltelemente 18 und 21 werden mit dem Takt S_Takt verbunden. Das Taktsignal S_ST_1 hat eine kürzere Low Periode, als das Taktsignal S_Takt und verhindert somit eine Überschneidung der Schließzeiten der beiden Schaltelemente.
  • In 8 besteht die unidirektionale Schaltungsanordnung 15 aus einem n-Kanal-MOSFET 28, dessen Gate-Anschluß mit dem Drain-Anschluß direkt verbunden ist, damit nur ein unidirektionaler Stromfluß möglich ist und der n-Kanal-MOSFET 28 immer leitend ist, sofern das Spannungspotential am Anschluß A höher ist als am Anschluß B und sperrt, wenn das Spannungspotential am Anschluß B höher ist als am Anschluß A ist. Der Vorteil des n-Kanal-MOSFET 28 gegenüber einer unidirektionalen Schaltungsanordnung 15, bestehend aus einer Diode, ist, dass die Anzahl der Bauelementetypen niedriger gehalten werden kann. Nachteilig ist der höhere "On"-Widerstand gegenüber der Diode bei vergleichbaren Bauelementeabmessungen.
  • In 9 besteht die unidirektionale Schaltungsanordnung 15 aus einem n-Kanal-MOSFET 29 und einem npn-Bipolartransistor 30, wobei der Gate-Anschluß mit dem Drain-Anschluß des n-Kanal-MOSFET's 29 direkt verbunden ist, damit nur ein unidirektionaler Stromfluß möglich ist und der n-Kanal-MOSFET 29 immer leitend ist, sofern das Spannungspotential am Anschluß A höher ist als am Anschluß B und sperrt, wenn das Spannungspotential am Anschluß B höher ist als am Anschluß A ist. Der MOSFET und der Bipolartransistor sind in Form einer Darlington-Schaltung miteinander verknüpft und dient der Stromverstärkung, wodurch ein größerer Stromfluß erreicht wird und die Schaltung schneller wird. Nachteilig ist die höhere Anzahl an Bauelementetypen und der erhöhte Flächenverbrauch auf dem Chip.
  • In 10 besteht die unidirektionale Schaltungsanordnung 15 aus einem npn-Bipolartransistor 32, der im Vergleich zur Verwendung eines n-Kanal-MOSFET's bei gleichen Bauelementeabmessungen einen geringeren "On"-Widerstand besitzt. Nachteilig ist die erhöhte Anzahl von Bauelementetypen.
  • In 11a–c besteht das Schaltelement aus 6 aus einem n-Kanal Feldeffekttransistor 32, der in 11b durch einen MOSFET 33 ersetzt wird und in 11c durch einen Sperrschicht-FET 34. Das Schaltelement ist mit dem MOSFET 32 am einfachsten zu realisieren, da dieser ein Standardbauelement in heutigen Chipfertigungsprozessen ist.
  • Bevorzugt werden die Schaltungsvarianten in 11a–c für die Schaltelemente 17, 18, 20 und/oder 21 eingesetzt.
  • In 12a–c erfolgt die Anordnung der Transistoren in Form einer Darlington-Schaltung, bei der der npn-Transistor 35 den Basisstrom für den verstärkenden pnp-Bipolartransistor 36 liefert. Der FET wird vorteilhafterweise als n-Kanal Type ausgeführt, da die Elektronenbeweglichkeit deutlich größer ist, als die Löcherbeweglichkeit von p-Kanal Transistoren und somit der "On"-Widerstand des n-Kanal FET's bei gleicher Bauelementegröße niedriger ist. In 12b wird der n-Kanal FET durch einen MOSFET 37 realisiert. In 12c wird der n-Kanal FET durch einen Sperrschicht-FET 38 realisiert.
  • Der Anschluß E des NPN-Transistors 35 kann beispielsweise mit der Masse oder mit dem Anschluß B des Bipolartransistors 36 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse B und E liegt darin, daß nur solange ein Strom durch den Transistor 35 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A und B, E gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A und B, E der Strom, der durch den Transistor 35 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Wird der Anschluß E hingegen mit der Masse verbunden und es liegt am Steuereingang S des Transistors 35 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses E mit der Masse liegt darin, daß der Strom, der durch den Transistor 35 fließt und den Bipolartransistor 36 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des Transistors 35 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses E mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch ein zusätzliches Bauelement, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 12a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 13a–c erfolgt die Anordnung der Transistoren in Form einer Darlington-Schaltung, bei der der npn-Transistor 39, der durch einen n-Kanal-MOSFET 42 oder einen n-Kanal-Sperrschicht-FET 44 realisiert werden kann, den Basisstrom für den verstärkenden pnp-Bipolartransistor 41 liefert. Sobald der pnp-Bipolartransistor 41 sperren soll, wird mit dem Signal am Steuereingang S1 der npn-Transistor 40 geschlossen, der durch einen n-Kanal-MOSFET 43 oder einen n-Kanal-Sperrschicht-FET 45 realisiert werden kann, um die Basisladung des pnp-Bipolartransistor 41 schneller über den npn-Transistor 40 entladen zu können. Um zu verhindern, dass beide npn-Transistoren 39 und 40 gleichzeitig geschlossen sind, müssen sie mit zueinander inversen Taktsignalen angesteuert werden. Beide FET's werden als n-Kanal Type ausgeführt, da die Elektronenbeweglichkeit deutlich größer ist, als die Löcherbeweglichkeit von p-Kanal Transistoren und somit der "On"-Widerstand der n-Kanal FET's bei gleicher Bauelementegröße niedriger ist. In 13b werden die beiden n-Kanal FET's durch MOSFET's realisiert. In 13c werden die beiden n-Kanal FET's durch Sperrschicht-FET's realisiert.
  • Der Anschluß D des npn-Transistors 40 kann beispielsweise mit der Versorgungsspannung V oder mit dem Anschluß A des Bipolartransistors 41 verbunden werden.
  • Der Anschluß E des npn-Transistors 39 kann beispielsweise mit der Masse oder mit dem Anschluß B des Bipolartransistors 41 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses B mit E und des Anschlusses D mit A liegt darin, daß nur solange ein Strom durch den n-Kanal-MOSFET 39 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A und B, E gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A und B, E der Strom, der durch den Transistor 39 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Wird der Anschluß E hingegen mit der Masse und der Anschluß D mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S2 des Transistors 39 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses E mit der Masse und des Anschlusses D mit der Versorgungsspannung V liegt darin, daß der Strom, der durch den Transistor 39 fließt und den Bipolartransistor 41 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S2 des Transistors 39 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses E mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 13a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 14 erfolgt die Anordnung der Transistoren in Form einer Darlington-Schaltung, bei der der n-Kanal-MOSFET 46 den verstärkenden Sperrschicht-FET 47 ansteuert. Der FET wird vorteilhafterweise als n-Kanal Type ausgeführt, da die Elektronenbeweglichkeit deutlich größer ist, als die Löcherbeweglichkeit von p-Kanal Transistoren und somit der "On"-Widerstand des n-Kanal FET's bei gleicher Bauelementegröße niedriger ist.
  • Der Anschluß D des n-Kanal-MOSFET's 46 kann beispielsweise mit der Versorgungsspannung V oder mit dem Anschluß A des Sperrschicht-FET's 47 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse A und D liegt darin, daß nur solange ein Strom durch den Transistor 46 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D und B gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für die Schaltelemente 20 oder 21 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D und B der Strom, der durch den Transistor 46 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Desweiteren kann man den Anschluß D vorteilhafterweise mit dem Ausgang 19 verbinden, wenn diese Schaltungsvariante in das Schaltelement 21 implementiert wird, da dadurch der "On"-Widerstand des Schaltelementes 20 keinen negativen Einfluß auf den n-Kanal-MOSFET 46 hat und der Gesamtwiderstand der Schaltelemente 20 und 21 sinkt und die Schaltgeschwindigkeit erhöht.
  • Ein weiteres Anwendungsgebiet dieser Schaltungsvariante ist die Verwendung als eine unidirektionale Schaltungsanordnung 15, bei der die Anschlüsse A und D verbunden werden. Werden die Anschlüsse A und D mit dem gemeinsamen Anschluß 10 und der Anschluß B mit dem Eingang 8 der Logikschaltung verbunden, dann läßt diese Schaltungsvariante nur einen Stromfluß in technischer Stromrichtung vom gemeinsamen Anschluß 10 zum Eingang 8 der Logikschaltung zu und sperrt in der Gegenrichtung.
  • Wird der Anschluß D hingegen mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S des Transistors 46 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 20 und/oder 21 in 3 eingesetzt, dann wird das am Anschluß A anliegende Spannungspotential auf einen Low Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses D mit der Versorgungsspannung V liegt darin, daß der Strom, der durch den Transistor 46 fließt und den Sperrschicht-FET 47 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des Transistors 46 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses D mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch ein zusätzliches Bauelement, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt wird die Schaltungsvariante in 14 für die Schaltelemente 20, 21 und/oder die unidirektionale Schaltungsanordnung 15 eingesetzt.
  • In 15a–c erfolgt die Anordnung der Transistoren in Form einer Darlington-Schaltung, bei der der n-Kanal FET 48, der durch einen MOSFET 50 oder einen Sperrschicht-FET 51 realisiert werden kann, mit einem npn-Bipolartransistor 49 verbunden wird, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 15 und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen.
  • Der Anschluß D des npn-Transistors 48 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des Bipolartransistors 49 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse A und D liegt darin, daß nur solange ein Strom durch den n-Kanal-FET 48 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D und B gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für die Schaltelemente 20 oder 21 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D und B der Strom, der durch den n-Kanal-FET 48 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Desweiteren kann man den Anschluß D vorteilhafterweise mit dem Ausgang 19 verbinden, wenn diese Schaltungsvariante in das Schaltelement 21 implementiert wird, da dadurch der "On"-Widerstand des Schaltelementes 20 keinen negativen Einfluß auf den n-Kanal-MOSFET 48 hat und der Gesamtwiderstand der Schaltelemente 20 und 21 sinkt und die Schaltgeschwindigkeit erhöht.
  • Ein weiteres Anwendungsgebiet dieser Schaltungsvariante ist die Verwendung als unidirektionale Schaltungsanordnung 15, bei der die Anschlüsse A und D verbunden werden. Werden die Anschlüsse A und D mit dem gemeinsamen Anschluß 10 und der Anschluß B mit dem Eingang 8 der Logikschaltung verbunden, dann läßt diese Schaltungsvariante nur einen Stromfluß in technischer Stromrichtung vom gemeinsamen Anschluß 10 zum Eingang 8 der Logikschaltung zu und sperrt in der Gegenrichtung.
  • Wird der Anschluß D hingegen mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S des Transistors 48 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 20 und/oder 21 in 3 eingesetzt, dann wird das am Anschluß A anliegende Spannungspotential auf einen Low Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses D mit der Versorgungsspannung V liegt darin, daß der Strom, der durch den Transistor 48 fließt und den npn-Bipolartransistor 49 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des Transistors 48 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses D mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch ein zusätzliches Bauelement, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 15a–c für die Schaltelemente 20, 21 und/oder die unidirektionale Schaltungsanordnung 15 eingesetzt.
  • In 16a–c erfolgt die Anordnung der Transistoren in Form einer Darlington-Schaltung, bei der der n-Kanal FET 53, der durch einen MOSFET 56 oder einen Sperrschicht-FET 58 realisiert werden kann, mit einem npn-Bipolartransistor 54 verbunden wird, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um das Abschalten des npn-Bipolartransistor 54 zu beschleunigen, wurde die Schaltung um den n-Kanal-FET 52 ergänzt, der durch einen MOSFET 55 oder einen Sperrschicht-FET 57 realisiert werden kann. Soll der npn-Bipolartransistor 54 abgeschaltet werden, wird der n-Kanal-FET 52 durch ein entsprechendes Taktsignal am Steuereingang S2 geschlossen und die noch in der Basis des Bipolartransistors enthaltene Ladung kann über den n-Kanal-FET 52 abfließen, wodurch der Bipolartransistor schneller abgeschaltet wird.
  • Der Anschluß D des npn-Transistors 53 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des Bipolartransistors 54 verbunden werden.
  • Der Anschluß E des n-Kanal-Transistors 52 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 54 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses D mit A und des Anschlusses E mit B liegt darin, daß nur solange ein Strom durch den n-Kanal-FET 53 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D, B und E gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für die Schaltelemente 20 oder 21 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D, B und E der Strom, der durch den n-Kanal-FET 53 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Desweiteren kann man den Anschluß D vorteilhafterweise mit dem Ausgang 19 verbinden, wenn diese Schaltungsvariante in das Schaltelement 21 implementiert wird, da dadurch der "On"-Widerstand des Schaltelementes 20 keinen negativen Einfluß auf den n-Kanal-MOSFET 53 hat und der Gesamtwiderstand der Schaltelemente 20 und 21 sinkt und die Schaltgeschwindigkeit erhöht.
  • Ein weiteres Anwendungsgebiet dieser Schaltungsvariante ist die Verwendung als unidirektionale Schaltungsanordnung 15, bei der die Anschlüsse A und D verbunden werden. Werden die Anschlüsse A und D mit dem gemeinsamen Anschluß 10 und der Anschluß B mit dem Eingang 8 der Logikschaltung verbunden, dann läßt diese Schaltungsvariante nur einen Stromfluß in technischer Stromrichtung vom gemeinsamen Anschluß 10 zum Eingang 8 der Logikschaltung zu und sperrt in der Gegenrichtung.
  • Wird der Anschluß D hingegen mit der Versorgungsspannung V und der Anschluß E mit Masse verbunden und es liegt am Steuereingang S1 des Transistors 53 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 20 und/oder 21 in 3 eingesetzt, dann wird das am Anschluß A anliegende Spannungspotential auf einen Low Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses D mit der Versorgungsspannung V und der Anschluß E mit Masse liegt darin, daß der Strom, der durch den Transistor 53 fließt und den npn-Bipolartransistor 54 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S1 des Transistors 53 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses D mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch ein zusätzliches Bauelement, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 16a–c für die Schaltelemente 20, 21 und/oder die unidirektionale Schaltungsanordnung 15 eingesetzt.
  • In 17a erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der n-Kanal FET 59, der durch einen MOSFET 62 oder einen Sperrschicht-FET 63 realisiert werden kann, mit der Basis eines npn-Bipolartransistors 60 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 17a–c und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des npn-Bipolartransistors 60 mit der Basis des pnp-Bipolartransistors 61 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Der Anschluß D des n-Kanal-FET's 59 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des Bipolartransistors 61 verbunden werden.
  • Der Anschluß E des npn-Bipolartransistors 60 kann beispielsweise mit der Masse oder mit dem Anschluß B des Bipolartransistors 61 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses B mit E und des Anschlusses D mit A liegt darin, daß nur solange ein Strom durch den n-Kanal-Transistor 59 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D und B, E gibt und ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D und B, E der Strom, der durch den Transistor 59 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Wird der Anschluß E hingegen mit der Masse und des Anschlusses D mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S des Transistors 59 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses E mit der Masse und des Anschlusses D mit der Versorgungsspannung V liegt darin, daß der Strom, der durch den Transistor 59 fließt und den npn-Bipolartransistor 60 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des Transistors 59 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses E mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 17a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 18a–c erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der n-Kanal FET 65, der durch einen MOSFET 69 oder einen Sperrschicht-FET 71 realisiert werden kann, mit der Basis eines npn-Bipolartransistors 66 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 18a–c und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des npn-Bipolartransistors 66 mit der Basis des pnp-Bipolartransistors 67 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar. Um das Abschalten des npn-Bipolartransistors 66 zu beschleunigen, wurde die Schaltung um den n-Kanal-FET 64 ergänzt, der durch einen MOSFET 68 oder einen Sperrschicht-FET 70 realisiert werden kann. Soll der npn-Bipolartransistor 66 abgeschaltet werden, wird der n-Kanal-FET 64 durch ein entsprechendes Taktsignal am Steuereingang S2 geschlossen und die noch in der Basis des npn-Bipolartransistors 66 enthaltene Ladung kann über n-Kanal-FET 64 abfließen, wodurch der Bipolartransistor schneller öffnet.
  • Der Anschluß D des npn-Transistors 65 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des pnp-Bipolartransistors 67 verbunden werden.
  • Der Anschluß E des npn-Transistors 64 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 67 verbunden werden.
  • Der Anschluß F des npn-Bipolartransistors 66 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 67 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse E und F mit B und des Anschlusses D mit dem Anschluß A liegt darin, daß nur solange ein Strom durch den n-Kanal-Transistor 65 und den npn-Bipolartransistor 66 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D und B, E, F gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D, B, E und F der Strom, der durch die Transistoren 65 und 66 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Werden die Anschlüsse E und F hingegen mit der Masse und der Anschluß D mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S1 des Transistors 65 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung der Anschlüsse E und F mit der Masse und der Anschluß D mit der Versorgungsspannung V liegt darin, daß der Strom, der durch die Transistoren 65 und 66 fließt und den pnp-Bipolartransistor 67 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S1 des n-Kanal-Transistors 65 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung der Anschlüsse E und F mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 18a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 19a–c erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der n-Kanal FET 73, der durch einen MOSFET 78 oder einen Sperrschicht-FET 81 realisiert werden kann, mit der Basis eines npn-Bipolartransistors 74 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 19a–c und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des npn-Bipolartransistors 74 mit der Basis des pnp-Bipolartransistors 76 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Mit Hilfe des n-Kanal-FET's 72, der durch einen MOSFET 77 oder einen Sperrschicht-FET 80 realisiert werden kann, kann durch eine entsprechende Ansteuerung des Steuereingangs S2 das Abschalten des npn-Bipolartransistors 74 beschleunigt werden. Um auch das Abschalten des pnp-Bipolartransistors 76 zu beschleunigen, wurde die Schaltung um den n-Kanal-FET 75 ergänzt, der durch einen MOSFET 57 oder einen Sperrschicht-FET 60 realisiert werden kann und durch dasselbe Taktsignal angesteuert wird, wie der n-Kanal-Transistor 72. Sollen die Bipolartransistoren 74 und 76 abgeschaltet werden, dann werden die n-Kanal-FET's 72 und 75 durch ein entsprechendes Taktsignal am Steuereingang S2 geschlossen und die noch in der Basis der jeweiligen Bipolartransistoren 74 und 76 enthaltene Ladung kann jeweils über die n-Kanal-FET's 72 und 75 abfließen, wodurch sich die Bipolartransistoren schneller öffnen.
  • Der Anschluß D des npn-Transistors 73 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des pnp-Bipolartransistors 76 verbunden werden.
  • Der Anschluß G des npn-Transistors 75 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des pnp-Bipolartransistors 76 verbunden werden.
  • Der Anschluß E des npn-Transistors 72 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 76 verbunden werden.
  • Der Anschluß F des npn-Bipolartransistors 74 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 76 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse E und F mit B und der Anschlüsse D und G mit A liegt darin, daß nur solange ein Strom durch den n-Kanal-Transistor 73 und den npn-Bipolartransistor 74 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D, G und B, E, F gibt und ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird und die Anschlüsse D und G mit dem Anschluß A verbunden werden. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D, G und B, E, F der Strom, der durch die Transistoren 73 und 74 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Werden die Anschlüsse E und F hingegen mit der Masse verbunden und die Anschlüsse D und G werden mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S1 des Transistors 73 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung der Anschlüsse E und F mit der Masse und der Anschlüsse D und G mit der Versorgungsspannung V liegt darin, daß der Strom, der durch die Transistoren 73 und 74 fließt und den pnp-Bipolartransistor 73 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S1 des n-Kanal-Transistors 73 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung der Anschlüsse E und F mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft. Bevorzugt werden die Schaltungsvarianten in 19a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 20a–c erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der n-Kanal FET 83, der durch einen MOSFET 86 oder einen Sperrschicht-FET 87 realisiert werden kann, mit der Basis eines pnp-Bipolartransistors 84 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 20a–c und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des pnp-Bipolartransistors 84 mit der Basis des npn-Bipolartransistors 85 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Der Anschluß D des pnp-Bipolartransistors 84 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 85 verbunden werden.
  • Der Anschluß E des n-Kanal-Transistors 83 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 85 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses D mit A und des Anschlusses E mit B liegt darin, daß nur solange ein Strom durch den n-Kanal-Transistor 83 und den pnp-Bipolartransistor 84 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D und B, F gibt und ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 20 in 3 eingesetzt wird und der Anschluß E mit dem Anschluß B verbunden wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D und B, F der Strom, der durch die Transistoren 83 und 84 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Desweiteren kann man den Anschluß D vorteilhafterweise mit dem Ausgang 19 verbinden, wenn diese Schaltungsvariante in das Schaltelement 21 implementiert wird, da dadurch der "On"-Widerstand des Schaltelementes 20 keinen negativen Einfluß auf den n-Kanal-MOSFET 83 und den Bipolartransistor 84 hat und der Gesamtwiderstand der Schaltelemente 20 und 21 sinkt und die Schaltgeschwindigkeit erhöht.
  • Ein weiteres Anwendungsgebiet dieser Schaltungsvariante ist die Verwendung als eine unidirektionale Schaltungsanordnung 15, bei der die Anschlüsse A und D verbunden werden. Werden die Anschlüsse A und D mit dem gemeinsamen Anschluß 10 und der Anschluß B mit dem Eingang 8 der Logikschaltung verbunden, dann läßt diese Schaltungsvariante nur einen Stromfluß in technischer Stromrichtung vom gemeinsamen Anschluß 10 zum Eingang 8 der Logikschaltung zu und sperrt in der Gegenrichtung.
  • Wird der Anschluß D hingegen mit der Versorgungsspannung V und der Anschluß E mit Masse verbunden und es liegt am Steuereingang S des Transistors 83 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 20 und/oder 21 in 3 eingesetzt und der Anschluß E wird mit Masse verbunden, dann wird das am Anschluß A anliegende Spannungspotential auf einen Low Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses D mit der Versorgungsspannung V und des Anschlusses E mit Masse liegt darin, daß der Strom, der durch die Transistoren 83 und 84 fließt und den npn-Bipolartransistor 85 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des n-Kanal-Transistors 83 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses D mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 20a–c für die Schaltelemente 17, 18, 20, 21 und/oder die unidirektionale Schaltungsanordnung 15 eingesetzt.
  • In 21a–c erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der n-Kanal FET 88, der durch einen MOSFET 92 oder einen Sperrschicht-FET 94 realisiert werden kann, mit der Basis eines pnp-Bipolartransistors 90 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 21a–c und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des pnp-Bipolartransistors 90 mit der Basis des npn-Bipolartransistors 91 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Mit Hilfe des n-Kanal-FET's 89, der durch einen MOSFET 93 oder einen Sperrschicht-FET 95 realisiert werden kann, kann durch eine entsprechende Ansteuerung des Steuereingangs S1 das Abschalten des pnp-Bipolartransistors 90 beschleunigt werden.
  • Sollen die Bipolartransistoren 90 und 91 abgeschaltet werden, dann wird der n-Kanal-FET 89 durch ein entsprechendes Taktsignal am Steuereingang S1 geschlossen und die noch in der Basis des Bipolartransistors 90 enthaltene Ladung kann über den n-Kanal-FET 89 abfließen, wodurch der pnp-Bipolartransistor 90 schneller öffnet.
  • Der Anschluß D des n-Kanal-FET's 89 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 91 verbunden werden.
  • Der Anschluß G des pnp-Transistors 90 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 91 verbunden werden.
  • Der Anschluß E des n-Kanal-Transistors 88 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 91 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses D und G mit A und des Anschlusses E mit B liegt darin, daß nur solange ein Strom durch den n-Kanal-Transistor 88 und den pnp-Bipolartransistor 90 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D, G und B, E gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 20 in 3 eingesetzt wird und der Anschluß E mit dem Anschluß B verbunden wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D, G und B, E der Strom, der durch die Transistoren 88 und 90 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Desweiteren kann man den Anschluß G vorteilhafterweise mit dem Ausgang 19 verbinden, wenn diese Schaltungsvariante in das Schaltelement 21 implementiert wird, da dadurch der "On"-Widerstand des Schaltelementes 20 keinen negativen Einfluß auf den n-Kanal-MOSFET 88 und den Bipolartransistor 90 hat und der Gesamtwiderstand der Schaltelemente 20 und 21 sinkt und die Schaltgeschwindigkeit erhöht.
  • Werden die Anschlüsse D und G hingegen mit der Versorgungsspannung V und der Anschluß E mit Masse verbunden und es liegt am Steuereingang S2 des Transistors 88 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 20 und/oder 21 in 3 eingesetzt, dann wird das am Anschluß A anliegende Spannungspotential auf einen Low Pegel gezogen.
  • Der Vorteil der Verbindung der Anschlüsse D und G mit der Versorgungsspannung V und der Anschluß E mit Masse liegt darin, daß der Strom, der durch die Transistoren 88 und 90 fließt und den npn-Bipolartransistor 91 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S2 des n-Kanal-Transistors 88 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung der Anschlüsse D und G mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft. Bevorzugt werden die Schaltungsvarianten in 21a–c für die Schaltelemente 20 und/oder 21 eingesetzt.
  • In 22a–c erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der n-Kanal FET 96, der durch einen MOSFET 101 oder einen Sperrschicht-FET 104 realisiert werden kann, mit der Basis eines pnp-Bipolartransistors 99 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 22a–c und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des pnp-Bipolartransistors 99 mit der Basis des npn-Bipolartransistors 100 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Mit Hilfe des n-Kanal-FET's 97, der durch einen MOSFET 102 oder einen Sperrschicht-FET 105 realisiert werden kann, kann durch eine entsprechende Ansteuerung des Steuereingangs S2 das Abschalten des pnp-Bipolartransistors 99 beschleunigt werden.
  • Um auch das Abschalten des npn-Bipolartransistors 100 zu beschleunigen, wurde die Schaltung um den n-Kanal-FET 98 ergänzt, der durch einen MOSFET 32 oder einen Sperrschicht-FET 35 realisiert werden kann und das an den n-dotierten Zonen der n-Kanal-Transistoren 96 und 97 anliegende Spannungspotential gesteuert wird.
  • Sollen die Bipolartransistoren 99 und 100 abgeschaltet werden, dann wird der n-Kanal-FET 97 durch ein entsprechendes Taktsignal am Steuereingang S1 geschlossen und die noch in der Basis des Bipolartransistors 99 enthaltene Ladung kann über den n-Kanal-FET 97 abfließen, wodurch der pnp-Bipolartransistor 99 schneller öffnet. Mit der Änderung des Spannungspotentials an der Basis des pnp-Bipolartransistors 99 zu einem High Pegel schließt der n-Kanal-FET 98 und lädt die noch in der Basis des Bipolartransistors 100 enthaltene Ladung um und beschleunigt dadurch dessen Abschaltung.
  • Der Anschluß D des n-Kanal-FET's 97 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 100 verbunden werden.
  • Der Anschluß G des pnp-Transistors 99 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 100 verbunden werden.
  • Der Anschluß E des n-Kanal-Transistors 96 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 100 verbunden werden.
  • Der Anschluß F des n-Kanal-FET's 98 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 100 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse D und G mit A und der Anschlüsse E und F mit B liegt darin, daß nur solange ein Strom durch den n-Kanal-Transistor 96 und den pnp-Bipolartransistor 99 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A und B gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 20 in 3 eingesetzt wird und der Anschluß E mit dem Anschluß B verbunden wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, B, D, E, F und G der Strom, der durch die Transistoren 96 und 99 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Desweiteren kann man den Anschluß G vorteilhafterweise mit dem Ausgang 19 verbinden, wenn diese Schaltungsvariante in das Schaltelement 21 implementiert wird, da dadurch der "On"-Widerstand des Schaltelementes 20 keinen negativen Einfluß auf den n-Kanal-MOSFET 96 und den Bipolartransistor 99 hat und der Gesamtwiderstand der Schaltelemente 20 und 21 sinkt und die Schaltgeschwindigkeit erhöht.
  • Werden die Anschlüsse D und G hingegen mit der Versorgungsspannung V und die Anschlüsse E und F mit der Masse verbunden und es liegt am Steuereingang S2 des Transistors 96 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 20 und/oder 21 in 3 eingesetzt, dann wird das am Anschluß A anliegende Spannungspotential auf einen Low Pegel gezogen.
  • Der Vorteil der Verbindung der Anschlüsse D und G mit der Versorgungsspannung V und der Anschlüsse E und F mit Masse liegt darin, daß der Strom, der durch die Transistoren 96 und 99 fließt und den npn-Bipolartransistor 100 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S2 des n-Kanal-Transistors 96 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung der Anschlüsse D und G mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 22a–c für die Schaltelemente 20 und/oder 21 eingesetzt.
  • In 23a–c besteht das Schaltelement aus 6 aus einem p-Kanal-FET 106. Der p-Kanal FET 106 in 23a kann, wie in 23b zu sehen ist, durch einen p-Kanal Isolierschicht-FET 107 (MOSFET) oder einen Sperrschicht-FET 108 in 23c realisiert werden. Das Schaltelement ist mit dem MOSFET 107 am einfachsten zu realisieren, da dieser ein Standardbauelement in heutigen Chipfertigungsprozessen ist.
  • Bevorzugt werden die Schaltungsvarianten in 23a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 24a–c erfolgt die Anordnung der Transistoren in Form einer Darlington-Schaltung, bei der der p-Kanal FET 109, der durch einen MOSFET 111 oder einen Sperrschicht-FET 112 realisiert werden kann, mit einem pnp-Bipolartransistor 110 verbunden wird, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 6 und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen.
  • Der Anschluß E des PNP-Transistors 109 kann beispielsweise mit der Masse oder mit dem Anschluß B des Bipolartransistors 110 verbunden werden.
  • Wird der Anschluß E mit dem Anschluß B des Bipolartransistors 110 verbunden und es liegt am Steuereingang S des Transistors ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High PegeL gezogen. Der Vorteil der Verbindung der Anschlüsse B und E liegt darin, daß nur solange ein Strom durch den Transistor 109 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A und B, E gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A und B, E der Strom, der durch den Transistor 109 fließt, immer mehr abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Wird der Anschluß E hingegen mit der Masse verbunden und es liegt am Steuereingang S des Transistors 109 ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses E mit der Masse liegt darin, daß der Strom, der durch den Transistor 109 fließt und den Bipolartransistor 23 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des Transistors 109 auf einem Low Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses E mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in den 24a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 25a–c erfolgt die Anordnung der Transistoren in Form einer Darlington-Schaltung, bei der der pnp-Transistor 113, der durch einen p-Kanal-MOSFET 116 oder einen n-Kanal-Sperrschicht-FET 118 realisiert werden kann, den Basisstrom für den verstärkenden pnp-Bipolartransistor 115 liefert. Wechselt der Pegel am Steuereingang S von Low nach High, schließt der n-Kanal-FET 114, der durch einen n-Kanal-MOSFET 117 oder einen n-Kanal-Sperrschicht-FET 119 realisiert werden kann und beschleunigt die Verminderung von Ladungen in der Basis des pnp-Bipolartransistors 11S, der dadurch schneller sperrt. Nachteilig ist die erhöhte Komplexität im Chipfertigungsprozess durch eine zusätzliche Bauelementetype (Bipolartransistor) und der größere Flächenbedarf auf dem Chip.
  • Der Anschluß D des npn-Transistors 114 kann beispielsweise mit der Versorgungsspannung V oder mit dem Anschluß A des Bipolartransistors 115 verbunden werden.
  • Der Anschluß E des pnp-Transistors 113 kann beispielsweise mit der Masse oder mit dem Anschluß B des Bipolartransistors 115 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses E mit B und des Anschlusses D mit A liegt darin, daß nur solange ein Strom durch den p-Kanal-MOSFET 113 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D und B, E gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A und B, E der Strom, der durch den Transistor 113 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Wird der Anschluß E hingegen mit der Masse und der Anschluß D mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S des Transistors 113 ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses E mit der Masse und des Anschlusses D mit der Versorgungsspannung V liegt darin, daß der Strom, der durch den Transistor 113 fließt und den Bipolartransistor 115 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des Transistors 113 auf einem Low Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses E mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft. Bevorzugt werden die Schaltungsvarianten in 25a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 26a–c erfolgt die Anordnung der Transistoren in Form einer Darlington-Schaltung, bei der der p-Kanal-FET 120, der durch einen MOSFET 122 oder einen Sperrschicht-FET 123 realisiert werden kann, mit einem npn-Bipolartransistor 121 verbunden wird, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 26 und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen.
  • Der Anschluß D des pnp-Transistors 120 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des Bipolartransistors 121 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse A und D liegt darin, daß nur solange ein Strom durch den p-Kanal-FET 120 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A und B, D gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für die Schaltelemente 17 oder 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A und B, D der Strom, der durch den p-Kanal-FET 120 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Wird der Anschluß D hingegen mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S des Transistors 120 ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses D mit der Versorgungsspannung V liegt darin, daß der Strom, der durch den Transistor 120 fließt und den npn-Bipolartransistor 121 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des Transistors 120 auf einem Low Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses D mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 26a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 27a–c erfolgt die Anordnung der Transistoren in Form einer Darlington-Schaltung, bei der der p-Kanal-FET 125, der durch einen MOSFET 128 oder einen Sperrschicht-FET 130 realisiert werden kann, mit einem npn-Bipolartransistor 126 verbunden wird, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um das Abschalten des npn-Bipolartransistor 126 zu beschleunigen, wurde die Schaltung um den n-Kanal-FET 124 ergänzt, der durch einen MOSFET 127 oder einen Sperrschicht-FET 129 realisiert werden kann. Soll der npn-Bipolartransistor 126 abgeschaltet werden, wird der n-Kanal-FET 124 durch ein entsprechendes Taktsignal am Steuereingang S geschlossen und die noch in der Basis des Bipolartransistors enthaltene Ladung kann über den n-Kanal-FET 124 abfließen, wodurch der Bipolartransistor sich schneller abschaltet.
  • Der Anschluß D des pnp-Transistors 125 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des Bipolartransistors 126 verbunden werden.
  • Der Anschluß E des n-Kanal-Transistors 124 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 126 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses D mit A und des Anschlusses E mit B liegt darin, daß nur solange ein Strom durch den p-Kanal-FET 125 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D und B, E gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für die Schaltelemente 17 oder 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D und B, E der Strom, der durch den p-Kanal-FET 125 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Wird der Anschluß D hingegen mit der Versorgungsspannung V und der Anschluß E mit Masse verbunden und es liegt am Steuereingang S des Transistors 125 ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses D mit der Versorgungsspannung V und des Anschlusses E mit der Masse liegt darin, daß der Strom, der durch den Transistor 125 fließt und den npn-Bipolartransistor 126 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des Transistors 125 auf einem Low Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses D mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft. Bevorzugt werden die Schaltungsvarianten in 27a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 28a–c erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der p-Kanal-FET 131, der durch einen MOSFET 134 oder einen Sperrschicht-FET 135 realisiert werden kann, mit der Basis eines npn-Bipolartransistors 132 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 28a–b und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des npn-Bipolartransistors 132 mit der Basis des pnp-Bipolartransistors 133 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Der Anschluß D des p-Kanal-FET's 131 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des Bipolartransistors 133 verbunden werden.
  • Der Anschluß E des npn-Bipolartransistors 132 kann beispielsweise mit der Masse oder mit dem Anschluß B des Bipolartransistors 133 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses E mit B und des Anschlusses D mit A liegt darin, daß nur solange ein Strom durch den p-Kanal-Transistor 131 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D und B, E gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D und B, E der Strom, der durch den Transistor 131 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Wird der Anschluß E hingegen mit der Masse und D mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S des Transistors 131 ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses E mit der Masse und des Anschlusses D mit der Versorgungsspannung V liegt darin, daß der Strom, der durch den Transistor 131 fließt und den npn-Bipolartransistor 132 geschlossen hält, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des Transistors 131 auf einem Low Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses E mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 28a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 29a–b erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der p-Kanal-FET 137, der durch einen MOSFET 141 realisiert werden kann, mit der Basis eines npn-Bipolartransistors 138 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 29a–b und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des npn-Bipolartransistors 138 mit der Basis des pnp-Bipolartransistors 139 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar. Um das Abschalten des npn-Bipolartransistors 138 zu beschleunigen, wurde die Schaltung um den n-Kanal-FET 136 ergänzt, der durch einen MOSFET 140 realisiert werden kann. Soll der npn-Bipolartransistor 138 abgeschaltet werden, wird der n-Kanal-FET 136 durch ein entsprechendes Taktsignal am Steuereingang S geschlossen und die noch in der Basis des npn-Bipolartransistors 138 enthaltene Ladung kann über n-Kanal-FET 136 abfließen, wodurch der Bipolartransistor schneller öffnet.
  • Der Anschluß D des pnp-Transistors 137 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des pnp-Bipolartransistors 139 verbunden werden.
  • Der Anschluß E des npn-Transistors 136 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 139 verbunden werden.
  • Der Anschluß F des npn-Bipolartransistors 138 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 139 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse E und F mit B und des Anschlusses D mit A liegt darin, daß nur solange ein Strom durch den p-Kanal-Transistor 137 und den npn-Bipolartransistor 138 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D und B, E, F gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D und B, E, F der Strom, der durch die Transistoren 137 und 138 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Werden die Anschlüsse E und F hingegen mit der Masse und der Anschluß D mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S des Transistors 137 ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlüsse E und F mit der Masse und des Anschlusses D mit der Versorgungsspannung V liegt darin, daß der Strom, der durch die Transistoren 137 und 138 fließt und den pnp-Bipolartransistor 139 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des p-Kanal-Transistors 137 auf einem Low Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung der Anschlüsse E und F mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 29a–b für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 30a–b erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der p-Kanal FET 143, der durch einen MOSFET 148 realisiert werden kann, mit der Basis eines npn-Bipolartransistors 144 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 30a–b und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des npn-Bipolartransistors 144 mit der Basis des pnp-Bipolartransistors 146 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Mit Hilfe des n-Kanal-FET's 142, der durch einen MOSFET 147 realisiert werden kann, kann durch eine entsprechende Ansteuerung des Steuereingangs S das Abschalten des npn-Bipolartransistors 144 beschleunigt werden. Um auch das Abschalten des pnp-Bipolartransistors 146 zu beschleunigen, wurde die Schaltung um den p-Kanal-FET 145 ergänzt, der durch einen MOSFET 149 realisiert werden kann und der durch das an der Basis des npn-Bipolartransistors 144 anliegende Spannungspotential gesteuert wird. Sollen die Bipolartransistoren 144 und 146 abgeschaltet werden, dann werden der n-Kanal-FET 142 und der p-Kanal-FET 145 durch ein entsprechendes Taktsignal am Steuereingang S geschlossen und die noch in der Basis der Bipolartransistoren 144 und 146 enthaltene Ladung kann jeweils über die FET's 142 und 145 abfließen, wodurch sich die Bipolartransistoren schneller öffnen.
  • Der Anschluß D des pnp-Transistors 143 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des pnp-Bipolartransistors 146 verbunden werden.
  • Der Anschluß G des pnp-Transistors 145 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des pnp-Bipolartransistors 146 verbunden werden.
  • Der Anschluß E des npn-Transistors 142 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 146 verbunden werden.
  • Der Anschluß F des npn-Bipolartransistors 144 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 146 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse E und F mit B und der Anschlüsse D und G mit A liegt darin, daß nur solange ein Strom durch den p-Kanal-Transistor 143 und den npn-Bipolartransistor 144 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D, G und B, E, F gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D, G und B, E, F der Strom, der durch die Transistoren 143 und 144 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird. Werden die Anschlüsse E und F hingegen mit der Masse verbunden und die Anschlüsse D und G werden mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S des Transistors 143 ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung der Anschlüsse E und F mit der Masse und der Anschlüsse D und G mit der Versorgungsspannung V liegt darin, daß der Strom, der durch die Transistoren 143 und 144 fließt und den pnp-Bipolartransistor 143 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des n-Kanal-Transistors 143 auf einem Low Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung der Anschlüsse E und F mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 30a–b für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 31a–b erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der p-Kanal FET 151, der durch einen MOSFET 156 realisiert werden kann, mit der Basis eines npn-Bipolartransistors 152 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 31a–b und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des npn-Bipolartransistors 152 mit der Basis des pnp-Bipolartransistors 154 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Mit Hilfe des n-Kanal-FET's 150, der durch einen MOSFET 155 realisiert werden kann, kann durch eine entsprechende Ansteuerung des Steuereingangs S das Abschalten des npn-Bipolartransistors 152 beschleunigt werden. Um auch das Abschalten des pnp-Bipolartransistors 154 zu beschleunigen, wurde die Schaltung um den n-Kanal-FET 153 erweitert, der durch einen MOSFET 157 realisiert werden kann und der durch das am Steuereingang (S) anliegende Taktsignal gesteuert wird. Sollen die Bipolartransistoren 152 und 154 abgeschaltet werden, dann werden der n-Kanal-FET 150 und der n-Kanal-FET 153 durch ein entsprechendes Taktsignal am Steuereingang S geschlossen und die noch in der Basis der Bipolartransistoren 152 und 154 enthaltene Ladung kann jeweils über die FET's 150 und 153 abfließen, wodurch sich die Bipolartransistoren schneller öffnen.
  • Der Anschluß D des pnp-Transistors 151 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des pnp-Bipolartransistors 154 verbunden werden.
  • Der Anschluß G des npn-Transistors 153 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des pnp-Bipolartransistors 154 verbunden werden.
  • Der Anschluß E des npn-Transistors 150 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 154 verbunden werden.
  • Der Anschluß F des npn-Bipolartransistors 152 kann beispielsweise mit der Masse oder mit dem Anschluß B des pnp-Bipolartransistors 154 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse E und F mit B und der Anschlüsse D und G mit A liegt darin, daß nur solange ein Strom durch den p-Kanal-Transistor 151 und den npn- Bipolartransistor 152 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D, G und B, E, F gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 18 in 3 eingesetzt wird und die Anschlüsse D und G mit dem Anschluß A verbunden werden. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D, G und B, E, F der Strom, der durch die Transistoren 151 und 152 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Werden die Anschlüsse E und F hingegen mit der Masse verbunden und die Anschlüsse D und G mit der Versorgungsspannung V verbunden und es liegt am Steuereingang S des Transistors 151 ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung der Anschlüsse E und F mit der Masse und der Anschlüsse D und G mit der Versorgungsspannung V liegt darin, daß der Strom, der durch die Transistoren 151 und 152 fließt und den pnp-Bipolartransistor 154 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des p-Kanal-Transistors 151 auf einem Low Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung der Anschlüsse E und F mit dem Anschluß B.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 31a–b für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 32a–c erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der p-Kanal-FET 158, der durch einen MOSFET 161 oder einen Sperrschicht-FET 162 realisiert werden kann, mit der Basis eines pnp-Bipolartransistors 159 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 32a–c und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des pnp-Bipolartransistors 159 mit der Basis des npn-Bipolartransistors 160 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Der Anschluß D des pnp-Bipolartransistors 159 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 160 verbunden werden.
  • Der Anschluß E des p-Kanal-Transistors 158 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 160 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses D mit A und des Anschlusses E mit B liegt darin, daß nur solange ein Strom durch den p-Kanal-Transistor 158 und den pnp-Bipolartransistor 159 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A und B gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 17 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, B, und D der Strom, der durch die Transistoren 158 und 159 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Wird der Anschluß D hingegen mit der Versorgungsspannung V und der Anschluß E mit Masse verbunden und es liegt am Steuereingang S des Transistors 158 ein Low Pegel an und diese Schaltungsvariante wird für die Schaltelemente 17 und/oder 18 in 3 eingesetzt, dann wird das am Anschluß B anliegende Spannungspotential auf einen High Pegel gezogen.
  • Der Vorteil der Verbindung des Anschlusses D mit der Versorgungsspannung V und des Anschlusses E mit der Masse liegt darin, daß der Strom, der durch die Transistoren 158 und 159 fließt und den npn-Bipolartransistor 160 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des p-Kanal-Transistors 158 auf einem Low Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung des Anschlusses D mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft.
  • Bevorzugt werden die Schaltungsvarianten in 32a–c für die Schaltelemente 17 und/oder 18 eingesetzt.
  • In 33a–b erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der n-Kanal FET 163, der durch einen MOSFET 167 realisiert werden kann, mit der Basis eines pnp-Bipolartransistors 165 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 33a–b und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des pnp-Bipolartransistors 165 mit der Basis des npn-Bipolartransistors 166 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Mit Hilfe des p-Kanal-FET's 164, der durch einen MOSFET 168 realisiert werden kann, kann durch eine entsprechende Ansteuerung des Steuereingangs S das Abschalten des pnp-Bipolartransistors 165 beschleunigt werden.
  • Sollen die Bipolartransistoren 165 und 166 abgeschaltet werden, dann wird der p-Kanal-FET 164 durch ein entsprechendes Taktsignal am Steuereingang S geschlossen und die noch in der Basis des Bipolartransistors 165 enthaltene Ladung kann über den p-Kanal-FET 164 abfließen, wodurch der pnp-Bipolartransistor 165 schneller öffnet.
  • Der Anschluß D des p-Kanal-FET's 164 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 166 verbunden werden.
  • Der Anschluß G des pnp-Transistors 165 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 166 verbunden werden.
  • Der Anschluß E des n-Kanal-Transistors 163 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 166 verbunden werden.
  • Der Vorteil der Verbindung des Anschlusses D und G mit A und des Anschlusses E mit B liegt darin, daß nur solange ein Strom durch den n-Kanal-Transistor 163 und den pnp-Bipolartransistor 165 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D, G und B, E gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 20 in 3 eingesetzt wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D, G und B, E der Strom, der durch die Transistoren 163 und 165 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Desweiteren kann man den Anschluß G vorteilhafterweise mit dem Ausgang 19 verbinden, wenn diese Schaltungsvariante in das Schaltelement 21 implementiert wird, da dadurch der "On"- Widerstand des Schaltelementes 20 keinen negativen Einfluß auf den n-Kanal-MOSFET 163 und den Bipolartransistor 165 hat und der Gesamtwiderstand der Schaltelemente 20 und 21 sinkt und die Schaltgeschwindigkeit erhöht.
  • Werden die Anschlüsse D und G hingegen mit der Versorgungsspannung V und der Anschluß E mit Masse verbunden und es liegt am Steuereingang S des Transistors 163 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 20 und/oder 21 in 3 eingesetzt und der Anschluß E mit der Masse verbunden wird, dann wird das am Anschluß A anliegende Spannungspotential auf einen Low Pegel gezogen.
  • Der Vorteil der Verbindung der Anschlüsse D und G mit der Versorgungsspannung V und der Anschluß E mit Masse liegt darin, daß der Strom, der durch die Transistoren 163 und 165 fließt und den npn-Bipolartransistor 166 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des n-Kanal-Transistors 163 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung der Anschlüsse D und G mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft. Bevorzugt werden die Schaltungsvarianten in 33a–b für die Schaltelemente 20 und/oder 21 eingesetzt.
  • In 34a–b erfolgt die Anordnung der Transistoren in Form zweier hintereinandergeschalteter Darlington-Schaltungen, bei der der n-Kanal FET 169, der durch einen MOSFET 174 realisiert werden kann, mit der Basis eines pnp-Bipolartransistors 172 verbunden wird und die erste Darlington-Schaltung darstellt, um durch die Stromverstärkung eine erhöhte Treiberfähigkeit des Schaltelementes in 34a–b und damit eine Geschwindigkeitssteigerung bei der Änderung eines logischen Pegels zu erzielen. Um die Stromverstärkung noch weiter zu erhöhen, wird der Kollektor des pnp-Bipolartransistors 172 mit der Basis des npn-Bipolartransistors 173 verbunden und stellt einen zweiten Schaltungsteil in Form einer Darlington-Schaltung dar.
  • Mit Hilfe des p-Kanal-FET's 170, der durch einen MOSFET 175 realisiert werden kann, kann durch eine entsprechende Ansteuerung des Steuereingangs S das Abschalten des pnp- Bipolartransistors 172 beschleunigt werden.
  • Um auch das Abschalten des npn-Bipolartransistors 173 zu beschleunigen, wurde die Schaltung um den n-Kanal-FET 171 ergänzt, der durch einen MOSFET 176 realisiert werden kann.
  • Sollen die Bipolartransistoren 172 und 173 abgeschaltet werden, dann wird der p-Kanal-FET 170 durch ein entsprechendes Taktsignal am Steuereingang S geschlossen und die noch in der Basis des Bipolartransistors 172 enthaltene Ladung kann über den p-Kanal-FET 170 abfließen, wodurch sich der pnp-Bipolartransistor 172 schneller öffnet. Mit der Änderung des Spannungspotentials an der Basis des pnp-Bipolartransistors 172 zu einem High Pegel schließt der n-Kanal-FET 171 und lädt die noch in der Basis des Bipolartransistors 173 enthaltene Ladung um und beschleunigt dadurch dessen Abschaltung.
  • Der Anschluß D des p-Kanal-FET's 170 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 173 verbunden werden.
  • Der Anschluß G des pnp-Transistors 172 kann beispielsweise mit der Versorgungsspannung oder mit dem Anschluß A des npn-Bipolartransistors 173 verbunden werden.
  • Der Anschluß E des n-Kanal-Transistors 169 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 173 verbunden werden.
  • Der Anschluß F des n-Kanal-FET's 171 kann beispielsweise mit der Masse oder mit dem Anschluß B des npn-Bipolartransistors 173 verbunden werden.
  • Der Vorteil der Verbindung der Anschlüsse D und G mit A und der Anschlüsse E und F mit B liegt darin, daß nur solange ein Strom durch den n-Kanal-Transistor 169 und den pnp-Bipolartransistor 172 fließt, wie es noch keinen Potentialausgleich zwischen den Anschlüssen A, D, G und B, E, F gibt. Ist der (Potential-) Ausgleich vollzogen, fließt auch kein Strom mehr, sofern diese Schaltung z. B. als Implementierung für das Schaltelement 20 in 3 eingesetzt wird und der Anschluß E mit dem Anschluß B verbunden wird. Der Nachteil ist, daß mit abnehmender Potentialdifferenz zwischen den Anschlüssen A, D, G und B, E, F der Strom, der durch die Transistoren 169 und 172 fließt, immer weiter abnimmt und somit den Ladungsausgleich verlangsamt, wodurch die Schaltung insgesamt langsamer wird.
  • Desweiteren kann man den Anschluß G vorteilhafterweise mit dem Ausgang 19 verbinden, wenn diese Schaltungsvariante in das Schaltelement 21 implementiert wird, da dadurch der "On"-Widerstand des Schaltelementes 20 keinen negativen Einfluß auf den n-Kanal-MOSFET 169 und den Bipolartransistor 172 hat und der Gesamtwiderstand der Schaltelemente 20 und 21 sinkt und die Schaltgeschwindigkeit erhöht.
  • Werden die Anschlüsse D und G hingegen mit der Versorgungsspannung V und die Anschlüsse E und F mit der Masse verbunden und es liegt am Steuereingang S des Transistors 169 ein High Pegel an und diese Schaltungsvariante wird für die Schaltelemente 20 und/oder 21 in 3 eingesetzt, dann wird das am Anschluß A anliegende Spannungspotential auf einen Low Pegel gezogen.
  • Der Vorteil der Verbindung der Anschlüsse D und G mit der Versorgungsspannung V und der Anschlüsse E und F mit Masse liegt darin, daß der Strom, der durch die Transistoren 169 und 172 fließt und den npn-Bipolartransistor 173 geschlossen halten, unabhängig von der abnehmenden Potentialdifferenz zwischen den Anschlüssen A und B fließt und somit ein schnelles Umladen der Ladungen erlaubt.
  • Der Nachteil ist, daß auch nach dem Potentialausgleich zwischen den Anschlüssen A und B solange ein Strom fließt, wie sich der Steuereingang S des n-Kanal-Transistors 169 auf einem High Pegel befindet und somit der Energieverbrauch höher ist, als bei einer Verbindung der Anschlüsse D und G mit dem Anschluß A.
  • Der Vorteil der höheren Geschwindigkeit dieser Schaltungsvariante wird durch zusätzliche Bauelemente, d. h. größerer Flächenverbrauch auf dem Chip und eine erhöhte Komplexität im Chipfertigungsprozess durch eine vermehrte Anzahl von Bauelementetypen erkauft. Bevorzugt werden die Schaltungsvarianten in 34a–b für die Schaltelemente 20 und/oder 21 eingesetzt.

Claims (42)

  1. Logik-Schaltung zur Durchführung einer NAND-Operation, die zwei oder mehr Eingänge (8) zur Zuführung eines binären Eingangssignals und einen Ausgang (19) zur Bereitstellung eines binären Ausgangssignals aufweist, mit zwei oder mehr parallel angeordneten unidirektionalen Schaltungsanordnungen (15), wobei die unidirektionale Schaltungsanordnung einen Stromfluß einerseits vom Eingang (8) der Logikschaltung zum Steuereingang (ST_3) des Schaltelementes (20), welcher einen gemeinsamen Anschluss (10) mit den unidirektionalen Schaltungsanordnungen (15) besitzt, sperrt, andererseits einen Strom vom gemeinsamen Anschluss (10) der unidirektionalen Schaltungsanordnungen (15) zum Eingang (8) der Logikschaltung fließen läßt, mit einem ersten Schaltelement (17), das einerseits mit dem gemeinsamen Anschluß (10) der unidirektionalen Schaltungsanordnungen und andererseits mit einer Versorgungsspannung (V) verbunden ist und das über einen Steuereingang (ST_1) zur Zuführung eines Taktsignals verfügt, so dass das zugeführte Taktsignal bestimmt, ob das erste Schaltelement (17) geöffnet oder geschlossen ist und wenn das erste Schaltelement (17) geschlossen ist, der gemeinsame Anschluß (10) der unidirektionalen Schaltungsanordnung (15) und parasitäre Kapazitäten (16) der Logik-Schaltung mit dem Spannungspotential der Versorgungsspannung (V) verbunden sind, mit einem zweiten, dritten und einem vierten Schaltelement (18, 20, 21), wobei das zweite Schaltelement (18) einerseits mit der Versorgungsspannung (V) und andererseits mit dem Ausgang der Logik-Schaltung (19) und dem dritten Schaltelement (20) verbunden ist, das dritte Schaltelement (20) einerseits mit dem zweiten Schaltelement (18) und andererseits mit dem vierten Schaltelement (21) verbunden ist und das vierte Schaltelement (21) einerseits mit dem dritten Schaltelement (20) und andererseits mit Masse verbunden ist, wobei das dritte Schaltelement (20) über einen Steuereingang (ST_3) verfügt, der mit dem gemeinsamen Anschluß (10) der unidirektionalen Schaltungsanordnungen (15) verbunden ist, so dass das Spannungspotential an dem gemeinsamen Anschluß (10) der unidirektionalen Schaltungsanordnungen (15) bestimmt, ob das dritte Schaltelement (20) geöffnet oder geschlossen ist, und wobei das zweite und das vierte Schaltelement über jeweilige Steuereingänge (ST_2, ST_4) zur Zuführung eines Taktsignals verfügen, welches bestimmt, ob das zweite und das vierte Schaltelement geöffnet oder geschlossen ist.
  2. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) eine Diode ist, deren Kathode mit dem Eingang (8) der Logikschaltung und deren Anode mit dem Steuereingang (ST_3) des Schaltelementes (20) verbunden ist und ein unidirektionaler Strom vom Anschluß (A) zum Anschluß (B) fließt, wenn der Anschluß (A) mit dem gemeinsamen Anschluß (10), mit welchem auch der Steuereingang (ST_3) des Schaltelementes (20) verbunden ist und der Anschluß (B) mit dem Eingang (8) der Logikschaltung verbunden ist und den Strom sperrt, wenn das Spannungspotential am Eingang (8) der Logikschaltung höher ist, als am gemeinsamen Anschluß (10).
  3. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) ein n-Kanal-MOSFET (28) ist, dessen Source-Anschluß mit dem Anschluß (B) und dessen Gate-Anschluß direkt mit dem Drain-Anschluß und dieser wiederum mit dem Anschluß (A) verbunden ist, damit nur ein unidirektionaler Stromfluß vom Anschluß (A) zum Anschluß (B) möglich ist, wenn der Anschluß (A) mit dem gemeinsamen Anschluß (10), mit welchem auch der Steuereingang (ST_3) des Schaltelementes (20) verbunden ist und der Anschluß (B) mit dem Eingang (8) der Logikschaltung verbunden ist und den Strom sperrt, wenn das Spannungspotential am Eingang (8) der Logikschaltung höher ist, als am gemeinsamen Anschluß (10).
  4. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) von einer Schaltung gebildet ist, welche einen npn-Bipolartransistor (30) und einen n-Kanal-Transistor (29) umfasst, wobei sowohl die eine n-dotierte Zone des n-Kanal-MOSFET (29), als auch dessen p-dotierte Zone des Gates mit dem Anschluß (A) und die andere n-dotierte Zone mit der Basis des npn-Bipolartransistors (30) verbunden sind und der Emitter des Bipolartransistors ist mit dem Anschluß (B) und der Kollektor mit dem Anschluß (A) verbunden ist, damit nur ein unidirektionaler Stromfluß vom Anschluß (A) zum Anschluß (B) möglich ist, wenn der Anschluß (A) mit dem gemeinsamen Anschluß (10), mit welchem auch der Steuereingang (ST_3) des Schaltelementes (20) verbunden ist und der Anschluß (B) mit dem Eingang (8) der Logikschaltung verbunden ist und den Strom sperrt, wenn das Spannungspotential am Eingang (8) höher ist, als am gemeinsamen Anschluß (10).
  5. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) ein npn-Bipolartransistor (34) ist, dessen Basis und dessen Kollektor direkt mit dem Anschluß (A) verbunden sind und dessen Emitter mit dem Anschluß (B) verbunden ist, damit nur ein unidirektionaler Stromfluß vom Anschluß (A) zum Anschluß (B) möglich ist, wenn der Anschluß (A) mit dem gemeinsamen Anschluß (10), mit welchem auch der Steuereingang (ST_3) des Schaltelementes (20) verbunden ist und der Anschluß (B) mit dem Eingang (8) der Logikschaltung verbunden ist und den Strom sperrt, wenn das Spannungspotential am Eingang (8) höher ist, als am gemeinsamen Anschluß (10).
  6. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste, das zweite, das dritte und/oder das vierte Schaltelement von einem n-Kanal-MOSFET (32) oder einem n-Kanal-Sperrschicht-FET (33) gebildet ist, dessen p-dotierte Zone mit dem Steuereingang (S) des Schaltelementes verbunden ist, dem ein Taktsignal zugeführt ist.
  7. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen pnp-Bipolartransistor (36) und einen n-Kanal-Transistor (35) umfasst, wobei eine n-dotierte Zone des n-Kanal-Transistors mit der Basis des Bipolartransistors (36) verbunden ist und die p-dotierte Zone des n-Kanal-Transistors (35) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist.
  8. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen pnp-Bipolartransistor (41), einen ersten n-Kanal-Transistor (40) und einen zweiten n-Kanal- Transistor (39) umfasst, wobei eine n-dotierte Zone des ersten n-Kanal-Transistors sowohl mit der n-dotierten Zone des zweiten n-Kanal-Transistors, als auch mit der Basis des Bipolartransistors (41) verbunden ist und die p-dotierten Zonen des ersten und des zweiten n-Kanal-Transistors (40, 39) jeweils mit einem Steuereingang (S1, S2) verbunden sind, dem ein jeweiliges Taktsignal zugeführt ist.
  9. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) von einer einen n-Kanal-MOSFET (46) und einen n-Kanal-Sperrschicht-FET (47) umfassende Schaltung gebildet ist, wobei eine n-dotierte Zone des n-Kanal-Transistors (46) mit dem Gate des Sperrschicht-FETs (47) verbunden ist und die p-dotierte Zone des n-Kanal-Transistors (46) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist und ein unidirektionaler Strom von den Anschlüssen (A) und (D) zum Anschluß (B) fließt, wenn die Anschlüsse (A) und (D) mit dem gemeinsamen Anschluß (10), mit welchem auch der Steuereingang (ST_3) des Schaltelementes (20) verbunden ist und der Anschluß (B) mit dem Eingang (8) der Logikschaltung verbunden ist und den Strom sperrt, wenn das Spannungspotential am Eingang (8) der Logikschaltung höher ist, als am gemeinsamen Anschluß (10).
  10. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das dritte und/oder das vierte Schaltelement von einer Schaltung gebildet ist, welche einen n-Kanal-MOSFET (46) und einen Sperrschicht-FET (47) umfasst, wobei eine n-dotierte Zone des n-Kanal-Transistors (46) mit dem Gate des Sperrschicht-FETs (47) verbunden ist und die p-dotierte Zone des n-Kanal-Transistors (46) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist.
  11. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) von einer einen npn-Bipolartransistor (49) und einen n-Kanal-FET (48) umfassende Schaltung gebildet sind, wobei die Basis des npn-Bipolartransistors mit einer der n-dotierten Zonen des n-Kanal-FET's (48) verbunden ist und dessen p-dotierte Zone mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist und ein unidirektionaler Strom von den Anschlüssen (A) und (D) zum Anschluß (B) fließt, wenn die Anschlüsse (A) und (D) mit dem gemeinsamen Anschluß (10), mit welchem auch der Steuereingang (ST_3) des Schaltelementes (20) verbunden ist und der Anschluß (B) mit dem Eingang (8) der Logikschaltung verbunden ist und den Strom sperrt, wenn das Spannungspotential am Eingang (8) der Logikschaltung höher ist, als am gemeinsamen Anschluß (10).
  12. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste, das zweite, das dritte und/oder das vierte Schaltelement von einer einen npn-Bipolartransistor (49) und einen n-Kanal-FET (48) umfassende Schaltung gebildet sind, wobei die Basis des npn-Bipolartransistors mit einer der n-dotierten Zonen des n-Kanal-FET's (48) verbunden ist und dessen p-dotierte Zone mit dem Steuereingang (S) des Schaltelementes verbunden ist, dem ein Taktsignal zugeführt ist.
  13. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) von einer einen npn-Bipolartransistor (54), einen ersten n-Kanal-FET's (53) und einen zweiten n-Kanal-FET's (52) umfassende Schaltung gebildet sind, wobei die Basis des npn-Bipolartransistors sowohl mit einer der n-dotierten Zonen des ersten n-Kanal-FET's (53) verbunden ist und dessen p-dotierte Zone mit dem Steuereingang (S1) verbunden ist, dem ein Taktsignal zugeführt ist, als auch mit einer n-dotierten Zone des zweiten n-Kanal-FET's (52) verbunden ist und dessen p-dotierte Zone mit dem Steuereingang (S2) verbunden ist, dem ein Taktsignal zugeführt ist und ein unidirektionaler Strom von den Anschlüssen (A) und (D) zum Anschluß (B) fließt, wenn die Anschlüsse (A) und (D) mit dem gemeinsamen Anschluß (10), mit welchem auch der Steuereingang (ST_3) des Schaltelementes (20) verbunden ist und der Anschluß (B) mit dem Eingang (8) der Logikschaltung verbunden ist und den Strom sperrt, wenn das Spannungspotential am Eingang (8) der Logikschaltung höher ist, als am gemeinsamen Anschluß (10).
  14. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste, das zweite, das dritte und/oder das vierte Schaltelement von einer einen npn- Bipolartransistor (54), einen ersten n-Kanal-FET's (53) und einen zweiten n-Kanal-FET's (52) umfassende Schaltung gebildet sind, wobei die Basis des npn-Bipolartransistors sowohl mit einer der n-dotierten Zonen des ersten n-Kanal-FET's (53) verbunden ist und dessen p-dotierte Zone mit dem Steuereingang (S1) verbunden ist, dem ein Taktsignal zugeführt ist, als auch mit einer n-dotierten Zone des zweiten n-Kanal-FET's (52) verbunden ist und dessen p-dotierte Zone mit dem Steuereingang (S2) verbunden ist, dem ein Taktsignal zugeführt ist.
  15. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen n-Kanal-FET (59), einen npn-Bipolartransistor (60) und einen pnp-Bipolartransistor (61) umfasst, wobei eine n-dotierte Zone des n-Kanal-Transistors (59) mit der Basis des npn-Bipolartransistors (60) verbunden ist und der Kollektor des npn-Bipolartransistors (60) mit der Basis des pnp-Bipolartransistors (61) verbunden ist und die p-dotierte Zone des n-Kanal-Transistors (59) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist.
  16. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen ersten n-Kanal-FET (64), einen zweiten n-Kanal-FET (65), einen npn-Bipolartransistor (66) und einen pnp-Bipolartransistor (67) umfasst, wobei eine n-dotierte Zone des zweiten n-Kanal-Transistors (65) sowohl mit der Basis des npn-Bipolartransistors (66) verbunden ist, als auch mit der n-dotierten Zone des ersten n-Kanal-Transistors (64) und der Kollektor des npn-Bipolartransistors (66) mit der Basis des pnp-Bipolartransistors (67) verbunden ist und die p-dotierte Zone des zweiten n-Kanal-Transistors (65) mit dem Steuereingang (S1) verbunden ist, dem ein Taktsignal zugeführt ist und die p-dotierte Zone des ersten n-Kanal-Transistors (64) mit dem Steuereingang (S2) verbunden ist, dem ein Taktsignal zugeführt ist.
  17. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen ersten n-Kanal-FET (72), einen zweiten n-Kanal-FET (73), einen dritten n-Kanal-FET (75), einen npn-Bipolartransistor (74) und einen pnp-Bipolartransistor (76) umfasst, wobei die n- dotierte Zone des zweiten n-Kanal-Transistors (73) sowohl mit der Basis des npn-Bipolartransistors (74) verbunden ist, als auch mit der n-dotierten Zone des ersten n-Kanal-Transistors (72) und der Kollektor des npn-Bipolartransistors (74) sowohl mit der Basis des pnp-Bipolartransistors (76), als auch mit einer n-dotierten Zone des dritten n-Kanal-Transistors (75) verbunden ist und die p-dotierte Zone des zweiten n-Kanal-Transistors (73) mit dem Steuereingang (S1) verbunden ist, dem ein Taktsignal zugeführt ist und die jeweiligen p-dotierten Zonen der n-Kanal-Transistoren (72, 75) mit dem Steuereingang (S2) verbunden sind, denen ein Taktsignal zugeführt ist.
  18. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) von einer einen n-Kanal-FET (83), einen pnp-Bipolartransistor (84) und einen npn-Bipolartransistor (85) umfassende Schaltung gebildet ist, wobei eine n-dotierte Zone des n-Kanal-Transistors (83) mit der Basis des pnp-Bipolartransistors (84) verbunden ist und der Kollektor des pnp-Bipolartransistors (84) mit der Basis des npn-Bipolartransistors (85) und die p-dotierte Zone des n-Kanal-Transistors mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist und ein unidirektionaler Strom von den Anschlüssen (A) und (D) zum Anschluß (B) fließt, wenn die Anschlüsse (A) und (D) mit dem gemeinsamen Anschluß (10), mit welchem auch der Steuereingang (ST_3) des Schaltelementes (20) verbunden ist und der Anschluß (B) mit dem Eingang (8) der Logikschaltung verbunden ist und den Strom sperrt, wenn das Spannungspotential am Eingang (8) der Logikschaltung höher ist, als am gemeinsamen Anschluß (10).
  19. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste, zweite, dritte und/oder das vierte Schaltelement von einer Schaltung gebildet ist, welche einen n-Kanal-FET (83), einen pnp-Bipolartransistor (84) und einen npn-Bipolartransistor (85) umfasst, wobei eine n-dotierte Zone des n-Kanal-Transistors (83) mit der Basis des pnp-Bipolartransistors (84) verbunden ist und der Kollektor des pnp-Bipolartransistors (84) mit der Basis des npn-Bipolartransistors (85) und die p-dotierte Zone des n-Kanal-Transistors (83) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist.
  20. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das dritte und/oder das vierte Schaltelement von einer Schaltung gebildet ist, welche einen ersten n-Kanal-FET (88), einen zweiten n-Kanal-FET (89), einen pnp-Bipolartransistor (90) und einen npn-Bipolartransistor (91) umfasst, wobei eine n-dotierte Zone des ersten n-Kanal-Transistors (88) sowohl mit der Basis des pnp-Bipolartransistors (90) verbunden ist, als auch mit der n-dotierten Zone des zweiten n-Kanal-Transistors (89) und der Kollektor des pnp-Bipolartransistors (90) mit der Basis des npn-Bipolartransistors (91) verbunden ist und die p-dotierte Zone des ersten n-Kanal-Transistors (88) mit dem Steuereingang (S2) verbunden ist, dem ein Taktsignal zugeführt ist und die p-dotierte Zone des zweiten n-Kanal-Transistors (89) mit dem Steuereingang (S1) verbunden ist, dem ein Taktsignal zugeführt ist.
  21. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das dritte und/oder das vierte Schaltelement von einer Schaltung gebildet ist, welche einen ersten n-Kanal-FET (96), einen zweiten n-Kanal-FET (97), einen dritten n-Kanal-FET (98), einen pnp-Bipolartransistor (99) und einen npn-Bipolartransistor (100) umfasst, wobei eine n-dotierte Zone des ersten n-Kanal-Transistors (96) sowohl mit der Basis des pnp-Bipolartransistors (99), als auch mit der n-dotierten Zone des zweiten n-Kanal-Transistors (97), als auch der p-dotierten Zone des dritten n-Kanal-FET's (98) verbunden ist und der Kollektor des pnp-Bipolartransistors (99) ist sowohl mit der n-dotierten Zone des dritten n-Kanal-FET's (98), als auch mit der Basis des npn-Bipolartransistors (100) verbunden ist und die p-dotierte Zone des ersten n-Kanal-Transistors (96) mit dem Steuereingang (S2) verbunden ist, dem ein Taktsignal zugeführt ist und die p-dotierte Zone des zweiten n-Kanal-Transistors (97) mit dem Steuereingang (S1) verbunden ist, dem ein Taktsignal zugeführt ist.
  22. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einem p-Kanal-MOSFET (107) oder einem p-Kanal-Feldeffekttransistor (108) gebildet ist, dessen n-dotierte Zone mit dem Steuereingang (S) des Schaltelementes verbunden ist, dem ein Taktsignal zugeführt ist.
  23. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer einen PNP-Bipolartransistor (110) und einen p-Kanal-FET (109) umfassende Schaltung gebildet sind, wobei die Basis des PNP-Bipolartransistors (110) mit einer der p-dotierten Zonen des p-Kanal-FET's (109) verbunden ist und deren n-dotierte Zone mit dem Steuereingang (S) des Schaltelementes verbunden ist, dem ein Taktsignal zugeführt ist.
  24. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen pnp-Bipolartransistor (115), einen p-Kanal-Transistor (113) und einen n-Kanal-Transistor (114) umfasst, wobei die n-dotierte Zone des n-Kanal-Transistors (114) sowohl mit einer p-dotierten Zone des p-Kanal-Transistors (113), als auch mit der Basis des Bipolartransistors (115) verbunden ist und die n-dotierte Zone des p-Kanal-Transistors (113) und die p-dotierte Zone des n-Kanal-Transistors (114) mit dem Steuereingang (S) verbunden sind, dem ein Taktsignal zugeführt ist.
  25. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer einen npn-Bipolartransistor (121) und einen p-Kanal-FET (120) umfassende Schaltung gebildet sind, wobei die Basis des npn-Bipolartransistors (121) mit einer der p-dotierten Zonen des p-Kanal-FET's (120) verbunden ist und dessen n-dotierte Zone mit dem Steuereingang (S) des Schaltelementes verbunden ist, dem ein Taktsignal zugeführt ist.
  26. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer einen npn-Bipolartransistor (126), einen n-Kanal-FET (124) und einen p-Kanal-FET (125) umfassende Schaltung gebildet sind, wobei die Basis des npn-Bipolartransistors sowohl mit einer der n-dotierten Zonen des n-Kanal-FET's (124), als auch mit der p-dotierten Zone des p-Kanal-FET's (125) verbunden ist und die p-dotierte Zone des n-Kanal-Sperrschicht-FET's (124) und die n-dotierte Zone des p-Kanal-Sperrschicht-FET's (125) mit dem Steuereingang (S) verbunden sind, dem ein Taktsignal zugeführt ist
  27. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen p-Kanal-FET (131), einen npn-Bipolartransistor (132) und einen pnp-Bipolartransistor (133) umfasst, wobei eine p-dotierte Zone des p-Kanal-Transistors (131) mit der Basis des npn-Bipolartransistors (132) verbunden ist und der Kollektor des npn-Bipolartransistors (132) mit der Basis des pnp-Bipolartransistors (133) verbunden ist und die n-dotierte Zone des p-Kanal-Transistors (131) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist.
  28. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen n-Kanal-FET (136), einen p-Kanal-FET (137), einen npn-Bipolartransistor (138) und einen pnp-Bipolartransistor (139) umfasst, wobei eine p-dotierte Zone des p-Kanal-Transistors (137) sowohl mit der Basis des npn-Bipolartransistors (138) verbunden ist, als auch mit der n-dotierten Zone des ersten n-Kanal-Transistors (136) und der Kollektor des npn-Bipolartransistors (138) mit der Basis des pnp-Bipolartransistors (139) verbunden ist und sowohl die n-dotierte Zone des p-Kanal-Transistors (137), als auch die die p-dotierte Zone des n-Kanal-Transistors (136) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist.
  29. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen n-Kanal-FET (142), einen ersten p-Kanal-FET (143), einen zweiten p-Kanal-FET (145), einen npn-Bipolartransistor (144) und einen pnp-Bipolartransistor (146) umfasst, wobei die p-dotierte Zone des ersten p-Kanal-Transistors (143) sowohl mit der Basis des npn-Bipolartransistors (144), als auch mit der n-dotierten Zone des n-Kanal-Transistors (142), als auch mit n-dotierten Zone des zweiten p-Kanal-FET's (145) verbunden ist und der Kollektor des npn-Bipolartransistors (144) sowohl mit der Basis des pnp-Bipolartransistors (146), als auch mit der p-dotierten Zone des zweiten p-Kanal-Transistors (145) verbunden ist und sowohl die n-dotierte Zone des ersten p-Kanal-Transistors (143), als auch die p-dotierte Zone des n-Kanal-Transistors (142) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist.
  30. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen ersten n-Kanal-FET (150), einen p-Kanal-FET (151), einen zweiten n-Kanal-FET (153), einen npn-Bipolartransistor (152) und einen pnp-Bipolartransistor (154) umfasst, wobei die p-dotierte Zone des p-Kanal-Transistors (151) sowohl mit der Basis des npn-Bipolartransistors (152), als auch mit der n-dotierten Zone des ersten n-Kanal-Transistors (150) verbunden ist und der Kollektor des npn-Bipolartransistors (152) sowohl mit der Basis des pnp-Bipolartransistors (154), als auch mit der n-dotierten Zone des zweiten n-Kanal-Transistors (153) verbunden ist und sowohl die n-dotierte Zone des p-Kanal-Transistors (151), als auch die p-dotierte Zone des ersten n-Kanal-Transistors (150), als auch die p-dotierte Zone des zweiten n-Kanal-FET's (153) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist.
  31. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das erste und/oder das zweite Schaltelement von einer Schaltung gebildet ist, welche einen p-Kanal-FET (158), einen pnp-Bipolartransistor (159) und einen npn-Bipolartransistor (160) umfasst, wobei eine p-dotierte Zone des p-Kanal-Transistors (158) mit der Basis des pnp-Bipolartransistors (159) verbunden ist und der Kollektor des pnp-Bipolartransistors (159) mit der Basis des npn-Bipolartransistors (160) verbunden ist und die n-dotierte Zone des p-Kanal-Transistors (158) mit dem Steuereingang (S) verbunden ist, dem ein Taktsignal zugeführt ist.
  32. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das dritte und/oder das vierte Schaltelement von einer Schaltung gebildet ist, welche einen n-Kanal-FET (163), einen p-Kanal-FET (164), einen pnp-Bipolartransistor (165) und einen npn-Bipolartransistor (166) umfasst, wobei eine n-dotierte Zone des n-Kanal-Transistors (163) sowohl mit der Basis des pnp-Bipolartransistors (165) verbunden ist, als auch mit der p-dotierten Zone des p-Kanal-Transistors (164) und der Kollektor des pnp-Bipolartransistors (165) mit der Basis des npn-Bipolartransistors (166) verbunden ist und sowohl die p-dotierte Zone des n-Kanal-Transistors (163), als auch die n-dotierte Zone des p-Kanal-Transistors (164) mit dem Steuereingang (S) verbunden sind, dem ein Taktsignal zugeführt ist.
  33. Logik-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das dritte und/oder das vierte Schaltelement von einer Schaltung gebildet ist, welche einen ersten n-Kanal-FET (169), einen p-Kanal-FET (170), einen zweiten n-Kanal-FET (171), einen pnp-Bipolartransistor (172) und einen npn-Bipolartransistor (173) umfasst, wobei eine n-dotierte Zone des ersten n-Kanal-Transistors (169) sowohl mit der Basis des pnp-Bipolartransistors (172), als auch mit der p-dotierten Zone des p-Kanal-Transistors (170), als auch der p-dotierten Zone des zweiten n-Kanal-FET's (171) verbunden ist und der Kollektor des pnp-Bipolartransistors (172) ist sowohl mit der n-dotierten Zone des zweiten n-Kanal-FET's (171), als auch mit der Basis des npn-Bipolartransistors (173) verbunden ist und sowohl die p-dotierte Zone des ersten n-Kanal-Transistors (169), als auch die n-dotierte Zone des p-Kanal-Transistors (170) mit dem Steuereingang (S) verbunden sind, dem ein Taktsignal zugeführt ist.
  34. Logik-Schaltung nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) über einen Steuereingang verfügt, der mit einem zugeführten Taktsignal verbunden ist.
  35. Logik-Schaltung nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass die unidirektionale Schaltungsanordnung (15) über zwei Steuereingänge verfügt, die jeweils mit einem zugeführten Taktsignal verbunden sind.
  36. Logik-Schaltung nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass die Logik-Schaltung einen Taktgenerator zur Erzeugung eines oder mehrerer von Steuereingängen von zwei oder mehr parallel geschalteten unidirektionalen Schaltungsanordnungen (15) zugeführter Taktsignale aufweist.
  37. Logik-Schaltung nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass das erste, das zweite und das vierte Schaltelement (17, 18, 21) mit einem Taktsignal verbunden sind, das eine Vorladephase und eine Auswertephase aufweist, wobei die Schaltelemente (17, 18, 21) so ausgestaltet sind, dass in der Auswertephase das erste und das zweite Schaltelement (17, 18) geöffnet und das vierte Schaltelement (21) geschlossen ist und in der Vorladephase das erste und das zweite Schaltelement (17, 18) geschlossen und das vierte Schaltelement (21) geöffnet ist.
  38. Logik-Schaltung nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass das erste, das zweite und/oder das vierte Schaltelement mit inversen Taktsignalen verbunden sind.
  39. Logik-Schaltung nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass das zweite und vierte Schaltelement mit zwei oder mehr unterschiedlichen Taktsignalen verbunden ist, so dass deren Taktsignale einen derartigen Verlauf haben, dass eine Überlappung des geschlossenen Zustandes des ersten und des vierten Schaltelementes zu derselben Zeit ausgeschlossen ist.
  40. Logik-Schaltung nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltelemente mit zwei oder mehr unterschiedlichen Taktsignalen verbunden sind, die jeweils eine Vorladephase und eine Auswertephase aufweisen, wobei die Vorladephase des mit dem ersten Schaltelement verbundenen Taktsignals kürzer als die Vorladephase des mit dem zweiten bzw. vierten Schaltelement verbundenen Taktsignals ist.
  41. Logik-Schaltung nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass die Logik-Schaltung einen Taktgenerator zur Erzeugung ein oder mehrerer den von Steuereingängen des ersten, des zweiten und des vierten Schaltelementes zugeführten Taktsignalen aufweist.
  42. Mikroprozessor mit einem Taktgenerator und zwei oder mehr Logik-Schaltungen zur Durchführung einer NAND-Operation nach Anspruch 1.
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