DE2001184B2 - Feldeffekt-halbleiteranordnung - Google Patents

Feldeffekt-halbleiteranordnung

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DE2001184B2 DE19702001184 DE2001184A DE2001184B2 DE 2001184 B2 DE2001184 B2 DE 2001184B2 DE 19702001184 DE19702001184 DE 19702001184 DE 2001184 A DE2001184 A DE 2001184A DE 2001184 B2 DE2001184 B2 DE 2001184B2
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Description

Die Erfindung bezieht sich auf eine Feldeffekt-Halbleiteranordnung, bei der in einem Gebiet erster Leitfähigkeit zwei Gebiete mit dazu entgegengesetzter Leitfähigkeit als Source- und Drainzonen in einem die Länge einer Kanalzone bestimmenden Abstand angeordnet sind und die Kanalzone mit einer dünnen Isolierschicht und einer diese belegenden metallischen Gate-Elektrode bedeckt ist Derartige Feldeffekttransistoren (FET)-Strukturen sind beispielsweise aus J. Wüstehube, »Feldeffekt-Transistoren«, herausgegeben von der Valvo-GmbH, 1968, bekannt
Ein FET besteht im Prinzip aus einem halbleitenden Stromkanal, dessen Widerstand durch ein elektrisches Feld gesteuert wird, welches senkrecht zur Stromflußrichtung wirkt. Neben den bipolaren Transistoren haben in letzter Zeit in steigendem Maße derartige Feldeffektoder Unipolar-Transistoren Eingang in die elektrische Schaltungstechnik gefunden, insbesondere bieten sie in monolitisch integrierten Schaltungen gegenüber den bipolaren Transistoren wesentliche Vorteile. Sie lassen sich sehr flächensparend monolithisch integrieren, weisen hohe Eingangswiderstände auf und benötigen in der Regel keine gegenseitige Isolation, so daß man mit FET-Schaltungen zu extrem hohen Packungsdichten bei insgesamt geringer Verlustleitung kommt. Aufgrund dieser Vorzüge wurden Feldeffekttransistoren in ebenfalls zunehmendem Maße in monolithischen Speicherschaltungen verwendet Speicherschaltungen mit FET's sind beispielsweise aus A. J. Khambata, »Introduction to Large Scale Integration«, John Wilex & Söhne, 1969, Seiten 115 bis 121 bekannt. Für die unmittelbare Speicherzelle ohne die Ansteuerung sind demnach mindestens vier FET's erforderlich. Da diese Speicherzellen alle nach dem Flip-Flop-Prinzip arbeiten, ist unabhängig von der gespeicherten Information in jedem Zeitpunkt ein Schaltungszweig leitend, wodurch der durchschnittliche Stromverbrauch auf dem jeweiligen Halbleiterplättchen unerwünscht hoch ist. Zur Aufrechterhaltung der gespeicherten Information müssen FET-Speicherzellen entweder kontinuierlich oder in bestimmten Zeitabständen nachgeladen werden.
Bei allen bisher bekannten Feldeffekt-Halbleiteranordnungen mit isolierter Steuerelektrode wurde streng darauf geachtet, daß keine direkte Verbindung zwischen der Steuerelektrode (Gate) und der Kanalzone mit den darin im Leitungsfall influenzierten Ladungsträgern bestand. Die sich im Leitungsfall entlang der Kanalzone ausbildende Potentialveneilung war elektrisch nicht zugänglich.
Die Aufgabe der Erfindung besteht nun darin, eine derartige Halbleiteranordnung anzugeben, die mit einem Flächenaufwand in der Größenanordnung eines
einzigen FET's bereits ein bistabiles Verhalten aufweist. Diese Halbleiteranordnung soll sich überdies mit üblichen Planarprozeßschritten herstellen lassen und im Betrieb eine möglichst geringe VerlusUeitung erzeugen. Ferner sollen alle obengenannten Vorzüge der FET-Schaltungen hinsichtlich ihrer monolithischen Integration erhalten bleiben.
Ausgehend von einer Feldeffekt-Halbleilaranordnung der eingangs genannten Art besteht die Erfindung in der Angabe einer völlig neuartigen Halbleiteranord- !0 nung. Diese ist dadurch gekennzeichnet, daß mindestens eine elektrische Verbindung zwischen der Gate-Elektrode und der Xanalzone besteht. Aus diese Weise ist es möglich, die sich in der Kanalzone in Abhängigkeit vom jeweiligen Leitzustand der FET-Struktur einstellende iS Potentialverteilung abzufühlen und zu Steuerzwecken zu verwenden. Die erfindungsgemäße Gate-Kanalverbindung ist vorteilhafterweise am drninseitigen Kanalende angeordnet und erstreckt sich im Bereich bzw. vom Bereich der Abschnürzone (pinch-off) ausgehend in das der Sourcezone zugewandte Kanalzonengebiet. In der Abschnürzone des Kanals tritt der bezüglich der Source-Elektrode größte Spannungsabfall auf. Die Sonde zur Abteilung des Kanalpotentials an einer bestimmten Stelle kann in einer einfachen, z. B. mit der Herstellung der Gate-Elektrode ausgebildeten Metallisierung bestehen; sie kann jedoch vorteilhafterweise auch als Gebiet erhöhter Leitfaniglceit (Widerstandszone) in der Isolierschicht ausgebildet sein. Auf diese Weise wird eine in vertikaler Richtung direkt von der Kanalzone zur zugehörigen Gate-Elektrode verlaufende Verbindung erstellt, die keine zusätzliche Halbleiterfläche benötigt. Da der Spannungsabfall entlang der Kanalzone vom Kanalwiderstand abhängig ist, sieht eine Weiterbildung der Erfindung vor, daß die Anordnung vom Anreicherungstyp ist und daß die Gate-Elektrode über der Kanalzone mindestens eine Unterbrechung aufweist.
Wie bereits erwähnt, bildet sich in der Kanalzone infolge Imfluenzwirkung eine Ladungsträgeranreicherung, durch die erst ein Kanalstromfluß ermöglicht wird. Durch eine Unterbrechung der Gate-Elektrode werden an dieser Stelle der Kanalzone keine Ladungsträger influenziert, so daß eine Strecke erhöhten Widerstands entsteht.
Gemäß einem weiteren Ausführungsbeispiel der Erfindung ist vorgesehen, daß die Gate-Kanalverbindung aus einer in öffnungen der Isolierschicht niedergeschlagenen Widerstandsschicht, vorzugsweise aus CoO+ SiO2, oder in einer gleichzeitig mit der Gate-Elektrode hergestellten rein metallischen Verbindung besteht. Derartige Widerstands- oder Metailschichten können beispielsweise aufgedampft werden. Es kann jedoch auch ein Diffusion^prozeß bei geringer Dicke der Isolierschicht zur Ausbildung der Gate-Ka· nal-Verbindungen Anwendung finden, bei dem CoO, FeO oder MnO — vorzugsweise in Verbindung mit Al7Oi — in die SKVSchicht eindiffundiert werden. Da die Dicke der Isolierschicht unter der Gate-Elektrodi: ι .trem dünn sein sollte, besteht ferner allgemein die Möglichkeit, die Gate-Kanalverbindungen zunächst η der dicken ursprünglichen Isolierschicht herzustellen und dhse ausschließlich im Bereich unter der später aufzubringenden Gate Elektrode auf das gewünschte Maß, z. B. mittels eines Ätzprozesses, abzutragen. (,«,
Wie bereits erwähnt, weist die erfindungsgemäße Halbleiteranordnung die Möglichkeit einer bistabiler. Betriebsweise auf. Vorteilhafte Weiterbildungen der Erfindung, insbesondere die Verwendung derartiger Halbleiteranordnungen in einer bistabilen Speicherzelle, sind in den übrigen Unteransprüchen charakterisiert. Die Erfindung wird im folgenden anhand einiger Ausführungsbeispiele unter Zuhilfename der Zeichnungen näher erläutert. Es zeigt
F i g. 1 einen Querschnitt durch eine Halbleiteranordnung gemäß der Erfindung (Fig. la) sowie das entsprechende elektrische Schaltungssymbol dazu (Fig. Ib);
Fig.2 das elektrische Schaltbild einer Speicherzelle unter Verwendung von Hatbleiteranordnungen gemäß der Erfindung (Fig. 2a) sowie die zugehörigen Impulsdiagramme für den Schreib- (Fig. 2b) und Lesebetrieb (Fig. 2c) und
Fig.3 u. 4 zwei weitere besonders vorteilhafte Ausführungsbeispiele der Erfindung mit jeweils einer verdeutlichenden Querschnittsdarstellung.
Der in Fig. la dargestellte Querschnitt entspricht weitgehend der bekannten Struktur eines Feldeffekttransistors (FET). In diesem und den folgenden Ausführungsbeispielen handelt es sich jeweils um sogenannte N-Kanal-lsolierschicht-FET's vom Anreicherungstyp. In den P-dotiertes Substrat 10 sind in einem die Kanallänge bestimmenden Abstand zwei N+ -dotierte Diffusionsgebiete eingebracht. Diese Anordnung ist von einer Isolierschicht 13, z. B. aus S1O2, bedeckt, in der sich Kontaktöffnungen für die Source- und Drain-Elektroden 5 bzw. D befinden. Über der eigentlichen Kanalzone zwischen den Diffusionsgebieten 11 und 12 ist die Isolierschicht 13 mit der Gate-Metallisierung 14 bedeckt, die über den Anschluß G elektrisch zugänglich ist. Wie bereits erwähnt, handelt es sich bis hierher um eine bekannte FET-Struktur.
Es sei an dieser Stelle erwähnt, daß die in Fig. la dargestellten Größenverhältnisse keineswegs maßstäblich zutreffend sind, sondern zur Verdeutlichung der Erfindung bewußt davon abweichend gewählt wurden. Insbesondere ist die Dicke der Isolierschicht 13 unter der Gate-Metalüsierung 14 im Vergleich zur Dicke der Isolierschicht auf der übrigen Kristallfläche erheblich kleiner.
Erfindungsgemäß besteht nun zwischen der Gate-Metallisierung 14 und der Kanalzone mindestens eine elektrische Verbindung 15. Um die Funktion dieser elektrischen Verbindung 15 zu erläutern, sei kurz auf die sieh beim Betrieb einer derartigen FET-Struktur einstellenden Verhältnisse eingegangen. Unter der Annahme, daß an Source Sund Substrat 10 O Volt und an Drain D eine positive Spannung anliegt, wird bei einer Gate-Spannung an G von O Volt — abgesehen von Restströmen — kein Strom zwischen Source und Drain fließen. Erst bei Anlegen einer gegenüber dem Substrat positiven Gate-Spannung wird die Elektronendichte im Kanalbereich durch Influenz erhöht. Es entsteht als sogenannte Inversionsschicht ein N-leitender Kanal zwischen Source und Drain, so daß infolge der Drain-Source-Spannung ein Strom fließt. Mit zunehmendem Spannungsabfall des Drain Stroms längs des Kanals wird dieser am drainseitigen Ende immer enger. Der Anstieg des Kanalstromes mit zunehmender Drain Source Spannung wird dabei geringer, bis es schließlich zu einem minimalen Querschnitt des Kanals kommt. Infolge der Bildung dieser sogenannten Abscliiiür(pinch-off)/one steigt der Kanuistrom bei kon-ji unter Gate-Spannung nicht mehr wesentlich an, wenn man die Drain-Sourcc-Spannung weiter steigert. Die sich unmittelbar vor der Drain-Diffusion 12 in
Richtung auf die Source-Diffusion 11 bei der Wahl bestimmter Betriebsspannungen bzw. Ströme bildende Abschnürzone ist in der Zeichnung mit ^bezeichnet.
Mittels der erfindungsgemäß vorgesehenen Gate-Kanalverbindung 15, im folgenden Widerstandszone genannt, wird die sich einstellende Potentialverteilung entlang der Kanalzone an einer bestimmten Stelle abgefühlt und auf die Gate-Elektrode gebracht. Es ergibt sich damit eine neuartige Halbleiteranordnung bei der mittels nur eines einzigen FET's ein bistabiles Verhalten erzielt werden kann. Die beiden bistabilen Zustände bestehen darin, daß der so ausgebildete FET einmal leitend ist und sich selbst leitend hält bzw. nichtleitend ist und bleibt. Unter der Annahme, daß der in Fig. la dargestellten FET durch einen kurzzeitigen positiven Impuls an G leitend gesteuert wird, bildet sich entlang der Kanalzone gegenüber Source ein Spannungsabfall, der am drainseitigen Ende des Kanals im Bereich bzw. an der Grenze der Abschnürzone ζ seinen größten Wert annimmt. Genau dieses Potential wird über die Widerstandszone 15 auf die Gate-Elektrode 14 abgeleitet, so daß der FET auch nach Abklingen des anfänglichen Gate-Impulses leitend bleibt. Durch die Widerstandszone 15 zwischen Gate-Elektrode und Kanal wird auf diese Weise eine Selbsthaltung erzielt. Die genaue Lage bzw. die elektrischen Eigenschaften der Widerstandszone 15 können je nach der gewünschten Funktion verschieden gewählt werden.
Soll das Kanalpotential an einer bestimmten Stelle direkt auf die Gate-Elektrode 15 geleitet werden, ist es vorteilhaft, ausgehend von den bekannten Prozeßschritten zur Herstellung einer FET-Struktur vor der Gate-Metalisierung an den Stellen der gewünschten Gate-Kanalverbindungen, z. B. mittels eines Ätzprozesses, Kontaktlöcher in der die Kanalzone bedeckenden Isolierschicht zu öffnen und anschließend die Gate-Metallisierung und damit gleichzeitig die Verbindungszone 15 herzustellen. Es kann dabei vorteilhaft sein, wenn sich die Verbindung 15 etwas in das Substrat hinein erstreckt.
Eine andere Möglichkeit zur Herstellung einer derartigen Gate-Kanalverbindung besteht darin, daß man die Isolierschicht 13 an den betreffenden Stellen leitend macht. Dazu kann vorteilhafterweise ein selektiver Diffusionsprozeß mit CoO, FeO oder MnO — ^5 vorzugsweise in Verbindung mit AI2O3 — dienen. Eü bildet sich im ersteren Fall CoO-AI2O3-SiO2.
Auf diese Weise erhält man eine ausgesprochene Widerstandszone, wobei sich die Größe des Widerstands aus den geometrischen Abmessungen der Widerstandszone und deren materialmäßigen Zusammensetzung ergibt. Wie bereits erwähnt wurde, ist die Isolierschicht unter der Gate-Elektrode 14 äußerst dünn, z. B. 500 A, während die Dicke der Isolierschicht an den übrigen Stellen erheblich größer ist, z. B. 6000 A. Aus verfahrenstechnischen Gründen kann es daher durchaus vorteilhaft sein, die Herstellung der Widerstandszone zunächst in der dicken Isolierschicht vorzunehmen, und diese anschließend im Gate-Bereich durch einen Ätzprozeß bis auf Sollstärke abzutragen. Schließlich kann in besonders vorteilhafter Weise das Material für die Widerstandszonen in dafür vorgesehene Kontaktlöcher niedergeschlagen werden. Als Wider standslcgicrung eignen sich beispielsweise CoO + SiOi und Cr-f SiO(Cermct-Schicht).
In Fig. Ib ist das für eine FET-Struktur nach Fi g. la gewählte schcmatischc elektrische Schaltungssymbol dargestellt. Es entspricht im wesentlichen dem bekannten FET-Symbol. Lediglich durch die mit Wbezeichnele Gatc-Kanalverbindung ist auf das Vorhandensein einer Widerstandszone hingewiesen. Diesem elektrischer Schaltungssymbol kann ferner die ungefähre Lage der Widerstandszone sowie bei mehreren Widerstandszonen aus der Breite eine Angabe über den Grad der Leitfähigkeit (breiter — kleinerer Widerstand, schmaler — größerer Widerstand) entnommen werden.
In Fig. 2a ist das elektrische Schaltbild einer Speicherzelle unter Verwendung der erfindungsgemäßen Halbleiteranordnungen dargestellt Die eigentliche Speicherzelle besteht aus den FET's 1 und 2. Die Drain-Elektrode von FET 1 Di liegt an +10 Volt, die Source-Elektrode von FET 2 52 an Massepotential. Die Gate-Elektrode von FET 1 G1 ist über den Knotenpunkt B mit der Drain-Elektrode von FET' 2 D2 verbunden in gleicher Weise ist die Source-Elektrode von FET 1 51 über den Knotenpunkt A mit der Gate-Elektrode von FET 2 G 2 verbunden. FET 1 weist eine das Kanalpotential ableitende relativ nierderohmige Widerstandszone H-'l in der Nähe der Abschnürzone auf. während t>eim FET 2 eine relativ hochohmige Widerstandszone W2 in der Nähe des Source-Gebietes angeordnet ist. Die Knotenpunkte .4 und B sind jeweils mit den Source-EIektroden der Ansteuer-FET's 3 bzw. 4 verbunden, an deren Gate-Elektroden die Wortleitung und an deren Drain-Elektroden die Bitleitungen Bi bzw. B 2 angeschlossen sind.
Die beiden stabilen Zustände bestehen darin, daß die FET's 1 und 2 beide leitend oder gesperrt sind. In F i g. 2 b sind die beim Einschreiben einer »1« bzw. »0« erforderlichen Wort- bzw. Bitleitungsimpulse dargestellt. Beim Schreiben einer »1« wird über die Wortleitung ein positiver Impuls an G 3 und G 4 gelegt. Die Kanäle der Ansteuer-FET's 3 und 4 sind damit für die gleichzeitig auftretenden Bitleitungsimpulse leitend. Infolgedessen werden die Gate-Elektroden G1 und G 2 für die Dauer der Bitleitungsimpulse an etwa 5 Volt gelegt. Da das Potential an G1 zunächst gleich dem Potential an 51 ist, das Potential an G2 jedoch größer als das an 52 ist, wird zunächst FET 2 leitend. Über die Widerstandzone W2 entlädt sich das Gate von FET 2, sobald der Bitleitungsimpuls A abgeklungen ist, d. h. wenn die Wortleitung wieder Nullpotential führt. G 1 entlädt sich zunächst wesentlich langsamer, da der Kanal FET 1 zunächst infolge des relativ hohen Potentials am Punkt A nichtleitend ist. Sobald das Potential am Punkt A um den Wert der Schwellenspannung, z. B. 2 Volt, unter dem Potential vom Punkt B liegt, wird der Kanal von FET 1 ebenfalls leitend, so daß nunmehr über den Kanal des FET 1 ein bestimmtes Potential an den Punkt A und damit an G 2 gelegt wird, wodurch FET 2 leitend gehalten wird Infolge der beiden in Fig. 2a durchgehend bzw. unterbrochen eingezeichneten Strompfade /1 und /2 stellen sich an den Punkten A und B stabile Potentiale von etwa 3 und 5 Volt ein.
Beim Einschreiben einer »0« werden die Gate-Elektroden der FET's 1 und 2 für die Dauer des Wortlcitungsimpulses an Nullpotential gelegt. Zum Auslesen der gespeicherten Information wird lediglich das Wortlcitungspotcntial angehoben und über einen der Ansteuer-FET's 3 oder 4 das Potential am Punkt A oder B abgcfühlt (Fig.2c). In einer vorteilhaften Abändungcrung der Schaltung nach F i g. 2a werden die Gate-Elektroden der Ansteuertransistoren 3 und 4 mit getrennten Wortleitungcn verbunden, auf denen beim Schreibbetrieb koinzidcnte Impulse auftreten. Beim Lesebetrieb wird nur ein WortlcitunRspotcntial anecho-
ben, ζ. B. das der mit G 3 verbundenen Wortleitung, um die Spannung am Punkt B nicht zu beeinflussen.
Im Zusammenhang mit der Erläuterung von Fig. la wurde bereits erwähnt, daß die FET-Struktur mit einer Widerstandszone zwischen der Gate-Elektrode und dem Kanalgebiel: bereits grundsätzlich ein bistabilcs Verhalten aufweist. Dazu sind Source und Drain mit einer Versorgungsspannungsquelle zu verbinden und die Gate-Elektrode mit entsprechenden Steuerimpulsen zu beaufschlagen. Im leitenden Zustand wird über die Widerstandszone aus der Potentialverteilung entlang der Kanalzone ein Haltepotential für das Gate abgeleitet. Im nichtleitenden Zustand bildet sich in der Kanalzone keine Inversionsschicht und demzufolge würde das Gitter auch nicht auf einem definierten Potential liegen. In der Praxis ist es jedoch wünschenswert, das Gate auch im nichtleitenden Zustand auf einem definierten Potential zu halten, da es sich andererseits infolge von Leckströmen oder dergleichen aufladen könnte und damit der nichtleitende Zustand möglicherweise instabil wäre. Eine Speicherzelle, die diese durch Leckströme bedingte Instabilitätsgefahr im Betrieb mit Sicherheit verhindert, ist in Fig.2a dargestellt und bereits beschrieben worden.
Eine besonders vorteilhafte Schaltungsanordnung, die denselben Stabilitätsanforderungen genügt, jedoch mit geringerem Aufwand realisiert ist, ist in Fig.3a im elektrischen Schaltbild bzw. in Fig.3b im Querschnitt durch den Speicher-FET 5 dargestellt. Die Drainseite des Speicher-FET's 5 DS liegt an positivem Potential von + 10 Volt, die Sourceseite S5 liegt an Masscpotential. An die Gate-Elektrode G 5 ist die Source-Elektrode SS des Ansteucr-FET's 6 angeschlossen, der über die Gate-Elektrode G 6 mit der Wortleitung und über die Drain-Elektrode D6 mit der Bitleitung BL in Verbindung steht. Der Querschnitt durch den Speicher FET S gemäß Fig.3b ist im wesentlichen mit der Anordnung nach Fig. la identisch, insbesondere besteht eine Gate-Kanalvcrbindung in Form der Widerstandszone 15. Der Abstand der Widerstandszone 15 von der Drain-Zone 11 wird zweckmäßig sehr gering gemacht; als besonders vorteilhaft ist ein Abstand etwa in der Breite der Abschnürzone ζ anzusehen. Im Unterschied zur Darstellung nach Fig. la ist bei der Halbleiteranordnung nach F i g. 3b in der Nähe der Source-Zone 12 eine zweite Widerstandszone 16 vorgesehen. Diese Widerstandszone 16 kann gleichzeitig mit der Widcrstandszone 15 hergestellt werden. Infolge ihrer später noch zu erläuterten Funktion kann die Widerstandszonc 16 auch direkt im Bereich der Source-Diffusion 12 angeordnet sein. Schließlich ist in diesem Zusammenhang von Bedeutung, daß die Widerstandszone 15 einen relativ niedcrohmigcn Widerstand darstellt, während die Widerstandszonc 16 ausgesprochen hochohmig ausgelegt werden sollte. Dies ist in Fig.3 durch die unterschiedliche Breite der Widerstandszonen 15 und 16 angedeutet.
Soll in die Anordnung nach Fig.3 eine »1« eingeschrieben werden, wird auf die Bitlcitung BL ein kurzzeitiger positiver Impuls gegeben. Da die Wortlcilung WL zum Einschreiben erregt sein muß, wird der Spannungsimpuls auf der Bitlcitung über den leitenden Kanal des Ansteuer-FET's 6 auf das Gate G 5 des Spcichcr-FET's 5 gegeben. Durch den Spannungshub an G 5 wird der Kanal von FET 5 leitend. Nach Ablauf des Schrcibimpulües bleibt FET 5 leitend, denn an der Widerstandszone 15 liegt das Kanalpotential, wie es sich an dem der Sourcc-Zonc zugewandten Ende der Abschnürzone im leitenden Zustand einstellt. Die relativ niederohmige Widerstandszone 15 weist einen je nach Auslegung von FET 5 mehr oder weniger großen Potentialunterschied gegenüber dem Kanalgebiet im s Bereich der Widerstandszone 16 auf. Infolge dieses Potentialunterschiedes fließt ein Strom über 15-G5-16 zur Sourcc-Eleki.rodc S5. Das sich hierbei einstellende Gate-Poteniial an G 5 ist um so höher, je niedriger der Widerstand der Zone 15 und je höher der Widerstand
,o der Zone 16 ist; letzterer wird sehr hoch gewählt, z. B. 1O8Q, um den über G 5 fließenden Paraillelstrom möglichst klein zu halten. Der Widerstand der Zone 15 kann einen niedrigeren Wert annehmen, wenn der Schreibspannungshub an G 5 ein niedrigeres Potential
iS ergibt als das Potential der Drain-Zone von FET 5. Ist das Potential an G5 aufgrund des Ansteuerimpulses jedoch höher alü das Potential an der Drain-Zone, dann darf der Widerstand der Zone 15 nicht zu niedrig gewählt werden. Andererseits dürfen die Widerstände im Stromkreis des Ansteuerimpulses zwischen dem Impulsgenerator und dem Gate G 5 zur Erzielung einer hohen Schreib- bzw. Lesegeschwindigkeit nicht zu hoch gewählt werden.
Zum Einschreiben einer »0« wird in ähnlicher Weise das Potential der Wortieitung WL angehoben und über den somit leitend gesteuerten Ansteuer-FETft das Gate G 5 des Speicher-FET's 5 für die Zeit des Adressierimpulses mit Nullpotential auf der Bitleitung BL verbunden (entladen). Über die Widerstandszone 16 liegt das Gate der Speicher-FET's auch im nichtleitenden Zustand auf einem definierten Potential, wodurch eine sehr gute Stabilität der Speicherzelle gewährleistet ist. Zum Auslesen der gespeicherten Information wird der Anstcuer-FET6 über einen Adressierimpuls auf der
3s Wortlcitung WL leitend gemacht und das Gatepotential des Speicher-FET's 5 über die Bitleitung BL möglichst hochohmig abgefühlt.
Wie im Zusammenhang mit Fig.3 bereits erwähnt wurde, ist für ein hohes sich im Gate des Speicher-FET's einstellendes Potential nach Abklingen des Schreibimpulses außerdem der Kanalwidcrstand, bedingt durch die geometrischen Dimensionen des Kanals, maßgebend. In den F i g. 4a und 4b ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt, bei dem ausgehend von einer Anordnung nach Fig.3 in den Kanal eine Strecke ohne influenzierbare Ladungsträger eingebaut ist. Das läßt sich in einer vorteilhaften Weiterbildung der Erfindung bewerkstelligen, indem man die Gailc-Elektrodc über der Kanalzone mit
so mindestens einer Unterbcchung versieht. Man kommt so zu einer Anordnung mit zwei Tcil-Gatc-Elektroder 14a und 14b, wodurch der Widerstand der Kanalzone zwischen der Sourcc-Zonc 12 und der Widerstandszone 15 wesentlich erhöht wird. In der Querscrinitlsdarstcl
ss lung nach F i g. 4b ist ferner in Abweichung von F i g. 31 die zweite Widerstandszone 17 unmittelbar im Bcreicl der Source-Diffusion 12 angeordnet. Je nech den gewünschten Widerstandswert der Zone 17 kann dies jedoch auch über der Kanalzone in der Nähe de Source-Diffusion 12 angebracht werden. Da es sich be der Widcrstandszonc 17 um eine hochohmigc Zon handeln soll,, wurde in diesem Fall der entsprechend Kanaltcil zur Widerstandserhöhung mit ausgenützt.
Das Einschreiben bzw. Auslesen der Speichcrinfoi
<<> mation wird in derselben Weise wie bei der Speicherze Ie nach F i g. 3 vorgenommen.
Aus der Beschreibung der Ausführungsbeispicle wii deutlich, dall durch die Anordnung von Widcrstandszi
Inft CIQ /( 1
nen zur Herstellung einer Gate-Kanalverbindung äußerst flächensparende monolithische Speicheranordnungen im einer Feldeffekt-Halbleiteranordnung erzielbar sind. Dadurch wird eine erheblich gesteigerte Ausbeute mit entsprechenden Kosteneinsparungen möglich. Diese beachtliche Erhöhung der Packungsdichte wirft dabei keineswegs die üblicherweise damit verbundenen Wärmeabfuhrprobleme auf, da im Gegensatz zu bekannten Flip-Flop-Speicherzellen die gesamte Verlustleistung gleichzeitig erheblich reduziert win Während bei Speicherzellen nach dem Flip-Flop-Prir zip unabhängig vom Speicherzustand jeweils e Schaltungs/.wcig leitend ist, führt die erfindungsgemäC Speicheranordnung nur in einem Speicherzustani Strom. Im anderen Speicherzustand fließt dagegen ke Strom. Damit ist gewährleistet, daß die extre vergrößerte mögliche Packungsdichte auch tatsächlic ausgenut/.t werden kann.
Hierzu 1 Blatt Zeichnungen

Claims (11)

Patentansprüche:
1. Feldeffekt-Halbleiteranordnung, bei der in einem Gebiet erster Leitfähigkeit zwei Gebiete mit dazu entgegengesetzter Leitfähigkeit als Source- und Drainzonen in einem die Länge einer Kanalzone bestimmenden Abstand angeordnet sind und die Kanalzone mit einer dünnen Isolierschicht und einer diese belegenden metallischen Gate-Elektrode bedeckt ist, gekennzeichnet durch mindestens eine elektrische Verbindung (15, Fig. la) zwischen der Gate-Elektrode (14) und der Kanalzone.
2. Feldeffekt-Halbleiteranordnung nach Anspruch
1, dadurch gekennzeichnet, daß die Gate-Kanalverbindung (15) am drainseitigen Kanalende angeordnet ist und sich im Bereich bzw. vom Bereich der Abschnür (Pinch-Off)-zone (z) ausgehend in das der Sourcezone (11) zugewandte Kanalzonengebiet hinein erstreckt.
3. Feldeffekt-Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Gate-Kanalverbindung (15) als Gebiet erhöhter Leitfähigkeit (Widerstandszone) in der Isolierschicht (13) ausgebildet ist.
4. Feldeffekt-Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Kanalverbindung aus einer in öffnungen der Isolierschicht (13) niedergeschlagenen Widerstandsschicht, vorzugsweise aus CoO -f SiO2 bzw. Cr + SiO, besteht.
5. Feldeffekt-Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Gate-Kanalverbindung aus in die Isolierschicht (13) eindiffundiertem CoO, FeO oder MnO — vorzugsweise in Verbindung mit AI2O3 — besteht.
6. Feldeffekt-Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Gate-Kanalverbindung aus Metall besteht, das gleichzeitig mit der Gate-Elektrode (14) aufgebraucht ist.
7. Feldeffekt-Halbleiteranordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Anordnung vom Anreicherungstyp ist und daß die Gate-Elektrode (14a, Hb, F i g. 4) über der Kanalzone mindestens eine Unterbrechung aufweist.
8. Feldeffekt-Halbleiteranordnung nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß in der Nähe oder im Bereich der Sourcezone eine im Vergleich zur drainseitigen Gate-Kanalverbindung (15) hochohmige Widerstandszone (16) zwischen der Gate-Elektrode (14) und der Kanal- bzw. Sourcezone angeordnet ist (F i g. 3b, 4b).
9. Feldeffekt-Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Kanalverbindung hochohmig ist und in der Nähe der Sourcezone angeordnet ist.
10. Verwendung einer Feldeffekt-Halbleiteranordnung nach einem der Ansprüche 2 bis 7 (FET 1) und einer Feldeffekt-Halbleiteranordnung nach Anspruch 9 (FET 2) in einer bistabilen Speicherzelle, ^0 wobei die Drainelektrode (D \) von FET 1 an die Versorgungsspannung (+1OV) angeschlossen ist, und die Source· Elektrode ('S2) von FET 2 mit dem anderen Pol der Versorgungsspannung, die Drainbzw. Gate-Elektrode (D2 bzw. G 2) von FET 2 mit (,s der Gate- bzw. Source-Elektrode (G I bzw. S I) von FET 1 verbunden ist, sowie durch je einen an die Gate-Elektroden (GX, G2) von FET 1 und FET 2 angeschlossenen Ansteuertransistor (3 bzw. 4), über die die Speicherzelle mit der Wortleitung (WL) und den Bitleitungen (B1.B2) verbindbar ist (F i g. 2a).
11. Verwendung einer Feldeffekt-Halbleiteranordnung nach Anspruch 8 in einer bistabilen Speicherzelle, wobei die Drain- und Source-Elektrode (D5, 55) der Feldeffekt-Halbleiteranordnung an eine Versorgungsspannungsquelle angeschlossen sind, und die Gate-Elektrode (G5) mit einem Ansteuertransistor (6) verbunden ist, über den die bistabile Speicherzelle mit der Wort- und Bitleitung (WL, BL) verbindbar ist (F i g. 3a).
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