DE19958234A1 - Anordnung zur elektrischen Isolation erster aktiver Zellen von zweiten aktiven Zellen - Google Patents
Anordnung zur elektrischen Isolation erster aktiver Zellen von zweiten aktiven ZellenInfo
- Publication number
- DE19958234A1 DE19958234A1 DE1999158234 DE19958234A DE19958234A1 DE 19958234 A1 DE19958234 A1 DE 19958234A1 DE 1999158234 DE1999158234 DE 1999158234 DE 19958234 A DE19958234 A DE 19958234A DE 19958234 A1 DE19958234 A1 DE 19958234A1
- Authority
- DE
- Germany
- Prior art keywords
- cells
- active
- active cells
- type
- conduction type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000002955 isolation Methods 0.000 title claims description 7
- 238000009825 accumulation Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Die Erfindung betrifft eine Anordnung zur elektrischen Isolation erster aktiver Zellen (1) von zweiten aktiven Zellen (3) mittels eines aus Zusammendiffusion gebildeten Gebietes (10) des anderen Leitungstyps in einem Halbleiterkörper (9) des einen Leitungstyps.
Description
Die vorliegende Erfindung bezieht sich auf eine Anordnung zur
elektrischen Isolation erster aktiver Zellen von zweiten ak
tiven Zellen in einem Halbleiterkörper des einen Leitungs
typs, bei der die ersten und die zweiten aktiven Zellen je
weils wenigstens eine Zone des anderen, zum einen Leitungs
typs entgegengesetzten Leitungstyps und eine Zone des einen
Leitungstyps haben, mit einem zwischen den ersten und den
zweiten aktiven Zellen liegenden Gebiet des anderen Leitungs
typs.
In der Leistungselektronik werden bevorzugt Stromspiegel zur
möglichst verlustlosen Ableitung eines zu einem Stromfluß
proportionalen Spannungssignales, das zu Regelungs- und Über
wachungsaufgaben verwendet werden kann, eingesetzt. Bei sol
chen Stromspiegeln ist eine relativ geringe Anzahl von Sen
sor-Transistorzellen von Haupt-Transistorzellen getrennt, wo
bei das Verhältnis der Anzahl von Sensor-Transistorzellen zu
Haupt-Transistorzellen als "Teilungsverhältnis" des Strom
spiegels bezeichnet wird. Dieses Teilungsverhältnis kann etwa
1 : 1000 . . . 1 : 2000 betragen, was bedeutet, daß ungefähr eine
Sensor-Transistorzelle auf 1000 bis 2000 Haupt-Transistorzel
len kommt.
Fig. 3 zeigt den Aufbau eines wesentlichen Teiles eines her
kömmlichen Stromspiegels mit Sensor-Transistorzellen 1, pas
siven Zellen 2 und Haupt-Transistorzellen 3. Die Zellen 1 und
3 bilden dabei aktive Zellen.
Die aktiven Zellen 1 bzw. 3 enthalten im Gegensatz zu den
passiven Zellen 2 in p-leitenden Wannen 4 noch ein n-leiten
des Gebiet 5, das beispielsweise durch Ionenimplantation von
Arsen hergestellt sein kann.
Das Teilungsverhältnis des Stromspiegels wird über die Ab
schattung der Source-Ionenimplantation zur Erzeugung der n-
leitenden Gebiete 5 eingestellt. Nur die aktiven Zellen, also
die Sensor-Transistorzellen 1 und die Haupt-Transistorzellen
3 werden bei der Bildung des Teilungsverhältnisses berück
sichtigt, da lediglich die Sensor-Transistorzellen 1 zur Ge
winnung des zum Stromfluß proportionalen Spannungssignales
beitragen.
In dem Stromspiegel müssen Source-Metallisierungen 6 für den
Sensor und Source-Metallisierungen 7 für den Haupttransistor
elektrisch über Dickoxidschichten 8 aufgetrennt sein, damit
das zum Stromfluß proportionale Spannungssignal verlustfrei
abgezweigt werden kann.
Die Sensor-Transistorzellen 1 und die Haupt-Transistorzellen
3 bestehen jeweils aus Feldeffekttransistoren mit Gateelek
troden G, Sourcezonen, die durch die n-leitenden Zonen 5 ge
bildet sind, Body-Gebieten, die aus den p-leitenden Wannen 4
bestehen, und Drainbereichen, die durch einen n-leitenden
Halbleiterkörper 9 gebildet sind, auf dessen zur Source-Me
tallisierung 6 bzw. 7 gegenüberliegenden Oberfläche Drain
elektroden D angeordnet sind. Die Gate-Elektroden G und die
Gate-Elektroden G der Sensor-Transistorzellen 1 bzw. der
Haupt-Transistorzellen 3 sind jeweils elektrisch untereinan
der verbunden. Ebenso können die Drainelektroden D der Sen
sor-Transistorzellen 1 und der Haupt-Transistorzellen 3 zu
sammenhängend gestaltet sein.
Wie bereits oben erwähnt wurde, wird das Teilungsverhältnis
über die Abschattung der Source-Ionenimplantation für die n-
leitenden Zonen 5 eingestellt. Das heißt, dieses Teilungsver
hältnis wird auch durch die passiven Zellen 2 bzw. deren Aus
dehnung festgelegt. Liegt nun an den Gate-Elektroden G eine
positive Gatespannung an, so bildet sich in dem n-leitenden
Halbleiterkörper 9 im Bereich der passiven Zellen 2 eine Akkumulationsschicht
aus, die sich im Bereich um die aktiven
Sensor-Transistorzellen 1 befindet. Diese Akkumulations
schicht wirkt wie der Anschluß eines weiteren, zum Stromfluß
beitragenden Gebietes zusätzlich zu dem durch die aktiven
Sensor-Transistorzellen 1 gebildeten aktiven Sensorgebiet.
Dies bedeutet, daß der hinschaltwiderstand des aus den Sen
sor-Transistorzellen 1 gebildeten Sensors verringert wird und
das Teilungsverhältnis des Stromspiegels einen niedrigen Wert
annimmt.
Mit anderen Worten, der Sensorstrom, der zur Ableitung des
zum Stromfluß proportionalen Spannungssignales in den aktiven
Sensor-Transistorzellen 1 fließt, enthält einen Anteil, der
im wesentlichen zu der auf Gateoxid liegenden Polygatefläche
der Gateelektroden G der aktiven Sensor-Transistorzellen 1
und der passiven Zellen 2 proportional ist, so daß der Sen
sorstrom insgesamt nicht mehr durch das Design der einzelnen
Zellen 1, 2 und 3 eingestellt werden kann.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Anord
nung zur elektrischen Isolation erster aktiver Zellen von
zweiten aktiven Zellen in einem Halbleiterkörper zu schaffen,
bei der eine laterale Isolation der aktiven Zellen voneinan
der ohne Ausbildung einer Akkumulationsschicht gewährleistet
ist.
Diese Aufgabe wird bei einer Anordnung der eingangs genannten
Art erfindungsgemäß dadurch gelöst, daß das Gebiet des ande
ren Leitungstyps aus mehreren zusammendiffundierten Wannen
des anderen Leitungstyp gebildet ist.
Die erfindungsgemäße Anordnung wird in bevorzugter Weise zur
Isolation erster aktiver Zellen von zweiten aktiven Zellen
bei einem Stromspiegel angewandt. Sie kann aber ganz allge
mein zur elektrischen Isolierung erster aktiver Zellen von
zweiten aktiven Zellen auch bei anderen integrierten Schal
tungen eingesetzt werden. Wesentlich an der vorliegenden Erfindung
ist dabei, daß zunächst beispielsweise zwischen die
ersten aktiven Zellen und die zweiten aktiven Zellen p-lei
tende Wannen eingebracht sind. Diese p-leitenden Wannen wer
den sodann einer Temperaturbehandlung ausgesetzt, wodurch sie
zu einem p-leitenden Gebiet zusammendiffundieren. Wird bei
einer derartigen Anordnung eine positive Gate-Spannung an die
Gate-Elektroden angelegt, dann kann sich in dem p-leitenden
Gebiet keine Akkumulationsschicht mehr aufbauen. Die durch
die Gate-Elektroden der passiven Zellen gebildeten Bahnen der
Polystruktur sollten dabei an keiner Stelle breiter als die
doppelte Kanallänge zwischen den p-leitenden Wannen 4 sein.
In vorteilhafter Weise können in dem Halbleiterkörper unter
halb der aktiven Sensor-Transistorzellen, den Haupt-Transi
storzellen und den zusammendiffundierten Wannen noch Kompen
sationsgebiete des zum Halbleiterkörper entgegengesetzten
Leitungstyps eingebracht sein. Diese Kompensationsgebiete er
möglichen den Aufbau von Zellen, die sich durch eine hohe
Sperrspannung bei gleichzeitig niedrigem Widerstand im einge
schalteten Zustand vor bzw. im Durchbruch auszeichnen, und
sie sind im Hinblick auf technologische Schwankungsbreiten
von Herstellungsprozessen mit gut reproduzierbaren Eigen
schaften einfach herstellbar. Die Kompensationsgebiete können
unterhalb von Isolationsbereichen und/oder unterhalb der zu
sammendiffundierten Wannen mit dem halben Raster versehen
sein (vgl. DE 198 40 032 A1).
Obwohl die Erfindung bevorzugt für Stromspiegel angewandt
wird, kann sie, wie bereits oben erläutert wurde, auch bei
anderen integrierten Schaltungen und beispielsweise in Verti
kal-Transistortechnologien, wie SFET, p-FET und IGBT verwen
det werden (FET = Feldeffekttransistor; IGBT = Bipolartransi
stor mit isoliertem Gate)
Nachfolgend wird die Erfindung anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1 eine schematische Schnittdarstellung durch ein
erstes Ausführungsbeispiel der erfindungsgemäßen
Anordnung,
Fig. 2 eine schematische Schnittdarstellung durch ein
zweites Ausführungsbeispiel der erfindungsgemäßen
Anordnung und
Fig. 3 eine schematische Schnittdarstellung durch eine
bestehende Anordnung.
Die Fig. 3 ist bereits eingangs erläutert worden.
In den Figuren werden einander entsprechende Bauteile mit den
gleichen Bezugszeichen versehen.
Bei der erfindungsgemäßen Anordnung gemäß dem in Fig. 1 dar
gestellten ersten Ausführungsbeispiel sind die p-leitenden
Wannen 4 der passiven Zellen 2 zusammendiffundiert, so daß
ein p-leitendes Gebiet 10 vorliegt. In diesem p-leitenden Ge
biet 10, das in selbstjustierter Weise unterhalb der durch
die Gate-Elektroden G der passiven Zellen 2 gebildeten Ga
testruktur liegt, kann bei Anlegen einer positiven Spannung
an die Gate-Elektroden G keine Akkumulationsschicht mehr auf
gebaut werden, so daß im n-leitenden Halbleiterkörper 9 kein
weiteres, zum Stromfluß beitragendes Gebiet um den Bereich
der aktiven Sensor-Transistorzellen 1 herum entsteht. Dies
bedeutet, daß der Sensorstrom keinen Anteil enthält, der zu
der auf Gateoxid liegenden Polygatefläche der Gate-Elektroden
G proportional ist. Der Sensorstrom kann also durch das De
sign der Zellen 1, 2 und 3 eingestellt werden.
In vorteilhafter Weise können, wie in dem in Fig. 2 gezeigten
zweiten Ausführungsbeispiel der Erfindung gezeigt ist, im
Halbleiterkörper 9 im Bereich der Zellen 1, 2 und 3 noch p-
leitende Kompensationsgebiete 11, 12, 13 vorgesehen werden.
Die Kompensationsgebiete 11 sind dabei an die Wannen 4 angeschlossen,
während die Kompensationsgebiete 12 mit dem p-
leitenden Gebiet 10 verbunden und die Kompensationsgebiete 13
floatend sind. Die Kompensationsgebiete 12 und 13 sind vor
zugsweise mit halbem Rastet angeordnet (vgl. hierzu DE 198 40 032 A1).
Für die Sensor-Transistorzellen 1 und die
Haupt-Transistorzellen 3 sind die Kompensationsgebiete 11
gleich. Durch diese Kompensationsgebiete 11, 12, 13 wird eine
hohe Sperrspannung bei gleichzeitig niedrigem Widerstand im
eingeschalteten Zustand vor bzw. im Durchbruch erzielt, wie
dies bereits oben erwähnt wurde.
Das Gebiet 10 kann eine Breite von 10 bis 50 µm, insbesondere
von etwa 30 µm, haben. Auch können die jeweils angegebenen
Leitungstypen umgekehrt werden, so daß beispielsweise ein p-
leitender Halbleiterkörper 9 vorliegt, in welchem das Gebiet
10 n-dotiert ist.
1
aktive Sensor-Transistorzellen
2
passive Zellen
3
aktive Haupt-Transistorzellen
4
p-leitende Wannen
5
n-leitende Zonen
6
Source-Metallisierung
7
Source-Metallisierung
8
Dickoxid
9
Halbleiterkörper
10
p-leitendes Gebiet
11
Kompensationsgebiete
12
Kompensationsgebiete
13
Kompensationsgebiete
G Gateelektrode
D Drainelektrode
G Gateelektrode
D Drainelektrode
Claims (6)
1. Anordnung zur elektrischen Isolation erster aktiver Zel
len (1) von zweiten aktiven Zellen (3) in einem Halblei
terkörper (9) des einen Leitungstyps, bei der die ersten
und die zweiten aktiven Zellen (1 bzw. 3) jeweils wenig
stens eine Zone (4) des anderen, zum einen Leitungstyp
entgegengesetzten Leitungstyps und eine Zone (5) des ei
nen Leitungstyps haben, mit einem zwischen den ersten und
den zweiten aktiven Zellen (1 bzw. 3) liegenden Gebiet
(10) des anderen Leitungstyps,
dadurch gekennzeichnet, daß
das Gebiet (10) des anderen Leitungstyps aus mehreren zu
sammendiffundierten Wannen des anderen Leitungstyps ge
bildet ist.
2. Anordnung nach Anspruch 1,
dadurch gekennzeichnet, daß
die ersten aktiven Zellen (1) aktive Transistorzellen des
Sensors eines Stromspiegels und die zweiten aktiven Zel
len (3) Transistorzellen des Haupttransistors des Strom
spiegels sind.
3. Anordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß
das Gebiet (10) des anderen Leitungstyps eine Breite von
10 bis 50 µm, insbesondere etwa 30 µm, aufweist.
4. Anordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß
Kompensationsgebiete (11, 12, 13) des zweiten Leitungs
typs in den aktiven Zellen (1, 2, 3) vorgesehen sind.
5. Anordnung nach Anspruch 4,
dadurch gekennzeichnet, daß
Kompensationsgebiete (13) unterhalb von Isolationsberei
chen (8) floatend sind.
6. Anordnung nach Anspruch 4 oder 5,
dadurch gekennzeichnet kennzeichnet, daß
Kompensationsgebiete (12, 13) unterhalb der zusammendif
fundierten Wannen (10) und unterhalb von Isolationsberei
chen (8) das halbe Raster der Kompensationsgebiete (11)
der ersten und zweiten aktiven Zellen (1, 3) haben.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1999158234 DE19958234C2 (de) | 1999-12-03 | 1999-12-03 | Anordnung eines Gebietes zur elektrischen Isolation erster aktiver Zellen von zweiten aktiven Zellen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE1999158234 DE19958234C2 (de) | 1999-12-03 | 1999-12-03 | Anordnung eines Gebietes zur elektrischen Isolation erster aktiver Zellen von zweiten aktiven Zellen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19958234A1 true DE19958234A1 (de) | 2001-06-21 |
DE19958234C2 DE19958234C2 (de) | 2001-12-20 |
Family
ID=7931255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE1999158234 Expired - Fee Related DE19958234C2 (de) | 1999-12-03 | 1999-12-03 | Anordnung eines Gebietes zur elektrischen Isolation erster aktiver Zellen von zweiten aktiven Zellen |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE19958234C2 (de) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10240914A1 (de) * | 2002-09-04 | 2004-03-25 | Infineon Technologies Ag | Schaltungsanordnung mit einem Lasttransistor und einer Strommessanordnung und Verfahren zur Ermittlung des Laststroms eines Lasttransistors |
EP1213766A3 (de) * | 2000-12-08 | 2006-12-06 | Infineon Technologies AG | Halbleiterbauelement mit erhöhter Durchbruchspannung sowie dazugehöriges Herstellungsverfahren |
US7859051B2 (en) | 2008-08-19 | 2010-12-28 | Infineon Technologies Austria Ag | Semiconductor device with a reduced band gap and process |
US8164931B2 (en) | 2008-08-19 | 2012-04-24 | Infineon Technologies Austria Ag | Rectifier circuit with a voltage sensor |
US8299820B2 (en) | 2008-09-30 | 2012-10-30 | Infineon Technologies Austria Ag | Circuit including a resistor arrangement for actuation of a transistor |
US8829946B2 (en) | 2008-09-30 | 2014-09-09 | Infineon Technologies Austria Ag | Circuit for driving a transistor dependent on a measurement signal |
EP3736864A1 (de) * | 2019-05-06 | 2020-11-11 | Infineon Technologies Austria AG | Halbleiterbauelement |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4430792A (en) * | 1982-07-08 | 1984-02-14 | General Electric Company | Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts |
US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
DE19526183C1 (de) * | 1995-07-18 | 1996-09-12 | Siemens Ag | Verfahren zur Herstellung von mindestens zwei Transistoren in einem Halbleiterkörper |
DE19735542A1 (de) * | 1997-08-16 | 1999-02-18 | Bosch Gmbh Robert | Hochspannungsbauelement und Verfahren zu seiner Herstellung |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19840032C1 (de) * | 1998-09-02 | 1999-11-18 | Siemens Ag | Halbleiterbauelement und Herstellungsverfahren dazu |
-
1999
- 1999-12-03 DE DE1999158234 patent/DE19958234C2/de not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
US4430792A (en) * | 1982-07-08 | 1984-02-14 | General Electric Company | Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts |
DE19526183C1 (de) * | 1995-07-18 | 1996-09-12 | Siemens Ag | Verfahren zur Herstellung von mindestens zwei Transistoren in einem Halbleiterkörper |
DE19735542A1 (de) * | 1997-08-16 | 1999-02-18 | Bosch Gmbh Robert | Hochspannungsbauelement und Verfahren zu seiner Herstellung |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1213766A3 (de) * | 2000-12-08 | 2006-12-06 | Infineon Technologies AG | Halbleiterbauelement mit erhöhter Durchbruchspannung sowie dazugehöriges Herstellungsverfahren |
DE10240914A1 (de) * | 2002-09-04 | 2004-03-25 | Infineon Technologies Ag | Schaltungsanordnung mit einem Lasttransistor und einer Strommessanordnung und Verfahren zur Ermittlung des Laststroms eines Lasttransistors |
US7126354B2 (en) | 2002-09-04 | 2006-10-24 | Infineon Technologies Ag | Circuit configuration having a load transistor and a current measuring configuration, method for ascertaining the load current in a load transistor, semiconductor component, and measuring configuration |
DE10240914B4 (de) * | 2002-09-04 | 2007-01-25 | Infineon Technologies Ag | Schaltungsanordnung mit einem Lasttransistor und einer Strommessanordnung und Verfahren zur Ermittlung des Laststroms eines Lasttransistors sowie Verwendung eines Halbleiterbauelements |
US9509228B2 (en) | 2008-08-19 | 2016-11-29 | Infineon Technologies Austria Ag | Rectifier circuit with a voltage sensor |
US8164931B2 (en) | 2008-08-19 | 2012-04-24 | Infineon Technologies Austria Ag | Rectifier circuit with a voltage sensor |
US8634215B2 (en) | 2008-08-19 | 2014-01-21 | Infineon Technologies Austria Ag | Rectifier circuit with a voltage sensor |
US7859051B2 (en) | 2008-08-19 | 2010-12-28 | Infineon Technologies Austria Ag | Semiconductor device with a reduced band gap and process |
US8299820B2 (en) | 2008-09-30 | 2012-10-30 | Infineon Technologies Austria Ag | Circuit including a resistor arrangement for actuation of a transistor |
US8829946B2 (en) | 2008-09-30 | 2014-09-09 | Infineon Technologies Austria Ag | Circuit for driving a transistor dependent on a measurement signal |
EP3736864A1 (de) * | 2019-05-06 | 2020-11-11 | Infineon Technologies Austria AG | Halbleiterbauelement |
US11574904B2 (en) | 2019-05-06 | 2023-02-07 | Infineon Technologies Austria Ag | Semiconductor device having a main transistor, a sense transistor and at least one bypass diode structure |
US11901355B2 (en) | 2019-05-06 | 2024-02-13 | Infineon Technologies Austria Ag | Semiconductor device having a main transistor, a sense transistor, and a bypass diode structure |
Also Published As
Publication number | Publication date |
---|---|
DE19958234C2 (de) | 2001-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1051756B1 (de) | Mos-feldeffekttransistor mit hilfselektrode | |
DE4013643C2 (de) | Bipolartransistor mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung | |
DE4037876C2 (de) | Laterale DMOS-FET-Vorrichtung mit reduziertem Betriebswiderstand | |
DE19811297B4 (de) | MOS-Halbleitervorrichtung mit hoher Durchbruchspannung | |
DE19848828C2 (de) | Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit | |
DE2439875C2 (de) | Halbleiterbauelement mit negativer Widerstandscharakteristik | |
DE3537004A1 (de) | Vdmos-baustein | |
DE10026740C2 (de) | Halbleiterschaltelement mit integrierter Schottky-Diode und Verfahren zu dessen Herstellung | |
DE69533134T2 (de) | Leistungsbauteil hoher Dichte in MOS-Technologie | |
DE19711729A1 (de) | Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung | |
DE1918222A1 (de) | Feldeffekttransistor mit isolierter Steuerelektrode | |
EP0037105A2 (de) | Feldeffekttransistor | |
DE10250575A1 (de) | IGBT mit monolithisch integrierter antiparalleler Diode | |
DE19528998C2 (de) | Bidirektionaler Halbleiterschalter und Verfahren zu seiner Steuerung | |
DE19735425B4 (de) | Mosfet | |
DE2904424C2 (de) | Thyristor mit Steuerung durch Feldeffekttransistor | |
WO2000072360A2 (de) | Junctionisolierter lateral-mosfet für high-/low-side-schalter | |
DE19958234C2 (de) | Anordnung eines Gebietes zur elektrischen Isolation erster aktiver Zellen von zweiten aktiven Zellen | |
EP1157425B1 (de) | Igbt mit pn-isolation | |
EP1003218A1 (de) | Halbleiteranordnungen mit einer Schottky-Diode und einer Diode mit einem hochdotierten Bereich und entsprechende Herstellungsverfahren | |
DE102006002438A1 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
EP0017980B1 (de) | Thyristor mit Steuerung durch Feldeffekttransistor | |
DE4134855C2 (de) | MOS-Halbleiterelement | |
DE7141390U (de) | Halbleiteranordnung insbesondere feldeffekttransistor mit diffundierten schutzbereichen und/oder isolierenden torbereichen | |
DE19902749C2 (de) | Leistungstransistoranordnung mit hoher Spannungsfestigkeit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
R082 | Change of representative | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |