DE19950811C2

DE19950811C2 - ESD-Schutztransistor mit einstellbarer Haltespannung

Info

Publication number: DE19950811C2
Application number: DE19950811A
Authority: DE
Inventors: Heinrich Wolf; Wolfgang Wilkening; Stephan Mettler
Original assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV; Robert Bosch GmbH
Current assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV; Robert Bosch GmbH
Priority date: 1999-01-15
Filing date: 1999-10-21
Publication date: 2001-09-20
Anticipated expiration: 2019-10-22
Also published as: DE59911957D1; DE19950811A1

Description

Die vorliegende Erfindung bezieht sich auf einen ESD-Schutz transistor und insbesondere auf einen ESD-Schutztransistor zum Schutz von integrierten Schaltungen (ICs) gegen elektro statische Entladungen (ESD).

Bei Mischprozessen stehen Schutzelemente mit verschiedenen, durch technologische Parameter gegebenen Durchbruchspannun gen zur Verfügung, die für die entsprechenden Versorgungs spannungen ausgelegt sind. Derartige Versorgungsspannungen können beispielsweise bei 6 V, 12 V oder 20 V liegen. Ist für eine Anwendung eine höhere Versorgungsspannung erforderlich, können diese Elemente nicht mehr verwendet werden.

Bei derartigen Anwendungen ist es beispielsweise möglich, MOS-Transistoren einzusetzen, deren Drain-Elektrode und Gate-Elektrode mittels Zenerdioden aktiv geklammert sind. Derartige bekannte ESD-Schutzvorrichtungen weisen jedoch ei nen sehr großen Flächenbedarf auf und sind daher kostenin tensiv.

Eine weitere bekannte ESD-Schutzvorrichtung ist beispiels weise in der DE 197 46 410 A1 oder EP 05 32 481 A1 beschrieben, die die Verwendung eines vertikalen bipolaren Transistors lehrt, dessen Durch bruchspannung durch eine geeignete Layout-Maßnahme an die geforderte Versorgungsspannung angepaßt werden kann. Gemäß der EP 05 32 481 A2 ist eine Anpassung der Durchbruchspannung mittels einer Zener-Trigger- Diode möglich. Ein aus der DE 197 46 410 A1 bekannter vertikaler Transistor ist in Fig. 5 gezeigt, bei dem ein stark dotiertes p⁺-Basisgebiet 2 und ein stark dotiertes n⁺-Emittergebiet 4 in einer schwach dotierten p-Wanne 6, die in einem Halbleitersubstrat 8 gebildet ist, angeordnet sind. Ferner ist eine vergrabene, stark dotierte n⁺-Kollektor schicht 10 vorgesehen, die durch ein schwach dotiertes n-Ge biet 12 von der p-Wanne 6 getrennt ist. Die vergrabene n⁺- Kollektorschicht 10 ist über eine vertikale n⁺-Diffusion 14 mit einem stark dotierten n⁺-Bereich 16 in der Oberfläche des Substrats 8 verbunden. Der stark dotierte n⁺-Bereich 16 ist mit einer Kollektorelektrode 18 versehen, während der Basisbereich 2 und der Emitterbereich 4 über eine Basis- Emitter-Elektrode 20 kurzgeschlossen sind. Gemäß der DE 197 46 410 A1 ist der Abstand a zwischen dem stark dotierten n⁺-Bereich 16 und der schwach dotierten p-Wanne derart ein gestellt, daß eine Lawinendurchbruchspannung zwischen diesen Bereichen durch den lateralen Abstand a und nicht durch den prozeßbedingten vertikalen Abstand zwischen vergrabener Schicht 10 und p-Wanne 6 festgelegt ist. Dabei sind der Ba sisbereich 2 und der Emitterbereich 4 kurzgeschlossen, so daß nach Einsetzen des kollektorseitigen Lawinendurchbruchs die p-Wanne 6 aufgeladen wird, so daß der vertikale Transi stor zünden kann. Somit wird ein sehr niederohmiges Verhal ten erreicht.

Der Nachteil der in Fig. 5 gezeigten Struktur ist die feste Haltespannung, die durch die nicht-veränderbare Basisweite und Basisdotierung des vertikalen Transistors definiert ist. Dies ist bei dem in Fig. 5 dargestellten Element dadurch be dingt, daß der Basisbereich 2 und der Emitterbereich 4 kurz geschlossen sind, so daß nach dem Durchbruch der kollektor seitigen Raumladungszone der Transistoreffekt einsetzt und das Element auf seine spezifische Haltespannung, die durch die Basisweite gegeben ist, zurückspringt.

Um ein permanentes Einschalten des Schutztransistors während des regulären Betriebs sicher auszuschließen, ist jedoch ei ne Haltespannung erforderlich, die über der Versorgungsspan nung der integrierten Schaltung liegt.

Die Aufgabe der vorliegenden Erfindung besteht darin, einen ESD-Schutztransistor zu schaffen, der einen flächensparenden ESD-Schutz für integrierte Schaltungen mit hohen Betriebs spannungen liefert.

Diese Aufgabe wird durch einen ESD-Schutztransistor gemäß Anspruch 1 gelöst.

Die vorliegende Erfindung schafft einen ESD-Schutztransistor mit einem in einer schwach dotierten p-Wanne angeordneten stark dotierten p-Basisbereich, der mit einem ersten An schluß versehen ist. In der schwach dotierten p-Wanne ist ferner ein stark dotierter n-Emitterbereich vorgesehen. Ein stark dotierter n-Kollektorbereich ist durch einen schwach dotierten n-Bereich von der schwach dotierten p-Wanne ge trennt und ist mit einem zweiten Anschluß versehen. Bei dem erfindungsgemäßen ESD-Schutztransistor ist der stark dotier te n-Emitterbereich nicht mit dem stark dotierten Basisbe reich kurzgeschlossen und nicht mit einem äußeren Anschluß versehen.

Die vorliegende Erfindung basiert auf der Erkenntnis, daß ein ESD-Schutztransistor mit einer erhöhten Haltespannung geschaffen werden kann, wenn der Emitterbereich des ESD- Schutztransistors nicht mit einem äußeren Anschluß versehen wird. Die Erfinder haben erkannt, daß bei dem in Fig. 5 ge zeigten bekannten ESD-Schutzelement nach dem Einsetzen des kollektorseitigen Lawinendurchbruchs die pn-Basis-Emitter- Diode durch den sich über die p-Wanne ergebenden Spannungs abfall in Flußrichtung gepolt wird, da der Basisbereich und der Emitterbereich über eine gemeinsame Elektrode kurzge schlossen sind. Somit springt nach dem Einsetzen des kollek torseitigen Lawinendurchbruchs das Element auf seine spezi fische Haltespannung zurück, die durch das Verhältnis zwi schen der Stromverstärkung des kollektorseitigen Lawinen durchbruchs (Lawinenmultiplikation) und der Stromverstärkung aufgrund des Transistoreffekts definiert ist. Diese Halte spannung kann jedoch unterhalb der Betriebsspannung der zu schützenden integrierten Schaltung liegen, so daß ein Ein schalten des Schutztransistors während des regulären Be triebs nicht sicher ausgeschlossen werden kann.

Erfindungsgemäß sind der hoch dotierte Basisbereich und der hoch dotierte Emitterbereich des ESD-Schutztransistors nun mehr nicht mehr über eine gemeinsame Elektrode kurzgeschlossen. Dadurch kommt es nach Einsetzen des kollektorseitigen Lawinendurchbruchs nicht mehr zu einer reinen Flußpolung des Basis-Emitter-Übergangs, wie es bei dem Element, das in Fig. 5 gezeigt ist, der Fall ist, sondern Teile des Basis-Emit ter-Übergangs werden aufgrund des Potentials zwischen geer detem Basisbereich und nicht-angeschlossenem Emitterbereich in Sperrichtung betrieben, so daß es erst beim Durchbruch der Basis-Emitter-Diode zum Einsetzen des Transistoreffekts kommt. Durch diesen Transistoreffekt springt das erfindungs gemäße ESD-Schutzelement auf eine Haltespannung zurück, die um den Betrag der Basis/Emitter-Durchbruchspannung höher ist als bei einem ESD-Schutztransistor, bei dem Basis und Emit ter durch eine gemeinsame Elektrode kurzgeschlossen sind.

Bei bevorzugten Ausführungsbeispielen des erfindungsgemäßen ESD-Schutztransistors sind der Basisbereich und der Emitter bereich beabstandet voneinander in der Basiswanne angeord net, so daß durch die Beabstandung derselben die Durchbruch spannung der Basis-Emitter-Diode einstellbar ist. Ferner kann bei bevorzugten Ausführungsbeispielen des erfindungs gemäßen ESD-Schutztransistors die Durchbruchspannung des kollektorseitigen Lawinendurchbruchs durch Einstellen des lateralen Abstands zwischen stark dotiertem Kollektorbereich und schwach dotierter Basiswanne eingestellt werden.

Die vorliegende Erfindung schafft somit einen ESD-Schutz transistor mit einer gegenüber bekannten ESD-Schutztransi storen erhöhten Haltespannung, wobei diese Haltespannung bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung im Layout durch den Abstand zwischen Basisbereich und Emit terbereich in der Basiswanne auf Spannungen oberhalb einer geforderten Versorgungsspannung einstellbar ist. Somit ist die erfindungsgemäße Struktur als ESD-Schutz für höhere Spannungen geeignet, ohne daß sie während des regulären Be triebs des integrierten Schaltkreises einschalten kann. Da durch wird die Störanfälligkeit bei Schwankungen in der Spannungsversorgung wesentlich reduziert. Der verringerte Flächenbedarf gegenüber bisherigen Lösungsansätzen trägt darüber hinaus zu einer erheblichen Kostenreduktion bei.

Weiterbildungen der vorliegenden Erfindung sind in den ab hängigen Ansprüchen dargelegt.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich nungen näher erläutert. Es zeigen:

Fig. 1 eine schematische Querschnittdarstellung eines er sten Ausführungsbeispiels eines erfindungsgemäßen ESD-Schutztransistors;

Fig. 2 eine schematische Querschnittansicht eines zweiten Ausführungsbeispiels eines erfindungsgemäßen ESD- Schutztransistors;

Fig. 3 eine schematische Draufsicht zur Veranschaulichung eines weiteren Ausführungsbeispiels eines erfin dungsgemäßen ESD-Schutztransistors;

Fig. 4 eine schematische Draufsicht zur Veranschaulichung noch eines weiteren Ausführungsbeispiels eines er findungsgemäßen ESD-Schutztransistors; und

Fig. 5 eine schematische Querschnittansicht eines bekann ten ESD-Schutztransistors.

Fig. 1 zeigt die Struktur eines ersten Ausführungsbeispiels eines ESD-Schutztransistors nach der vorliegenden Erfindung. Zunächst sei angemerkt, daß im folgenden Ausführungsbeispie le der vorliegenden Erfindung bezugnehmend auf bestimmte Do tierungsarten beschrieben werden. Es ist für Fachleute je doch klar, daß die Dotierungstypen jeweils vertauscht sein können.

Wie in Fig. 1 gezeigt ist, ist in einer Oberfläche eines Halbleitersubstrats 30 eine vertikale Transistorstruktur gebildet. In einer schwach dotierten p-Wanne 32 sind dabei ein stark dotierter p⁺-Basisbereich und ein stark dotierter n⁺-Emitterbereich 36 angeordnet. Durch einen schwach dotier ten n-Bereich 38 von der p-Wanne 32 getrennt, ist eine ver grabene stark dotierte n⁺-Kollektorschicht 40, die über ei nen stark dotierten n⁺-Sinker 42 mit einem durch eine late rale Diffusion erzeugten stark dotierten n⁺-Kollektorbereich 44 verbunden ist. Bei bevorzugten Ausführungsbeispielen des erfindungsgemäßen ESD-Schutztransistors ist die kollektor seitige Lawinendurchbruchspannung über das schwach dotierte n-Gebiet 38 einstellbar, indem der laterale Abstand x zwi schen dem hoch dotierten n⁺-Bereich 44 und der schwach do tierten p-Wanne 32 eingestellt wird. Diesbezüglich ist anzu merken, daß es für eine gute Einstellbarkeit bevorzugt ist, den n⁺-Bereich 44 mittels einer lateralen Diffusion zu er zeugen. Ferner kann den n⁺-Bereich umgebend ein n-Gebiet (nicht gezeigt) einer starken Dotierungsdichte im Bereich von 10¹⁹/cm³ angeordnet sein, das durch eine laterale Dif fusion mit exakten Abmessungen erzeugt werden kann, so daß der Abstand x und damit die Lawinendurchbruchspannung eben falls sehr exakt eingestellt werden können.

Wie ferner in Fig. 1 zu sehen ist, ist der Basisbereich 34 mit einer ersten Anschlußelektrode 46 versehen, während der Kollektorbereich 44 mit einer zweiten Anschlußelektrode 48 versehen ist. Im Gegensatz dazu besitzt der Emitterbereich 36 keinen äußeren Anschluß. Das erfindungsgemäße ESD-Schutz element wird mit den Anschlüssen 46 und 48 zwischen den Ein gang einer zu schützenden integrierten Schaltung und Masse geschaltet, um eine elektrostatische Entladung, die eine vorbestimmte Spannung übersteigt und andernfalls am Eingang der integrierten Schaltung anliegen würde, auf Masse abzu leiten. Dabei kann der ESD-Schutztransistor vorzugsweise auf dem gleichen Substrat wie die integrierte Schaltung gebildet sein.

Bei dem in Fig. 1 gezeigten vertikalen Transistor bilden das schwach dotierte n-Gebiet 38 und die schwach dotierte p-Wanne 32 den kollektorseitigen pn-Übergang. Wie oben erwähnt wurde, ist die Durchbruchspannung dieses Übergangs durch Layoutmaßnahmen, nämlich die Einstellung des Abstands x, einstellbar. Im folgenden wird nun kurz die Funktionsweise des in Fig. 1 dargestellten ESD-Schutztransistors erläutert. Wie oben erläutert wurde, ist der Emitter des erfindungsge mäßen ESD-Schutztransistors nicht angeschlossen, d. h. der selbe "floatet". Dadurch wirkt die Struktur zunächst als Diode. Liegt nun eine ausreichende Sperrspannung zwischen den Anschlüssen 46 und 48 vor, steigt mit zunehmendem Lawi nenstrom über den kollektorseitigen pn-Übergang das Poten tial zwischen dem über den Anschluß 46 geerdeten Basisbe reich 34 und dem nicht-angeschlossenen Emitterbereich 36. Da der Emitterbereich 36 keinen äußeren Anschluß aufweist, kön nen die Ladungsträger in demselben nicht abfließen, was zu einem zunehmenden Sperrpotential zwischen Emitter 36 und Ba sis 34 führt, was schließlich einen Durchbruch der Emitter- Basis-Diode zur Folge hat, wobei die Durchbruchzone in Fig. 1 durch das Bezugszeichen 50 angezeigt ist. Mit diesem Durchbruch der Emitter-Basis-Diode setzt ein bipolarer Tran sistoreffekt ein, durch den das ESD-Schutzelement auf eine Haltespannung zurückspringt, die um den Betrag der Basis- Emitter-Durchbruchspannung höher ist als bei einem ESD- Schutztransistor, bei dem Emitter und Basis kurzgeschlossen sind.

In Fig. 2 ist ein Ausführungsbeispiel der erfindungsgemäßen ESD-Schutzvorrichtung gezeigt, bei dem die Haltespannung weiter erhöht ist, indem zwischen dem stark dotierten p⁺- Basisbereich 54 und dem stark dotierten n⁺-Emitterbereich 56, die in der schwach dotierten p-Wanne 32 angeordnet sind, ein Abstand a vorgesehen ist. Im übrigen entsprechen die Elemente des in Fig. 2 dargestellten Ausführungsbeispiels denen, die bezüglich Fig. 1 beschrieben wurden, und sind mit gleichen Bezugszeichen bezeichnet. Durch das Vorsehen eines Abstands a zwischen dem hoch dotierten Basisbereich 54 und dem hoch dotierten Emitterbereich 56 kann die Durchbruch spannung der Basis-Emitter-Diode erhöht werden. Da, wie oben erläutert, die Haltespannung des ESD-Schutztransistors von der Durchbruchspannung der Basis-Emitter-Diode abhängt, kann somit durch eine Einstellung des Abstands a zwischen dem hoch dotierten Basisbereich 54 und dem hoch dotierten Emit terbereich 56 die Haltespannung des ESD-Schutztransistors beeinflußt werden. Die Untergrenze der Durchbruchspannung ist dabei durch den p⁺/n⁺-Übergang für a = 0 µm gegeben, was der in Fig. 1 gezeigten Struktur entspricht. Die Obergrenze ist für einen ausreichend großen Abstand a durch den Über gang zwischen stark dotiertem n⁺-Emitterbereich 56 und schwach dotierter p-Wanne 32 gegeben.

Da, wie oben erläutert, während einer ESD-Belastung neben der kollektorseitigen Raumladungszone auch Teile der Basis- Emitter-Diode in Sperrichtung betrieben werden, kann die zwischen Basis- und Emitter-Bereich zusätzlich umgesetzte Leistung zu einer niedrigen Ausfallschwelle führen. Deshalb ist es zweckmäßig, den Raum für den Basis-Emitter-Durchbruch möglichst groß zu wählen, um so die auftretende Leistungs dichte in dieser Raumladungszone zwischen Basis- und Emit ter-Bereich zu verringern.

Fig. 3 zeigt ein einfaches erstes Ausführungsbeispiel, bei dem der Basisbereich 54' und der Emitterbereich 56' mit einer länglichen Form ausgebildet sind, so daß dieselben vergrößerte gegenüberliegende benachbarte Randbereiche auf weisen, die einen Raum für einen Basis-Emitter-Durchbruch definieren. Die Durchbruchzone ist wiederum mit dem Bezugs zeichen 50 bezeichnet.

In Fig. 4 ist ein weiteres Ausführungsbeispiel für das Lay out des Basis-Emitter-Gebiets dargestellt, wobei hier der zwischen gegenüberliegenden benachbarten Randbereichen des Basisbereichs 54" und des Emitterbereichs 56" definierte Raum für einen Basis-Emitter-Durchbruch im wesentlichen ma ximiert ist. Zu diesem Zweck sind bei dem in Fig. 4 darge stellten Ausführungsbeispiel eine Mehrzahl von länglichen Emitterbereichen 56" und länglichen Basisbereichen 54" derart bezüglich zueinander angeordnet, daß jeweils zwischen den Längsseiten derselben Zwischenräume, die Feinen Räum für einen Emitter-Basis-Durchbruch definieren, angeordnet sind. Dadurch kann die Leistungsdichte über die in Sperr-Richtung betriebene Basis-Emitter-Diode stark reduziert sein. In Fig. 4 ist lediglich eine zwischen jeweiligem Emitterbereich und, Basisbereich angeordnete Durchbruchzone mit dem Bezugszei chen 50 bezeichnet.

Die unterschiedlich dotierten Halbleiterbereiche des ESD- Schutztransistors gemäß der vorliegenden Erfindung können mit üblichen Dotierungspegeln dotiert sein. Beispielsweise kann die schwach dotierte p-Wanne 32 eine Dotierungsdichte von 10¹⁷/cm³ aufweisen, während die Dotierungdichte des schwach dotierten n-Bereichs 38 10¹⁵/cm³ betragen kann. Die stark dotierten Bereiche 34, 36 und besitzen vorzugsweise eine Dotierungsdichte über 10¹⁹/cm³.

Die vorliegende Erfindung schafft somit ESD-Schutztransisto ren mit einer erhöhten Haltespannung, wobei bei bevorzugten Ausführungsbeispielen die Haltespannung durch das Einstellen des Abstands zwischen Basisbereich und Emitterbereich ein stellbar ist, um oberhalb einer geforderten Versorgungsspan nung zu liegen. Somit ist das erfindungsgemäße ESD-Schutz element für höhere Spannungen geeignet, wobei gewährleistet ist, daß dasselbe während des regulären Betriebs des inte grierten Schaltkreises nicht einschaltet. Somit ist die Störanfälligkeit bei Schwankungen der Versorgungsspannung wesentlich reduziert. Darüber hinaus trägt ein verringerter Flächenbedarf gegenüber bisherigen Konzepten zu einer erheb lichen Kostenreduktion bei.

Claims

1. ESD-Schutztransistor mit folgenden Merkmalen:
einem in einer schwach dotierten p-Wanne (32) angeord neten stark dotierten p-Basisbereich (34; 54; 54'; 54"), der mit einem ersten Anschluß (46) versehen ist;
einem in der schwach dotierten p-Wanne (32) angeordne ten stark dotierten n-Emitterbereich (36; 56; 56'; 56"); und
einem stark dotierten n-Kollektorbereich (40, 42, 44), der durch einen schwach dotierten n-Bereich (38) von der schwach dotierten p-Wanne (32) getrennt ist, der mit einem zweiten Anschluß (48) versehen ist,
dadurch gekennzeichnet, daß
der stark dotierte n-Emitterbereich (36; 56; 56'; 56") nicht mit dem stark dotierten p-Basisbereich kurzge schlossen ist und nicht mit einem äußeren Anschluß versehen ist.

2. ESD-Schutztransistor gemäß Anspruch 1, bei dem der stark dotierte p-Basisbereich (54; 54'; 54") und der stark dotierte n-Emitterbereich (56; 56'; 56") beab standet voneinander in der schwach dotierten p-Wanne (32) angeordnet sind.

3. ESD-Schutztransistor gemäß Anspruch 1 oder 2, der ein vertikaler Transistor mit einem vergrabenen Kollektorbereich (40) ist.

4. ESD-Schutztransistor gemäß Anspruch 3, bei dem der vergrabene Kollektorbereich (40) bis zu einem in der Oberfläche des Substrats, in dem der ESD-Schutztransistor gebildet ist, gebildeten stark dotierten n-Ober flächenbereich (44), auf dem der zweite Anschluß (48) angeordnet ist, reicht, wobei die Lawinendurchbruch spannung zwischen der schwach dotierten p-Wanne (32) und dem stark dotierten n-Kollektorbereich (40, 42, 44) über den schwach dotierten n-Bereich (38) durch den lateralen Abstand (x) zwischen dem stark dotierten n-Oberflächenbereich (44) und der schwach dotierten p-Wanne (32) definiert ist.

5. ESD-Schutztransistor gemäß einem der Ansprüche 1 bis 4, bei dem der Basisbereich (54'; 54") und der Emit terbereich (56'; 56") derart ausgebildet sind, daß der zwischen gegenüberliegenden benachbarten Randbereichen des Basisbereichs (54'; 54") und des Emitterbereichs (56'; 56") definierte Raum für einen Basis-Emitter- Durchbruch maximiert ist.

6. ESD-Schutztransistor gemäß einem der Ansprüche 1 bis 5, bei dem die Dotierungsarten der jeweiligen Bereiche vertauscht sind.