DE19908474C2 - Verfahren zur Montage eines Halbleiterchips auf einer Tragschicht - Google Patents

Verfahren zur Montage eines Halbleiterchips auf einer Tragschicht

Info

Publication number
DE19908474C2
DE19908474C2 DE19908474A DE19908474A DE19908474C2 DE 19908474 C2 DE19908474 C2 DE 19908474C2 DE 19908474 A DE19908474 A DE 19908474A DE 19908474 A DE19908474 A DE 19908474A DE 19908474 C2 DE19908474 C2 DE 19908474C2
Authority
DE
Germany
Prior art keywords
semiconductor chip
chip
base layer
filling material
carrier tape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19908474A
Other languages
English (en)
Other versions
DE19908474A1 (de
Inventor
Simon Muff
Jens Pohl
Johann Winderl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19908474A priority Critical patent/DE19908474C2/de
Priority to US09/514,265 priority patent/US6534345B1/en
Publication of DE19908474A1 publication Critical patent/DE19908474A1/de
Application granted granted Critical
Publication of DE19908474C2 publication Critical patent/DE19908474C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Montage eines Halb­ leiterchips auf einer Tragschicht.
Im Stand der Technik ist es bekannt, Halbleiterchips auf ei­ ner Tragschicht zu montieren. Bei der dabei durchgeführten Encapsulation werden Chip-Size-Packages bzw. Chips-Scale- Packages wie beispielsweise µBGA oder allgemein FBGA herge­ stellt. Dazu wird zwischen einer als Interposer ausgebildeten Tragschicht und einem Chip bzw. Halbleiterchip ein Encapsu­ lant eingebracht, das Eigenschaften eines Füllmaterials und Hafteigenschaften aufweisen kann. Übrige Bereiche des Chips werden vorzugsweise freigelassen, so daß sich leicht handhab­ bare und gut kontaktierbare Halbleiterchips bereitstellen lassen. Der bekannte Dispensiervorgang wird dabei vorzugswei­ se so durchgeführt, daß Blasen oder sonstige Lufteinschlüsse bzw. Voids im Encapsulant zwischen Interposer und Chip ver­ mieden werden, da diese die Zuverlässigkeit des Packages er­ heblich beeinträchtigen können.
Aus der WO 97/27624 A1 ist ein Verfahren bekannt, bei dem ein Chip in eine Kavität eingebracht wird und durch die Zufuhr einer Preßmasse umhüllt wird. Die Kavität weist eine Aus­ trittsöffnung auf, damit die vollständige Umschließung ohne Blasenbildung erfolgt. Da mit dem vorgeschlagenen Verfahren jedoch Fließwege mit unterschiedlichen Fließwiderständen ent­ stehen, kommt es trotzdem zu Lufteinschlüssen, so daß die Blasenbildung nicht wirklich verhindert ist.
Aus der DE 197 29 073 A1 ist es bekannt einen Chip, der auf ei­ nem Träger angeordnet ist, mit einem Füllstoff zwischen Trä­ ger und Chip zu versehen. Dabei wird der Chip mit dem Füll­ stoff umgeben. In einem zentralen Bereich des Trägers ist ei­ ne Öffnung vorgesehen, über die mittels Unterdruck der Füll­ stoff unter den Chip gesaugt wird. Auch hier liegen wieder unterschiedliche Fließwege vor, so daß das Einschließen von Luftblasen nicht sicher verhindert ist.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Montage eines Halbleiterchips auf einer Tragschicht vorzuse­ hen, mit dem Packages bereitgestellt werden, die stets zuver­ lässig arbeiten.
Die Aufgabe der Erfindung wird durch die im Patentanspruch 1 angegebenen Maßnahmen gelöst.
Anders als bei Verfahren, bei denen ein Vakuumdispenser ein­ gesetzt wird, um das Volumen zwischen Halbleiterchip und Tragschicht mit dem Füllmaterial auszufüllen, wird gemäß der Erfindung Füllmaterial in dem Bereich zwischen Halbleiterchip und Tragschicht strömungsartig bewegt, so daß Luftblasen zu­ sammen mit der Strömung des Füllmaterials zwischen dem Halb­ leiterchip und der Tragschicht hindurch bewegt werden, bis im Bereich zwischen Halbleiterchip und Tragschicht blasenfreies Füllmaterial vorliegt.
Anders als bei Verfahren wie beispielsweise bei µBGA, bei de­ nen ein Vakuumdispenser eingesetzt wird, um das Volumen zwi­ schen Chip und Interposer mit dem Encapsulant blasenfrei bzw. voidfree auszufüllen, und bei denen die komplette Dispensvor­ richtung sowie ein Trägerstreifen mit Chips in einer Vakuum­ kammer untergebracht werden müssen, sind gemäß der Erfindung komplizierte Vorrichtungen nicht mehr notwendig. Aufgrund des Erzeugens einer Strömung ist es nämlich nicht mehr notwendig, das Dispensen des Encapsulants unter Vakuum durchzuführen. Dies war notwendig, damit sich zwischen Interposer und Chip keine Luft mehr befindet, die durch das Encapsulant einge­ schlossen werden könnte.
Gemäß der Erfindung ergibt sich durch das Ausbilden einer Saugvorrichtung der Vorteil, daß das Füllmaterial auf einfa­ che Weise beispielsweise mit einer Dispensernadel bereitge­ stellt werden kann. Irgendwelche Druckanschlüsse für das Zu­ führen des Füllmaterials sind dann nicht notwendig.
Ein Grundgedanke der Erfindung ist dabei, daß zum Befördern des Füllmaterials zwischen Halbleiterchip und Tragschicht we­ nigstens ein Kanal für den Fluß des Füllmaterials ausgebildet ist. Dadurch wird eine definierte Strömung des Füllmaterials erreicht, wodurch ein blasenfreies Befüllen des Zwischenraums zwischen Halbleiterchip und Tragschicht begünstigt wird.
Die dazu vorgesehenen Kanäle werden jeweils durch Dichtstege zwischen zwei gegenüberliegenden Randabschnitten des Halblei­ terchips gebildet, die jeweils für die Zufuhr des Füllmateri­ als und für die Abfuhr des Füllmaterials vorgesehen sind. Dies erweist sich als vorteilhaft, weil Randabschnitte des Halbleiterchips besonders einfach zugänglich sind. Dadurch wird eine einfache Ausbildung der erfindungsgemäßen Vorrich­ tung für das erfindungsgemäße Verfahren ermöglicht.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Nachfolgend wird die Erfindung in der Zeichnung anhand eines Ausführungsbeispiels beschrieben.
Fig. 1 zeigt eine räumliche Darstellung eines Trägertapes,
Fig. 2 zeigt eine räumliche Darstellung des Trägertapes aus Fig. 1 mit einem über dem Trägertape angeord­ neten Chip,
Fig. 3 zeigt das Trägertape mit dem Chip aus Fig. 2 mit einer über dem Trägertape angeordneten Vakuumhaube,
Fig. 4 zeigt das Trägertape, den Chip und die Vakuumhaube aus Fig. 3 in zusammengesetzten Zustand und
Fig. 5 zeigt das Trägertape, das Chip und die Vakuumhaube aus Fig. 4 im Querschnitt bei der Verwendung in einem Prozess zur Herstellung eines Chip-Size- Packages.
Fig. 1 zeigt eine perspektivische Ansicht eines Trägertapes 1, auf dem ein Befestigungsbereich 2 zur Befestigung eines in dieser Ansicht nicht gezeigten Chips vorgesehen ist. Das Trä­ gertape 1 ist aus Polymer gefertigt, wobei der Befestigungs­ bereich 2 als im wesentlichen rechteckiger Abschnitt auf dem Trägertape 1 ausgeformt ist.
Entlang zweier Längsseiten des Befestigungsbereichs 2 ist je ein Dichtsteg 3 aus elastischem Polymer vorgesehen. Zwischen den Dichtstegen 3 sind eine Vielzahl von Spacerbumps 4 aus Polymermaterial angeordnet. In der Mitte des Befestigungsbe­ reichs 2 ist ein Führungsdurchbruch 5 als länglicher Schlitz eingebracht, der parallel zu den Dichtstegen 3 verläuft.
Fig. 2 zeigt das Trägertape 1 aus Fig. 1 mit einem über dem Befestigungsbereich 2 vorgesehenen Chip 6. Der Chip 6 wird dabei entlang von Bewegungspfeilen 7, von denen in dieser An­ sicht nur einer mit einer Bezugsziffer versehen ist, auf das Trägertape 1 aufgesetzt, so daß er den Raum innerhalb des Be­ festigungsbereichs 2 ausfüllt.
Fig. 3 zeigt eine perspektivische Ansicht des Trägertapes 1 mit dem Chip 6 aus Fig. 2 in aufgesetztem Zustand auf dem Befestigungsbereich 2. In einem Bereich oberhalb des Chips 6 ist dabei ein Abschnitt einer Vakuumhaube 8 angeordnet, die zum Aufsetzen auf den Chip 6 und auf das Trägertape 1 be­ stimmt ist. Die Vakuumhaube 8 hat dabei im Querschnitt eine quadratische Form, wobei sie im Inneren mit einem Ansaugab­ schnitt 9 versehen ist, durch den Luft ansaugbar ist. An ei­ ner Außenseite ist die Vakuumhaube 8 dabei mit einem rechtec­ kigen Chipausschnitt 10 versehen, der sich von der Unterseite des Ansaugabschnitts 9 aus nach oben erstreckt. Die Vakuum­ haube 8 wird entlang von Bewegungspfeilen 11 auf den Chip 6 und auf das Trägertape 1 aufgesetzt, wobei von den Bewegungs­ pfeilen 11 in dieser Ansicht nur einer mit einer Bezugsziffer versehen ist.
Fig. 4 zeigt das Trägertape 1, den Chip 6 und die Vakuumhau­ be 8 aus Fig. 3 in zusammengesetztem Zustand. Wie man in dieser Ansicht besonders gut sieht, schließt die Unterseite der Vakuumhaube 8 dicht mit dem Trägertape 1 und mit dem Um­ riß des vom Trägertape 1 abstehenden Chips 6 ab. Dabei ist der Chip 6 vollständig im Chipausschnitt 10 aufgenommen.
Fig. 5 zeigt einen Querschnitt durch das Trägertape 1, den Chip 6 und die Vakuumhaube 8 aus Fig. 4 in einem Schritt bei der Fertigstellung eines erfindungsgemäßen Chip-Size- Packages.
Wie man in dieser Ansicht besonders gut sieht, wird durch die Spacerbumps 4 ein Kanal zwischen dem Chip 6 und dem Trägerta­ pe 1 freigehalten, der durch die in dieser Ansicht nicht ge­ zeigten Dichtstege 3 seitlich begrenzt wird. Sofern durch den Ansaugabschnitt 9 Luft angesaugt wird, was durch den in Fig. 5 eingezeichneten Luftpfeil 12 veranschaulicht wird, dann entsteht im Inneren des so gebildeten Kanals ein Unterdruck.
Wie man in Fig. 5 besonders gut sieht, ist an einem Randab­ schnitt 13 des Chips 6 eine Dispensingnadel 14 angeordnet, aus der ein flüssiges Encapsulant 15 austritt, so daß es im Randabschnitt 13 in dem Bereich zwischen Chip 6 und Trägerta­ pe 1 eintreten kann. Aufgrund der Strömung in dem Kanal zwi­ schen Chip 6 und Trägertape 1 wird das Encapsulant 15 einge­ saugt und umgibt zwischen den Dichtstegen 3 die Spacer­ bumps 4. Nach vollständigem Einsaugen des Encapsulants 15 in dem Bereich zwischen Chip 6 und Trägertape 1 härtet das En­ capsulant 15 aus und stellt eine feste Verbindung zwischen Chip 6 und Trägertape 1 her. Zur Durchführung des erfindungs­ gemäßen Verfahrens ist dabei eine Gegenhalterplatte 16 vorge­ sehen, auf der das Trägertape 1 angeordnet ist.
Bezugszeichenliste
1
Trägertape
2
Befestigungsbereich
3
Dichtsteg
4
Spacerbump
5
Führungsdurchbruch
6
Chip
7
Bewegungspfeil
8
Vakuumhaube
9
Ansaugabschnitt
10
Chipabschnitt
11
Bewegungspfeil
12
Luftpfeil
13
Randabschnitt
14
Dispensingnadel
15
Encapsulant
16
Gegenhalterplatte

Claims (4)

1. Verfahren zur Montage eines Halbleiterchips (6) auf einer Tragschicht (1), wobei zwischen dem Halbleiterchip (6) und der Tragschicht (1) Füllmaterial (3, 4, 15) eingebracht wird, mit den Schritten:
  • a) Aufsetzen eines Halbleiterchips (6) auf Dichtstege (3), die auf einer Tragschicht (1) derart vorgesehen sind, daß durch diese Dichtstege (3) ein Kanal zwischen zwei gegenüberliegenden Randabschnitten des Halbleiterchips für das Füllmaterial (15) gebildet wird,
  • b) Aufbringen des Füllmaterials (15) auf einem der zwei gegenüberliegenden Randabschnitten (13) des Halbleiterchips (6),
  • c) Aufsetzen einer Saughaube (8) und Anwenden von Unterdruck auf den Kanal am von Füllmaterial noch freien Randabschnitt des Halbleiterchips (6),
  • d) Befördern des Füllmaterials (15) von dem einen Randabschnitt (13) zum gegenüberliegenden Randabschnitt des Halbleiterchips (6)
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Füllmaterial (4) als Abstandselement linienförmig vor dem Aufsetzen des Halbleiterchips (6) aufgebracht wird, und zwar auf eine der Tragschicht zuzuwendende Seite des Halbleiterchips und/oder auf eine dem Halbleiterchip zuzuwendende Seite der Tragschicht.
3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Füllmaterial mit einem Druckverfahren, insbesondere mit einem Schablonendruckverfahren aufgebracht wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zum Einbringen von Füllmaterial (15) zwischen Halbleiterchip (6) und Tragschicht (1) eine Dispensingnadel (14) verwendet wird.
DE19908474A 1999-02-26 1999-02-26 Verfahren zur Montage eines Halbleiterchips auf einer Tragschicht Expired - Fee Related DE19908474C2 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE19908474A DE19908474C2 (de) 1999-02-26 1999-02-26 Verfahren zur Montage eines Halbleiterchips auf einer Tragschicht
US09/514,265 US6534345B1 (en) 1999-02-26 2000-02-28 Method for mounting a semiconductor chip on a carrier layer and device for carrying out the method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19908474A DE19908474C2 (de) 1999-02-26 1999-02-26 Verfahren zur Montage eines Halbleiterchips auf einer Tragschicht

Publications (2)

Publication Number Publication Date
DE19908474A1 DE19908474A1 (de) 2000-09-07
DE19908474C2 true DE19908474C2 (de) 2001-02-15

Family

ID=7899040

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19908474A Expired - Fee Related DE19908474C2 (de) 1999-02-26 1999-02-26 Verfahren zur Montage eines Halbleiterchips auf einer Tragschicht

Country Status (2)

Country Link
US (1) US6534345B1 (de)
DE (1) DE19908474C2 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10030697C2 (de) * 2000-06-23 2002-06-27 Infineon Technologies Ag Verfahren zum Befestigen eines Halbleiterchips auf einem Substrat
KR100347477B1 (ko) * 2001-01-10 2002-08-07 삼성전자 주식회사 반도체 패키지용 언더필 장치
CA2350747C (en) * 2001-06-15 2005-08-16 Ibm Canada Limited-Ibm Canada Limitee Improved transfer molding of integrated circuit packages
US7518223B2 (en) * 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US8193036B2 (en) * 2010-09-14 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming mold underfill using dispensing needle having same width as semiconductor die
US8399305B2 (en) * 2010-09-20 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming dam material with openings around semiconductor die for mold underfill using dispenser and vacuum assist
DE102017212796A1 (de) * 2017-07-26 2019-01-31 Robert Bosch Gmbh Elektrische Baugruppe

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5120678A (en) * 1990-11-05 1992-06-09 Motorola Inc. Electrical component package comprising polymer-reinforced solder bump interconnection
US5203076A (en) * 1991-12-23 1993-04-20 Motorola, Inc. Vacuum infiltration of underfill material for flip-chip devices
WO1997027624A1 (en) * 1996-01-24 1997-07-31 Cornell Research Foundation, Inc. Pressurized underfill encapsulation of integrated circuits
DE19810060A1 (de) * 1997-05-07 1998-11-12 Fraunhofer Ges Forschung Verfahren zur Verbindung eines Bauelements mit einem Substrat und eine damit hergestellte elektrische Schaltung
DE19729073A1 (de) * 1997-07-08 1999-01-14 Bosch Gmbh Robert Verfahren zur Herstellung einer Klebeverbindung zwischen einem elektronischen Bauelement und einem Trägersubstrat

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5394009A (en) * 1993-07-30 1995-02-28 Sun Microsystems, Inc. Tab semiconductor package with cushioned land grid array outer lead bumps
US5477611A (en) * 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
JP2571024B2 (ja) * 1994-09-28 1997-01-16 日本電気株式会社 マルチチップモジュール
US6046076A (en) * 1994-12-29 2000-04-04 Tessera, Inc. Vacuum dispense method for dispensing an encapsulant and machine therefor
US5633535A (en) * 1995-01-27 1997-05-27 Chao; Clinton C. Spacing control in electronic device assemblies
US5766982A (en) * 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
JP3889086B2 (ja) 1996-07-10 2007-03-07 株式会社ショーワ 二輪車等のフロントフォークにおけるばね特性調整装置
US5942798A (en) * 1997-11-24 1999-08-24 Stmicroelectronics, Inc. Apparatus and method for automating the underfill of flip-chip devices
KR100267667B1 (ko) * 1998-07-18 2000-10-16 윤종용 센터 패드형 반도체 패키지 소자의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5120678A (en) * 1990-11-05 1992-06-09 Motorola Inc. Electrical component package comprising polymer-reinforced solder bump interconnection
US5203076A (en) * 1991-12-23 1993-04-20 Motorola, Inc. Vacuum infiltration of underfill material for flip-chip devices
WO1997027624A1 (en) * 1996-01-24 1997-07-31 Cornell Research Foundation, Inc. Pressurized underfill encapsulation of integrated circuits
DE19810060A1 (de) * 1997-05-07 1998-11-12 Fraunhofer Ges Forschung Verfahren zur Verbindung eines Bauelements mit einem Substrat und eine damit hergestellte elektrische Schaltung
DE19729073A1 (de) * 1997-07-08 1999-01-14 Bosch Gmbh Robert Verfahren zur Herstellung einer Klebeverbindung zwischen einem elektronischen Bauelement und einem Trägersubstrat

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Computerausdruck, Abstract von JP 10-261661 A in engl. Sprache, 1998, JPO *
DE-Z.: "Flip-Chip-Montage mit Klebern", EPP, Juli/August 1993, S. 46 *

Also Published As

Publication number Publication date
US6534345B1 (en) 2003-03-18
DE19908474A1 (de) 2000-09-07

Similar Documents

Publication Publication Date Title
DE69918038T2 (de) Ein mit Kunststoff umhülltes elektronisches Bauelement
DE102010038826B4 (de) Leistungshalbleitervorrichtung und Verfahren zum Herstellen derselben
DE19908474C2 (de) Verfahren zur Montage eines Halbleiterchips auf einer Tragschicht
DE102012222015A1 (de) Feuchtigkeitsdichtes Halbleitermodul und Verfahren zu dessen Herstellung
DE102015101674A1 (de) Halbleiterchipgehäuse mit Kontaktstiften an kurzen Seitenrändern
DE102009011975A1 (de) Halbleiteranordnung mit einem lagestabilen überdeckten Element
EP2549529A1 (de) Halbleitergehäuse und Verfahren zur Herstellung eines Halbleitergehäuses
DE102006003305B3 (de) Vorrichtung und Verfahren zur Herstellung eines Gegenstands mittels Kunststoff-Formtechnik
DE102013103351A1 (de) Elektronikmodul
DE2345626A1 (de) Einrichtung zum kuehlen elektronischer geraete
DE3819835A1 (de) Verfahren zur herstellung eines kunststoffumspritzten elektrischen bauelements
DE4417670A1 (de) Verbessertes TAB-Band
DE102016001278A1 (de) Verfahren zum Umspritzen mit Kunststoff
DE102006010511A1 (de) Vertikale Halbleiteranordnung und Herstellungsverfahren
DE102016109227B4 (de) Verfahren und Vorrichtung zum simultanen Verkapseln von Halbleiter-Dies mit geschichteten Leadframe-Streifen
DE102015118631A1 (de) Leiterrahmenstreifen mit Formmassekanälen
DE10206661A1 (de) Elektronisches Bauteil mit einem Halbleiterchip
DE69828163T2 (de) Gerät zum formen von kunststoffverpackungen
DE102018122571A1 (de) VORRICHTUNG ZUR TEMPORÄREN BEGRENZUNG EINES FLIEßFÄHIGEN MATERIALS AUF EINER OPTOELEKTRONISCHEN LEUCHTVORRICHTUNG UND VERFAHREN ZUM HERSTELLEN EINER OPTOELEKTRONISCHEN LEUCHTVORRICHTUNG
DE102006045415A1 (de) Bauelementanordnung mit einem Träger
EP0262622B1 (de) Gehäuse für ein elektrisches Bauelement, insbesondere ein Relais, und Verfahren zur Abdichtung eines solchen
DE20309009U1 (de) Elektrisches Bauteil, insbesondere Positionssensor
DE19609113A1 (de) Anguß-Trennvorrichtung und Anguß-Trennverfahren
DE19629767C2 (de) Anschlußrahmen für Halbleiter-Chips und Halbeiter-Modul
DE102015107018B4 (de) Bauelementverpackungskonfiguration und Verfahren zum Ausgleichen von unausgeglichenem Harzfluss in Formhohlräumen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee