DE19857037B4 - Verfahren zum Bilden selbstjustierender Metall-Silizid-Schichten auf einer MOS-Transistorstruktur und MOS-Transistorstruktur - Google Patents

Verfahren zum Bilden selbstjustierender Metall-Silizid-Schichten auf einer MOS-Transistorstruktur und MOS-Transistorstruktur Download PDF

Info

Publication number
DE19857037B4
DE19857037B4 DE19857037A DE19857037A DE19857037B4 DE 19857037 B4 DE19857037 B4 DE 19857037B4 DE 19857037 A DE19857037 A DE 19857037A DE 19857037 A DE19857037 A DE 19857037A DE 19857037 B4 DE19857037 B4 DE 19857037B4
Authority
DE
Germany
Prior art keywords
metal layer
metal
sidewall spacer
gate electrode
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19857037A
Other languages
English (en)
Other versions
DE19857037A1 (de
Inventor
Lay Sunnyvale Chee
Abdalla Sunnyvale Naem
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of DE19857037A1 publication Critical patent/DE19857037A1/de
Application granted granted Critical
Publication of DE19857037B4 publication Critical patent/DE19857037B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zum Bilden selbstjustierender Metall-Silizid-Schichten auf einer MOS-Transistorstruktur (100), das die folgenden Schritte umfaßt:
Bereitstellen einer MOS-Transistorstruktur (100), die umfaßt:
ein Siliziumsubstrat (102) eines ersten Leitfähigkeitstyps;
eine dünne Gateelektroden-Oxidschicht (104), die auf dem Siliziumsubstrat (102) aufgebracht ist;
eine Polysilizium-Gateelektrode (110), die die dünne Gateelektroden-Oxidschicht (104) überlagert;
Sourceelektroden- (108) und Drainelektroden-Bereiche (106) eines zweiten Leitfähigkeitstyps in dem Siliziumsubstrat (102);
einen ersten Gateseitenwand-Abstandhalter (112), der den Drainelektroden-Bereich (106) überlagert und gegen eine Seite der Polysilizium-Gateelektrode (110) und die dünne Gateoxid-Schicht (104) stößt, wobei der erste Gateseitenwand-Abstandhalter (112) eine Seitenfläche aufweist; und
einen zweiten Gateseitenwand-Abstandhalter (114), der den Sourceelektroden-Bereich (108) überlagert und gegen die andere, dem ersten Gateseitenwand-Abstandhalter (112) gegenüberliegende Seite der Polysilizium-Gateelektrode (110) und der dünnen Oxidschicht (104) stößt, wobei der zweite Gateseitenwand-Abstandhalter (114) eine Seitenfläche aufweist;
Aufbringen einer Metallschicht (118) auf dem Sourceelektroden-Bereich (108), dem Drainelektroden-Bereich (106), der Polysilizium-Gateelektrode (110), den Feldoxidbereichen...

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Bildung von Metall-Salizid-Schichten während der Herstellung von Halbleitervorrichtungen und speziell auf solch ein Verfahren, das einen Schritt der Deposition einer Metallschicht durch eine Ionenmetall-Plasmadeposition umfaßt und das ein geringeres Risiko für Metallsalizid-Brückendefekte birgt.
  • Bei der Herstellung von Metalloxid-Halbleiter (MOS)-Vorrichtungen sind selbstjustierende Metallsilizidschichten (auch als „Salizidschichten" bekannt) zur Reduktion des Schichtwiderstandes von Polysilizium-Verbindungen, Sourceelektroden-Bereichen und Drainelektroden-Bereichen sowie des Kontaktwiderstandes nützlich. Siehe zum Beispiel Stanley Wolf et al., Silicon Processing for the VLSI Era I, 388-399 (Lattice Press 1986).
  • In der Veröffentlichung „Prozeßtechnologie" von G Schumicki und P. Seegebrecht, 1991, wird ein Standard-Salizidprozeß beschrieben, mit dem unter Verwendung eines Sputterverfahrens homogene Titanschichten erzeugt werden.
  • In der Druckschrift US 5 665 646 wird ein selbst ausgerichteter Salizidprozeß beschrieben, bei dem Salizidfilme mit Metallen aus der Gruppe Ti, Ni, Pt, Co, Mo, W oder Ta verwendet werden.
  • Die 1 bis 3 zeigen ein konventionelles Verfahren zum Bilden einer Metall-Salizid-Schicht über einer Polysilizium-Gateelektrode, einem Sourceelektroden-Bereich und einem Drainelektroden-Bereich einer MOS-Transistorstruktur.
  • 1 stellt eine gebräuchliche, konventionelle MOS-Transistorstruktur 10 dar. Die MOS-Transistorstruktur 10 beinhaltet eine dünne Gateelektroden-Oxidschicht 12, die ein p-leitendes Siliziumsubstrat 14 zwischen einem n-leitenden Drainelektrodenbereich 16 und einem n-leitenden Sourceelektrodenbereich 18 überlagert, von denen beide in dem p-leitenden Siliziumsubstrat 14 ausgebildet sind. Eine Polysiliziumgateelektrode 20 überlagert ein dünnes Gateelektrodenoxid 12 und Feldoxidbereiche 22 isolieren die MOS-Transistorstruktur 10 von benachbarten Vorrichtungsstrukturen (nicht gezeigt). Die Gateseitenwand-Abstandhalter 24, typischerweise aus Siliziumdioxid oder Siliziumnitrid, werden an den Seiten der Polysilizium-Gateelektrode 20 und des dünnen Gateelektrodenoxids 12 gebildet.
  • Wie in 2 gezeigt ist, wird bei einem ersten Schritt eines konventionellen Metall-Salizid-Herstellungsverfahrens eine Metallschicht 28 auf eine Oberfläche einer MOS-Transistorvorrichtung 10 deponiert. Die Metallschicht 28 wird auf konventionelle Weise durch ein in mehrere Richtungen ausgerichtetes Aufdampfen oder eine auf Sputtern basierende physikalische Dampfablagerung (Physical Vapor Deposition, PVD) oder eine in mehrere Richtungen ausgerichtete chemische Dampfablagerung (Chemical Vapor Deposition CVD) geschaffen und weist deshalb eine im wesentlichen gleiche Dicke über die gesamte Oberfläche der MOS-Transistorstruktur 10 auf.
  • Wo immer die Metallschicht 28 mit Siliziumoberflächen in Kontakt ist (d.h. Sourceelektrodenbereich 18, Drainelektrodenbereich 16 und Polysiliziumoberfläche der Polysilizium-Gateelektrode 20), reagiert das Metall aus, um eine Metall-Salizid-Schicht zu bilden. Die Bedingungen, wie Temperatur und gasförmige Umgebung, die für solch eine Metallreaktion zu schaffen sind, werden so ausgewählt, daß sie die Reaktion der Metallschicht mit solchen Bereichen fördern, die Siliziumoberflächen aufweisen und die Reaktion der Metallschicht mit den Siliziumdioxid- oder den Siliziumnitridoberflächen (d.h. den Gateseitenwand-Abstandhaltern und den Feldoxidbereichen) verhindern.
  • Ein selektives Ätzen wird dann verwendet, um das unreagierte Metall von der Oberfläche der Gateseitenwand-Abstandhalter und der Feldoxidbereiche sowie jegliches unreagiertes Metall, welches noch auf dem Sourceelektrodenbereich, dem Drainelektrodenbereich und der Polysilizium-Gatelektrode verbleibt, zu entfernen. Das Ätzen ist „selektiv", weil es nicht die Metall-Salizid-Schicht entfernt, die auf der Oberfläche der Silizium- und der Polysilizium-Bereiche gebildet worden ist. Das Ergebnis, welches in 3 dargestellt ist, ist eine Metall-Salizid-Schicht 32 auf der Oberfläche des Drainelektroden-Bereichs 16, eine Metall-Salizid-Schicht 34 auf der Oberfläche des Sourcelektroden-Bereichs 18 und eine Metall-Salizid-Schicht 36 auf der Oberfläche der Polysilizium-Gateelektrode 20.
  • Ein Nachteil der konventionellen Metall-Salizid-Verfahren ist die Tendenz, Metall-Silizid„Brücken" 40 zwischen der Salizid-Schicht auf dem Sourceelektrodenbereich 18 oder dem Drainelektrodenbereich 16 und der Salizid-Schicht auf der Polysilizium-Gateelektrode zu bilden, wie es in 4 gezeigt ist. Metall-Silizid-Brücken verursachen einen ungewünschten elektrischen Kurzschluß zwischen diesen Bereichen.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Bilden einer selbstjustierenden Metallsilizid-Schicht auf einer MOS-Transistorstruktur in der Technik zu schaffen, welches eine verminderte Anfälligkeit für die Bildung von Metall-Silizid-Brückendefekten liefert. Diese Aufgabe ist durch Anspruch 1 gelöst.
  • Die Erfindung stellt ein Verfahren zum Bilden selbstjustierender Metallsilizid-Schichten auf einer MOS-Transistorstruktur zur Verfügung, die das Risiko von Metallsilizid-Brückendefekten vermindert.
  • Das Verfahren gemäß der Erfindung umfaßt zuerst das Bereitstellen einer MOS-Transistorstruktur, die ein Siliziumsubstrat (typischerweise p-leitend), eine dünne Gateelektroden-Oxidschicht auf der Oberfläche des Siliziumsubstrats und eine Polysilizium-Gateelektrode umfaßt, die die dünne Gateelektroden-Oxidschicht überlagert. Die MOS-Transistorstruktur beinhaltet darüberhinaus Sourceelektroden- und Drainelektroden-Bereiche (typischerweise n-leitend), die auf dem Siliziumsubstrat auf beiden Seiten der Polysilizium-Gateelektrode aufgebracht sind. Zwei Gateseitenwand-Abstandhalter (typischerweise aus Siliziumnitrid oder Siliziumdioxid hergestellt) stoßen gegen die Seiten der Polysilizium-Gateelektrode und des dünnen Gateelektrodenoxids und überlagern die Sourceelektroden- und Drainelektroden-Bereiche.
  • Dann wird eine Metallschicht mittels eines Ionenmetall-Plasmaverfahrens auf der MOS-Transistorstruktur deponiert. Das Ionenmetall-Plasmaverfahren deponiert das Metall gleichgerichtet so daß das Verhältnis der Dicke der deponierten Metallschicht auf der Oberfläche der Gateseitenwand-Abstandhalter zu der Dicke des deponierten Metalls auf der Oberfläche der Polysiliziumstruktur nicht größer ist als 0,2, wobei eine relativ dünne Metallschicht auf der Oberfläche der Gateseitenwand-Abstandhalter deponiert wird. Das Erreichen dieses Verhältnisses von 0,2 durch Ionenmetall-Plasmaablagerung wird erleichtert, wenn die Oberfläche jedes Gateseitenwand-Abstandhalters ein nahezu vertikales Profil zwischen 80° und 90° in Bezug auf die Oberfläche des Siliziumsubstrats aufweist.
  • Danach wird das Metall in der Metallschicht, welches in Kontakt mit dem Silizium des Sourceelektroden-Bereiches, des Drainelektroden-Bereiches und der Polysilizium-Gateelektrode ist, ausreagiert, um selbstjustierende Metallsilizid-Schichten auf diesen Regionen zu erzielen. Jegliches unreagierte Metall auf diesen Bereichen wird dann darauffolgend entfernt. Die Metallschicht an den Gateseitenwand-Abstandhaltern und den Feldoxidbereichen verbleibt unbeeinflußt. Weil die Metallschicht auf der Oberfläche des Gateseitenwand-Abstandhalters relativ dünn ist, wird die Wahrscheinlichkeit der Bildung von Metallsilizid-Brückendefekten zwischen der Salizidschicht auf den Sourceelektroden- und Drainelektroden-Bereichen und der Salizid-Schicht auf der Polysilizium-Gateelektrode vermindert. Die Metallschicht auf den Gateseitenwand-Abstandhaltern und den Feldoxidbereichen wird ebenfalls anschließend entfernt.
  • In einer Ausführungsform besteht die Metallschicht aus Titan und wird mit Silizium von dem Sourceelektroden-Bereich, dem Drainelektroden-Bereich und der Polysilizium-Gateelektrode unter der Anwesenheit von Stickstoffgas ausreagiert, um eine Titan-Nitrid-Schicht zusätzlich zu der Titan-Silizid-Schicht zu bilden. Stickstoff diffundiert durch und reagiert mit der vollständigen dünnen Schicht der Titanmetallschicht auf der Oberfläche der Gateseitenwand-Abstandhalter, wobei die Schicht vollständig in Titannitrid umgewandelt wird. Die Titannitrid-Schicht unterdrückt das Wachstum der Metallsilizid-Brückendefekte entlang der Oberfläche der Gateseitenwand-Abstandhalter.
    •
  • Die Erfindung ist im folgenden anhand schematischer Zeichnungen an Ausführungsbeispielen mit weiteren Einzelheiten näher erläutert, in denen:
  • 1 eine Querschnittsdarstellung ist, die eine konventionelle MOS-Transistorstruktur vor der Deposition einer Metallschicht während der Salizid-Bildung darstellt.
  • 2 eine Querschnittsdarstellung ist, die eine konventionelle MOS-Transistorstruktur nach der Deposition einer Metallschicht durch konventionelle PVD-Verfahren darstellt.
  • 3 eine Querschnittsdarstellung ist, die eine konventionelle MOS-Transistorstruktur nach dem Reagieren der Metallschicht mit den Silizium-Oberflächen auf den Sourceelektroden- und Drainelektroden-Bereichen und der Polysilizium-Oberfläche der Polysilizium-Gateelektrode zeigt.
  • 4 eine Querschnittsdarstellung ist, die eine konventionelle MOS-Transistorstruktur mit einer Salizid-Schicht und einer Metallsilizid-Brücke darstellt.
  • 5 eine Querschnittsdarstellung einer MOS-Transistorstruktur ist, die aus dem Schritt des Bereitstellens einer MOS-Vorrichtungsstruktur eines Prozesses gemäß der vorliegenden Erfindung folgt.
  • 6 eine Querschnittsdarstellung einer MOS-Transistor-Vorrichtungsstruktur ist, die aus dem Schritt der Deposition einer Metallschicht folgt, die ein Verfahren zur Ionenmetall-Plasmadeposition eines Verfahrens gemäß der vorliegenden Erfindung verwendet, folgt.
  • 7 eine vergrößerte Querschnittsdarstellung eines Bereiches der 6 ist.
  • 8 eine Querschnittsdarstellung einer MOS-Transistorstruktur ist, die aus dem Schritt des Reagierens des Metalls in der Metallschicht mit Silizium und dem Entfernen des unreagierten Metalles eines Prozesses gemäß der vorliegenden Erfindung folgt.
  • Die 5 bis 8 stellen Stufen eines Verfahrens zum Bilden einer selbstjustierenden Metallsilizid-Schicht auf einer MOS-Transistorstruktur gemäß der vorliegenden Erfindung dar.
  • Gemäß 5 umfaßt das Verfahren zuerst das Bereitstellen einer MOS-Transistorstruktur 100, die ein Siliziumsubstrat 102 eines ersten Leitfähigkeitstyps, typischerweise p-leitend.
  • Die MOS-Transistorstruktur 100 umfaßt ebenfalls eine dünne Gateelektroden-Oxidschicht 104 (typischerweise weniger als 10 nm dick), die das Siliziumsubstrat 102 zwischen dem Drainelektroden-Bereich 106 und dem Sourceelektroden-Bereich 108 überlagert, die beide in dem Siliziumsubstrat 102 ausgebildet sind. Der Drainelektroden-Bereich 106 und der Sourceelektroden-Bereich 108 weisen einen dem Siliziumsubstrat 102 entgegengesetzten Leitfähigkeitstyp auf. Eine Polysilizium-Gateelektrode 110 (mit einer typischen Dicke in einem Bereich zwischen 200 und 300 nm überlagert die dünne Gateelektroden-Oxidschicht 104.
  • Die MOS-Transistorstruktur 100 umfaßt ferner einen ersten Gateseitenwand-Abstandhalter 112 und einen zweiten Gateseitenwand-Abstandhalter 114, wobei beide an die Seiten der Polysilizium-Gateelektrode 110 und die dünne Gateelektroden-Oxidschicht 104 stoßen. Zusätzlich erstreckt sich der erste Gateseitenwand-Abstandhalter 112 über den Drainelektroden-Bereich 106, während der zweite Gateseitenwand-Abstandhalter 114 sich über den Sourceelektroden-Bereich 108 erstreckt. Diese Gateseitenwand-Abstandhalter sind zum Beispiel aus CVD-Siliziumnitrid oder Siliziumdioxid hergestellt und weisen eine typische Breite in dem Bereich von 100 bis 140 nm auf. Feldoxidbereiche 116 trennen die MOS-Transistorstruktur 100 von angrenzenden MOS-Transistorstrukturen (nicht gezeigt)
  • Aus Gründen, die weiter unten diskutiert werden, ist es bevorzugt, daß das Profil der Gateseitenwand-Oberfläche nahezu vertikal mit einem bevorzugten Winkel zwischen der Seitenfläche des Gateseitenwand-Abstandhalters und der Oberfläche des Sourceelektroden- oder Drainelektroden-Bereichs zwischen 80° und 90° ausgeführt ist. Nahezu vertikale Gateseitenwand-Profile können durch den Einsatz eines konventionellen anisotropen Plasmaätzens erreicht werden, dessen Einzelheiten den Fachleuten bekannt sind.
  • Danach wird eine Titan-Metallschicht 118 auf der Oberfläche des Drainelektroden-Bereiches 106, des Sourceelektroden-Bereichs 108, der Polysilizium-Gateelektrode 110, den Feldoxid bereichen 116 und den Gateseitenwand-Abstandhaltern 112 und 114 deponiert. Die daraus resultierende Struktur ist in den 6 und 7 dargestellt.
  • Eine Deposition einer Titan-Metallschicht gemäß der vorliegenden Erfindung wird durch ein Ionenmetall-Plasmaverfahren durchgeführt. Die Gleichrichtung (d.h. senkrecht zu der Siliziumsubstrat-Oberfläche) der Deposition der. Metallionen, die dem Ionenmetall-Plasmaverfahren eigen ist, erzeugt eine relativ dünne Metallschicht auf der nahezu vertikalen Seitenfläche der Gateseitenwand-Abstandhalter 112 und 114, während eine relativ dicke Metallschicht auf dem Sourceelektroden-Bereich 108, dem Drainelektroden-Bereich 106 und der Polysilizium-Gateelektrode 110 erzeugt wird. Die dünne Titanschicht vermindert die Wahrscheinlichkeit einer Titansilizidbildung entlang der Gateseitenwand-Abstandhalter, wobei das Auftreten von Metallsilizid-Brückendefekten zwischen Sourceelektroden/Drainelektroden-Bereich und der Polysilizium-Gateelektrode vermindert wird. Es ist bevorzugt, daß das Verhältnis der Dicke der Metallschicht auf der nahezu vertikalen Seitenfläche des Gateseitenwand-Abstandhalters zu der Dicke der Metallschicht auf der Oberfläche der Polysilizium-Gateelektrode nicht mehr als 0,2 beträgt. Eine typische Dicke der Metallschicht auf der Polysilizium-Gateelektrode ist geringer als 50 nm während die auf der nahezu vertikalen Seitenfläche des Gateseitenwand-Abstandhalters geringer ist als 10 nm.
  • Die relative Dicke der Metallschichten auf der Polysilizium-Gateelektrode und der Seitenfläche des Gateseitenwand-Abstandhalters gemäß der vorliegenden Erfindung kann einfach mit Bezugnahme auf die 7 verstanden werden. In dieser Figur stellen die Dimensionen T und S entsprechend die Dicke der Metallschicht auf dem Polysilizium und die Dicke der Metallschicht auf der nahezu vertikalen Seitenfläche des Gateseitenwand-Abstandhalters dar, wobei das Dickenverhältnis von S zu T („S/T Verhältnis") geringer ist als 0,2. Der Winkel α stellt den Winkel zwischen der Seitenfläche des Gateseitenwand-Abstandhalters 112 und der Oberfläche des Siliziumsubstrats 102 dar. Ein Winkel zwischen 80° und 90° stellt das erwünschte S/T Verhältnis von 0,2 oder weniger sicher.
  • In dem Ionenmetall-Plasmadepositionsverfahren wird eine induktiv gekoppelte Plasmaquelle verwendet, um ein Ionenmetallplasma mit hoher Dichte in einer konventionellen PVD-Kammer zu erzeugen. Metallatome werden von einem Target in der Kammer abgesputtert und beim Eintritt in das Plasma ionisiert. Die ionisierten Metallatome werden dann in Richtung auf die Oberflächen einer MOS-Transistorstruktur auf einem vorgespannten Futter in einer gleichgerichteten (uni-direktional) Weise beschleunigt. Die daraus folgende Metalldeposition ist gleichgerichtet und senkrecht zu dem Siliziumsubstrat der MOS-Transistorstruktur. Siehe hierzu die Veröffentlichung von G.A. Dixit, et al., Ion Metal Plasma (IMP) Deposited Titanium Liners for 0.25/0.18 μm Multilevel Interconnections, IEDM, 357-360 (1996), welche hierdurch durch Bezugnahme vollständig einbezogen ist. Typische Bedingungen für ein Ionenmetall-Plasmadepositionsverfahren sind ein Druck von 3 Pa (22,5 mTorr), eine RF-Leistung von 2,5 kW, eine DC-Leistung von 2 kW und eine Argongas-Durchflußgeschwindigkeit von 65 cm3(normiert)/min (65 sccm). Vor der vorliegenden Erfindung war die Ionenmetall-Plasmadepositionstechnik nur im Hinblick auf die Deposition von Metall-Linern in Kontakte und Durchgänge mit einem hohen Seitenverhältnis als nutzbringend bekannt, während ihre vorteilhafte Verwendung in einem Verfahren zur Salizidbildung, welches zu reduzierten Metallsilizid-Brückendefekten auf Gateseitenwand-Abstandhaltern führt, nicht erkannt worden ist.
  • Nach der Deposition einer Titan-Metallschicht 118 wird das Titanmetall in der Metallschicht 118, welches nicht mit dem Silizium von der Oberfläche des Sourceelektroden-Bereichs 108, des Drainelektroden-Bereichs 106 und der Polysilizium-Gateelektrode 110 in Kontakt steht, ausreagiert, so daß selbstjustierende Metallsilizid-Schichten (d.h. Salizide) auf diesen Bereichen erzeugt werden. Die Titan-Metallschicht auf den Gateseitenwand-Abstandhaltern und den Feldoxidbereichen verbleiben unverändert.
  • Die Salizid-Bildungsreaktion kann unter Verwendung von Verfahren, die den Fachleuten wohlbekannt sind, ausgeführt werden. Typische Verfahren verwenden erhöhte Temperaturen, etwa 675° bis 700°C, um die Reaktion zu fördern und werden in einem Schnellthermalprozes sor (Rapid Thermal Processor RTP), wie einem AG 8108 RTP, der von AG Associates erhältlich ist, durchgeführt.
  • Daraufhin werden die Titanmetallschicht auf den Gateseitenwand-Abstandhaltern und den Feldoxidbereichen sowie jegliches unreagierte Titanmetall auf dem Sourceelektroden-Bereich, dem Drainelektroden-Bereich und der Polysilizium-Gateelektrode von der Oberfläche der MOS-Transistorstruktur 100 entfernt. Das Entfernen wird mittels einer konventionellen, selektiven Naßätze, wie einer Mischung aus H2O, H2O2 und NH4OH, durchgeführt. Das Ergebnis, welches in 8 dargestellt ist, ist eine Metall-Salizid-Schicht 120 auf der Oberfläche des Drainelektroden-Bereiches 106, eine Metall-Salizid-Schicht 122 auf der Oberfläche des Sourceelektroden-Bereiches 108 und eine Metall-Salizid-Schicht 124 auf der Oberfläche der Polysilizium-Gateelektrode 110.
  • In einer Ausführungsform wird der Schritt des Ausreagierens des Titans in der Titan-Metallschicht mit Silizium, um ein Titansilizid zu bilden, in einer Stickstoffumgebung durchgeführt. Die Anwesenheit von Stickstoff führt zu der Herstellung einer Titannitridschicht an der Oberfläche und in den oberflächennahen Bereichen der Titan-Metallschicht sowie zu der Absorption von Stickstoff in der Titan-Metallschicht. Die Absorption von Stickstoff und die Bildung von Titannitrid in der Titan-Metallschicht unterdrückt die seitliche Silizidbildung entlang der Gateseitenwand-Abstandhalter, welche zu Metallbrückendefekten (siehe Silicon Processing for the YLSI Era I, Seiten 398-399) führen. Aufgrund ihrer Dünnheit wird während des zuvor genannten Metallreaktionsschrittes die Titan-Metallschicht auf der nahezu vertikalen Seitenfläche des Gateseitenwand-Abstandhalters nahezu vollständig in Titannitrid übergeführt. Die Titannitrid-Schicht dient dann dazu, eine Diffusion von Silizium entlang der Oberfläche der Gateseitenwand-Abstandhalter zu blockieren, wodurch sie die Umformung in Titansilizid-Brückendefekte verhindert. Die Titannitridschicht, die auf der Oberfläche des Gateseitenwand-Abstandhalters gebildet ist, sowie jegliches Titannitrid, das auf der oberen Oberfläche der Titan-Metallschicht, die den Sourceelektroden-Bereich, den Drainelektroden- Bereich und die Polysilizium-Gateelektrode überdeckt, werden bei dem Entfernen des unreagierten Titans anschließend entfernt.
  • In einer weiteren Ausführungsform können andere Metalle, die in der Lage sind, ein Metallsilizid zu bilden, anstelle des Titans in der Metallschicht ersetzt werden. Diese Metalle umfassen Kobalt, Molybdän, Wolfram, Nickel, Platin, Palladium und Tantal, mit dem einzigen Erfordernis, daß das Metall in einer gleichgerichteten Weise durch ein Ionenmetall-Plasmadepositionsverfahren deponiert werden kann, sind aber nicht beschränkt auf diese Metalle.
  • Die in der vorstehenden Beschreibung, den Ansprüchen und der Zeichnung offenbarten Merkmale können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.

Claims (16)

  1. Verfahren zum Bilden selbstjustierender Metall-Silizid-Schichten auf einer MOS-Transistorstruktur (100), das die folgenden Schritte umfaßt: Bereitstellen einer MOS-Transistorstruktur (100), die umfaßt: ein Siliziumsubstrat (102) eines ersten Leitfähigkeitstyps; eine dünne Gateelektroden-Oxidschicht (104), die auf dem Siliziumsubstrat (102) aufgebracht ist; eine Polysilizium-Gateelektrode (110), die die dünne Gateelektroden-Oxidschicht (104) überlagert; Sourceelektroden- (108) und Drainelektroden-Bereiche (106) eines zweiten Leitfähigkeitstyps in dem Siliziumsubstrat (102); einen ersten Gateseitenwand-Abstandhalter (112), der den Drainelektroden-Bereich (106) überlagert und gegen eine Seite der Polysilizium-Gateelektrode (110) und die dünne Gateoxid-Schicht (104) stößt, wobei der erste Gateseitenwand-Abstandhalter (112) eine Seitenfläche aufweist; und einen zweiten Gateseitenwand-Abstandhalter (114), der den Sourceelektroden-Bereich (108) überlagert und gegen die andere, dem ersten Gateseitenwand-Abstandhalter (112) gegenüberliegende Seite der Polysilizium-Gateelektrode (110) und der dünnen Oxidschicht (104) stößt, wobei der zweite Gateseitenwand-Abstandhalter (114) eine Seitenfläche aufweist; Aufbringen einer Metallschicht (118) auf dem Sourceelektroden-Bereich (108), dem Drainelektroden-Bereich (106), der Polysilizium-Gateelektrode (110), den Feldoxidbereichen (116) und dem ersten (112) und dem zweiten Gateseitenwand-Abstandhalter (114) unter Verwendung eines Ionenmetall-Plasmaverfahrens mit einem Verhältnis der Dicke der Metallschicht auf der lateralen Oberfläche auf dem ersten (112) und dem zweiten Gateseitenwand-Abstandhalter (114) zu der Dicke der Metallschicht auf der Polysilizium- Gateelektrode (110) von weniger als 0,2; Reagieren des Metalles mit der Metallschicht (118) mit Silizium in dem Sourceelektroden-Bereich (108), dem Drainelektroden-Bereich (106) und der Polysilizium-Gateelektrode (110), um selbstjustierende Metallsilizid-Schichten (120, 122, 124) auf dem Sourceelektroden-Bereich (108), dem Drainelektrodenbereich (106) und der Polysilizium-Gateelektrode (110) zu erzeugen; und Entfernen von jeglichem unreagiertem Metall.
  2. Verfahren nach Anspruch 1, wobei der Schritt des Bereitstellens einer MOS-Transistorstruktur (100) das Bereitstellen eines ersten (112) und eines zweiten Gateseitenwand-Abstandhalters (114) umfaßt, wobei diese jeweils ein nahezu senkrechtes Profil mit einem Winkel gegenüber der Oberfläche der Source- oder Drainelektroden-Bereiche aufweisen, der zwischen 80° und 90° liegt.
  3. Verfahren nach Anspruch 1 oder 2, bei dem der Schritt des Ausbringens einer Metallschicht das Aufbringen einer Metallschicht (118) mit einer Dicke von weniger als 50 nm auf dem Sourceelektroden-Bereich (108), dem Drainelektroden-Bereich (106) und der Polysilizium-Gateelektrode (110) und einer Dicke von weniger als 10 nm auf der Seitenfläche des ersten (112) und der des zweiten Gateseitenwand-Abstandhalters (114) umfaßt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt des Aufbringens einer Metallschicht (118) das Aufbringen einer Titanmetallschicht umfaßt.
  5. Verfahren nach Anspruch 4, wobei der Schritt des Reagierens des Metalls ferner die Reaktion des Titanmetalls in der Metallschicht (118) mit Stickstoffgas beinhaltet, um eine Titan-Nitrid-Schicht zu bilden.
  6. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt des Aufbringens einer Metallschicht (118) das Aufbringen einer Kobalt-Metallschicht umfaßt.
  7. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt des Aufbringens einer Metallschicht (118) das Aufbringen einer Molybdän-Metallschicht umfaßt.
  8. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt des Aufbringens einer Metallschicht (118) das Aufbringen einer Wolfram-Metallschicht umfaßt.
  9. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt des Aufbringens einer Metallschicht (118) das Aufbringen einer Nickel-Metallschicht umfaßt.
  10. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt des Aufbringens einer Metallschicht (118) das Aufbringen einer Platin-Metallschicht umfaßt.
  11. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt des Aufbringens einer Metallschicht (118) das Aufbringen einer Palladium-Metallschicht umfaßt.
  12. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt des Aufbringens einer Metallschicht (118) das Aufbringen einer Tantal-Metallschicht umfaßt.
  13. Verfahren nach einem der Ansprüche 1 bis 12, wobei der Schritt des Bereitstellens einer MOS-Transistorstruktur (106) das Bereitstellen eines ersten (112) und eines zweiten Gateseitenwand-Abstandhalters (114), die aus Siliziumnitrid hergestellt sind, umfaßt.
  14. Verfahren nach einem der Ansprüche 1 bis 12, wobei der Schritt des Bereitstellens einer MOS-Transistorstruktur (106) das Bereitstellen eines ersten (112) und eines zweiten Gateseitenwand-Abstandhalters (114), die aus Siliziumdioxid hergestellt sind, umfaßt.
  15. MOS-Transistorstruktur (100), insbesondere hergestellt nach einem Verfahren gemäß einem der vorhergehenden Ansprüche, die umfaßt: ein Siliziumsubstrat (102) eines ersten Leitfähigkeitstyps; eine dünne Gateelektroden-Oxidschicht (104), die auf dem Siliziumsubstrat (102) aufgebracht ist; eine Polysilizium-Gateelektrode (110), die die dünne Gateelektroden-Oxidschicht (104) überlagert; Sourceelektroden- (108) und Drainelektroden-Bereiche (106) eines zweiten Leitfähigkeitstyps in dem Siliziumsubstrat (102); einen ersten Gateseitenwand-Abstandhalter (112), der den Abzugselektroden-Bereich (106) überlagert und gegen eine Seite der Polysilizium-Gateelektrode (110) und die dünne Gateoxid-Schicht (104) stößt, wobei der erste Gateseitenwand-Abstandhalter (112) eine Seitenfläche aufweist; und einen zweiten Gateseitenwand-Abstandhalter (114), der den Sourceelektroden-Bereich (108) überlagert und gegen die andere, dem ersten Gateseitenwand-Abstandhalter (112) gegenüberliegende Seite der Polysilizium-Gateelektrode (110) und der dünnen Oxidschicht (104) stößt, wobei der zweite Gateseitenwand-Abstandhalter (114) eine Seitenfläche aufweist, wobei die Gateseitenwand-Abstandhalter (112, 114) jeweils ein nahezu senkrechtes Profil mit einem Winkel gegenüber der Oberfläche der Source- oder Drainelektroden-Bereiche aufweisen, der zwischen 80° und 90° liegt; selbstjustierte Metall-Silizid-Schichten (120, 122, 124) auf dem Sourceelektroden-Bereich (108), dem Drainelektroden-Bereich (106) und der Polysilizium-Gateelektrode (110).
  16. MOS-Transistorstruktur (100) nach Anspruch 15, wobei das Metall in den Metall-Silizid-Schichten Titan, Kobalt, Molybdän, Wolfram, Nickel, Platin, Palladium oder Tantal ist.
DE19857037A 1997-12-31 1998-12-10 Verfahren zum Bilden selbstjustierender Metall-Silizid-Schichten auf einer MOS-Transistorstruktur und MOS-Transistorstruktur Expired - Fee Related DE19857037B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/001.531 1997-12-31
US09/001,531 US5966607A (en) 1997-12-31 1997-12-31 Metal salicide process employing ion metal plasma deposition

Publications (2)

Publication Number Publication Date
DE19857037A1 DE19857037A1 (de) 1999-07-08
DE19857037B4 true DE19857037B4 (de) 2004-12-30

Family

ID=21696524

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19857037A Expired - Fee Related DE19857037B4 (de) 1997-12-31 1998-12-10 Verfahren zum Bilden selbstjustierender Metall-Silizid-Schichten auf einer MOS-Transistorstruktur und MOS-Transistorstruktur

Country Status (3)

Country Link
US (1) US5966607A (de)
KR (1) KR100280905B1 (de)
DE (1) DE19857037B4 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100191A (en) * 1998-04-14 2000-08-08 United Microelectronics Corp. Method for forming self-aligned silicide layers on sub-quarter micron VLSI circuits
US6096643A (en) * 1998-10-01 2000-08-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having polysilicon line with extended silicide layer
US6306265B1 (en) * 1999-02-12 2001-10-23 Applied Materials, Inc. High-density plasma for ionized metal deposition capable of exciting a plasma wave
US6265252B1 (en) * 1999-05-03 2001-07-24 Vlsi Technology, Inc. Reducing the formation of electrical leakage pathways during manufacture of an electronic device
US6410383B1 (en) * 2000-03-16 2002-06-25 Sharp Laboratories Of America, Inc. Method of forming conducting diffusion barriers
US6281087B1 (en) * 2000-10-12 2001-08-28 Vanguard International Semiconductor Corporation Process for fabricating metal silicide layer by using ion metal plasma deposition
US6258682B1 (en) * 2000-10-17 2001-07-10 Vanguard International Semiconductor Corporation Method of making ultra shallow junction MOSFET
US6284653B1 (en) * 2000-10-30 2001-09-04 Vanguard International Semiconductor Corp. Method of selectively forming a barrier layer from a directionally deposited metal layer
US6445194B1 (en) 2001-02-16 2002-09-03 International Business Machines Corporation Structure and method for electrical method of determining film conformality
JP2007188956A (ja) * 2006-01-11 2007-07-26 Nec Electronics Corp 半導体装置の製造方法
US8778797B2 (en) * 2010-09-27 2014-07-15 Novellus Systems, Inc. Systems and methods for selective tungsten deposition in vias

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665646A (en) * 1994-03-07 1997-09-09 Nec Corporation Method for manufacturing semiconductor device with low electric resistance silicide layer on silicon surface

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858849A (en) * 1998-01-15 1999-01-12 United Microelectronics Corp. Method of manufacturing self-aligned silicide

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665646A (en) * 1994-03-07 1997-09-09 Nec Corporation Method for manufacturing semiconductor device with low electric resistance silicide layer on silicon surface

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Schumicki, Seegebrecht, Prozeßtechnologie, S. 251-253, Springer Verlag 1991 *

Also Published As

Publication number Publication date
DE19857037A1 (de) 1999-07-08
KR19990063493A (ko) 1999-07-26
US5966607A (en) 1999-10-12
KR100280905B1 (ko) 2001-03-02

Similar Documents

Publication Publication Date Title
DE19950708C2 (de) Verfahren zum Bilden von selbstjustierenden Cobaltsilicid-Schichten mit lokal unterschiedlicher Schichtdicke
EP0600063B2 (de) Verfahren zur herstellung von halbleiterbauelementen in cmos-technik mit 'local interconnects'
DE19814869C2 (de) Herstellungsverfahren für selbstausgerichtete lokale interne Verbindungen und Kontakte
DE19952177C2 (de) Verfahren zum Ausbilden einer zweifachen Kobaltsilicidschicht mit zwei unterschiedlichen Dicken während der Herstellung einer integrierten Schaltung und entsprechende IC-Struktur
DE112009000670B4 (de) Verfahren zum Herstellen einer Metall-Gate-Struktur
DE60304225T2 (de) NIickelsilizid mit verminderter Grenzflächenrauhigkeit
DE102010064288B4 (de) Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
DE3245276A1 (de) Verfahren zum ausbilden von submikrometer-merkmalen in halbleiterbauelementen
EP0163871B1 (de) Verfahren zum Herstellen von aus Doppelschichten aus hochschmelzenden Metallsiliziden und dotiertem polykristallinem Silizium bestehenden Gate-Elektroden
DE112005001489T5 (de) Atomlagenabgeschiedene Tantal enthaltende Haftschicht
DE3419080A1 (de) Verfahren zum herstellen eines feldeffekttransistors
DE19857037B4 (de) Verfahren zum Bilden selbstjustierender Metall-Silizid-Schichten auf einer MOS-Transistorstruktur und MOS-Transistorstruktur
DE102005052001B4 (de) Halbleiterbauelement mit einem Kontaktpfropfen auf Kupferbasis und ein Verfahren zur Herstellung desselben
DE102008060704A1 (de) Zusammengesetzter Passivierungsprozess für Nitrid-Feldeffekttransistoren
DE102009020348A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE10153619B4 (de) Verfahren zur Herstellung eines Gate-Schichtenstapels für eine integrierte Schaltungsanordnung und integrierte Schaltungsanordnung
DE4122712A1 (de) Halbleitervorrichtung
DE10214065B4 (de) Verfahren zur Herstellung eines verbesserten Metallsilizidbereichs in einem Silizium enthaltenden leitenden Gebiet in einer integrierten Schaltung
DE102004027065B4 (de) Verfahren zur Herstellung einer übereinander geschichteten Gate-Struktur sowie eines damit ausgestatteten Feldeffekttransistors
DE112006000584B4 (de) Verfahren zum Ausbilden einer Halbleiteranordnung
DE19734837A1 (de) Verfahren zur Herstellung eines selbstausrichtenden Silicids
DE102009043329B4 (de) Verspannungstechnologie in einer Kontaktebene von Halbleiterbauelementen mittels verspannter leitender Schichten und einem Isolierabstandshalter bei einem Halbleiterbauelement
EP1348232B1 (de) Verfahren zur kontaktierung eines dotiergebiets eines halbleiterbauelements
DE69931068T2 (de) Bauelement mit verbessertem wiederstandswert des selbst justierten silizids auf polysiliziumgates
DE102007061527B4 (de) Integrierter Schaltkreis und Verfahren zum Herstellen eines integrierten Schaltkreises

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee