DE19846063A1 - Verfahren zur Herstellung eines Double-Gate MOSFETs - Google Patents
Verfahren zur Herstellung eines Double-Gate MOSFETsInfo
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Abstract
Die Erfindung betrifft ein Verfahren zur Herstellung eines Bauelements mit sub-100 nm-Strukturierung. Dabei ist zu Anfang der geometrischen Ausbildung des Bauelements eine einzige sub-100 nm-Strukturierung vorgesehen. Als Bauelement kann ein Double-Gate MOSFET mit sub-100 nm-Strukturierung gewählt sein.
Description
Die Erfindung betrifft ein Verfahren zur Herstellung eines Dou
ble-Gate MOSFETs gemäß dem Oberbegriff des Anspruchs 1.
Die bekannten integrierten Schaltungen der Halbleitertechnik ba
sieren zu einem großen Teil auf der Silizium-basierenden CMOS-
Technologie. Durch die zunehmende Verringerung der Transistorab
messungen in CMOS-Schaltungen zur Erhöhung von Geschwindigkeit
und Integrationsdichte wachsen die Anforderungen an die gesamte
Technologie, insbesondere an die Lithographie zur Definition der
Bauelementabmessungen. Außerdem führt die Verkleinerung der Bau
elementabmessungen zu sogenannten Kurzkanaleffekten, durch wel
che die Eigenschaften wie z. B. Ausgangsleitwert, Sperrverhalten,
Schaltverhalten negativ beeinträchtigt werden. Durch Modifika
tionen am MOSFET, beispielsweise durch das Anbringen eines zwei
ten Gates unter dem Kanal kann das Verhalten verbessert werden.
Die Umschließung der Kanalschicht von beiden Seiten erlaubt die
vollständige Kontrolle durch das Gate und damit eine Reduzierung
der Kurzkanaleffekte, sofern die Kanalschicht dünn genug ist.
Die technologisch sehr anspruchsvolle Herstellung eines solchen
Double-Gate-Transistors als laterales Bauelement mit Stromfluß
parallel zur Oberfläche ist beispielsweise aus "Double-gate
MOSFET demonstrates 25-nm thick channel", Solid State Technolo
gy, 1998 (3), pp. 22-24 bekannt. Eine einfachere Möglichkeit
besteht in der Ausführung als vertikaler Transistor, ähnlich den
bekannten Vertikalen MOSFET-Konzepten, wie aus D. Behammer, L.
Vescan, R. Loo, J Moers, A. Mück, H. Lüth, T. Grabolla, Elec
tronics Letters 32 (1996), pp. 406-407 bekannt. Zur kompletten
Einschnürung des Kanalgebietes müssen nachteilig die lateralen
Abmessungen bis weit in den sub-100nm-Bereich reduziert werden.
Folglich sind bei der Herstellung solcher bekannter Bauelemen
tenverfahren notwendig, die eine Vielzahl von Strukturierungs
schritten im Bereich unterhalb von 1 µm aufweisen. Damit sind in
nachteiliger Weise mehrfach kritische Justierungen nach den ein
zelnen Verfahrensschritte notwendig um die geometrische Ausdeh
nung des Bauelements in diesen Dimensionen zu realisieren.
Es ist deshalb Aufgabe der Erfindung ein Verfahren zur Herstel
lung eines vertikalen Double-Gate-MOSFETs bereitzustellen, bei
dem eine technologisch vereinfachte Abfolge erreicht wird.
Die Aufgabe wird gelöst durch ein Verfahren gemäß der Gesamtheit
der Merkmale nach Anspruch 1. Weitere zweckmäßige oder vorteil
hafte Varianten finden sich in den auf diesen Anspruch rückbezo
genen Unteransprüchen.
Es wurde erkannt, daß zur Lösung der Aufgabe zu Anfang der Bil
dung des Bauelements eine Strukturierung unterhalb von 1 µm (sub-
100nm-Strukturierung) vorgesehen wird. Der Vorteil der Erfin
dung liegt darin, daß nur eine einzige sub-100nm-Strukturierung
notwendig ist. Besonders vorteilhaft ist dabei, daß eine Justie
rung dieser sub-100nm-Strukturierung als erster Strukturierungs
schritt nicht erforderlich ist. Nach diesem technologisch an
spruchsvollen Verfahrensschritt ist keine weitere präzise sub-
µm-genaue Justierung mehr erforderlich. Damit wird im Vergleich
zu den bekannten Herstellungsverfahren die Herstellung des er
findungsgemäßen Bauelements erheblich erleichtert.
Die nachfolgenden Verfahrensschritte sind selbstjustierend. Zwar
sind bei weiteren Verfahrensschritten Justierungen erforderlich,
wie zum Beispiel beim Öffnen von Kontaktfenstern und bei der
Isolierung der Einzelbauelemente. Dabei handelt es sich jedoch
nur um unkritische Strukturierungsschritte, die zwar Justierto
leranzen aufweisen, aber wobei in Folge dieser Toleranzen nicht
die Bauelementabmessungen vergrößert werden.
Es bedarf folglich keiner hochgenauen Ausführung dieser weiteren
Strukturierungsschritte. Das erfindungsgemäße Verfahren zur
selbstjustierten Herstellung eines vertikalen Double-Gate-
MOSFETs erlaubt zudem in vorteilhafter Weise die Verwendung von
Standard-Technologieschritten.
Im Rahmen der Erfindung beinhaltet das erfindungsgemäße Herstel
lungsverfahren zudem die beiden Planarisierungsschritte zum
selbstjustierten Öffnen eines Kontaktfensters für die obere Kon
taktschicht bei gleichzeitiger Isolation der Gatekontaktierung.
Das erfindungsgemäße Verfahren ist nicht auf die Herstellung ei
nes vertikalen Double-Gate-MOSFETs beschränkt. Vielmehr ist es
vorstellbar, daß das Verfahren mit geeignet geändertem Dotier
verlauf auch zur Herstellung von Quantentransistoren, z. B. zur
Herstellung eines Single-Electron Transistors eingesetzt wird.
Der Vorteil des mit Hilfe des erfindungsgemäßen Verfahrens her
gestellten Double-Gate MOSFETs, weist die für dieses Bauelement
bekannten Vorteile auf: gegenüber den konventionellen MOSFETs
besteht dieser Vorteil in der Verminderung von Kurzkanaleffekten
bei kleinen Kanallängen. Dadurch wird das elektrische Verhalten
verbessert. Die Ausführung als Transistor mit vertikalem Strom
fluß ermöglicht eine höhere Packungsdichte als bei den üblichen
lateralen MOSFETs. Außerdem wird die beidseitige Umschließung
des Kanalgebietes mit Gateoxid erreicht, ohne daß das Silizium
nachträglich auf Oxid aufgewachsen werden muß.
Die Erfindung ist im weiteren an Hand von Figuren und Ausfüh
rungsbeispiel näher erläutert. Es zeigt:
Fig. 1 Verfahrensschritte A bis F zur Herstellung eines erfin
dungsgemäßen vertikalen Double-Gate-MOSFETs.
Im folgenden wird an Hand der Fig. 1A bis 1F die Herstellung
eines n-Kanal Double-Gate-MOSFETs beschrieben. Es ist jedoch im
Rahmen der Erfindung auch vorstellbar, durch entsprechende Do
tierung auf diese Weise ein p-Kanal-Bauelement zu bilden.
Ausgangsbasis ist ein geeignet dotierter Si-Wafer, z. B. mit ei
ner n-p-n Schichtfolge für einen n-Kanal-MOSFET. Auf diesen Wa
fer wird zunächst eine Maskierungsschicht aufgetragen und auf
Dimensionen im sub-100nm-Bereich strukturiert.
Als Material für die Maskierungsschicht kann z. B. Silizium (ein
kristallin oder polykristallin oder amorph), ein Silizid (z. B.
CoSi2), ein Metall oder ein Isolationsmaterial (z. B. SiO2) ge
wählt werden. Diese sub-100nm-Strukturierung kann vor dem Auf
bringen der Maskierungsschicht z. B. mittels Elektronenstrahl-
Lithographie und Lift-off-Technik erfolgen. Es ist auch vor
stellbar, diese sub-100nm-Strukturierung nach dem Aufbringen der
Maskierungsschicht durchzuführen. Zur sub-100nm-Strukturierung
kann eine Elektronenstrahllithographie oder eine optische Litho
graphie und eine sogenannte Spacertechnologie, eine Technologie
die zum Beispiel in Physikalische Blätter 48 (1992), Nr. 11 p.
930 beschrieben wurde, zum Einsatz kommen. Anschließend wird der
Bereich der nicht geschützten Maskierungsschicht naßchemisch
oder trockenchemisch weggeätzt (Fig. 1, A).
Mit der Maskierungsschicht als Maske wird anschließend eine Ät
zung der Siliziumschichtfolge zur Definition des Bauelementes
durchgeführt. Die untere n-Schicht wird dabei nicht ganz durch
geätzt (Fig. 1, B).
Danach erfolgt ein ganzflächiges Auftragen von Gateoxid und do
tiertem Polysilizium auf die gebildete Probe. Dabei wird ein
Verfahren gewählt, bei welchem die senkrechten Seitenwände des
Bauelementes mit bedeckt werden, z. B. thermische Oxidation zur
Herstellung des Oxids, Chemical Vapour Deposition zum Abscheiden
des Polysiliziums. Das Polysilizium dient zur Bildung der Gate-
Elektrode. Diese Material weist Vorteile gegenüber anderen Mate
rialien auf. Je nach Bedarf kann aber auch ein anderes geeigne
tes leitendes Material gewählt werden.
Sodann wird die Waferoberfläche planarisiert. Hierzu können be
kannte Verfahren eingesetzt werden. Beispielsweise kann dazu Po
lyimid oder SiO2 oder Si3N4 aufgetragen werden, eventuell kombi
niert mit weiteren Ätzschritten (Fig. 1, C).
In einem weiteren Verfahrensschritt wird die Planarisierungs
schicht soweit weggeätzt bis die Spitze des Bauelements frei
liegt. Anschließend wird anisotrop geätzt, wobei das Polysilizi
um selektiv gegenüber der Maskierungsschicht und dem Gateoxid
wegätzt wird. Es ist vorstellbar, daß dabei das Gateoxid auf der
Maskierungsschicht weggeätzt wird, soweit dies erwünscht ist.
Nunmehr wird das Polysilizium soweit zurückgeätzt, daß eine
elektrische Verbindung mit der oberen Schicht des Silizium
schichtstapels vermieden wird. Es ist jedoch zweckmäßig, daß
noch soviel Polysilizium stehen bleibt, daß eine Spannung am Po
lysilizium eine Steuerwirkung auf den Transistor zeigt (Fig. 1,
D).
Des weiteren erfolgt ein zweiter Planarisierungsschritt mit iso
lierendem Material. Anschließend wird Material dieser Planari
sierungsschicht weggeätzt bis die Spitze des Bauelementes frei
liegt, das Polysilizium jedoch bedeckt bleibt. Durch diesen
Schritt wird der obere Kontakt des Transistors selbstjustierend
freigelegt (Fig. 1, E).
Danach werden Kontaktfenster zum Kontaktieren der Polysilizium
schicht und der unteren Siliziumschicht gebildet. Außerdem wird
die Maskierungsschicht, sofern diese nicht zur elektrischen Kon
taktierung genutzt wird, durch Ätzung entfernt.
Im folgenden werden das Polysilizium, das Gateoxid und Material
der unteren n-Schicht an den nicht benötigten Stellen weggeätzt.
Anschließend wird eine Isolationsschicht an den Stellen gebil
det, wo durch die spätere Kontaktmetallisierungen Kurzschlüsse
entstehen würden.
Schließlich werden die elektrischen Kontakte für Gate (Polysili
zium-Schicht) sowie für Source und Drain (obere Siliziumschicht,
z. B. an der Maskierungsschicht, und untere Siliziumschicht) auf
gebildet (Fig. 1, F).
Dieses Herstellungsverfahren ergibt einen vertikalen MOSFET, bei
welchem das Kanalgebiet mit sub-100nm-Ausdehnung ganzseitig vom
Gate umgeben ist. Dies wird allgemein als "surrounding gate" be
zeichnet. Durch die sehr geringe Ausdehnung des Kanalgebietes
funktioniert das Bauelement wie ein Double-Gate MOSFET.
Im Rahmen der Erfindung ist es vorstellbar, auch andere Bauele
mente mit mehreren sub-100nm-Strukturen in unterschiedlichen
räumlichen Orientierungen auf diese Weise mittels einer sub-100
nm-Strukturierung zu bilden. Dabei kann die erfindungsgemäße Er
kenntnis genutzt werden, in Abhängigkeit der gewünschten geome
trischen Formgebung des Bauelements einerseits eine Schichten
folge aus einer oder mehrerer Schichten mit einer Schichtdicke
im sub-100nm-Bereich zu bilden um auf diese Weise die geometri
sche Ausdehnung in zwei von drei Dimensionen festzulegen.
Andererseits kann sodann diese Schichtenfolge mit einer Masken
technik im sub-100nm-Bereich strukturiert werden, um auf diese
Weise die verbleibende, dritte, räumliche Dimensionierung des
gewünschten Bauelements festzulegen. Es wurde im Rahmen der Er
findung erkannt, die Bildung der Schichtenfolge mit einer sub-
100nm-Strukturierung zu kombinieren, so daß damit ohne weiteres
Strukturen im sub-100nm-Bereich in den drei räumlichen Dimen
sionen erhalten werden. Die Schichtdicke der Schicht oder der
Schichten innerhalb der Schichtenfolge mag dabei Werte im sub-
100nm-Bereich bis hin zu Monolagen annehmen.
Claims (8)
1. Verfahren zur Herstellung eines Bauelements mit sub-100nm-
Strukturierung, dadurch gekennzeichnet, daß zu An
fang der geometrischen Ausbildung des Bauelements eine einzige
Strukturierung unterhalb von 1 µm (sub-100nm-Strukturierung)
vorgesehen wird.
2. Verfahren nach Anspruch 1, gekennzeichnet durch
einen MOSFET als Bauelement mit sub-100nm-Strukturierung.
3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch
einen Double-Gate MOSFET als Bauelement mit sub-100nm-
Strukturierung.
4. Verfahren nach einem der vorhergehenden Ansprüche, gekenn
zeichnet durch folgenden Schritte:
- - Bildung einer auf die spätere geometrische Ausbildung des Bauelements abgestimmte Schichtenfolge, insbesondere Bildung einer n-p-n-Schichtenfolge,
- - Bildung einer Maskierungsschicht auf der freiliegenden Ober fläche dieser Schichtenfolge,
- - Strukturierung der Maskierungsschicht unterhalb von 1 µm (sub-100nm-Strukturierung) zur geometrischen Festlegung einer der Dimensionen des zu bildenden Bauelements,
- - Entfernung des nicht unterhalb der von der Maskierungs schicht gebildeten Maske liegenden Materials der Schichtenfol ge zumindest bis zur mit dem Substrat verbundenen Schicht.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die sub-100nm-Strukturierung nach
dem Aufbringen der Maskierungsschicht durchgeführt wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß die sub-100nm-Strukturierung vor
dem Aufbringen der Maskierungsschicht durchgeführt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, gekenn
zeichnet durch Polysilizium als Material zur Bildung des
Gates.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß als Material zur Bildung der Mas
kierungsschicht Silizium (einkristallin oder polykristallin
oder amorph), ein Silizid, insbesondere CoSi2, ein Metall oder
ein Isolationsmaterial, insbesondere SiO2, gewählt wird.
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| DE1998146063 DE19846063A1 (de) | 1998-10-07 | 1998-10-07 | Verfahren zur Herstellung eines Double-Gate MOSFETs |
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Publications (1)
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Family
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