DE19844710A1 - Mit einer Submikrometer-CMOS-Technik kompatible integrierte Halbleiterschaltung mit einem lateralen Bipolar-Transistor und diesbezügliches Verfahren - Google Patents

Mit einer Submikrometer-CMOS-Technik kompatible integrierte Halbleiterschaltung mit einem lateralen Bipolar-Transistor und diesbezügliches Verfahren

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Description

Die Erfindung betrifft allgemein Halbleiterstrukturen und Verfahren zur Herstellung solcher Strukturen, insbesondere eine Struktur mit einem lateralen Bipolartransistor mit einem gerin­ gen Basiswiderstand, die mit Tief-Submikrometer-CMOS-Transistorstrukturen und -Herstel­ lungsverfahren (0,25 µm oder weniger) kompatibel sind.
Die Integration von CMOS-Bauelementen (complementary metal oxide semiconductor) und Bipolar-Bauelementen zum Erzeugen von integrierten Hochleistungs-BiCMOS(bipolar- CMOS)-Schaltungen ist eine gut etablierte Technologie. Diese integrierten Schaltungen (ICs) nutzen den Vorteil der hohen Stromansteuerung, der hohen Steilheit und der hohen Ge­ schwindigkeit von bipolaren Transistoren und des geringen Gleichstrom-Stromverbrauchs und der hohen Packungsdichte von CMOS-Transistoren aus, um hochentwickelte Telekom­ munikations- und Mikroprozessoranwendungen möglich zu machen. Bei den kürzlichen Fort­ schritten der Technologien der Halbleitertechnik, welche es möglich machen, daß eine Tief- Submikrometer-CMOS-Bauelement-Geometrie (Gatebreiten von 0,25 µm oder weniger) her­ stellbar wird, ist die Herstellung eines vertikalen Bipolartransistors in einem solchen CMOS-Prozeßablauftypischerweise schwierig und teuer. Dementsprechend müssen neue Lösungen für die Integration von Bipolar- und CMOS-Technologien gefunden werden, um den Vorteil der Skalierung dieser Submikrometer-CMOS-Bauelemente auszunutzen, ohne die Komplexi­ tät des Prozesses über das praktisch ausführbare Maß hinaus zu vergrößern.
Eine derartige Lösung ist das Ersetzen der allgemein verwendeten vertikalen Bipolartransisto­ ren durch laterale Bipolartransistoren. Die Struktur eines lateralen Bipolartransistors unter­ scheidet sich von derjenigen eines vertikalen Transistors in einer Weise, welche eine leichtere Integration solcher lateraler Transistoren in die CMOS-Verarbeitung ermöglicht.
Diese relativ einfache Integration in einen CMOS-Prozeßablauf ist in Fig. 1 gezeigt, welche eine Querschnittsansicht eines Teils einer integrierten BiCMOS-Schaltung mit einem lateralen npn-Transistor 4 zeigt, der nach dem Stand der Technik gebildet ist. Während ein npn-Transistor beschrieben wird, versteht es sich von selbst, daß dies nur zu Erläuterungszwecken geschieht und daß der Transistor 4 ein pnp-Transistor sein kann. Ein p-Halbleitersubstrat 10 besitzt einen Bipolarelement-Bereich 30, welcher durch Isolationsbereiche 22 definiert ist. Man kann erkennen, daß ein vergrabener p-Schichtbereich 14 mit einem p-Basisbereich 18 gekoppelt ist. Ausgehend von dem Basisbereich 18 liegt der vergrabene Schichtbereich 14 unter n-Kollektor- und Emitterbereichen 32 bzw. 36. Die Kollektor- und Emitterbereiche 46 bzw. 44 sind durch die Poly-Struktur 40, die über der dielektrischen Schicht 24 liegt und Ab­ standselemente 28 an jeder Seitenwand der Struktur 40 getrennt, wodurch die Breite des akti­ ven Basisbereiches 16 definiert wird. Der Basiskontaktbereich 48 ist von dem Kollektorkon­ taktbereich 46 durch den Isolationsbereich 26 getrennt. Ein Durchschnittsfachmann auf die­ sem Gebiet kann erkennen, daß die Poly-Struktur 40, die dielektrische Schicht 24 und die Abstandselemente 28 gleichzeitig mit einer CMOS-Gatestruktur (nicht dargestellt) gebildet werden können und daß der Kollektorbereich 32 und der Emitterbereich 36 gleichzeitig mit den CMOS-Source-und-Drain(S/D)-Strukturen (nicht dargestellt) ausgebildet werden können.
Derartige herkömmliche laterale Bipolartransistoren leiden jedoch typischerweise unter einer geringen Leistung, verglichen mit den entsprechenden vertikalen Transistoren. Außerdem können diese herkömmlichen lateralen Transistoren eine unverhältnismäßig große Oberfläche in Anspruch nehmen. Daher begrenzt diese Kombination von Leistung und Raumbedarf die Verwendung derartiger herkömmlicher lateraler Transistoren. Zum Beispiel können FT und FMAX für einen typischen vertikalen Transistor bis zu 30 Gigahertz (GHz) groß sein, wäh­ rend für den lateralen Transistor 4 FT und FMAX in dem Bereich von 5 MHz bis 50 MHz liegen. Dieses geringe FMAX liegt hauptsächlich an dem hohen Basiswiderstand Rb (die Summe von R1, R2 und R3, wie in Fig. 1 dargestellt), ungefähr 1 kΩ bis 10 kΩ für Bauele­ mente nach dem Stand der Technik, während FT aufgrund der großen Basisbreite, welche durch die Länge der Poly-Gatestruktur festgelegt ist, gering ist. Hinsichtlich des in Anspruch genommenen Oberflächenbereichs beansprucht der Transistor 20, wie dargestellt, eine größe­ re Fläche als diejenige eines MOS-Transistors, da er eine zusätzliche Fläche für den Basisbe­ reich 18 und den Basiskontakt 48 und den Isolationsbereich 26 aufweist.
Es wäre daher vorteilhaft, über einen lateralen Bipolartransistor mit einer höheren Leistung und ein diesbezügliches Verfahren zu verfügen. Außerdem wäre es vorteilhaft, wenn dieser laterale Bipolartransistor eine höhere Packungsdichte gegenüber den herkömmlichen lateralen Transistoren aufwiese. Es wäre auch vorteilhaft, wenn dieser laterale Transistor und das dies­ bezügliche Verfahren entweder auf massive Halbleitersubstrate oder auf Silicium-auf- Isolator(SOI(silicon on insulator))-Substrate angewendet werden könnte. Schließlich wäre es vorteilhaft, wenn dieser laterale Bipolartransistor und das diesbezügliche Verfahren leicht in eine Tief-Submikrometer-CMOS-Verarbeitung integriert werden könnte, ohne daß die Kom­ plexität des Prozesses oder die Herstellungskosten deutlich erhöht würden.
Gemäß den Ausführungsformen der Erfindung werden laterale Bipolartransistor-Strukturen ermöglicht, welche die oben genannten Probleme überwinden oder verringern und die oben genannten Vorteile liefern. Zusätzlich werden Verfahren zum Ausbilden dieser Transistoren zur Verfügung gestellt.
Gemäß einigen Ausführungsformen der Erfindung wird ein lateraler Bipolartransistor in ei­ nem Halbleitersubstrat mit einem Bipolarelement-Bereich ausgebildet, der durch einen Isola­ tionsbereich definiert ist. Eine erste leitende Schicht wird aufgebracht und mit einem derarti­ gen Muster versehen, daß eine Basiskontaktstruktur im wesentlichen in direktem Kontakt mit einem Teil einer oberen Oberfläche des Bipolarelement-Bereichs gebildet wird. Bei einigen Ausführungsformen werden leicht dotierte Bereiche gebildet, die bezüglich der Basiskontakt­ struktur und den Isolationsbereichen selbstjustiert sind. Ein Basisbereich wird unter einem Teil der Basiskontaktstruktur, mit einem ersten Rand oder einer Seitenwand der Kontakt­ struktur ausgerichtet, ausgebildet. Ein Kollektorbereich wird, bei einigen Ausführungsformen mit Hilfe eines fakultativen Implantationsschrittes, mit einem zweiten Rand der Kontakt­ struktur gegenüber dem ersten Rand ausgerichtet an den Basisbereich angrenzend unter einem anderen Teil der Basiskontaktstruktur ausgebildet. Dielektrische Abstandselemente werden an beide Ränder oder Seitenwände der Kontaktstruktur angrenzend ausgerichtet und ein Kollek­ torkontaktbereich und ein Emitterkontaktbereich werden mit den Abstandselementen ausge­ richtet in der Nähe des ersten bzw. zweiten Randes der Basiskontaktstruktur ausgebildet. Wenn leicht dotierte Bereiche vorangehend gebildet wurden, liegen die Emitter- und Kollek­ torbereiche über Teilen solcher Bereiche. Da Ausführungsformen der Erfindung pnp- oder npn-Transistoren sein können, wird der Leitungstyp der verschiedenen dotierten Bereiche entsprechend dem Typ des gewünschten Transistors gewählt.
Bei einigen Ausführungsformen der Erfindung ist das Halbleitersubstrat ein massives Silici­ umsubstrat. Bei einigen Ausführungsformen weist das massive Siliciumsubstrat eine darauf ausgebildete Epitaxialschicht oder dotierte Grabenstrukturen auf, wie dies bekannt ist. Bei anderen Ausführungsformen ist das Halbleitersubstrat ein SOI-Substrat.
Bei einigen Ausführungsformen der Erfindung sind die lateralen Bipolartransistoren, die aus­ gebildet werden, Teile einer integrierten BiCMOS-Schaltung (IC), während bei anderen Aus­ führungsformen der Erfindung die Transistoren, die ausgebildet werden, Teile einer inte­ grierten Bipolarschaltung sind. Wenn Transistoren gemäß der Erfindung als Teile eines BiCMOS-IC gebildet werden, wird bei einigen Ausführungsformen die Oxidierung der Ober­ fläche des Bipolarelement-Bereichs beseitigt oder verringert. Bei anderen Ausführungsformen wird jede Oxidierung der Oberfläche des Bipolarelement-Bereichs entfernt.
Durch Bezug auf die beigefügten Zeichnungen lassen sich die Erfindung besser verstehen und ihre zahlreichen Ziele, Merkmale und Vorteile einem Fachmann auf diesem Gebiet deutlich machen. Zur Erleichterung des Verständnisses und aus Gründen der Einfachheit wird eine einheitliche Numerierung von Elementen, die bei verschiedenen Darstellungen gemeinsam sind, in den verschiedenen Darstellungen verwendet.
Fig. 1 ist eine Querschnittsansicht eines Teils einer integrierten BiCMOS-Schaltung, welche einen lateralen npn-Transistor dar­ stellt, der nach dem Stand der Technik ausgebildet ist.
Fig. 2A und 2B sind Querschnittsansichten von frühen Schritten bei der Herstellung eines lateralen Submikrometer-npn-Transistors ge­ mäß einer Ausführungsform der Erfindung.
Fig. 3A und 3B sind Querschnittsansichten von frühen Schritten bei der Her­ stellung eines lateralen Submikrometer-npn-Transistors gemäß einer anderen Ausführungsform der Erfindung.
Fig. 4A bis 4H sind Querschnittsansichten von aufeinanderfolgenden Schritten bei der Herstellung eines lateralen Submikrometer-npn-Transistors ge­ mäß einer Ausführungsform der Erfindung, welche mit beiden Ausfüh­ rungsformen der obigen frühen Schritte konsistent sind.
Fig. 5A und 5B sind Querschnittsansichten von Schritten bei der Herstellung eines late­ ralen Submikrometer-npn-Transistors gemäß einer weiteren Ausfüh­ rungsform der Erfindung.
Fig. 6 ist eine Draufsicht der lateralen Submikrometer-npn-Transistoren der Fig. 4H oder 5B und
Fig. 7A und 7B sind Querschnittsansichten der npn-Transistoren 4 bzw. 8, welche die Wege für den Transport von Elektronen und Löchern andeuten.
Wenn Ausführungsformen der Erfindung mit Bezug auf die vorangehend genannten Zeich­ nungen beschrieben werden, werden verschiedene Modifikationen oder Anpassungen der spe­ zifischen Verfahren und/oder Strukturen Fachleuten auf diesem Gebiet deutlich werden. Alle derartigen Modifikationen, Anpassungen oder Abwandlungen, welche auf der Lehre der vor­ liegenden Erfindung beruhen und durch welche diese Lehre die Technik bereichert hat, sollen in den Bereich der Erfindung fallen.
Wendet man sich nun Fig. 2A zu, so ist eine Querschnittsansicht eines lateralen Submikro­ meter-npn-Transistors in einem frühen Herstellungsstadium gemäß einer Ausführungsform der Erfindung gezeigt. Man erkennt, daß das Halbleitersubstrat oder der Wafer 10 Isolations­ bereiche 20 aufweist, welche vorangehend gebildet wurden, um einen Bipolarelement-Bereich 54 und einen MOS-Elementbereich 58 festzulegen. Während Fig. 2A die Isolationsbereiche 20 als LOCOS(LOCalized Oxidation of Silicon)-Bereiche 20 und den Wafer 10 als massives Substrat mit einer minimalen Komplexität darstellt, versteht es sich von selbst, daß andere geeignete Verfahren zur Isolation oder andere Halbleitersubstrate ebenfalls verwendet werden können. Zum Beispiel können die Bereiche 20 als flache Grabenisolationsbereiche 20 ausge­ bildet werden und das Substrat 10 kann n- oder p-Muldenbereiche (nicht dargestellt) und/oder eine Epitaxialschicht (nicht dargestellt) oder irgendeine andere geeignete Art eines Halbleiter­ substrats umfassen, wie dies nachfolgend erörtert wird.
Wie dargestellt, wird eine Photoresist-Schicht 50 auf den Wafer 10 aufgebracht und mit ei­ nem Muster versehen, so daß eine obere Oberfläche 55 des Bipolarelement-Bereichs 54 und Teile der benachbarten Isolationsbereiche 20 freigelegt werden. Bei einigen Ausführungsfor­ men der Erfindung wird die freigelegte Oberfläche 55 nitridiert, um einen dünnen oxidations­ beständigen Bereich (nicht dargestellt), der an die Oberfläche 55 angrenzt, zu bilden. Wie in Fig. 2A dargestellt ist, wird die Nitridierung durch das Behandeln der Oberfläche 55 entweder mit einem niederenergetischen Stickstoffplasma (N2-Plasma) oder einer N2-Implantation 60 bewirkt. Wenn eine N2-Implantation für die Nitridierung verwendet wird, hat sich herausge­ stellt, daß eine Implantationsoberfläche 55 mit einer Dosis von ungefähr 1.1013 bis 1.1015 Io­ nen pro cm3 (Ionen/cm3) bei einer Energie von ungefähr 5 keV bis 20 keV (Kiloelektronen­ volt) in vorteilhafter Weise eine nitridierte Fläche 55 bildet. Wenn ein N2-Plasma für die Ni­ tridierung gewählt wird, hat sich herausgestellt, daß ein Behandeln der Fläche 55 mit einer N2-Glimmentladung bei einem Druck von ungefähr 400 bis 1000 mTorr (milliTorr) und 100 W bis 400 W Hochfrequenzenergie (Hf-Energie) in vorteilhafter Weise eine nitridierte Ober­ fläche 55 bildet. Dieser dünne nitridierte Bereich, der an die Oberfläche 55 angrenzend aus­ gebildet wird, umfaßt hauptsächlich Siliciumnitrid oder ein siliciumnitridähnliches Material und dient dazu, in vorteilhafter Weise eine nachfolgende Oxidation dieser Oberfläche zu ver­ hindern, wie dies für Siliciumnitridschichten bekannt ist, die bei gängigerweise verwendeten Verfahren gebildet werden.
Fig. 2B zeigt die Struktur der Fig. 2A in einem späteren Herstellungsstadium. Die Maskier­ schicht 50 (Fig. 2A) wurde entfernt und die Gateoxidschicht 28 wurde gebildet. Die dielektri­ sche Gateschicht 28 ist typischerweise ein Siliciumoxidmaterial mit einer Dicke im Bereich von ungefähr 3 nm bis 6 nm, obwohl andere geeignete Materialen und/oder Dicken verwendet werden können. Beispielsweise kann ein nitridiertes Siliciumoxidmaterial verwendet werden. Wenn die dielektrische Gateschicht 28 Siliciumoxid ist, wird sie mit Hilfe einer standardmä­ ßigen thermischen Oxidationstechnik gebildet, zum Beispiel durch Heizen des Substrats 10 in einer trockenen Sauerstoffatmosphäre auf ungefähr 850°C bis 900°C über eine ausreichende Zeit, um ein Oxid wachsen zu lassen, das eine Dicke in dem vorher bestimmten Bereich auf­ weist. Aufgrund des Nitridierungsprozesses und der Ausbildung des an die Oberfläche 55 des Bereichs 54 angrenzenden dünnen Bereiches (nicht dargestellt), die vorangehend erwähnt wurden, wird verhindert, daß sich die dielektrische Gateschicht 28 in dem Bereich 54 ausbil­ det. Daher ist die Bildung der dielektrischen Gateschicht 28 durch Oxidation auf diejenigen Oberflächen begrenzt, welche vor einer Oxidation durch den vorangehenden Nitridierungs­ prozeß nicht geschützt wurden, z. B. den Bereich 58.
Bezugnehmend auf die Fig. 3A und 3B ist eine weitere Ausführungsform der Erfindung dar­ gestellt, welche ein alternatives Verfahren für die selektive Nitridierung der Oberfläche 55 darstellt. Wie vorangehend mit Bezug auf Fig. 2A erläutert wurde, zeigt Fig. 3A ein Substrat 10 mit Isolationsbereichen 20, welche sowohl einen Bipolarelement-Bereich 54 als auch einen MOS-Element-Bereich 58 festlegen. Wie vorher können andere geeignete Isolationsverfahren oder andere geeignete Halbleitersubstrate für die Bereiche 20 bzw. das Substrat 10 verwendet werden. Eine dünne Maskierschicht 26 ist sowohl den Bipolarbereich 54 als auch den MOS-Bereich 58 überlagernd dargestellt. Die Maskierschicht 26 ist ein Siliciumnitrid- oder Silici­ umoxinitrid-Material oder eine Kombination dieser Materialien, welches,wie bekannt, durch die Reaktion von NH3 und/oder N2O mit der Siliciumoberfläche 55 gebildet wird. Vorzugs­ weise wird die Maskierschicht 26 als eine sehr dünne Schicht ausgebildet, in der Größenord­ nung von 1 nm bis 4 nm, obwohl andere geeignete Dicken verwendet werden können.
In Fig. 3B ist die Struktur der Fig. 3A gezeigt, nachdem der Teil der Maskierschicht 26, der über dem MOS-Bereich 58 liegt, entfernt worden ist. Die Schicht 26 wird von dem Bereich 58 entfernt, indem eine Photoresist-Schicht (nicht dargestellt) auf dem Substrat 10 abgeschieden und mit einem Muster versehen wird, derart, daß die Schicht 26 über dem Bereich 58 frei­ bleibt. Der freigebliebene Teil der Schicht 26 (nicht dargestellt) wird mit einem geeigneten Ätzverfahren für das spezifische Material der Schicht 26 entfernt. Wenn z. B. die Schicht 26 Siliciumnitrid ist, kann ein Naßätzverfahren mit Phosphorsäure verwendet werden. Sobald die Schicht 26 von dem MOS-Bereich 58 entfernt ist, werden die Photoresist-Schicht entfernt und die dielektrische Gateschicht 28 gebildet. Wie dies mit Bezug auf Fig. 2B erläutert wurde, ist die dielektrische Gateschicht 28 typischerweise ein Siliciumoxid-Material oder ein anderes geeignetes Material mit einer Dicke von ungefähr 3 nm bis 6 nm und wird mit Hilfe eines geeigneten Oxidationsprozesses gebildet. Die Maskierschicht 26 blockiert dann in vorteilhaf­ ter Weise die Oxidation der Oberfläche 55 in dem Bereich 54 und die dielektrische Gate­ schicht 28 wird nur in Bereichen gebildet, in denen die Maskierschicht 26, wie bekannt, ent­ fernt wurde, wie in dem Bereich 58. Bei einigen Ausführungsformen wird nach der Oxidation die Maskierschicht 26 im wesentlichen durch Ätzen mit Phosphorsäure entfernt.
Wendet man sich nun Fig. 4A zu, so ist die Struktur der Fig. 2B oder 3B gezeigt, nachdem fakultative Schwellenanpassungsimplantationen (nicht dargestellt), wenn gewünscht, ausge­ führt wurden. Wie bekannt, werden die Dotierungskonzentrationen von zu bildenden MOS-Kanalbereichen oft durch Schwellenanpassungsimplantationen vor dem Bilden der Ga­ testrukturen angepaßt. Wie bekannt, können, wenn Schwellenspannungs- Anpassungsimplantationen für n-MOS-Kanalbereiche, die von denjenigen von p-MOS-Kanalbereichen verschieden sind, gebildet werden, die Schwellenanpassungsimplantationen mit Hilfe einer Implantationsmaske ausgeführt werden. Dementsprechend wird, wenn solche Schwellenspannungs-Anpassungsimplantationen nicht in dem Bipolarbereich 54 gewünscht sind, eine Implantationsmaske (nicht gezeigt) gebildet, die über dem Bereich 54 liegt und da­ nach entfernt wird. Man erkennt, daß eine leitende Schicht 42 über den Bereichen 54 und 58 liegt, die typischerweise aus einem PolySiliciummaterial mit einer Dicke von ungefähr 200 nm bis 400 um besteht, obwohl amorphes Silicium oder eine Kombination von amorphem Silicium und PolySilicium verwendet werden kann, um die Schicht 42 zu bilden. Die leitende Schicht 42 wird typischerweise als eine undotierte Schicht aufgebracht. Wenn ein npn-Transistor in dem Bereich 54 gebildet werden soll, wird die Schicht 42 mit Bor(B)-Ionen bei einer Dosis von ungefähr 5.1015 Ionen/cm3 bis 1.1016 Ionen/cm3 bei einer Energie von unge­ fahr 10 keV bis 30 keV implantiert. Wenn ein pnp-Transistor gewünscht ist, wird die Schicht 42 z. B. mit Arsen(As)-Ionen bei einer Dosis von ungefähr 5.1015 bis 1.1016 Ionen/cm3 bei einer Energie von ungefähr 50 keV bis 100 keV implantiert. Nachdem die Schicht 42 dotiert ist, kann eine fakultative Maskierschicht 43 aus Siliciumoxid oder Siliciumnitrid mit einer Dicke von ungefähr 100 nm bis 200 nm gebildet werden. Wenn die fakultative Maskier­ schicht 43 verwendet wird, wird sie mit Hilfe von wohlbekannten Photolithographie- und Ätzverfahren zusammen mit der Schicht 42 mit einem Muster versehen und dient dazu, die Schicht 42 für eine weitere Implantation zu maskieren. Nur zu Illustrationszwecken ist die fakultative Maskierschicht 43 so dargestellt, daß sie nur einen Teil der Schicht 42 überlagert.
Fig. 4B zeigt die Struktur der Fig. 4A, nachdem die leitende Schicht 42 mit einem Muster versehen worden ist. Die Schicht 42 wird mit Hilfe von wohlbekannten Photolithographie- und Ätzverfahren mit einem Muster versehen, um eine Gatestruktur 50, die mit einer darauf angeordneten fakultativen Maskierschicht 43 dargestellt ist und einen Teil des MOS-Bereiches 58 überlagert, und eine Basiskontaktstruktur 45 ohne die fakultative Maskierschicht 43 zu bilden, die einen Teil des Bipolarbereiches 54 überlagert. Man beachte, daß die fakulta­ tive Maskierschicht 43 nur zu Illustrationszwecken gezeigt ist, und, wenn sie verwendet wird, typischerweise für beide Strukturen 45 und 50 verwendet wird. Wie bekannt, beruhen das reaktive Ionenätzen (RIE) oder andere Plasmaätztechniken, die verwendet werden, um die Strukturen 45 und 50 zu bilden, typischerweise auf der Gegenwart einer Oxidschicht, z. B. der dielektrischen Gateschicht 28, um ein Ätzen des Substrats 10, wo dieses freigelegt ist, zu ver­ hindern. Da jedoch die Bildung der Schicht 28 in dem Bereich 54 gerade verhindert wurde, kann ein Ätzen des Substrats 10 an der Oberfläche 55 erfolgen und eine Vertiefung 46, die mit der Kontaktstruktur 45 ausgerichtet ist, gebildet werden. Vorteilhafterweise entfernen Ätztechniken, die zum Bilden der Struktur 45 verwendet werden, auch im wesentlichen die gesamte Maskierschicht 26 (Fig. 3B) oder die dünne oxidationsbeständige Schicht, die mit Bezug auf Fig. 2B erläutert wurde, die bei einigen Ausführungsformen, den Bereich 54 über­ lagernd, vorhanden sein kann. Dementsprechend sehen Ausführungsformen der Erfindung die gleichzeitige Bildung der Gatestruktur 50 und der Kontaktstruktur 45 vor.
In Fig. 4C ist der Einfachheit und der leichteren Verständlichkeit halber nur der Bipolar-Teil der Struktur der Fig. 4B gezeigt. Dotierte Bereiche 72 und 74 werden in dem Bipolarbereich 58 durch Ionenimplantation 70 derart gebildet, daß sich eine Dotierungskonzentration zwi­ schen ungefähr 8.1017 Ionen/cm3 und 8.1018 Ionen/cm3 ergibt. Die konkrete Art der Dotie­ rungssubstanz, die für die Implantation 70 verwendet wird, hängt davon ab, ob der gebildete laterale Transistor ein npn- oder ein pnp-Transistor ist. Wenn ein npn-Transistor gewünscht ist, besteht die Implantation 70 aus einer n-Dotierungssubstanz, wie Arsen, und wenn ein pnp-Transistor gewünscht ist, wird eine p-Dotierungssubstanz, wie Bor, verwendet. Es versteht sich von selbst, daß die Implantation 70 auch verwendet werden kann, um LDD(Lightly Do­ ped Drain)-Bereiche (nicht gezeigt) in dem MOS-Bereich 58 (Fig. 4B) zu bilden. Wenn bei der Implantation 70 eine n-Dotierungssubstanz verwendet wird, werden dementsprechend n-Bereiche 72 und 74 gleichzeitig mit den n-MOS-LDD-Source- und -Drain-Bereichen (nicht dargestellt) gebildet. Wenn die Implantation 70 vom p-Typ ist, werden die p-Bereiche 72 und 74 gleichzeitig mit p-MOS-LDD-Bereichen (nicht dargestellt) gebildet. Bei Ausführungsfor­ men, bei denen keine LDD-Bereiche in den MOS-Bereich 58 gebildet werden, fallen die do­ tierten Bereiche 72 und 74 typischerweise weg.
Fig. 4D zeigt die Bildung eines Basisbereiches 82, welcher sich unter der Basiskontaktstruk­ tur 45 befindet. Der Basisbereich 82 wird durch die Basisimplantation 80 gebildet, die in ei­ nem schiefen Winkel 84 von ungefähr 45° bis 75° bezüglich des Substrats 10 durchgeführt wird. Eine Maskierschicht (nicht dargestellt) wird dazu verwendet, um eine Implantation der MOS-Bereiche (nicht dargestellt) zu blockieren. Es ist wichtig, zu beachten, daß zusätzlich zu dem schiefen Winkel 84 bei einigen Ausführungsformen die Implantation 80 ohne Drehung des Substrats 10 ausgeführt wird und daß alle Basisstrukturen 45 auf dem Substrat 10 mit der­ selben Orientierung angeordnet sind. Auf diese Weise kann die Implantation 80 vorteilhaf­ terweise jeden Basisbereich 82 unter die Struktur 45, ausgerichtet mit einem bestimmten Rand 47, legen. Bei anderen Ausführungsformen der Erfindung wird die Implantation 80 unter ei­ ner Drehung des Substrats 10 durchgeführt und der Bereich 82 wird so gelegt, daß er gleich­ förmig unter der Struktur 45 liegt.
Die konkret benötigte Energiemenge für das Implantat 80 hängt unter anderem von der Breite 46 der Basisstruktur 45 ab. Dementsprechend wird, wenn keine Rotation des Substrats 10 verwendet wird, um den Basisbereich 82 unter einen Teil der Struktur 45, an den Rand 47 angrenzend, aber nur in die Nähe des gegenüberliegenden Randes 48, wie dargestellt, zu le­ gen, die Energie der Implantation 80 als Funktion des tatsächlichen Implantationswinkels 84 und der Breite 46 eingestellt. Wenn z. B. der Winkel 84 35° beträgt und die Breite 46 0,18 µm beträgt, ist eine Energie von ungefähr 50 keV für die Implantation 80 angemessen. Zusätzlich kann die Implantation 80 entweder einen p-Basisbereich 82, wenn ein npn-Tranistor 6 gebil­ det wird, oder einen n-Bereich 82, wenn ein pnp-Transistor 6 gebildet wird, erzeugen. Zum Beispiel wird bei einigen Ausführungsformen der n-Basisbereich 82 mit einer Phosphorkon­ zentration von 1.1013 bis 5.1014 Ionen/cm2 durch eine Phosphorionenimplantation 80 mit einer Energie zwischen 50 keV und 100 keV gebildet. Demgegenüber wird bei Ausführungsformen mit einem npn-Transistor 6 der p-Basisbereich 82 mit einer Borkonzentration von 1 × 1013 Io­ nen/cm2 bis 5 × 1014 Ionen/cm2 mit einer Borionenimplantation 80 mit einer Energie zwischen 20 keV und 60 keV gebildet. Durchschnittsfachleute auf diesem Gebiet erkennen, daß ein geeigneter Basisbereich unter einem geeigneten Teil der Struktur 45 zu einem erheblichen Teil aufgrund der Submikrometernatur der Breite 46 gebildet wird.
Wendet man sich nun der Fig. 4E zu, so ist die Struktur der Fig. 4D nach der Bildung des Kollektorbereichs 92 durch Ionenimplantation 90 und der Oxidschicht 22 gezeigt. Bei Aus­ führungsformen der Erfindung, bei denen der Basisbereich 82 ohne Drehung des Substrats 10 gebildet wird, wie dies vorangehend beschrieben wurde, liegt der Bereich 82 nur nahe dem Rand 48. Dementsprechend ist die Implantation 90 ein fakultativer Schritt, da der Kollektor­ bereich 92 alternativ durch die Diffusion einer Dotierungssubstanz von dem Bereich 72, wenn vorhanden, und/oder durch die Diffusion einer Dotierungssubstanz von einem nachfolgend gebildeten Bereich 78 (Fig. 4G) gebildet werden kann. Bei Ausführungsformen der Erfin­ dung, bei denen der Basisbereich mit einer Substratdrehung während der Implantation 84 ge­ bildet wird, ist die Implantation 90 nicht fakultativ. Vielmehr ist die Implantation 90 erforder­ lich, um eine adäquate Dotierung für den Kollektorbereich 92 zur Verfügung zu stellen. Wenn die fakultative Implantation 90 eingesetzt wird, wird die Implantation 90 in einem zweiten schiefen Winkel 94 in einem Bereich von 45° bis 75° gegenüber dem Substrat 10 ohne eine Substratdrehung während der Implantation gebildet. Auf diese Weise wird der Kollektorbe­ reich 92 an den Rand 48 angrenzend gebildet. Daher wird, wenn der Transistor 6 ein npn-Transistor ist und eine Phosphorimplantation 90 verwendet wird, ein n-Kollektorbereich 92 mit einer Phosphorkonzentration von 5.1013 bis 5.1014 Ionen/cm2 gebildet, wobei die Implan­ tation 90 eine Energie von 50 keV bis 100 keV besitzt. Wenn andererseits der Transistor 6 ein pnp-Transistor ist und eine Borimplantation 90 verwendet wird, wird ein p-Kollektorbereich 92 mit einer Borkonzentration von 5.1013 bis 5.1014 Ionen/cm2 unter Verwendung einer Im­ plantation 90 mit einer Energie zwischen 20 keV und 50 keV gebildet. Außerdem werden, wenn die Ionenimplantation 90 verwendet wird, MOS-Bereiche (nicht dargestellt) maskiert, wie dies bei der Basisimplantation 80 geschah, um dort eine Implantation zu verhindern. Es sollte klar sein, daß selbst dann, wenn keine Substratrotation während der Basisimplantation 84 verwendet wird, die Implantation 90 in vorteilhafter Weise verwendet werden kann, um eine zusätzliche Kontrolle der lateralen Basisbreite zu liefern und/oder das Kollektorprofil für bestimmte Anwendungen speziell zu gestalten.
Immer noch Bezug nehmend auf Fig. 4E wird die Oxidschicht 22 typischerweise durch einen thermischen Oxidationsschritt gebildet. Wenn die fakultative Implantation 90 verwendet wird, wird die Oxidschicht 22 nach der Implantation 90 gebildet. Die Oxidschicht 22 ist typischer­ weise eine dünne Schicht aus Siliciumoxid, die mit einer Dicke in einem Bereich von unge­ fähr 10 nm bis 30 nm ausgebildet wird. Während irgendein gängigerweise verwendeter ther­ mischer Oxidationsprozeß verwendet werden kann, um die Oxidschicht 22 zu bilden, wird typischerweise die Schicht 22 gleichzeitig mit einem Schritt der Reoxidation des MOS-Gates gebildet. Die thermische Oxidation, die verwendet wird, um die Schicht 22 zu bilden, dient in vorteilhafter Weise dazu, die Dotierungssubstanz der Implantationen 70, 80 und, sofern ver­ wendet, der fakultativen Implantation 90 zu tempern und umzuverteilen.
Fig. 4F zeigt die Struktur der Fig. 4E nach der Bildung von Abstandselementen 28, die an die Ränder 47 und 48 der Basisstruktur 45 angrenzen. Die Abstandselemente 28 werden typi­ scherweise aus einer Deckenschicht (nicht dargestellt) aus einem Siliciumoxid- oder Silicium­ oxinitrid-Material gebildet, die mit Hilfe von chemischer Abscheidung aus der Dampfphase (chemical vapor deposition/CVD) oder plasmagestützter chemischer Dampfphasenabschei­ dung (Plasma Enhanced CVD/PECVD) aufgebracht wird. Diese Deckenschicht wird dann mit einem anisotropen Ätzverfahren geätzt, typischerweise mit einer reaktiven Ionenätzung (RIE), so daß die Abstandselemente 28 zurückbleiben, wie dies bekannt ist. Die konkrete ge­ wünschte Dicke der Deckenschicht und damit die Breite 29 der Abstandselemente 28, ist teilweise eine Funktion der Breite 46 (Fig. 4D) und liegt typischerweise in dem Bereich von ungefähr 10 nm bis 30 nm. Die Bildung von Abstandselementen 28 wird gleichzeitig mit der Bildung von Abstandselementen (nicht dargestellt) durchgeführt, die an die MOS-Gatestrukturen (nicht dargestellt) angrenzen.
In Fig. 4G ist eine Implantation 75 dargestellt, welche dotierte Bereiche 76 und 78 bildet, die mit den Abstandselementen 28 und Isolationsbereichen 20 in dem Bipolarbereich 54 ausge­ richtet sind. Die dotierten Bereiche 76 und 78 werden typischerweise mit einer Dotierungs­ konzentration von ungefähr 1.1019 bis 1.1020 Ionen/cm3 ausgebildet. Wie bekannt ist, hängt der konkrete Typ der Dotierungssubstanz, der bei der Implantation 75 verwendet wird, davon ab, ob ein npn- oder ein pnp-Transistor gewünscht ist. Dementsprechend ist die Implantation 75 eine n-Dotierungssubstanz, wie As, wenn ein npn-Transistor gewünscht ist, und eine p-Dotierungssubstanz, wie B, wenn ein pnp-Transistor gewünscht ist. Die Implantation 75 dient vorteilhafterweise dazu, zusätzlich zu den Bereichen 76 und 78 Source- und Drainbereiche (nicht dargestellt) in dem MOS-Bereich 58 zu bilden. Dementsprechend werden die dotierten Bereiche 76 und 78 gleichzeitig mit den MOS-Source- und -Drain-Bereichen ausgebildet.
In Fig. 4H ist ein lateraler Bipolartransistor 6 gezeigt, nachdem ein thermischer Tem­ per/Aktivierungsschritt ausgeführt worden ist. Es ist ersichtlich, daß die Profile der verschie­ denen dotierten Bereiche des lateralen Bipolartransistors 6, der in Fig. 4H dargestellt ist, nur repräsentativ für die Bereiche sind, die tatsächlich während der Herstellung von Transistoren gemäß Ausführungsform der Erfindung gebildet werden. Dementsprechend ist, während ein dotierter Bereich oder Emitter 76 so dargestellt ist, daß er einen Übergang mit dem Basisbe­ reich 82 unter einem bestimmten Teil des Abstandselements 28 bildet, für einen Durch­ schnittsfachmann auf diesem Gebiet ersichtlich, daß die genaue Lage dieses Übergangs in Abhängigkeit von dem Implantationswinkel 84, der Dotierungskonzentration der Bereiche 76 und 82, den konkreten Dotierungsionen, die verwendet werden, und der Zeit und der Tempe­ ratur des verwendeten thermischen Temperprozesses variieren wird.
Während die Bildung des Kollektorbereiches 92 vorangehend derart beschrieben wurde, daß eine fakultative Implantation 90 verwendet wird (vgl. Fig. 4E) wird bei manchen Ausfüh­ rungsformen die fakultative Implantation 90 nicht verwendet. Wenn die Implantation nicht verwendet wird, wird der Kollektorbereich 92 z. B. durch Diffusion einer Dotierungssubstanz von anderen benachbarten Bereichen, z. B. von dem Bereich 78, während eines thermischen Temperprozesses gebildet.
Fig. 4H zeigt auch die Bildung des dotierten Bereiches 44 in der Basiskontaktstruktur 45. Der Bereich 44 wird hauptsächlich durch die Diffusion einer Dotierungssubstanz von dem Basis­ bereich 82 in die Kontaktstruktur 45 gebildet. Es ist ersichtlich, daß die Bildung des Bereiches 44 zu einem Basiskontakt mit geringem Widerstand führt.
Wie angedeutet wurde, ist der Transistor 6 mit einem Submikrometer-CMOS-Ablauf kompa­ tibel, bei dem die Basiskontaktstruktur 45 zusammen mit der Gateelektrode 40 (Fig. 4B) ge­ bildet wird und der Emitter 76 und der Kollektorkontakt 78 mit Hilfe der Implantation 75 (Fig. 4G) gebildet werden, welche auch die S/D-Bereiche eines CMOS-Transistors (nicht dar­ gestellt) bildet. Zusätzlich wird ein Durchschnittsfachmann auf diesem Gebiet erkennen, daß der laterale Transistor 6 in einem Bipolarbereich 54 mit im wesentlichen derselben lateralen Abmessung wie derjenigen des CMOS-Bereichs 58 gebildet wird und damit einen kleineren Oberflächenbereich als Transistoren nach dem Stand der Technik, z. B. Transistor 4 (Fig. 1) benötigt.
Bei einigen Ausführungsformen der Erfindung werden vorteilhafterweise andere Substrate als diejenigen verwendet, die vorangehend, z. B. mit Bezug auf Fig. 2A und 3A, erwähnt wurden. So sieht man, nun Bezug nehmend auf Fig. 5A, eine Ausführungsform, die ein SOI-Substrat 12 aufweist, in einem Herstellungsstadium entsprechend demjenigen der Fig. 2A. Man er­ kennt, daß das Substrat 12 einen Handhabungswafer 14, eine Oxidschicht 15 und eine Silici­ um-Bauelementschicht 16 aufweist. Typischerweise werden sowohl die Bauelementschicht 16 als auch die Oxidschicht 15 mit einer Dicke von ungefähr 100 nm bis 500 nm ausgebildet, obwohl andere geeignete Dicken verwendet werden können. Der Bipolarbereich und der MOS-Bereich 54 bzw. 58 sind so dargestellt, daß sie durch LOCOS-Isolationsbereiche 20 festgelegt sind, obwohl andere geeignete Isolationstechniken verwendet werden können, z. B. eine Grabenisolation. Wie dies mit Bezug auf Fig. 2A erörtert wurde, wird ein Nitridierungs­ schritt ausgeführt, indem zunächst eine Maskierschicht 50 aufgebracht und mit einem Muster versehen wird, um die obere Oberfläche 55 des Bereichs 54 freizulegen, und nachfolgend diese freigelegte Oberfläche 55 entweder mit einem niederenergetischen N2-Plasma oder einer N2-Implantation 60 behandelt wird. Auf diese Weise wird die freigelegte Oberfläche 55 be­ ständig gegen thermische Oxidation gemacht. Es ist ersichtlich, daß die alternativen Ausfüh­ rungsformen der Nitridierung, die mit Bezug auf Fig. 3A und 3B erörtert wurden, bei Ausfüh­ rungsformen mit einem SOI-Substrat 12, z. B. der Ausführungsform der Fig. 5A, verwendet werden können, um die freiliegende Oberfläche 55 des Bereichs 54 gegen Oxidation bestän­ dig zu machen.
Wendet man sich nun der Fig. 5B zu, so ist die Struktur der Fig. 5A in einem Stadium ent­ sprechend demjenigen der Fig. 4H gezeigt, wobei äquivalente Schritte zu denjenigen, die mit Bezug auf die Fig. 4A bis 4H erörtert wurden, ausgeführt wurden, um den lateralen npn-Transistor 8 zu bilden. Wie bekannt, können die Prozeßschritte, die vorangehend für die Aus­ führungsform mit einem massiven Siliciumsubstrat beschrieben wurden, für ein SOI-Substrat verwendet werden. Dementsprechend werden die Isolationsbereiche 20, der Emitterbereich 76, die Kollektorkontaktbereiche 78, der Basisbereich 82 und der Kollektorbereich 92 alle in der Silicium-Bauelementschicht 16 ausgebildet und die Basiskontaktstruktur 50 und das Ab­ standselement 28 werden über der Oberfläche 55 ausgebildet.
Sowohl die lateralen Bipolartransistoren 6 (Fig. 4H) als auch 8 (Fig. 5B) zeigen eine verbes­ serte Leistung gegenüber dem Transistor 4 nach dem Stand der Technik (Fig. 1) aufgrund ihrer kleineren Größe und ihres verringerten Basiswiderstandes. In Fig. 7A und 7B sind je­ weils die Transistoren der Fig. 1 und der Fig. 5H gezeigt, wobei deren Stromwege angedeutet sind. Wie angedeutet ist, werden bei dem npn-Transistor 4 (Fig. 7A) Löcher von dem Bereich 18 durch den Bereich 14 in den Bereich 16 injiziert. Im Gegensatz hierzu erfordert der npn-Transistor 8 (Fig. 7B) nur die Injektion von Löchern von dem Bereich 45 in den Bereich 82. Außerdem kann man sehen, daß der Weg der Elektroneninjektion von dem Bereich 32 des Transistors 4 in den Bereich 16 durch den Bereich 36 wesentlich länger als bei dem Transistor 8 ist. Dementsprechend wird ein Durchschnittsfachmann erkennen, daß Ausführungsformen der Erfindung bessere Elektronen- und Lochtransporteigenschaften und damit eine bessere Leistung aufweisen.
Fig. 6 ist eine Draufsicht der lateralen Submikrometer-npn-Transistoren 6 und 8 der Fig. 4H bzw. 5B. Die Emitterkontaktöffnung 76A und die Kollektorkontaktöffnung 78A sind angren­ zend an die Basisstruktur 45 gezeigt. Bei einigen Ausführungsformen fallen die Öffnungen 76A und 78A mit freigelegten Teilen der Bereiche 76 und 78 zusammen, die durch die Isola­ tionsbereiche 20 und die Abstandselemente 28 definiert werden (vgl. 4H oder 5B). Bei ande­ ren Ausführungsformen wird eine Kontaktmaskierschicht gebildet und es werden darin Öff­ nungen 76A und 78A gebildet. Zusätzlich wird bei einigen Ausführungsformen ein Metallsi­ licid (nicht dargestellt) in den Kontaktbereichen 76A und 78A ausgebildet. Die Metallsilicid- Bereiche werden, wenn sie verwendet werden, durch einen Silicidprozeß oder einen maskier­ ten Silicidprozeß, wie bekannt, gebildet.
Wie dargestellt, erstreckt sich die Basiskontaktstruktur 45 aus dem Bereich zwischen den Be­ reichen 76A und 76B heraus, um die Bildung einer Basiskontaktöffnung 45A, welche die Ba­ sisverlängerung 45B überlagert, zu gestatten, um eine Abmessung der Öffnung 45A zu er­ möglichen, die für einen metallischen Kontakt mit geringem Widerstand ausreicht. Während die Verlängerung des Basisbereichs 45 typisch ist, kann bei einigen Ausführungsformen eine ausreichende Abmessung der Öffnung 45A durch das Ausbilden von erweiterten Emitter- und Kollektorkontaktbereichen (nicht dargestellt) ermöglicht werden.
Es wurden Ausführungsformen der Erfindung, welche laterale Bipolartransistoren mit höherer Leistung aufweisen, und Verfahren zu deren Herstellung beschrieben. Während z. B. ein Tran­ sistor nach dem Stand der Technik, wie derjenige nach Fig. 7A, Werte von FT und FMAX in dem Bereich von 5 MHz bis 50 MHz aufweist, weist ein Transistor gemäß Ausführungsfor­ men der Erfindung, wie derjenige der Fig. 7B, Werte von FT und FMAX in dem Bereich von 1 GHz bis 15 GHz auf. Zusätzlich weisen die lateralen Bipolartransistoren der Erfindung eine erhöhte Packungsdichte gegenüber herkömmlichen lateralen Transistoren auf und können vorteilhafterweise entweder unter Verwendung von massiven Halbleitersubstraten oder Silici­ um-auf-Isolator(SOI)-Substraten ausgebildet werden. Schließlich wurde gezeigt, daß die late­ ralen Bipolartransistoren der Erfindung und die betreffenden Verfahren leicht in einen Sub­ mikrometer-CMOS-Prozeß integriert werden können, indem standardmäßige CMOS-Prozeßschritte verwendet werden, um eine laterale Bipolartransistorstruktur zu bilden, wie dies erörtert wurde. Dementsprechend können ohne eine deutliche Vergrößerung der Kom­ plexität des Prozesses oder der Herstellungskosten laterale Bipolartransistoren gemäß der Er­ findung ohne weiteres hergestellt werden.

Claims (16)

1. Integrierte Halbleiterschaltung mit einem lateralen Bipolartransistor, welche umfaßt:
  • - einen bipolaren aktiven Bereich (54) mit einer oberen Oberfläche,
  • - eine Basiskontaktstruktur (45) mit einer ersten Seitenwand (47) und einer gegen­ überliegenden zweiten Seitenwand (48), welche über dem bipolaren aktiven Bereich (54) liegend angeordnet ist, wobei die Basiskontaktstruktur (45) direkt mit einem Teil der besagten oberen Oberfläche gekoppelt ist,
  • - einen Basisbereich (82), welcher unter einem ersten Teil der Basiskontaktstruktur (45) liegt, wobei der Basisbereich (82) an die erste Seitenwand (47) angrenzend und in der Nähe der zweiten Seitenwand (48) angeordnet ist, und
  • - einen Kollektorbereich (92), welcher unter einem zweiten Teil der Basiskontakt­ struktur (45) liegt und an die zweite Seitenwand und den Basisbereich angrenzend an­ geordnet ist.
2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Basiskontaktstruktur (45) eine Breite von 0,25 µm oder weniger aufweist.
3. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß diese ein erstes dielektrisches Abstandselement (28), das an die erste Seitenwand (47) angrenzt, und ein zweites dielektrisches Abstandselement (28), das an die gegenüber­ liegende zweite Seitenwand (48) angrenzt, aufweist.
4. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß diese einen Emitterbereich aufweist, der in dem bipolaren aktiven Bereich (54) in der Nähe der ersten Seitenwand (47) angeordnet ist.
5. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß diese MOS-Transistoren aufweist.
6. Integrierte Halbleiterschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die MOS-Transistoren sowohl PMOS- als auch NMOS-Transistoren umfassen.
7. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der laterale Bipolartransistor ein pnp-Transistor ist.
8. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der laterale Bipolartransistor ein npn-Transistor ist.
9. Integrierte Halbleiterschaltung mit MOS-Transistoren und einem lateralen Bipolar­ transistor, welche umfaßt:
  • - einen bipolaren aktiven Bereich (54) mit einer oberen Oberfläche,
  • - eine Basiskontaktstruktur (45), welche über dem aktiven Bereich (54) liegend ange­ ordnet ist, wobei diese Struktur (45) direkt mit einem Teil der oberen Oberfläche ge­ koppelt ist und eine erste Seitenwand (47) und eine gegenüberliegende zweite Seiten­ wand (48) aufweist,
  • - ein erstes dielektrisches Abstandselement (28), welches an die erste Seitenwand (47) angrenzt, und ein zweites dielektrisches Abstandselement (28), das an die zweite Sei­ tenwand (47) angrenzt, wobei die Abstandselemente (28) Teile der besagten oberen Oberfläche überlagern,
  • - einen Emitterbereich, welcher in dem bipolaren aktiven Bereich (54) in der Nähe der ersten Seitenwand (47) angeordnet ist,
  • - einen Basisbereich (82), welcher unter einem ersten Teil der Basiskontaktstruktur (45) liegt und an die erste Seitenwand (47) angrenzend und in der Nähe der zweiten Seitenwand (48) angeordnet ist, und
  • - einen Kollektorbereich (92), welcher unter einem zweiten Teil der Basiskontakt­ struktur (45) liegt und an die zweite Seitenwand (48) und den Basisbereich (82) an­ grenzend angeordnet ist.
10. Integrierte Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet, daß der laterale Bipolartransistor ein pnp-Transistor ist.
11. Integrierte Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet, daß der laterale Bipolartransistor ein npn-Transistor ist.
12. Integrierte Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die MOS-Transistoren sowohl NMOS als auch PMOS-Transistoren umfassen.
13. Verfahren zum Herstellen eines lateralen Bipolartransistors, welcher mit einer Tief- Submikrometer-CMOS-Verarbeitung kompatibel ist, welches die folgenden Schritte aufweist:
  • - Festlegen eines bipolaren aktiven Bereiches (54) mit einer oberen Oberfläche in ei­ nem Halbleitersubstrat,
  • - Ausbilden einer Basiskontaktstruktur (45) im wesentlichen in direktem Kontakt mit einem Teil der oberen Oberfläche, wobei die Kontaktstruktur (45) eine erste Seite (47)
  • - und eine zweite Seite (48) aufweist,
  • - Ausbilden eines ersten dielektrischen Abstandselements (28) und eines zweiten die­ lektrischen Abstandselements (28), welche Teile des aktiven Bereiches (54) überla­ gern, wobei das erste Abstandselement (28) an die erste Seite (47) angrenzt und das zweite Abstandselement (28) an die zweite Seite (48) angrenzt,
  • - Ausbilden eines Emitterbereiches in dem bipolaren aktiven Bereich in der Nähe der ersten Seite (47) und des ersten Abstandselements (28),
  • - Ausbilden eines an die erste Seite (47) angrenzenden Basisbereichs (82), welcher unter der Basiskontaktstruktur (45) liegt, und
  • - Ausbilden eines an die zweite Seite (48) und den Basisbereich (82) angrenzenden Kollektorbereichs (92), welcher sich unter dem Basiskontaktbereich erstreckt.
14. Verfahren zum Herstellen eines lateralen Bipolartransistors nach Anspruch 13, da­ durch gekennzeichnet, daß der Schritt des Ausbilden eines Basisbereiches das Ausbilden eines p-Basisbereiches umfaßt.
15. Verfahren zum Herstellen eines lateralen Bipolartransistors nach Anspruch 13, da­ durch gekennzeichnet, daß der Schritt des Ausbilden eines Basisbereiches das Ausbilden eines n-Basisbereiches umfaßt.
16. Verfahren zum Herstellen eines lateralen Bipolartransistors nach Anspruch 13, da­ durch gekennzeichnet, daß der Schritt des Bildens des Emitterbereiches gleichzeitig die MOS-Source- und -Drain-Bereiche bildet.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365471B1 (en) * 1999-06-18 2002-04-02 United Microelectronics Corp. Method for producing PMOS devices
DE69942273D1 (de) 1999-07-21 2010-06-02 St Microelectronics Srl Verfahren zum Herstellen von CMOS Transistoren nichtflüchtiger Speicher und von vertikalen Bipolartransistoren mit hohem Verstärkungsfaktor
US6211045B1 (en) * 1999-11-30 2001-04-03 Vlsi Technology, Inc. Incorporation of nitrogen-based gas in polysilicon gate re-oxidation to improve hot carrier performance
US6383880B1 (en) * 2000-10-05 2002-05-07 Advanced Micro Devices, Inc. NH3/N2-plasma treatment for reduced nickel silicide bridging
JP2002141476A (ja) * 2000-11-07 2002-05-17 Hitachi Ltd ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法
US6861325B1 (en) * 2002-09-24 2005-03-01 Advanced Micro Devices, Inc. Methods for fabricating CMOS-compatible lateral bipolar junction transistors
US20050136588A1 (en) * 2003-12-23 2005-06-23 Chris Speyer Method of forming isolation regions
US7138691B2 (en) * 2004-01-22 2006-11-21 International Business Machines Corporation Selective nitridation of gate oxides
US7141478B2 (en) * 2004-01-26 2006-11-28 Legerity Inc. Multi-stage EPI process for forming semiconductor devices, and resulting device
WO2006109221A2 (en) * 2005-04-13 2006-10-19 Nxp B.V. Lateral bipolar transistor
US7323373B2 (en) * 2006-01-25 2008-01-29 Freescale Semiconductor, Inc. Method of forming a semiconductor device with decreased undercutting of semiconductor material
US8617954B2 (en) * 2007-10-09 2013-12-31 Texas Instruments Incorporated Formation of nitrogen containing dielectric layers having an improved nitrogen distribution
US20130256757A1 (en) * 2012-03-29 2013-10-03 International Business Machines Corporation Soi lateral bipolar junction transistor having a wide band gap emitter contact
US9059230B1 (en) 2014-01-10 2015-06-16 International Business Machines Corporation Lateral silicon-on-insulator bipolar junction transistor process and structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262345A (en) * 1990-01-25 1993-11-16 Analog Devices, Inc. Complimentary bipolar/CMOS fabrication method
US5298786A (en) * 1990-12-06 1994-03-29 International Business Machines Corp. SOI lateral bipolar transistor with edge-strapped base contact and method of fabricating same
US5198375A (en) * 1992-03-23 1993-03-30 Motorola Inc. Method for forming a bipolar transistor structure
US5164326A (en) * 1992-03-30 1992-11-17 Motorola, Inc. Complementary bipolar and CMOS on SOI
DE19515797C1 (de) * 1995-04-28 1996-09-19 Siemens Ag SOI-BiCMOS-Verfahren
US5581112A (en) * 1995-10-23 1996-12-03 Northern Telecom Limited Lateral bipolar transistor having buried base contact
US5610087A (en) * 1995-11-09 1997-03-11 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer

Also Published As

Publication number Publication date
US5952706A (en) 1999-09-14
DE19844710C2 (de) 2003-04-10
KR100283787B1 (ko) 2001-04-02
KR19990036681A (ko) 1999-05-25

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