DE19721296C1 - Verfahren und Datenverarbeitungsanlage zum Testen eines Modells einer Schaltungsanordnung - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Auswerten eines Testergebnisses, bei dem ein Modell einer Schaltungsan­ ordnung gemäß einer Schaltungsbeschreibungssprache defi­ niert wird und bei dem ein Simulationsprogramm das Schaltverhalten des Modells in einem Simulationslauf te­ stet. Während des Simulationslaufes werden in einer Mit­ schnittdatei die Änderungen von Schaltzuständen vorgege­ bener Modellsignale und der Testzeitpunkt der jeweiligen Änderung sequentiell vermerkt.

Derartige Testverfahren können mit marktüblichen Testpro­ grammen durchgeführt werden, vgl. beispielsweise "Logiksi­ mulation heute", R. Niederhagen, Elektronik 9/1996, S. 64-70, sowie US 5,455,929. Als Schaltungsbeschreibungs­ sprache hat sich die Sprache VHDL (very high speed inte­ grated circuit hardware description language) durchge­ setzt. Zur Simulation des Schaltverhaltens des mit VHDL entworfenen Schaltungsmodells wird z. B. das Programm "QSim II" der Firma Mentor Graphics verwendet.

Nachteilig an den bekannten Simulationsprogrammen ist je­ doch, daß die Daten in der als Ausgabe bei der Simulation erzeugten Mitschnittdatei in einem Format gespeichert sind, das schwer zugänglich ist. Dies ist darauf zurück­ zuführen, daß in der Mitschnittdatei nur Änderungen der Schaltzustände vermerkt werden, um die Größe der Mit­ schnittdatei zu verringern. Zum anderen werden in der Mitschnittdatei aus demselben Grund für die Modellsignale Abkürzungen verwendet, z. B. ein Buchstabe und eine Zahl, wie "S5" und "S6". Trotz dieser Maßnahmen hat die Mit­ schnittdatei in der Regel mehrere tausend Zeilen. Ein Auswerten der Mitschnittdatei ist somit erschwert und zeitaufwendig.

Es ist Aufgabe der Erfindung ein einfaches Verfahren zum Auswerten von Testergebnissen anzugeben, die beim Test eines Modells einer Schaltungsanordnung erzeugt wurden.

Die Erfindung geht von der Erkenntnis aus, daß der Test eines Modells einer Schaltungsanordnung letztlich Tester­ gebnisse liefern muß, die mit der Schaltungsbeschreibung ausgewertet werden können. Dies betrifft insbesondere auch die Art der Darstellung der Testergebnisse.

Deshalb wird beim Verfahren gemäß der Erfindung die Mit­ schnittdatei weiterverarbeitet, indem ein Teil der Mo­ dellsignale oder alle Modellsignale ausgewählt werden. Wird nur ein Teil der Modellsignale ausgewertet, so las­ sen sich bei der Auswertung Schwerpunkte setzen. Sollen nach der Auswertung eines ersten Teils der Modellsignale andere Modellsignale ausgewertet werden, so wird die Mit­ schnittdatei nach dem im folgenden beschriebenen Verfah­ ren erneut bearbeitet. Ein erneuter Testlauf, der oft mehrere Minuten dauert, muß nicht durchgeführt werden. Dies trifft auch für einen anders gewählten Testzeitpunkt bei vorgegebenen Modellsignalen zu. In diesem Fall wird ein und dieselbe Mitschnittdatei für verschiedene Test­ zeitpunkte weiterverarbeitet.

Beim Verfahren nach der Erfindung wird jedem ausgewählten Modellsignal mindestens eine Speicherzelle zum Speichern des Wertes des Modellsignals zugeordnet. Bei Modellsigna­ len, die nur binäre Werte haben, genügt eine Speicherzel­ le zum Speichern eines Bits. Bei anderen Modellsignalen werden z. B. acht oder mehr Bits zum Speichern des Wertes verwendet.

Anschließend werden beim Verfahren nach der Erfindung die in der Mitschnittdatei vermerkten Änderungen der Schalt­ zustände der ausgewählten Modellsignale in ihrer zeitli­ chen Reihenfolge abgearbeitet, wobei jede vermerkte Ände­ rung in der zum jeweiligen Modellsignal gehörenden Spei­ cherzelle gespeichert wird. Dabei wird ein gegebenenfalls vorher in die Speicherzelle eingetragener Wert über­ schrieben. Somit steht jeweils nur der aktuellste Wert des Modellsignals in der Speicherzelle. Wird der vorgege­ bene Testzeitpunkt oder falls kein Testzeitpunkt vorgege­ ben wurde, das Ende der Mitschnittdatei erreicht, so wird die Verarbeitung der Mitschnittdatei beendet.

Den Modellsignalen werden beim Verfahren nach der Erfin­ dung, z. B. über eine Tabelle im Speicher der Datenverar­ beitungsanlage auf der das Verfahren ausgeführt wird, Be­ zeichnungen gemäß einer Schaltungsbeschreibung zugewie­ sen. Die Bezeichnungen der ausgewählten Modellsignale werden zusammen mit dem jeweiligen Wert des Modellsignals auf einer Anzeigeeinheit ausgegeben. Somit wird auf der Anzeigeeinheit ein unmittelbarer Zusammenhang zwischen den Bezeichnungen der Schaltungsbeschreibung und den mo­ mentanen Modellsignalwerten hergestellt. Durch das Ver­ fahren gemäß der Erfindung werden die für die Auswertung des Testergebnisses wesentlichen Informationen in wenigen Zeilen komprimiert dargestellt.

In einem Ausführungsbeispiel des Verfahrens nach der Er­ findung ist das Format der Darstellung auf der Anzeige­ einheit an das Format der Registerdarstellung in der Schaltungsbeschreibung angelehnt. Liegt die modellierte Schaltungsanordnung später als Schaltkreis vor, so werden auch dann die Testergebnisse in dem Format angezeigt, das auch beim Testen des Modells der Schaltungsanordnung ver­ wendet wurde, so daß das Auswerten der Testergebnisse er­ leichtert ist.

Die Erfindung betrifft weiterhin eine Datenverarbeitungs­ anlage zum Testen eines Modells einer Schaltungsanordnung und insbesondere zum Durchführen des Verfahrens nach der Erfindung. Die oben genannten technischen Wirkungen gel­ ten auch für die Datenverarbeitungsanlage gemäß der Er­ findung.

Im folgenden werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnungen erläutert. Darin zeigen:

Fig. 1 die beim Test eines Modells einer Schaltungsan­ ordnung auf einer Datenverarbeitungsanlage ein­ gesetzten Funktionseinheiten,

Fig. 2 Ausschnitte aus einer Mitschnittdatei, an deren Ende das Ergebnis einer Auswertung der Mit­ schnittdatei angehängt wurde,

Fig. 3 die Belegung eines Speicherbereichs mit Regi­ sterinhalten, die beim Test verwendet werden, und

Fig. 4 die Bitstellen eines ausgewählten Registers des Speicherbereichs.

Fig. 1 zeigt die beim Test eines Schaltungsmodells 1 auf einer Datenverarbeitungsanlage 10 eingesetzten Funktions­ einheiten. Das Schaltungsmodell 1 definiert die Schal­ tungsanordnung gemäß der Schaltungsbeschreibungssprache VHDL (very high speed integrated circuit hardware description language). Diese Hardwarebeschreibungssprache ist im IEEE-Standard 10/76 seit 1987 genormt. Das Schal­ tungsmodell 1 ist als Datei im Speicher der Datenverar­ beitungsanlage 10 gespeichert. Beim Erstellen des Schal­ tungsmodells 12 wurde ein marktüblicher Editor verwendet, z. B. der in UNIX-Systemen verwendete Editor "VI".

Auf der Datenverarbeitungsanlage 10 ist weiterhin ein Si­ mulationsprogramm 14 gespeichert, mit dem das elektrische Verhalten des Schaltungsmodells 1 und damit indirekt auch das der modellierten Schaltung simuliert werden kann. Als Simulationsprogramm 14 wird das Programm "QSim II" der Firma Mentor Graphics verwendet.

Das Schaltungsmodell 12 ist im Ausführungsbeispiel das Modell eines Prozessors, der an einen sogenannten SP-Bus (splitted transaction bus) angeschlossen werden soll. Das Simulationsprogramm 14 simuliert das elektrische Verhal­ ten des Prozessors auf bestimmte Signale des SP-Busses. Dabei wird eine Mitschnittdatei 16 erzeugt, in der wäh­ rend des Simulationslaufes Änderungen von Schaltzuständen vorgegebener Modellsignale und der Testzeitpunkt der je weiligen Änderung sequentiell vermerkt werden. Ausschnit­ te der Mitschnittdatei 16 werden an Hand der Fig. 2 un­ ten erläutert.

Nach der Simulation wird die Mitschnittdatei 16 durch ein Software-Modul 18 zur schaltungsnahen Auswertung verar­ beitet. Beim Erstellen des Software-Moduls 18 wird die zum modellierten Prozessor gehörende Schaltungsbe­ schreibung 20 verwendet, die z. B. ebenfalls in einer Da­ tei auf der Datenverarbeitungsanlage 10 gespeichert ist. Dem Software-Modul 18 werden die Modellsignale mitge­ teilt, die ausgewertet werden sollen. Außerdem wird ein Testzeitpunkt vorgegeben, bis zu dem die Mitschnittdatei 16 ausgewertet werden soll.

Das Software-Modul 18 weist den ausgewählten Modellsigna­ len jeweils Speicherzellen zum Speichern des Wertes des Modellsignals zu. Die Mitschnittdatei 16 wird dann von Anfang an abgearbeitet, wobei die vermerkten Änderungen der Schaltzustände der ausgewählten Modellsignale in ih­ rer zeitlichen Reihenfolge in der zum jeweiligen Modell­ signal gehörenden Speicherzelle gespeichert werden, bis der vorgegebene Testzeitpunkt erreicht ist. Das Ergebnis der Auswertung wird anschließend an das Ende der Mit­ schnittdatei 16, in eine weitere Ausgabedatei geschrieben oder direkt auf einer Anzeigeeinheit 22 ausgegeben.

Das Software-Modul 18 ordnet den Modellsignalen auch Be­ zeichnungen gemäß der Schaltungsbeschreibung 20 zu. Diese Bezeichnungen werden anstelle der in der Mitschnittdatei verwendeten Namen der Modellsignale im Ergebnis der Aus­ wertung verwendet. Die ersetzten Bezeichnungen der ausge­ wählten Modellsignale werden auf der Anzeigeeinheit 22, die z. B. ein Monitor oder ein Drucker ist, zusammen mit dem jeweiligen Wert des Modellsignals ausgegeben.

Fig. 2 zeigt Ausschnitte aus der Mitschnittdatei 16, vgl. Fig. 1. Dabei sind die Zeilen jeweils links mit ei­ ner Zeilennummer numeriert. An das Ende der Mitschnittda­ tei 16 wurden durch das Software-Modul 18 die Zeilen 948 bis 954 angehängt, die das Ergebnis einer Auswertung der Mitschnittdatei sind. Die eigentliche Mitschnittdatei 16 ist vom bei der Auswertung erzeugten Teil in Fig. 2 durch eine Strichlinie 24 abgetrennt.

Im ersten Teil der Mitschnittdatei 16 werden Modellsigna­ le definiert. So wird in den Zeilen 45 bis 48 ein Modell-Signal­ bündel /LDMCTL/CTRG/ECBR definiert, das acht Signa­ le /ldmctl/ctrg/ecbr(7) bis /ldmctl/ctrg/ecbr(0) enthält, die Bitstellen des Signalbündels /LDMCTL/CTRG/ECBR zuge­ ordnet sind.

Nach dem Festlegen der Modellsignale wird in der Mit­ schnittdatei 16 z. B. die zeitliche Schrittweite für einen Simulationsschritt festgelegt (nicht dargestellt). Außer­ dem werden n-Variable definiert, wie die Variable U für den Zustand "undefiniert".

Anschließend werden Typen von Signalen festgelegt. Das Signalbündel /LDMCTL/CTRG/ECBR wird dabei z. B. als Signal S5 bezeichnet, vgl. Zeile 163. In Zeile 164 werden zwei Bitstellen eines Signalbündels /LDMCTL/CTRG/ECNT als Si­ gnal S6 bezeichnet. In Zeile 165 wird für ein Signalbün­ del /LDMCTL/CTRG/EDR das Signal S7 definiert. Das Signal S7 hat 64 Bitstellen bzw. enthält acht Byte.

Ein weiteres Signal S12 wird schließlich in der Zeile 173 für das Signal /LDMCTL/CTRG/ETYP definiert. Dieses Signal S12 enthält vier Bitstellen.

In Zeile 179 ist durch T1 der erste Simulationszeitpunkt vermerkt. Zum Simulationszeitpunkt T1 werden die Signale S5, S6 und S7 mit den Werten Null belegt, vgl. Zeilen 184 bis 189. Im Laufe der Simulation verändern sich die Werte der Signale S5 bis S7 und S12 sowie der nicht dargestell­ ten Signale mehrmals. Zu einem Zeitpunkt T77901 ändern sich die Signale S5, S7 und S8 zum letzten Mal. Die aktu­ ellen Belegungen sind in den Zeilen 778 und 780 bis 783 dargestellt. Ebenfalls zum Zeitpunkt T77901 ändert sich das Signal S6, vgl. Zeile 779, und ein Signal S8 mit drei Bitstellen, vgl. Zeile 784. Zu einem nicht dargestellten Zeitpunkt T97901 ändert sich das Signal S12 zum letzten Mal und hat den Wert ['1' '1' '0' '1']. Zu einem anderen, ebenfalls nicht dargestellten Zeitpunkt T97931 ändert sich das Signal S6 zum letzten Mal und hat den Wert ['1' '1'].

Aus der Schaltungsbeschreibung 20 und dem Schaltungsmo­ dell 12 (vgl. Fig. 1) ergibt sich für die oben erwähnten Signale die folgende Zuordnung:

• - das Signalbündel /LDMCTL/CTRG/ECBR entspricht einem Register ErrCBit_0,
• - das Signalbündel /LDMCTL/CTRG/ECNT entspricht den letzten beiden Bits eines Registers ErrCyc_0,
• - das Signalbündel /LDMCTL/CTRG/EDR entspricht einem Register ErrData_0, und
• - das Signalbündel /LDMCTL/CTRG/ETYP entspricht den ersten vier Bits des Registers ErrCyc_0.

Die Zuordnung der Register ErrData_0, ErrCyc_0 und Er­ rCBit_0 zu einem Speicherbereich im zu simulierenden Pro­ zessor ergibt sich aus einem in Fig. 3 gezeigten Aus­ schnitt der Schaltungsbeschreibung 20 (vgl. Fig. 1).

Fig. 3 zeigt die Zuordnung der Speicherzellen eines Speicherbereichs 30, der an der hexadezimalen Adresse "00_1FE8_2000" beginnt, zu den Registern im zu simulie­ renden Prozessor. Dabei sind in einer Zeile jeweils acht Speicherzellen zum Speichern eines Bytes dargestellt. Links neben den Zeilen ist der Offset zur genannten Spei­ cheradresse in hexadezimaler Schreibweise dargestellt. Die erste Zeile beginnt unmittelbar an der Speicherzelle "00_1FE8_2000", so daß sie einen Offset von "0000" hat. Die zweite Zeile hat dagegen einen Offset von "0008". Die gesamte erste Zeile ist dem Register ErrData_0 zugeord­ net, da dieses Register die erwähnten 64 Bit enthält.

Ein Byte BYTE 0 der zweiten Zeile ist dem Register Er­ rCyc_0 zugeordnet. Ein Byte BYTE1 der zweiten Zeile ist einem Register ErrSyndr_0 zugeordnet. Das Register Er­ rCBit_0 ist einem Byte BYTE2 der zweiten Zeile zugeord­ net. Ein Register CmdSrc_0 ist schließlich einem Byte BYTE3 der zweiten Zeile zugeordnet.

Die Bedeutung der Register ErrCBit_0, ErrCyc_0, ErrData_0, ErrSyndr_0 und CmdSrc_0 ist der Schaltungsbeschrei­ bung 20 entnehmbar und wird im folgenden nur für das Re­ gister ErrCyc_0 erläutert.

Fig. 4 zeigt Bitstellen Bit0 bis Bit7 des Registers Er­ rCyc_0. Die Bitstellen BIT0 und BIT1 enthalten den Zäh­ lerstand eines Zykluszählers. Die Bitstellen BIT2 und BIT3 werden momentan nicht verwendet. Die Bitstellen BIT4 bis BIT7 dienen zur Speicherung des Zugriffstyps auf den SP-Bus nach einem in der Schaltungsbeschreibung 20 spezi­ fizierten Schlüssel.

Die Auswertung der im oberen Teil der Fig. 2 gezeigten Mitschnittdatei 16 erfolgt so, daß eine Auswahl der in der Schaltungsbeschreibung 20 (vgl. Fig. 1, Fig. 3 und Fig. 4) angegebenen Register und deren Belegung zum vor­ gegebenen Testzeitpunkt angezeigt werden.

Im unteren Teil der Fig. 2, der durch die Strichlinie 24 abgetrennt ist, werden die Registerbelegungen zum Ende des Tests angezeigt. Im folgenden werden die angezeigten Registerbelegungen für drei Register DMCTL_ErrData_0, DMCTL_ErrCyc_0 und DMCTL_ErrCBit_0 erläutert. Bei der Darstellung im unteren Teil der Fig. 2 ist an die Be­ zeichnung des jeweiligen Registers der Offsetwert ange­ hängt. Vgl. z. B. "00" beim Register DMCTL_ErrData_0. Im folgenden wird der Vorsatz "DMCTL" bei der Erläuterung weggelassen, da die Register mit den oben genannten Regi­ stern übereinstimmen, z. B. das Register ErrCBit_0 mit dem Register DMCTL_ErrCBit_0.

Der für das Register ErrData_0 in Zeile 948 angezeigte hexadezimale Wert FFEEDDCC.BBAA9988 entspricht genau dem Wert des Signals S7 in den Zeilen 780 bis 783. Jedoch muß nunmehr nicht mehr die gesamte Mitschnittdatei 16 nach der letzten Änderung des Signals S7 durchsucht werden, sondern der momentane Wert wird immer neben der Bezeich­ nung des Registers im Bereich 26 angegeben. Außerdem wur­ de die unübersichtliche binäre Darstellung in die über­ sichtlichere Hexadezimale Schreibweise umgewandelt.

Das Register ErrCyc_0 hat wie in Zeile 949 gezeigt, den hexadezimalen Wert D3. In binärer Schreibweise lautet dieser Wert '1' '1' '0' '1' '0' '0' '1' '1'. Die ersten vier Bitstellen entsprechen der letzten Änderung des Si­ gnals S12 und die letzten beiden Bitstellen entsprechen der letzten Änderung des Signals S6. Der Wert des Regi­ sters ErrCBit_0 ist in hexadezimaler Schreibweise 03. Dies entspricht dem Wert der letzten Änderung des Signals S5 in Zeile 778, wobei in Zeile 778 der Wert in binärer Schreibweise dargestellt ist. Das Software-Modul 18 hat den in Zeile 778 gezeigten Stand als letzte Änderung des Signals S5 erkannt und dem Signal S5 richtig die Bezeich­ nung DMCTL_ErrCBit_0 zugewiesen.

Außerhalb des Bereichs 26 sind in den Zeilen 948 bis 954 noch weitere Registerinhalte dargestellt.

Claims (6)

1. Verfahren zum Testen eines Modells (12) einer Schal­ tungsanordnung in einem Computer,

• - bei dem ein Modell (12) einer Schaltungsanordnung gemäß einer Schaltungsbeschreibungssprache (VHDL) definiert wird,
• - ein von einem Computer abzuarbeitendes Simulationsprogramm (14) das Schaltverhalten des Modells (12) in einem Simulationslauf testet,
• - während des Simulationslaufes in einer Mit­ schnittdatei (16) die Änderungen von Schaltzustän­ den vorgegebener Modellsignale (S5 bis S12) und der Testzeitpunkt (T1) der jeweiligen Änderung sequen­ tiell vermerkt werden und ein Teil der Modellsignale (S5 bis S12) oder alle Modellsignale (S5 bis S12) ausgewählt werden,
• - jedem ausgewählten Modellsignal (S5 bis S12) minde­ stens eine Speicherzelle zum Speichern des Wertes des Modellsignals (S5 bis S12) zugeordnet wird,
• - die in der Mitschnittdatei (16) vermerkten Änderun­ gen der Schaltzustände der ausgewählten Modellsi­ gnale (S5 bis S12) in ihrer zeitlichen Reihenfolge in der zum jeweiligen Modellsignal gehörenden Spei­ cherzelle gespeichert werden, bis ein vorgegebener Testzeitpunkt oder das Ende der Mitschnittdatei (16) erreicht ist,
• - den ausgewählten Modellsignalen (S5 bis S12) Be­ zeichnungen (ErrCBit_0) gemäß einer Schaltungsbe­ schreibung (20) zugewiesen werden,
• - und bei dem die Bezeichnungen (ErrCBit_0) der ausge­ wählten Modellsignale (S5 bis S12) auf einer Anzeige­ einheit (22) zusammen mit den in den Speicherzellen gespei­ cherten Werten der Modellsignale (S5 bis S12) ausgegeben werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Modellsignale (S5 bis S12) die Zustände von binären Speicherzellen angeben, die vorzugsweise zu Registern zusammengefaßt sind.

3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schaltungsbeschrei­ bungssprache (VHDL) die Sprache VHDL oder eine auf dieser Sprache aufbauende Sprache ist.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als Simulationsprogramm (14) das Programm QSim verwendet wird.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Ausgabeformat der Werte der Modellsignale (S5 bis S12) auf der Anzeige­ einheit (22) im wesentlichen einem in der Schaltungs­ beschreibung (20) vorgegebenen Format entspricht.

6. Datenverarbeitungsanlage (10) zum Testen eines Mo­ dells (12) einer Schaltungsanordnung und insbesondere zum Durchführen des Verfahrens nach einem der vorher­ gehenden Ansprüche,

• - mit einem Speicher, in dem gemäß einer Schaltungs­ beschreibungssprache (VHDL) Daten gespeichert sind, die ein Modell (12) einer Schaltungsanordnung defi­ nieren,
• - einem Simulationsprogramm (14) zum Testen des Schaltverhaltens des Modells (12) in einem Simula­ tionslauf,
• - wobei während des Simulationslaufes in einer Mit­ schnittdatei (16) die Änderungen von Schaltzustän­ den vorgegebener Modellsignale (S5 bis S12) und der Testzeitpunkt der jeweiligen Änderung sequentiell vermerkt werden,
• - und mit einer Anzeigeeinheit (22) zum Anzeigen von in der Mitschnittdatei (16) enthaltenen Testergeb­ nissen,
  gekennzeichnet durch eine Auswerteeinheit (18), die für eine Anzahl vorgegebener Modellsignale (S5 bis S12) jedem Modellsignal (S5 bis S12) mindestens eine Speicherzelle zum Speichern des Wertes dieses Modell­ signals (S5 bis S12) zuordnet,
• - wobei die Auswerteeinheit die in der Mitschnittda­ tei (16) vermerkten Änderungen der Schaltzustände der ausgewählten Modellsignale (S5 bis S12) in ih­ rer zeitlichen Reihenfolge in der zum jeweiligen Modellsignal (S5 bis S12) gehörenden Speicherzelle speichert, bis ein vorgegebener Testzeitpunkt er­ reicht ist,
• - die Auswerteeinheit den ausgewählten Modellsignalen Bezeichnungen (ErrCBit_0) gemäß einer Schaltungsbe­ schreibung (20) zuweist,
• - und wobei die Bezeichnungen (ErrCBit_0) der ausge­ wählten Modellsignale auf der Anzeigeeinheit (22) zusammen mit den in den Speicherzellen gespeicherten Werten der Modellsignale (S5 bis S12) ausgegeben werden.