DE19714690C2 - Manufacturing method for a thin film transistor, thin film transistor and liquid crystal display device constructed therefrom - Google Patents
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Description
Die Erfindung betrifft ein Herstellungsverfahren für einen Dünnschichttransistor (TFT: thin film transistor), einen Dünnschichttransistor sowie eine daraus aufgebaute Flüssigkristallanzeigevorrichtung mit aktiver Matrix.The invention relates to a manufacturing method for a Thin film transistor (TFT), one Thin film transistor as well as one constructed from it Active matrix liquid crystal display device.
Flüssigkristallanzeige mit aktiver Matrix weisen aktive Elemente, wie Dünnschichttransistoren als Schaltvorrichtungen zum Antreiben und Steuern der Pixel der Anzeige auf.Liquid crystal displays with an active matrix have active ones Elements such as thin film transistors as switching devices to drive and control the pixels of the display.
Wie aus Fig. 1A ersichtlich, sind in einer herkömmlichen Flüssigkristallanzeige mit aktiver Matrix und einer Dünnschichttransitoranordnung im Wesentlichen rechteckige Pixel-Elektroden 47 auf einem transparenten Glassubstrat in Reihen und Spalten angeordnet. Gate-Busleitungen (Adressleitungen) 13 sind jeweils zwischen benachbarten Reihen von Pixel-Elektroden 47 und Source-Busleitungen (Datenleitungen) 14 sind jeweils zwischen benachbarten Spalten von Pixel-Elektroden angeordnet.As can be seen from FIG. 1A, in a conventional liquid crystal display with an active matrix and a thin-film transistor arrangement, essentially rectangular pixel electrodes 47 are arranged in rows and columns on a transparent glass substrate. Gate bus lines (address lines) 13 are each arranged between adjacent rows of pixel electrodes 47 and source bus lines (data lines) 14 are each arranged between adjacent columns of pixel electrodes.
Wie aus Fig. 1B ersichtlich, die eine Draufsicht auf eine Vergrößerung eines einzigen Pixels der aus Fig. 1A ersichtlichen Flüssigkristallanzeige mit aktiver Matrix zeigt, sind Gate-Busleitungen 13 mit Gate-Elektrodenverlängerungen 33 auf einem transparenten Glassubstrat 31 ausgebildet (Fig. 2A). Eine Isolierungsschicht 35 (Fig. 2B) bedeckt die Gate- Busleitungen 13 und die Gate-Elektroden 33, und auf der Isolierungsschicht ist eine Mehrzahl von zueinander parallelen, in einer Richtung senkrecht zu den Gate- Busleitungen 13 verlaufenden Source-Busleitungen 14 vorgesehen. Im Bereich der Kreuzungen einer Gate-Busleitung 13 mit einer Source-Busleitung 14 ist eine Halbleiteschicht 37 auf der die Gate-Busleitungen und die Gate-Elektroden bedeckenden Isolierungsschicht ausgebildet (Fig. 2B). Eine Source-Elektrode 43a und eine Drain-Elektrode 43b, die voneinander abgetrennt sind (Fig. 2D), sind auf der Halbleiterschicht einander gegenüberliegend ausgebildet. Auf diese Weise sind Dünnschichttransistoren als aktive Elemente ausgebildet.As can be seen from FIG. 1B, which shows a plan view of an enlargement of a single pixel of the liquid crystal display with active matrix shown in FIG. 1A, gate bus lines 13 with gate electrode extensions 33 are formed on a transparent glass substrate 31 ( FIG. 2A). An insulation layer 35 ( FIG. 2B) covers the gate bus lines 13 and the gate electrodes 33 , and a plurality of parallel source bus lines 14 extending in a direction perpendicular to the gate bus lines 13 are provided on the insulation layer. In the area of the intersections of a gate bus line 13 with a source bus line 14 , a semiconductor layer 37 is formed on the insulation layer covering the gate bus lines and the gate electrodes ( FIG. 2B). A source electrode 43 a and a drain electrode 43 b, which are separated from one another ( FIG. 2D), are formed opposite one another on the semiconductor layer. In this way, thin-film transistors are designed as active elements.
Ein Herstellungsverfahren für eine herkömmliche Flüssigkristallanzeige mit aktiver Matrix wird im Folgenden unter Bezugnahme auf die Fig. 2A bis 2E beschrieben, aus denen Schnitte entlang der Linie 2-2 in Fig. 1B ersichtlich sind.A manufacturing method for a conventional active matrix liquid crystal display is described below with reference to FIGS. 2A to 2E, from which sections along the line 2-2 in FIG. 1B can be seen.
Eine Gate-Elektrode 33 (Verlängerung einer Gate-Busleitung 13) wird auf einem transparenten Glassubstrat 31 durch Aufbringen und Strukturieren einer ersten Metallschicht gebildet (Fig. 2A). Eine erste Isolierungsschicht (Gate-Isolierungsschicht) 35 aus SiNx, eine Halbleiterschicht (37) aus amorphem Silizium (a-Si) und eine zweite Isolierungsschicht aus SiNx werden dann nacheinander auf die gesamte Oberfläche des Substrates aufgebracht.A gate electrode 33 (extension of a gate bus line 13 ) is formed on a transparent glass substrate 31 by applying and structuring a first metal layer ( FIG. 2A). A first insulation layer (gate insulation layer) 35 made of SiN x , a semiconductor layer ( 37 ) made of amorphous silicon (a-Si) and a second insulation layer made of SiN x are then applied successively to the entire surface of the substrate.
Wie aus Fig. 2B ersichtlich, wird ein Ätzstopper 40 durch Strukturieren der zweiten Isolierungsschicht gebildet, und eine dotierte Halbleiteschicht 39 mit n+-dotiertem a-Si wird dann auf das gesamte Substrat aufgebracht und zusammen mit der Halbleiterschicht 37 strukturiert (Fig. 2C).As can be seen from FIG. 2B, an etching stopper 40 is formed by patterning the second insulation layer, and a doped semiconductor layer 39 with n + -doped a-Si is then applied to the entire substrate and patterned together with the semiconductor layer 37 ( FIG. 2C) ,
Als Nächstes wird eine zweite Metallschicht 43 auf die gesamte Oberfläche des Substrates aufgebracht, und dann wird die Metallschicht 43 derart strukturiert, dass eine Source- Busleitung (14), eine von der Source-Busleitung abzweigende Source-Elektrode 43a und eine Drain-Elektrode 43b gebildet werden. Dann wird der freiliegende Bereich der dotierten Halbleiterschicht 39 unter Verwendung der Source-Elektrode und der Drain-Elektrode als Maske abgeätzt, wie aus Fig. 2D ersichtlich.Next, a second metal layer 43 is applied to the entire surface of the substrate, and then the metal layer 43 is structured such that a source bus line ( 14 ), a source electrode 43 a branching off from the source bus line and a drain electrode 43 b are formed. Then, the exposed portion of the doped semiconductor layer 39 using the source electrode and the drain electrode is etched as a mask, as shown in Fig. 2D visible.
Eine isolierende Passivierungsschicht 45 wird dann durch Aufbringen einer weiteren Si-Nitridschicht auf die erste Isolierungsschicht, die Source-Elektrode, die Drain-Elektrode und den Ätzstopper 40 gebildet. Dann wird ein Verbindungsloch durch Abätzen der isolierenden Passivierungsschicht 45 in einem Bereich über der Drain-Elektrode 43b ausgebildet. Danach wird eine ITO-Schicht (ITO: indium tin oxide - Indiumzinnoxid) mit Hilfe eines Sputterverfahrens (Kathodenzerstäubungsverfahren) auf die isolierende Passivierungsschicht 45 aufgebracht. Die ITO-Schicht wird dann derart strukturiert, dass eine Pixel-Elektrode 47 gebildet wird, die durch das Verbindungsloch hindurch mit der Drain- Elektrode 43b elektrisch verbunden ist (Fig. 2E).An insulating passivation layer 45 is then formed by applying a further Si nitride layer to the first insulation layer, the source electrode, the drain electrode and the etching stopper 40 . Then, a connection hole is formed by etching the insulating passivation layer 45 in an area above the drain electrode 43 b. An ITO layer (ITO: indium tin oxide) is then applied to the insulating passivation layer 45 with the aid of a sputtering process (cathode sputtering process). The ITO layer is then structured in such a way that a pixel electrode 47 is formed which is electrically connected through the connection hole to the drain electrode 43 b ( FIG. 2E).
Dieses herkömmliche Herstellungsverfahren für die Dünnschichttransitoren ist sehr kompliziert. Außerdem ist es sehr zeitaufwendig, die verschiedenen Schichten der Flüssigkristallanzeige mit aktiver Matrix zu strukturieren, da die Maske präzise ausgerichtet werden muss, und in jedem Maskierungsschritt Photolack aufgebracht und entwickelt werden muss. Ferner ist die Produktionsleistung gering.This conventional manufacturing process for the Thin film transistors are very complicated. Besides, it is very time consuming, the different layers of the Structure liquid crystal display with active matrix, because the mask needs to be precisely aligned, and in each Masking step photoresist applied and developed got to. Furthermore, the production output is low.
Die Aufgabe der Erfindung ist es, ein Herstellungsverfahren für Dünnschichttransitoren und insbesondere für Dünnschichttransitoren von Flüssigkristallanzeigen mit aktiver Matrix bereitzustellen, bei dem die Anzahl der Maskierungsschritte verringert ist, sowie einen damit hergestellten Dünnschichttransistor und eine daraus aufgebaute Flüssigkristallanzeigevorrichtung anzugeben.The object of the invention is a manufacturing process for thin film transistors and especially for Thin film transistors of liquid crystal displays with active Provide matrix in which the number of Masking steps is reduced, as well as one manufactured thin film transistor and a constructed from it Specify liquid crystal display device.
Gelöst wird diese Aufgabe durch gleichzeitiges Strukturieren einer zweiten Metallschicht, einer dotieten Halbleiterschicht und einer Halbleiterschicht und durch Ausbilden der Source- Elektrode und der Drain-Elektrode durch Abätzen eines Bereichs der zweiten Metallschicht zusammen mit dem entsprechenden Bereich der dotierten Halbleiterschicht unter Verwendung einer isolierenden Passivierungsschicht als Maske.This task is solved by structuring simultaneously a second metal layer, a doped semiconductor layer and a semiconductor layer and by forming the source Electrode and the drain electrode by etching an area the second metal layer together with the corresponding one Region of the doped semiconductor layer using a insulating passivation layer as a mask.
Im Einzelnen weist das erfindungsgemäße Verfahren folgende Schritte auf. Eine erste Metallschicht wird auf ein transparentes Substrat aufgebracht, und Gate-Busleitungen sowie Gate-Elektroden werden durch Strukturieren der ersten Metallschicht gebildet. Eine erste Isolierungsschicht, eine Halbleiterschicht und eine zweite Isolierungsschicht werden nacheinander auf das Substrat aufgebracht, auf dem die Gate- Busleitungen und die Gate-Elektroden ausgebildet sind. Über der Gate-Elektrode wird durch Strukturieren der zweiten Isolierungsschicht ein Ätzstopper gebildet, und eine dotierte Halbleiterschicht wird auf den Ätzstopper und die Halbleiterschicht aufgebracht. Eine zweite Metallschicht wird auf die dotierte Halbleiterschicht aufgebracht, und die zweite Metallschicht, die dotierte Halbleiterschicht und die Halbleiterschicht werden gemeinsam strukturiert. Eine isolierende Passivierungsschicht wird auf die strukturierte zweite Metallschicht und die erste Isolierungsschicht aufgebracht. Durch Strukturieren der isolierenden Passivierungsschicht werden dann ein Verbindungsloch über einem Bereich der zweiten Metallschicht, der als Drain- Elektrode in einem schon fertiggestellten Transistor wirkt, ausgebildet, und ein Teil der zweiten Metallschicht über dem Ätzstopper wird freigelegt. Eine transparente, leitfähige Schicht wird auf die isolierende Passivierungsschicht und die aufgrund des Verbindungslochs sowie über der Gate-Elektrode 133 freiliegenden Bereiche der zweiten Metallschicht aufgebracht. Eine Pixel-Elektrode wird durch Strukturieren der transparenten, leitfähigen Schicht derart ausgebildet, dass die Pixel-Elektrode mit der zweiten Metallschicht durch das Verbindungsloch hindurch elektrisch verbunden ist. Eine Source-Elektrode und eine Drain-Elektrode werden durch Abätzen des besagten Teils der zweiten Metallschicht und dem entsprechenden Bereich der zweiten Halbleiterschicht unter Verwendung der isolierenden Passivierungsschicht als Maske gebildet.In detail, the method according to the invention has the following steps. A first metal layer is applied to a transparent substrate, and gate bus lines and gate electrodes are formed by structuring the first metal layer. A first insulation layer, a semiconductor layer and a second insulation layer are successively applied to the substrate on which the gate bus lines and the gate electrodes are formed. An etch stopper is formed over the gate electrode by patterning the second insulation layer, and a doped semiconductor layer is applied to the etch stopper and the semiconductor layer. A second metal layer is applied to the doped semiconductor layer, and the second metal layer, the doped semiconductor layer and the semiconductor layer are structured together. An insulating passivation layer is applied to the structured second metal layer and the first insulation layer. By structuring the insulating passivation layer, a connection hole is then formed over a region of the second metal layer, which acts as a drain electrode in an already finished transistor, and a part of the second metal layer over the etching stopper is exposed. A transparent, conductive layer is applied to the insulating passivation layer and to the regions of the second metal layer which are exposed due to the connection hole and above the gate electrode 133 . A pixel electrode is formed by structuring the transparent, conductive layer such that the pixel electrode is electrically connected to the second metal layer through the connection hole. A source electrode and a drain electrode are formed by etching away said part of the second metal layer and the corresponding region of the second semiconductor layer using the insulating passivation layer as a mask.
Die erfindungsgemäße Flüssigkristallanzeige mit aktiver Matrix weist ein transparentes Glassubstrat, auf dem Glassubstrat ausgebildete Gate-Busleitungen und Gate-Elektroden, eine Gate- Isolierungsschicht auf dem Glassubstrat mit den Gate- Busleitungen und Gate-Elektroden, eine auf der Gate- Isolierungsschicht ausgebildete Halbleiterschicht, einen auf einem Bereich der Halbleiterschicht über den Gate-Elektroden ausgebildeten Ätzstopper, eine auf der Halbleiterschicht und teilweise auf dem Ätzstopper ausgebildete dotierte Halbleiterschicht, die auf dem Ätzstopper in zwei voneinander getrennte Bereiche aufgeteilt ist, auf diesen voneinander getrennten Bereichen der dotierten Halbleiterschicht ausgebildete Source-Elektroden und Drain-Elektroden und eine auf den Source-Elektroden und den Drain-Elektroden und auf der ersten Isolierungsschicht ausgebildete isolierende Passivierungsschicht mit einem Verbindungsloch über der Drain- Elektrode auf, wobei die Pixel-Elektrode mit der Drain- Elektrode durch das Verbindungsloch hindurch elektrisch leitend verbunden ist, auf.The active matrix liquid crystal display according to the invention has a transparent glass substrate on the glass substrate trained gate bus lines and gate electrodes, a gate Insulation layer on the glass substrate with the gate Bus lines and gate electrodes, one on the gate Insulation layer formed semiconductor layer, one a region of the semiconductor layer above the gate electrodes trained etch stopper, one on the semiconductor layer and partially doped on the etch stopper Semiconductor layer on the etch stopper in two from each other separate areas is divided on these from each other separate areas of the doped semiconductor layer trained source electrodes and drain electrodes and a on the source electrodes and the drain electrodes and on the first insulating layer formed insulating Passivation layer with a connection hole over the drain Electrode, the pixel electrode with the drain Electrode electrically through the connection hole is conductively connected.
Fig. 1A ist eine Gesamtdraufsicht auf eine herkömmliche Flüssigkristallanzeige; Fig. 1A is an overall plan view of a conventional liquid crystal display;
Fig. 1B ist eine vergrößerte Draufsicht auf ein Pixel der herkömmliche Flüssigkristallanzeige aus Fig. 1A; Fig. 1B is an enlarged plan view of a pixel of the conventional liquid crystal display of Fig. 1A;
Fig. 2A bis 2E sind Schnitte, die eine herkömmliche Flüssigkristallanzeige mit aktiver Matrix nach verschiedenen Verfahrensschritten eines herkömmlichen Herstellungsverfahrens dafür zeigen; Figs. 2A to 2E are sectional views showing a conventional liquid crystal active matrix display according to various process steps of a conventional manufacturing method therefor;
Fig. 3A bis 3I sind Schnitte, die die erfindungsgemäße Flüssigkristallanzeige mit aktiver Matrix nach verschiedenen Verfahrensschritten eines erfindungsgemäßen Herstellungsverfahrens dafür zeigen. Figs. 3A to 3I are sectional views showing the liquid crystal display according to the invention with active matrix after different processing steps of a manufacturing method of the invention for it.
Das erfindungsgemäße Herstellungsverfahren für Flüssigkristallanzeigen mit aktiver Matrix wird im Folgenden unter Bezugnahme auf die Zeichnungen näher erläutert.The manufacturing method for Liquid matrix displays with an active matrix are as follows explained in more detail with reference to the drawings.
Eine erste Metallschicht aus Al oder einer Al-Legierung, wie Al-Pd, Al-Si, Al-Si-Ti oder Al-Si-Cu, wird bevorzugt unter Verwendung eines Sputterverfahrens auf ein transparentes Glassubstrat aufgebracht. Dann wird eine Gate-Elektrode 133 unter Verwendung eines Photolithographieverfahrens durch selektives Abätzen der ersten Metallschicht ausgebildet (Fig. 3A). A first metal layer made of Al or an Al alloy, such as Al-Pd, Al-Si, Al-Si-Ti or Al-Si-Cu, is preferably applied to a transparent glass substrate using a sputtering process. Then, a gate electrode 133 is formed using a photolithography method by selectively etching the first metal layer ( Fig. 3A).
Falls erforderlich, kann durch Anodisieren der Gate-Elektrode 133 auf dieser eine Anodisierungsschicht ausgebildet werden, um ihre chemische Beständigkeit, ihre Hitzebeständigkeit und ihre Haftung an einer danach zu bildenden Isolierungsschicht zu verbessern. Die Anodisierungsschicht wirkt zusammen mit einer Gate-Isolierungsschicht aus Si-Nitrid auch als Isolierungsschicht und verbessert deshalb die elektrische Isolierung zwischen der Gate-Elektrode 133 und einer benachbarten Signalleitung.If necessary, anodizing the gate electrode 133 may form an anodizing layer thereon to improve its chemical resistance, heat resistance, and adhesion to an insulation layer to be formed thereafter. The anodization layer, together with a gate insulation layer made of Si nitride, also acts as an insulation layer and therefore improves the electrical insulation between the gate electrode 133 and an adjacent signal line.
Wie aus Fig. 3B ersichtlich, werden eine erste Isolierungsschicht (eine Gate-Isolierungsschicht) 135, eine undotierte a-Si-Halbleiterschicht 137 und eine zweite Isolierungsschicht 140 aus Si-Nitrid nacheinander auf das transparente Glassubstrat 131 und die Gate-Elektrode 133 aufgebracht.As shown in FIG. 3B, a first insulating film (a gate insulation layer) 135, an undoped a-Si semiconductor layer 137 and a second insulation layer 140 of Si nitride successively on the transparent glass substrate 131 and the gate electrode 133 are deposited.
Wie aus Fig. 3C ersichtlich, wird dann durch Strukturieren der zweiten Isolierungsschicht ein Ätzstopper 140 über der Gate- Elektrode 133 ausgebildet. Danach wird auf dem Ätzstopper 140 und der Halbleiterschicht 137 durch ein in einer Atmosphäre von Wasserstoff- und Phosphingas durchgeführtes Plasma-CVD- Verfahren (CVD: chemical vapor deposition - chemische Abscheidung aus der Gasphase) eine dotierte n+- Halbleiterschicht 139 aufgebracht (Fig. 3D).As can be seen from FIG. 3C, an etching stopper 140 is then formed over the gate electrode 133 by structuring the second insulation layer. A doped n + semiconductor layer 139 is then applied to the etching stopper 140 and the semiconductor layer 137 by a plasma CVD process (CVD: chemical vapor deposition - chemical deposition from the gas phase) carried out in an atmosphere of hydrogen and phosphine gas ( FIG. 3D).
Danach wird, wie aus Fig. 3E ersichtlich, eine zweite Metallschicht 143, die einen der folgenden Stoffe aufweist: Pd, Al-Si, Al-Si-Ti, und Al-Si-Cu, durch ein Sputter-Verfahren aufgebracht. Im Anschluss daran wird darauf eine lichtempflindliche Schicht aufgebracht. Die lichtempfindliche Schicht (nicht gezeigt) wird dann belichtet und anschließend entwickelt, damit bestimmte Bereiche seitlich von der Gate- Elektrode 122 freigelegt werden. Diese Bereiche werden dann zusammen mit entsprechenden Bereichen der n+-Halbleiterschicht 139 und der Halbleiterschicht 137 entfernt. Dabei werden die zweite Metallschicht 143, die n+-Halbleiterschicht 139 und die Halbleiterschicht 137 gemäß einer gewünschten Form strukturiert, wie aus Fig. 3F ersichtlich.Thereafter, as can be seen from FIG. 3E, a second metal layer 143 , which has one of the following substances: Pd, Al-Si, Al-Si-Ti, and Al-Si-Cu, is applied by a sputtering process. Then a light-sensitive layer is applied. The photosensitive layer (not shown) is then exposed and then developed so that certain areas are laterally exposed by the gate electrode 122 . These areas are then removed together with corresponding areas of the n + semiconductor layer 139 and the semiconductor layer 137 . The second metal layer 143 , the n + semiconductor layer 139 and the semiconductor layer 137 are structured according to a desired shape, as can be seen from FIG. 3F.
Eine isolierende Passivierungsschicht 145 aus Si-Nitrid wird dann auf der strukturierten zweiten Metallschicht 143 und der Gate-Isolierungsschicht 135 durch ein in einer Atmosphäre von Ammoniak, Silan und Wasserstoffgas durchgeführtes Plasma-CVD- Verfahren ausgebildet. Als Nächstes wird, wie aus Fig. 3G ersichtlich, die isolierende Passivierungsschicht 145 derart strukturiert, dass sie über dem Ätzstopper 140 eine Öffnung und über einem Bereich der zweiten, in dem schon fertiggestellten Dünnschichttransitor als Drain-Elektrode wirkenden Metallschicht 143 ein Verbindungsloch aufweist, wobei sowohl die Öffnung, als auch das Verbindungsloch jeweils entsprechende Bereiche der zweiten Metallschicht 143 freilegen.An insulating passivation layer 145 made of Si nitride is then formed on the patterned second metal layer 143 and the gate insulation layer 135 by a plasma CVD process performed in an atmosphere of ammonia, silane and hydrogen gas. Next, as can be seen from FIG. 3G, the insulating passivation layer 145 is structured in such a way that it has an opening above the etching stopper 140 and a connection hole above a region of the second metal layer 143 , which acts as a drain electrode in the already completed thin-film transistor both the opening and the connection hole each expose corresponding areas of the second metal layer 143 .
Eine ITO-Schicht wird in das Verbindungsloch eingebracht und auf die isolierende Passivierungsschicht 145 aufgebracht, und dadurch derart strukturiert, dass aus ihr eine durch das Verbindungsloch hindurch mit der zweiten Metallschicht 143 elektrisch leitend verbundene Pixel-Elektrode 147 gebildet wird, wie aus Fig. 3H ersichtlich. Wie aus Fig. 3I ersichtlich, werden als Nächstes durch Ätzen des aufgrund der Öffnung über dem Ätzstopper 140 freiliegenden Bereichs der zweiten Metallschicht 143 und des entsprechenden Bereichs der n+- Halbleiterschicht 139 unter Verwendung der isolierenden Passivierungsschicht 145 als Maske eine Source-Elektrode 143a und eine Drain-Elektrode 143b ausgebildet. Der Grund, dass die Pixel-Elektrode 147 nach dem Ätzen der Passivierungsschicht 145 zum Bilden der Öffnung und des Verbindungslochs und vor dem Ätzen der zweiten Metallschicht 143 und der n+- Halbleiterschicht 139 ausgebildet wird, liegt darin, dass die Pixel-Elektrode 147 den aufgrund des Kontaktlochs freiliegenden Bereich der zweiten Metallschicht 143 vor dem Abätzen schützt. Somit ist die Reihenfolge der Verfahrensschritte sehr wichtig. Dementsprechend werden die zweite Metallschicht 143 und die n+- Halbleiterschicht 139 in einem einzigen Verfahrensschritt geätzt. Im Gegensatz dazu werden bei dem oben beschriebenen herkömmlichen Verfahren diese über dem Ätzstopper 140 liegende Schichten jeweils in voneinander getrennten Schritten geätzt.An ITO layer is introduced into the connection hole and applied to the insulating passivation layer 145 , and is thereby structured in such a way that a pixel electrode 147, which is electrically conductively connected through the connection hole to the second metal layer 143 , is formed, as shown in FIG. 3H seen. As can be seen from FIG. 3I, next, by etching the region of the second metal layer 143 which is exposed due to the opening above the etching stopper 140 and the corresponding region of the n + semiconductor layer 139 using the insulating passivation layer 145 as a mask, a source electrode 143 a and a drain electrode 143 b is formed. The reason that the pixel electrode 147 is formed after the etching of the passivation layer 145 to form the opening and the connection hole and before the etching of the second metal layer 143 and the n + semiconductor layer 139 is because the pixel electrode 147 has the protects area of the second metal layer 143 from etching due to the contact hole. The order of the process steps is therefore very important. Accordingly, the second metal layer 143 and the n + semiconductor layer 139 are etched in a single method step. In contrast, in the conventional method described above, these layers lying over the etching stopper 140 are each etched in separate steps.
Die mit dem oben beschriebenen Verfahren hergestellte Flüssigkristallanzeige mit aktiver Matrix weist den im Folgenden beschriebenen Aufbau auf. Eine Gate-Busleitung und eine Gate-Elektrode 133 sind auf einem transparenten Glassubstrat 131 ausgebildet. Eine Gate-Isolierungsschicht 135 bedeckt das transparente Glassubstrat, auf dem die Gate- Busleitung und die Gate-Elektrode 133 ausgebildet sind. Auf der Gate-Isolierungsschicht 135 ist eine Halbleiterschicht 137 ausgebildet, und auf der Halbleiterschicht 137 ist ein entsprechend der Gate-Elektrode 133 ausgerichteter Ätzstopper 140 vorgesehen. Eine dotierte n+-Halbleiterschicht 139 weist zwei voneinander abgetrennte Bereich 139a, 139b auf, die beide den Ätzstopper 140 und die Halbleiterschicht 137 überdecken. Auf den beiden voneinander abgetrennten Bereichen 139a, 139b der n+- Halbleiterschicht 139 ist eine Source-Elektrode 143a bzw. eine Drain-Elektrode 143b ausgebildet. Eine isolierende Passivierungsschicht 145 bedeckt die Gate-Isolierungsschicht, die Source-Elektrode 143a sowie die Drain-Elektrode 143b, und eine Pixel-Elektrode auf der isolierenden Passivierungsschicht ist mit der Drain-Elektrode 143b durch das in der isolierenden Passivierungsschicht gebildete Verbindungsloch hindurch elektrisch verbunden.The active matrix liquid crystal display manufactured by the above-described method has the structure described below. A gate bus line and a gate electrode 133 are formed on a transparent glass substrate 131 . A gate insulation layer 135 covers the transparent glass substrate on which the gate bus line and the gate electrode 133 are formed. On the gate insulation layer 135, a semiconductor layer 137 is formed, and on the semiconductor layer 137 a corresponding to the gate electrode 133 is aligned etching stopper 140 is provided. A doped n + -type semiconductor layer 139 includes two mutually separated region 139 a, 139 b, both of which cover the etching stopper 140 and the semiconductor layer 137th A source electrode 143 a and a drain electrode 143 b are formed on the two regions 139 a, 139 b of the n + semiconductor layer 139 which are separated from one another. An insulating passivation layer 145 covers the gate insulation layer, the source electrode 143 a and the drain electrode 143 b, and a pixel electrode on the insulating passivation layer is with the drain electrode 143 b through the connection hole formed in the insulating passivation layer electrically connected.
Wenn die zweite Isolierungsschicht 140 fehlt, liegt in diesem Fall die Halbleiterschicht 139 durch die Öffnung hindurch frei und wird von den auf ihr aufgebrachten Materialien nicht geschützt. Somit dient die zweite Isolierungsschicht 140 als Ätzstopper und als Passivierungsschicht für die Halbleiterschicht 137, und die zweite Isolierungsschicht 140 aus Siliziumoxid oder Siliziumnitrid weist eine gute Haftung an der Halbleiterschicht 137 auf.In this case, if the second insulation layer 140 is absent, the semiconductor layer 139 is exposed through the opening and is not protected by the materials applied to it. Thus, the second insulation layer 140 serves as an etching stopper and as a passivation layer for the semiconductor layer 137 , and the second insulation layer 140 made of silicon oxide or silicon nitride has good adhesion to the semiconductor layer 137 .
Erfindungsgemäß sind die Herstellungskosten und die Herstellungsdauer verringert, da die zweite Metallschicht 143, die dotierte Halbleiterschicht 139 und die Halbleiterschicht 137 im gleichen Verfahrensschritt strukturiert werden. Ferner werden, wie oben erläutert, die Source-Bereiche und die Drain- Bereiche in einem Verfahrensschritt ohne zusätzliche Schritte gebildet, in denen eine Abdeckung mit einer Maske erfolgt. Somit ist die Produktionsleistung verbessert.According to the invention, the production costs and the production time are reduced since the second metal layer 143 , the doped semiconductor layer 139 and the semiconductor layer 137 are structured in the same method step. Furthermore, as explained above, the source regions and the drain regions are formed in one method step without additional steps, in which masking takes place. Thus the production performance is improved.
Im Folgenden sind noch einmal einige Merkmale der Erfindung dargestellt.The following are some features of the invention shown.
Die Erfindung betrifft ein Herstellungsverfahren für ein
Halbleiterbauelement mit folgenden Schritten:
Aufbringen einer ersten Halbleiterschicht auf ein
Substrat;
Aufbringen einer zweiten Halbleiterschicht auf die erste
Halbleiterschicht;
Aufbringen einer leitfähigen Schicht auf die zweite
Halbleiterschicht;
Aufbringen einer Passivierungsschicht auf die leitfähige
Schicht;
Strukturieren der Passivierungsschicht; und
selektives Abätzen von Teilen der leitfähigen Schicht und
der zweiten Halbleiterschicht unter Verwendung der
strukturierten Passivierungsschicht als Maske.The invention relates to a manufacturing method for a semiconductor component with the following steps:
Applying a first semiconductor layer to a substrate;
Applying a second semiconductor layer to the first semiconductor layer;
Applying a conductive layer to the second semiconductor layer;
Applying a passivation layer on the conductive layer;
Structuring the passivation layer; and
selective etching of parts of the conductive layer and the second semiconductor layer using the structured passivation layer as a mask.
Bei diesem Verfahren ist es bevorzugt, dass vor dem Schritt des
Aufbringens der zweiten Halbleiterschicht auf die erste
Halbleiterschicht eine Ätzstopperschicht aufgebracht wird.
Ferner ist es bevorzugt, dass die Ätzstopperschicht nach dem
Schritt des selektiven Abätzens der leitfähigen Schicht und der
zweiten Halbleiterschicht im Wesentlichen bestehen bleibt.
Desweiteren ist es bevorzugt, dass die leitfähige Schicht eine
zweite leitfähige Schicht ist, und das Verfahren vor dem
Aufbringen der ersten Halbleiterschicht folgende Schritte
aufweist:
Aufbringen einer ersten leitfähigen Schicht auf das
Substrat;
Strukturieren der ersten leitfähigen Schicht, um eine
Gate-Elektrode zu bilden; und
Aufbringen einer Isolierungsschicht auf die Gate-
Elektrode.In this method, it is preferred that an etching stopper layer is applied to the first semiconductor layer before the step of applying the second semiconductor layer. It is further preferred that the etch stop layer essentially remains after the step of selectively etching away the conductive layer and the second semiconductor layer. Furthermore, it is preferred that the conductive layer is a second conductive layer and the method has the following steps before the application of the first semiconductor layer:
Applying a first conductive layer to the substrate;
Patterning the first conductive layer to form a gate electrode; and
Application of an insulation layer on the gate electrode.
Dabei ist es bevorzugt, dass die zweite Halbleiterschicht
dotiert ist. Ferner ist es bevorzugt, dass der Schritt des
Aufbringens der Ätzstopperschicht folgende Schritte aufweist:
Aufbringen einer Isolierungsschicht auf die
Halbleiterschicht; und
Strukturieren der Isolierungsschicht, um eine
Ätzstopperschicht zu bilden.It is preferred that the second semiconductor layer is doped. It is further preferred that the step of applying the etch stop layer has the following steps:
Applying an insulation layer to the semiconductor layer; and
Patterning the insulation layer to form an etch stop layer.
Ferner ist es bevorzugt, dass der Schritt des Strukturierens
folgende Schritte aufweist:
Ausbilden einer ersten Öffnung und einer zweiten Öffnung
in der Passivierungsschicht, wobei die Bereiche der leitfähigen
Schicht und der zweiten Halbleiterschicht durch die erste
Öffnung hindurch selektiv abgeätzt werden, und das Verfahren
ferner den folgenden Schritt aufweist:
Aufbringen einer Elektrodenschicht auf die
Passivierungsschicht und Einbringen der Elektrodenschicht in
die zweite Öffnung derart, dass die Elektrodenschicht mit der
leitfähigen Schicht elektrisch leitend verbunden ist. Dabei ist
es bevorzugt, dass die Elektrode ein transparentes, leitfähiges
Material aufweist.It is further preferred that the structuring step has the following steps:
Forming a first opening and a second opening in the passivation layer, the regions of the conductive layer and the second semiconductor layer being selectively etched through the first opening, and the method further comprising the following step:
Applying an electrode layer to the passivation layer and introducing the electrode layer into the second opening such that the electrode layer is connected in an electrically conductive manner to the conductive layer. It is preferred that the electrode has a transparent, conductive material.
Insbesondere ist es bevorzugt, dass die Elektrode eine Pixel- Elektrode ist.In particular, it is preferred that the electrode has a pixel Electrode.
Desweiteren betrifft die Erfindung ein Herstellungsverfahren
für ein Halbleiterbauelement, mit folgenden Schritten:
Ausbilden einer Halbleiterschicht auf einer Oberfläche des
Substrates;
Ausbilden einer ersten leitfähigen Schicht auf der
Halbleiterschicht;
Ausbilden einer Passivierungsschicht auf der ersten
leitfähigen Schicht;
Strukturieren der Passivierungsschicht, um eine erste
Öffnung und eine zweite Öffnung in der Passivierungsschicht zu
bilden, so dass ein erster Bereich und ein zweiter Bereich der
ersten leitfähigen Schicht freigelegt werden;
Ausbilden einer zweiten leitfähigen Schicht auf der
Passivierungsschicht und Weiterführen der zweiten leitfähigen
Schicht durch die erste Öffnung hindurch, um sie mit der ersten
leitfähigen Schicht zu verbinden; und
selektives Abätzen des zweiten Bereichs der ersten
leitfähigen Schicht und eines Bereichs der Halbleiterschicht
unter dem zweiten Bereich der leitfähigen Schicht unter
Verwendung der strukturierten Passivierungsschicht als Maske.Furthermore, the invention relates to a production method for a semiconductor component, with the following steps:
Forming a semiconductor layer on a surface of the substrate;
Forming a first conductive layer on the semiconductor layer;
Forming a passivation layer on the first conductive layer;
Patterning the passivation layer to form a first opening and a second opening in the passivation layer so that a first region and a second region of the first conductive layer are exposed;
Forming a second conductive layer on the passivation layer and passing the second conductive layer through the first opening to connect it to the first conductive layer; and
selectively etching away the second region of the first conductive layer and a region of the semiconductor layer under the second region of the conductive layer using the structured passivation layer as a mask.
Dabei ist es bevorzugt, dass in dem Schritt des selektiven Abätzens eine Source-Elektrode und eine Drain-Elektrode des Halbleiterbauelementes gebildet werden.It is preferred that in the step of selective Etching a source electrode and a drain electrode of the Semiconductor component are formed.
Ferner ist es bevorzugt, dass das Verfahren vor dem Ausbilden
der Halbleiterschicht folgende Schritte aufweist:
Ausbilden einer Isolierungsschicht auf dem Substrat; und
Strukturieren der Isolierungsschicht, so dass diese eine
Ätzstopperschicht bildet.It is further preferred that the method has the following steps before the semiconductor layer is formed:
Forming an insulation layer on the substrate; and
Structuring the insulation layer so that it forms an etch stop layer.
Der Schritt des Strukturierens der Passivierungsschicht weist bevorzugt einen Schritt auf, in dem die zweite Öffnung so ausgebildet wird, dass sie im Wesentlichen an der Ätzstopperschicht ausgerichtet ist. Außerdem ist es bevorzugt, dass die zweite leitfähige Schicht ein transparentes leitfähiges Material aufweist. Bevorzugt ist das Halbleiterbauelement ein Dünnschichttransistor.The step of structuring the passivation layer points prefers a step in which the second opening is so is trained to be essentially at the Etching stopper layer is aligned. It is also preferred that the second conductive layer is a transparent has conductive material. This is preferred Semiconductor device a thin film transistor.
Desweiteren betrifft die Erfindung ein Halbleiterbauelement
mit:
einem Substrat;
einer dotierten Halbleiterschicht auf dem Substrat;
einer leitfähigen Schicht auf der dotierten
Halbleiterschicht, wobei der Randbereich der leitfähigen
Schicht im Wesentlichen am Randbereich der dotierten
Halbleiterschicht ausgerichtet ist; und
einer Passivierungsschicht mit einer Öffnung, wobei eine
Seitenwand der Öffnung im Wesentlichen am Randbereich der
leitfähigen Schicht ausgerichtet ist.
Furthermore, the invention relates to a semiconductor component with:
a substrate;
a doped semiconductor layer on the substrate;
a conductive layer on the doped semiconductor layer, the edge region of the conductive layer being essentially aligned with the edge region of the doped semiconductor layer; and
a passivation layer with an opening, wherein a side wall of the opening is essentially aligned with the edge region of the conductive layer.
Es ist bevorzugt, dass eine im Wesentlichen undotierte Halbleiterschicht zwischen der dotierten Halbleiterschicht und dem Substrat vorgesehen ist, wobei die im Wesentlichen undotierte Halbleiterschicht einen Randbereich aufweist, der im Wesentlichen an dem anderen Randbereich der leitfähigen Schicht und der dotierten Halbleiterschicht ausgerichtet ist.It is preferred that a substantially undoped Semiconductor layer between the doped semiconductor layer and the substrate is provided, the substantially undoped semiconductor layer has an edge region which in the Essentially at the other edge area of the conductive layer and the doped semiconductor layer is aligned.
Ferner ist es bevorzugt, dass das Halbleiterbauelement
aufweist:
eine Gate-Elektrode auf dem Substrat; und
eine Isolierungsschicht auf der Gate-Elektrode, wobei die
undotierte Halbleiterschicht und die dotierte Halbleiterschicht
auf der Isolierungsschicht ausgebildet sind.It is further preferred that the semiconductor component has:
a gate electrode on the substrate; and
an insulation layer on the gate electrode, the undoped semiconductor layer and the doped semiconductor layer being formed on the insulation layer.
Die dotierte Halbleiterschicht weist bevorzugt einen ersten Bereich und einen zweiten Bereich auf, wobei diese Bereiche voneinander getrennt sind, und wobei das Halbleiterbauelement ferner eine Ätzstopperschicht auf der im Wesentlichen undotierten Halbleiterschicht zwischen dem ersten Bereich und dem zweiten Bereich der dotierten Halbleiterschicht aufweist. Dabei ist es bevorzugt, dass die Öffnung in der Passivierungsschicht im Wesentlichen an der Ätzstopperschicht ausgerichtet ist.The doped semiconductor layer preferably has a first one Area and a second area, these areas are separated from each other, and wherein the semiconductor device an etch stop layer on the substantially undoped semiconductor layer between the first region and the second region of the doped semiconductor layer. It is preferred that the opening in the Passivation layer essentially on the etch stop layer is aligned.
Ferner ist es bevorzugt, dass die leitfähige Schicht einen
ersten Bereich und einen zweiten Bereich aufweist, wobei die
beiden Bereiche voneinander getrennt sind, und das
Halbleiterbauelement ferner aufweist:
eine Elektrodenschicht auf einem ausgewählten Bereich der
strukturierten Passivierungsschicht, wobei die strukturierte
Passivierungsschicht ein Verbindungsloch aufweist, das einen
Teil des ersten Bereichs der leitfähigen Schicht freiliegen
lässt, wobei die Elektrodenschicht mit dem ersten Bereich der
leitfähigen Schicht durch das Verbindungsloch hindurch in
elektrischem Kontakt steht.It is further preferred that the conductive layer has a first region and a second region, the two regions being separated from one another, and the semiconductor component furthermore having:
an electrode layer on a selected area of the patterned passivation layer, the patterned passivation layer having a connection hole that exposes a portion of the first area of the conductive layer, the electrode layer being in electrical contact with the first area of the conductive layer through the connection hole.
Dabei ist es bevorzugt, dass die Elektrode ein transparentes, leitfähiges Material aufweist.It is preferred that the electrode has a transparent, has conductive material.
Claims (6)
Ausbilden einer Gate-Elektrode (133) auf einem Substrat (131);
Aufbringen einer Gate-Isolierungsschicht (135) auf das Substrat (131) und die Gate-Elektrode (133);
Aufbringen einer Halbleiterschicht (137) auf die Gate- Isolierungsschicht (135);
Aufbringen einer Ätzstopperschicht auf die Halbleiterschicht (137);
Strukturieren der Ätzstopperschicht derart, dass eine Ätzstopperschicht-Insel (140) über der Gate-Elektrode (133) gebildet wird, wobei die Ätzstopperschicht-Insel (140) zumindest im Wesentlichen an der Gate-Elektrode (133) ausgerichtet ist;
Aufbringen einer dotierten Halbleiterschicht (139) auf die Ätzstopperschicht-Insel (140) und die Halbleiterschicht (137);
Aufbringen einer Metallschicht (143) auf die dotierte Halbleiterschicht (139);
Strukturieren der Metallschicht (143), der Halbleiterschicht (137) und der dotierten Halbleiterschicht (139) in einem einzigen Schritt derart, dass ein sich seitlich im Abstand von der Gate-Elektrode (133) befindlicher Teil dieser Schichten entfernt wird;
Aufbringen einer Passivierungsschicht (145) auf die Metallschicht (143) und die Gate-Isolierungsschicht (135), die aufgrund des vorherigen Strukturierungsschrittes freiliegt;
Strukturieren der Passivierungsschicht (145) derart, dass in ihr über der Ätzstopperschicht-Insel eine Öffnung gebildet wird und über einem sich seitlich von der Gate-Elektrode (133) weg erstreckenden Teil der strukturierten Metallschicht ein Verbindungsloch gebildet wird; und
selektives Abätzen der Metallschicht und der dotierten Halbleiterschicht (139) durch die Öffnung hindurch unter Verwendung der strukturierten Passivierungsschicht (145) als Maske, um die Metallschicht in eine Source-Elektrode (143a) und eine Drain-Elektrode (143b) aufzuteilen, über welcher das Verbindungsloch in der Passivierungsschicht (145) ausgebildet ist, und um die dotierte Halbleiterschicht (139) in zwei Bereiche (139a, 139b) entsprechend der Source-Elektrode (143a) und der Drain-Elektrode (143b) aufzuteilen.1. A manufacturing method for a thin film transistor for an active matrix liquid crystal display comprising the following steps:
Forming a gate electrode ( 133 ) on a substrate ( 131 );
Applying a gate insulation layer ( 135 ) to the substrate ( 131 ) and the gate electrode ( 133 );
Applying a semiconductor layer ( 137 ) to the gate insulation layer ( 135 );
Applying an etch stop layer to the semiconductor layer ( 137 );
Patterning the etch stop layer such that an etch stop layer island ( 140 ) is formed over the gate electrode ( 133 ), the etch stop layer island ( 140 ) being at least substantially aligned with the gate electrode ( 133 );
Applying a doped semiconductor layer ( 139 ) to the etch stop layer island ( 140 ) and the semiconductor layer ( 137 );
Applying a metal layer ( 143 ) to the doped semiconductor layer ( 139 );
Structuring the metal layer ( 143 ), the semiconductor layer ( 137 ) and the doped semiconductor layer ( 139 ) in a single step in such a way that a part of these layers which is laterally spaced from the gate electrode ( 133 ) is removed;
Applying a passivation layer ( 145 ) to the metal layer ( 143 ) and the gate insulation layer ( 135 ) which is exposed due to the previous structuring step;
Structuring the passivation layer ( 145 ) in such a way that an opening is formed over the etch stop layer island and a connection hole is formed over a part of the structured metal layer which extends laterally away from the gate electrode ( 133 ); and
selectively etching the metal layer and the doped semiconductor layer ( 139 ) through the opening using the structured passivation layer ( 145 ) as a mask in order to divide the metal layer into a source electrode ( 143 a) and a drain electrode ( 143 b) which the connection hole is formed in the passivation layer ( 145 ), and to divide the doped semiconductor layer ( 139 ) into two regions ( 139 a, 139 b) corresponding to the source electrode ( 143 a) and the drain electrode ( 143 b).
Aufbringen einer Gate-Metallschicht auf das Substrat (131); und
Strukturieren der Gate-Metallschicht derart, dass eine Gate-Elektrode (133) gebildet wird.2. The manufacturing method for a thin film transistor according to claim 1, wherein the step of forming the gate electrode ( 133 ) on the substrate ( 131 ) comprises the following steps:
Applying a gate metal layer to the substrate ( 131 ); and
Structuring the gate metal layer in such a way that a gate electrode ( 133 ) is formed.
Aufbringen einer transparenten, leitfähigen Schicht auf die strukturierte Passivierungsschicht (145) und in das Verbindungsloch derart, dass die transparente, leitfähige Schicht mit der Drain-Elektrode (143b) durch das Verbindungsloch hindurch elektrisch leitend verbunden wird; und
Strukturieren der transparenten, leitfähigen Schicht derart, dass eine Pixel-Elektrode (147) für eine Flüssigkristallanzeigevorrichtung mit aktiver Matrix gebildet wird.3. The production method for a thin-film transistor as claimed in claim 1 or 2, which has the following steps after the step of structuring the passivation layer ( 145 ) and before the step in which the metal layer ( 143 ) and the doped semiconductor layer ( 139 ) are selectively etched away:
Applying a transparent, conductive layer to the structured passivation layer ( 145 ) and into the connection hole such that the transparent, conductive layer is electrically conductively connected to the drain electrode ( 143 b) through the connection hole; and
Structuring the transparent, conductive layer such that a pixel electrode ( 147 ) is formed for an active matrix liquid crystal display device.
einem Substrat (131);
einer Gate-Elektrode (133) auf dem Substrat (131);
eine Gate-Isolierungsschicht (135) auf dem Substrat (131) und der Gate-Elektrode (133);
einer Halbleiterschicht-Insel (137) auf der Gate- Isolierungsschicht (135) mittig über der Gate-Elektrode (133) und seitlich von dieser hervorstehend;
einer Ätzsstopperschicht-Insel (140) auf der Halbleiterschicht-Insel (137) über der Gate-Elektrode (133) und zumindest im Wesentlichen an dieser ausgerichtet;
einer ersten dotierten Halbleiterschicht-Insel (139a) und einer zweiten dotierten Halbleiterschicht-Insel (139b) auf der Halbleiterschicht-Insel und teilweise auf der Ätzstopperschicht-Insel, wobei die dotierten Halbleiterschicht-Inseln (139a, 139b) derart ausgebildet sind, dass ihre seitlichen, äußeren Kanten zumindest im Wesentlichen an den Kanten der Halbleiterschicht-Insel (137) ausgerichtet sind, und ihre seitlichen, inneren Kanten jeweils einen Randbereich der Ätzstopperschicht-Insel (140) überlappen und sich einander gegenüberliegen sowie derart voneinander getrennt sind, dass sie dadurch zwischen ihnen eine Öffnung bilden, die einen mittigen Bereich der Ätzstopperschicht-Insel (140) freiliegen lässt;
einer Source-Elektrode (143a) und einer Drain-Elektrode (143b) auf der ersten dotierten Halbleiterschicht-Insel (139a) bzw. auf der zweiten dotierten Halbleiterschicht-Insel (139b), wobei die Kanten der Source-Elektrode (143a) und die Kanten der Drain-Elektrode (143b) zumindest im Wesentlichen mit den inneren Kanten und den äußeren Kanten der ersten dotierten Halbleiterschicht-Insel (139a) bzw. der zweiten dotierten Halbleiterschicht-Insel (139b) übereinstimmen; und
einer Passivierungsschicht (145) auf der Source-Elektrode (143a), der Drain-Elektrode (143b) und der Gate- Isolierungsschicht (135), wobei die Passivierungsschicht (145) eine Öffnung, die zumindest im Wesentlichen an der Öffnung ausgerichtet ist, die von der ersten dotierten Halbleiterschicht-Insel (139a) und der zweiten dotierten Halbleiterschicht-Insel (139b) definiert ist und ein Verbindungsloch über der Drain-Elektrode (143b) aufweist.4. Thin film transistor for a liquid crystal display with an active matrix
a substrate ( 131 );
a gate electrode ( 133 ) on the substrate ( 131 );
a gate insulation layer ( 135 ) on the substrate ( 131 ) and the gate electrode ( 133 );
a semiconductor layer island ( 137 ) on the gate insulation layer ( 135 ) centrally above and laterally projecting from the gate electrode ( 133 );
an etch stop layer island ( 140 ) on the semiconductor layer island ( 137 ) above and at least substantially aligned with the gate electrode ( 133 );
a first doped semiconductor layer island ( 139 a) and a second doped semiconductor layer island ( 139 b) on the semiconductor layer island and partially on the etch stop layer island, the doped semiconductor layer islands ( 139 a, 139 b) being formed in this way that their lateral, outer edges are at least substantially aligned with the edges of the semiconductor layer island ( 137 ), and their lateral, inner edges each overlap an edge region of the etching stop layer island ( 140 ) and lie opposite one another and are separated from one another in this way, in that they thereby form an opening between them which exposes a central region of the etch stop layer island ( 140 );
a source electrode ( 143 a) and a drain electrode ( 143 b) on the first doped semiconductor layer island ( 139 a) or on the second doped semiconductor layer island ( 139 b), the edges of the source electrode ( 143 a) and the edges of the drain electrode ( 143 b) at least substantially match the inner edges and the outer edges of the first doped semiconductor layer island ( 139 a) and the second doped semiconductor layer island ( 139 b); and
a passivation layer ( 145 ) on the source electrode ( 143 a), the drain electrode ( 143 b) and the gate insulation layer ( 135 ), the passivation layer ( 145 ) having an opening which is at least substantially aligned with the opening , which is defined by the first doped semiconductor layer island ( 139 a) and the second doped semiconductor layer island ( 139 b) and has a connection hole above the drain electrode ( 143 b).
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