DE1962530A1 - Seriengedaechtnissystem mit beliebigem Auslesezugang - Google Patents

Description

DR. ING. E. HOFFMANN · DIPL. ING. W. EITLE · DR. REIt; ίίÄT. K. HOFFMANN

PATKJiTANWlLTK _r, .·"?. ...■";. ,Oilv'Ä^ ;· .. _it . ;, _; . ■ D-800q.MONCtfEN 81 ■ ARABELIASTRASSE 4 · TELEFON (0811) 9Ϊ$8| ·':'* '" v3 O ZD <3 JJ

North American Rockwell Corporation, El Segundo>

Calif. /⁵ r-v--

Seriengedächtnissystem mit beliebigem Auslesezugang

• Die Erfindung" bezieht-sieh auf Auslese^Seriengedäehtnisse bzw. -Speicher und insbesondere auf solche Gedächtnisse zum beliebigen Lesen"eines von einer Vielzahl gespeicherter Worte. ;,- ■

Erwünscht ist ein grundlegendes Speichersystem das sich verwenden läßt als Serienauslesegedächtnis,~als Umlaufgedächtnis oder als temporäres Speicherelement "für außen erzeugte Daten unter Einschluß kleinerer Änderungen und Hinzufügungen zur grundlegenden Speicherkonfiguration. Die Schaltungsblättchen mit den Bauelementen des Systems können im allgemeinen so hergestellt werden, daß sie die grundlegende Gedächtniskonfiguration sämtlicher aufgezeigter Speicher- : systeme aufweisen. Die Schaltungsblättchen können zum Ab-

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Schluß .in Abhängigkeit de_r spezifischen -Art des gewüjiseht.en Gedächtnisses in e^ne. ,geeignete'Farm gebr.achtvierden.. , ·

Aufstellungen der allgemein bearbeiteten Schaltungs-_f . blättchen .können je.naßh Bedarf rn.it minimaler Verzögerung.-zur Bildung ejjnes, benötigten Gedäehtnissystemes belbehal-. ten und endbearbeitet werden. .Zur Endbearbeitung gehören auch die erforderlichen Verbindungen zwischen Eingangsleitungexi viijii. Speicherelementen zur Fixierung des Bitmusters jedes enthaltenen Computerwortes. . -._ ·,

Durch die Erfindung wird ein Seriengedächtniselement -. geschaffen, das gekennzeichnet 1st durch eine Vielzahl von Speichermilteln einschließlich Mitteln zur Reihenschaltung der Speichermittel zur Bildung, der aufeinanderfolgenden ^ Bitpo.sitioi>en eines Qomputerwortes, „durch eine Leitung zur Wiedergabe eines ersten binären Schaltzustandes.für ein Computervrort und eine Leitung zur Wiedergabe eines zweiten binären ScÄaltzu^tandes fÜr ein Cqmputerwort und durch Mittel zum. Verbinden ..bestimmter einzelner Speichermittel mit der den ersten binären Schaltzustand wiedergebenden Leitung und zum Verbinden der übrigen Speichermittel mit-dey_: den zweiten binareji.Schaltzustand, wiedergebenden Leitung, so daß sich die. Bitkonfiguration ,eines bestimmte-n Gomputerwortes ergibt;., <,:.;:- ι ··-- ;·...- ^ ..:.■. --■.- : _; · .■-'."-.·,■

Erfindung -bezieht:-sich- ferner auf ein Verfahren; ?. zur-_: Herstellung -eines .mit einer; Vielzahl ■ ^,ori ,Seriengedächt nissystemen Arerbindbgren GedäGhtniselemenises, das. dadurch gekennzeichnet ist, daß zunächst·.in eineia Suhstrat eine Vielzahl von Verzögerungselementen gebildet wird mit einer

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Vielzahl von Gattern für mindestens einen Eingang von Binärinformation zur Wiedergabe der Bits eines Computerwortes und mit einem Ausgang zur Weiterleitung der Eingangsinfonnation zu benachbarten Elementen und zur Bildung damit gleichzeitig mindestens einer einzigen Eingangsleitung zur Wiedergabe einer binären Eins eines Computerwortes und einer Leitung zur Wiedergabe einer binären Null eines Computerwortes.

Zur weiteren Erläuterung sei auf die Zeichnung verwiesen. Es zeigt:

Fig. 1 eine allgemeine Ausführungsform eines Ein-Wort-Serienauslesegedächtnisses,

Fig. 2 eine spezielle Ausführungsform des Systemes nach Fig. 1 unter Verwendung eines ZweiphasenrGattersystemes,

Fig. 3 ein Serienauslesegedächtnissystem mit Speicherelementen gesteuert von Mehrphasen-GatterSignalen,

Flg. 4 ein Blockschaltbild einer Ausführungsform eines Systemes zum Speichern einer Vielzahl von m Computerworten von η Bits zusammen mit der Eigenschaft zum beliebigen Herauslesen eines der gespeicherten Worte,

Fig. 5 eine spezielle Ausführungsform des Systemes nach Fig. 4 unter Verwendung eines Zweiphasen-Taktschemas, wobei Verbindungspunkte zum Speichern der gewünschten Bitstrukturen vorgesehen sind,

Fig. oa. eine Modifizierung des Systemes nach Fig. 4 mit der Eigenschaft zum Datenumlauf,

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Pig. 6b eine Modifizierung des Systemes nach Pig. 6a zum serienmäßigen Luschen dieses Gedächtnisses vor jeder neuen Verwendung,

Fig. 6c eine weitere Modifizierung des Systemes nach Fig. 6a zum parallelen Löschen des Gedächtnisses vor jeder neuen Verwendung und

Fig. 7 eine Darstellung eines Serienauslesegedächtnisses

mit der Fähigkeit zum Variieren der Länge eines gespeicherten Computerwortes.

InFIg. 1 ist ein einfaches Ein-Vfort-Speichersystem

dargestellt, das als Schieberegister mit einer Anzahl Stufen bj dienen kann, wobei 1-j-n. Jeder der Blöcke mit Ausgängen bj_ bis b repräsentiert ein binäres Verzögerungsoder Speicherelement von einem Bit und jeder Block erhält ein Eingangssignal von einem vorhergehenden Oder-Gatter g., wobei J= l^j-n. Das Eingangssignal für das erste Speicherelement bj = X₁.

Das Eingangesignal für eine bestimmte Stufe, mit Ausnahme der ersten Stufe ist das binäre Oder des Signale *■*» 1*j in, und das Auegangesignal einer vorhergehenden Stuf· ^bJ-l* Venn alle Signale x, den binären Schaltzustand Null wiedergeben, enthält die verbundene Kette der Speicherelemente auch die Ausführungsfora eines kontinuierlichen Schieberegisters, wobei die Information von einer Stufe b. zur nachfolgenden Stuf« b,₊₁ weitergegeben wird, und zwar zu jeder Bitzeit« wobei die Geschwindigkeit und das Verfahren bestimmt wird von der grundlegenden Taktfrequenz

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und von der .Art des verwende ten Taktens (Steuerns),

Die Eingangsleitungen Z und S sind für j ede Stufe vorgesehen. Z befindet sich immer auf einem Potential gleich der binären Null, während S so schaltbar ist, daß ein Potential gleich einer binären Eins während einer Bitzeit auftritt.

Da keine Verbindungen zwischen den Leitungen Z und S und den Stufen b.. des Systemes naeh Pig. I hergestellt sind, werden keine Daten gespeichert. Jedoch kann ein digitales Wort aus mehreren Einsen und Nullen gespeichert werden, indem die X.-Eingänge jeder Stufe selektiv entweder mit der Leitung S oder der Leitung Z verbunden werden. Die Leitung S wird während der Dauer einer Bitzeit betätigt, so daß die von den Verbindungen repräsentierte Information in die Speicherelemente geschaltet wird. Die Speicherelemente schieben dann die Information mittels eines einer Vielzahl von Taktschematas durch die Stufen des-Systemes.

Fig. 2 zeigt eine spezielle Ausführungsform von zwei Bitpositonen b. und b»■■ * oder -stufen des Systemes nach Fig. 1 unter Verwendung eines Zweiphasen-Gatterslgnales (2f, und $2L. Die Leitung S ist mit dem Eingang X. des MOS-Elementes 20 verbunden, so daß in der ersten Bitposition eine'binäre Eins gespeichert wird. Ähnlich ist der Eingang X₁₊I des MOS-Elementes 21 mit der Leitung Z verbunden, so daß eine binäre Null in der zweiten Bitposition gespeichert wird. ^ ^ ^;

^; Betriebsmäßig witfd - die^Leitung S während ein^r Bitzeit (^₁ und J2fg) geschaltet, so daß X. groß ist und das MOS-Element 20 eingeschaltet ist.

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Wenn X* klein ist und der Ausgang einer vorherigen Bitposition b,^ g**oß, ist das MOS-Element 22 eingeschaltetν Die Kombination der MOS-Elemente 20 und 22 ist in Fig«· i durch das Oder-Gatter g. dargestellt. Dadurch sind, wenn während der einen Phasenzeit gf. der" Eingang eines Elementes groß ist, die Elemente 23 und 24 eingeschaltet. Da entweder das Element 20 oder 22 eingeschaltet ist.» liegt Massepotential am Gatter·* oder Steueranschluß des MOS »Elementes 25, so ■--daß dieses" abgeschaltet bleitt. '

Während der Phase 2, 0„ werden die MOS-Elemente 26 und 27 eingeschaltet und der" Ausgang b. wird groß (-V). Das MOS-Element 25 bleibt abgeschaltet« Während der nächsten Bitzeit, 0, und 0„, wird der Ausgang an b. durch die nächste Stufe b.₊ , geschoben. Dieses Schieben erfolgt solange, bis die Daten der ersten Stufe aus der letzten Stufe geschoben werden (nicht gezeigt/.

Als zusätzliches Beispiel sei angenommen, daß eine binäre Null in der ersten Stufe des in Fig. 2 gezeigten Gedäehtnissystemes gespeichert ist, durch Verbinden des Anschlusses X. mit der "Leitung Z und nicht mit der Leitung S. Das MOS-Element 25 ist dann während der Zeit 0_χ eingeschaltet/ da die MOS-Elemente 20 und 22 abgeschaltet sind. Der Ausgang der Stufe b. liegt während der Zeit 0L ah Masse. Das MOS-Element 25 bleibt während der Zeit $₂ eingeschaltet, da der Kondensator 28, der die eingeprägte Leitungskapazität der MöS-Elömente" re^rtlintiert,: die Ladung mit dem Potential -V solange speichert, bis über die MOS-Elemente^J 22 und 20 eine"Ehtladung nach Masse erfolgt.

Das System häöh'Fig» Ikarin, wie'-Fig·. 3 zeigt, äueh ^J'" für ein Vierphaseh-Gätterschema realisiert werden. Die ·'"""""" Fig. 3 zeigt das Konzept einer solchen Realisierung für zwei'aufeinanderfolgende Stufen b. und b. -. Der Punkt X.

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ist zum Programmieren (Speichern) einer binären Eins in der Bitposition j des Computerwortes mit der Leitung S verbunden. X^₊₁ ist mit der Leitung Z verbunden, so daß eine binäre Null In der Bitposition j+1 des Computerwortes gespeichert wird.

In dem System nach Fig. 3 ist während der Zeit 0-, das MOS-Element 30 eingeschaltet und lädt eine wirksame Kapazität 31* bestehend aus der eingeprägten Kapazität am Ausgang des Elementes 30, den Steueranschluß des MOS-Elementes 34 und der Kapazität der Binärstruktur. Das MOS-Element 34 wird dann eingeschaltet. Während der Phasenzeit 2, 0₂, 1st das MOS-Element 34 immer noch eingeschaltet und die Ausgangskapazität 31 wird nach Masse (0,) entladen. Dadurch ist das MOS-Element 34 abgeschaltet. Darauf werden während der Phasenzeit 3, {L, die MOS-Elemente 35 und 36 eingeschaltet und schalten den Ausgang der Stufe b. durch Aufladung der wirksamen Kapazität 37 hoch. Während der Zelt 0^ 1st das Element 35 immer noch eingeschaltet, da jedoch das Element 34 abgeschaltet ist, bleibt der Ausgang groß. Man erkennt daraus, daß die binäre Eins am Eingang der ersten Stufe b. zur nächsten Stufe b.₊₁ geschoben wird. Das Schieben setzt sich solange fort, wie In Verbindung mit Flg. 2 gezeigt, bis die gesamte gespeicherte Inf>rmatlon aus den System hinausgeschoben ist.

Fig. 4 zeigt den allgemeinen Fall eines Gedächtnissyetemes zum Speichern einer Vielzahl von Worten m mit einer Wortlänge η In einer Seriengedächtniskonfiguratlon, die den beliebigen Zugang zu den gespeicherten Daten erlaubt. Die Konfiguration ähnelt dem System nach Flg. 1 alt der Ausnahme, daß jedes der Oder-Gatter g, eine Vielzahl

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von Eingängen besitzt, gleich der Anzahl von Worten die vom·-., System gespeichert werden können plus dem Ausgangder vorhergehenden Stufe. . .

Die erste Stufe besitzt lediglich Eingänge von Jeder der Computerwortleitungen S₁ bis S_ wie die Eingangsbezeichnungen ^xll* ^X21 ^{bis X}ml ^zeisen. Di# erste Ziffer der Indices zeigt die Wortnummer an und die zweite Ziffer die Bitposition des jeweiligen Einganges. Beispielewelse sind Eingänge zur Endstufe X_lm bix X_mn, die anzeigen, daß die Stufe di© Bitposition η für die Computerwort® 1 bis m repräsentiert» Pas Verzögerungselement der Stufe b. gleicht dem in den Flg. 2 und gezeigten und beschriebenen Verzögerungselement.

Durch selektives Verbinden der Eingänge von den Od@r-Gattern g. mit den Wortleitungen können Worte der gewünsehten binären Konfiguration vom System geepeichert w®rd@n.

wird durch Betätigen einer gewünschten Wortleitwig 5*d@® Bit eines bestiassten Wortes gleichzeitig in Jeder Stufe des Schieberegisters gesoh&l&et und tmter Sei* eines Mehrphasen-Takt« oder Steuersignals

Fig. 5 zeigt eine spezielle Äusführunggfor®; nach Fig. 4, in der die Od©r-&att®rkGnf iguration g. Speicherelement für das Stufen©l©H!ent fö, '.dargesteilt 1st« Im allgemeinen besteht das Programmieren «iner blnäs?«B Sins für das Bit j des Worte© 1 im VerbiM$n dee Eingang®« X^* mit der Wort leitung; -S^. Jeder Pmkt Tf ^.. bis Y_ffij einer elektrischen Verlingerung it®r Leitung Z.

Dadurch wird das Programmieren einer binären Null in der Bitposition 4 des Wortes 1 durch Verbinden des Eingangspunktes X₁. mit Y₁. erreicht. Die Bitposifcion 4 des Wortes 1 wird als binäre Eins programmiert. Die Bitposition j des Wortes 2 wird als binäre Null und die Bitposifcion 4 des Wortes m als binäre Eins programmiert.

Während der Zeit ^₁ sind die MOS-Elemente 5% und 55 eingeschaltet und laden die wirksame Kapazität 56 auf. Wenn Jedoch eines der MOS-Elemente 50 bis 53 mit Oder-Gattern g,, während der Zeit ^₁ eingeschaltet ist, wird der Kondensator 56 gegen das Ende der Zeit ^₁ entladen. Das MOS-Element 57 wird dadurch abgeschaltet. Während der Zelt 0L sind die MQS-Elemente 58 und 59 eingeschaltet und die verteilte Kapazität 60, am Ausgang der Stufe b., wird ge^ oder entladen, je nachdem, ob das MOS-Element 57 aus- oder eingeschaltet ist. Darauf wird, da sämtliche P, ausgeschaltet sind, während jeder Bitzeit die Information von einer Stufe zur nachfolgenden Stufe weitergegeben, so daß nach π Bitzeiten die gesamte gespeicherte information eines bestimmten Wortes S aus dem Gedächtnis geschoben ist.

Die Pig,6a zeigt eine Ausführungsform des grundlegenden Gedächtnissystemes mit der Eigehsehaft zur'Aufnahme außen erzeugter Daten am Eingang b_Q in die erste Stufe. Dadurch können, wenn S abgeschaltet ist, äußere Worte das Gedächtnissystem basieren, so daß ein einfaches n-Bltschieberegister entsteht,

Außerdem kann man die Daten umlaufen lassen, indem die Information der Ausgangsstufe b über das Und-Gatter 63 in das Oder-Gatter gj der Stufe b^ gegeben wird. Zur Einschaltung des Gatters zum Umlauf besitzt das Und-Gatter 63 einen. Steuereingang R.

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lach der Arbeit des Systems ©Is Hggigter Isfc es

<*§§ iiestiaimfee pitpositionen Daten rait einer,, nären Pins enthalten. Deshalb inui das gütern gelösQht den, b"evQr 4VtPQH ichalten der leitung S.,. wie in FIg, A §^e~ zeigt. Information in die Speicherelemente gebracht werden kann. QemäJ! Fig. 6b kann eine Und-Funktion (Gatter) 62. zwi·* sahen 4§ffl Qder-ßatter ^₁ und der Stufe h^ hinzugefügt wer-* den. Die Eingänge für das Und-Gatter 62 sind der Ausgangi ^ fe des Gatters ^₁ und der Ausgang des Inverters 61. Der gingang für die Stufe b, befindet sich im binären Schaltzustand Null. Zum Löschen des gesamten Registers soll die Löschleitung während m Bitzeiten eingeschaltet bleiben.

In einer alternatlvenAusfUhrungsform nach Fig. 6c sind ähnliche Und-Gatter 64 bis 67 mit den Eingängen jeder Stu-< fe verbunden, so daß das System in einer Bitzeit gelöscht werden kann, im Gegensatz zu den η Bitzeiten bei der Aus-> fUhrungsform nach FIg. 6c.

Es wird daraus hingewiesen, daß die FIg. 6a und 6b die Verbindungen zwischen den Stufen und den einzelnen ψ Wort leitungen S lind Z nicht zeigen. Diese Verbindungen werden bei einem taktisch auszuführenden System offensichtlich zwischen den Leitungen S und Z sowie auch mit anderen Leitungen S (siehe Fig. 4) hergestellt, soweit . dies erforderlich Ist, um ein Gedächtnis mit einer Vielzahl nach der Phase gespeicherter Auslesedaten zu erhalten. Verbindungen zwischen den Leitungen und den Stufen werden auch erforderlich zur Verwendung des Systemes als temporärer Speicher externer Daten oder zum Umlauf eines der gespeicherten Computerworte, wie oben.beschrieben wurde„ , ,

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Die Pig. 7 zeigt eine Ausführungsform des Gedächtnissystemes, die ein Variieren der Computerwortlänge erlaubt. Verzögerungselemente T₁ bis T bildeten ein einfaches Schieberegister, wobei der Eingang zu irgendeiner Stufe Τ* der Ausgang der vorhergehenden Stufe T* ^ ist. T₁ erhält als Eingang das binäre Oder alier Computerwort«· leitungen S₁ bis S_* angeschlossen als Eingänge an das Oder-Oatter 70.

Kur der Ausgang einer einzigen Stufe T. ist zur Anzeige der gewünschten Länge von J Bits eines bestimmten Computerwortes mit der Leitung E verbunden» Bei einer Wortlänge von beispielsweise 3 Bit 1st die Leitung E mit demAusgang der Stufe T-, verbunden.

Die Sehiebelogifcselmltung 71 umfaßt das Und-Nlcht-Gatter 72, das den binären Stand der Leitung £ invertiert und einen Eingang für das Und-Gatter 73 liefert. Das ünd-Gatter 73 enthält attSerdest den Ausgang des Verzögerungseieaentes SH, so daß das Ausgangsslgnal von SH über das Oder-Gatter 75 solange passiert, als der binäre Schaltzustand von E gleich Mull 1st. Der Eingang für das Ver- BÖg«rungseleffi@nt SK %at das binäre Oder des Ausganges der Satter £© und 7>_e Bie Aziwendungsgleichung für das Verzögerungselement SH lautet;

(SH)^k+1 « (S₁^ S₂ ^ S, + .... S_m + SK^eE)^k

wobei die Indices k und k+1 den BltzusamtBenhang zwischen Ein- und Ausgängen angeben» DasAusgangssignml von SH 1st ein Steuersignal, das von den BedSchtnlseleraenten dazu verwendet wird» den Sehlebevorgang von der einen Stufe zur

nächsten Stufe zu ermöglichen. Wenn somit SH eingeschaltet ist, wird die Information durch die Kette der;Verzögerungs-.elemente geschoben. Wenn SH abgeschaltet ist, ist das Schieben gesperrt und die Gedächtniselemente werden gelÖiSOht. Durch das Auftreten eines Signales 3_± wird gieiehzeÄLg SH eingeschaltet und die zugeordnete binäre Bitstrulctiir des Wortes e in jedes der Speicherelemente b. (vergleiche die Pig. 1 bis 5) gegeben.

Die Leitung E dient zum Hinwels auf dasAuftreten des letzten Bits des Computerwortes. Irgendein Eingang für das Oder-Qatter 70 wird während nur einer Bitzeit gleich Eins (eingeschaltet), pflanzt sich durch das Register T und durch das Oder-Oat t er 75 fort, und bewirkt, dme JGK um eine Bit zelt später gleich Eins (eingeschaltet) wird. Es bleibt solang« gleich Eins, bis E gleich Eins wird. Diese Ereignisfolge kann bezogen sein auf ate Einleitung eines Schiebezyklus» normales Sehleben und Beendigung des Schiebezyklus.

Der Ausgang von SH steht auch mit dem Und-Oatter 76 in Verbindung, das zwischen Jeder der Stufen ***»% ¹^¹* b, des jeweils betrachteten aedächtniesyetemee angeordnet ist. Der andere Eingang für das ünd-Qatter 76 kommt von der vorherigen Stufe b^. ^₁* Er umfaßt die binäre Information,, die in Punktion des binären Schaltzustandes der Eingänge geschaltet ist. Solange die Leitung SH hoch liegt (gleich Eins 1st) wird die Infoneation von b., _χ zum Eingang der Stufe b, geschoben. Bei kleinem Slgxssl auf der Leitimg 3K kann dagegen keine weitere Information mehr durch das G*-- geschoben werden.

Infolgedessen besitzt das System eine Unempfindlichkeit gegen Gruiidrauschen und Ausgleichsvorgänge, die willkürlich irgendeine nicht benuizte Stufe in den binären Schaltzustand eindringen können. Wenn beispielsweise eine Stufe infolge der Bauschenergie irrtümlich den Schaltzustand Eins annimmt, so pflanzt sich dieser Schaltzustand 1 nicht durch das System fort, da das Schieben von Daten durch das SH-Steuersignal gesperrt ist, wenn eine Anzahl von Intervallen gleich der Anzahl ^d.er Bitbedingungen eines Computerwortes erfolgt sind. Infolge der charakteristischen Merkmale des im vorstehenden beschriebenen Taktsystemes wird eine regellose binäre Eins automatisch während der Bitzeit nach der letzten Bitposition des Computerwortes gelöscht.

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Claims (1)

1. Patentansprüche

   ,' Seriengedächtniselement, gekennzeichnet durch eine Vielzahl von Speichermitteln einschließlich Mitteln zur Reihenschaltung der Speichermittel zur Bildung der aufeinanderfolgenden Bitposition eines Computerwortes, durch eine Leitung zur Weitergabe eines ersten binären Schaltzustandes für ein Computerwort und eine Leitung zur Weitergabe eines zweiten binären Schaltzustandes für ein Computerwort und durch Mittel zum Verbinden bestimmter einzelner Speichermittel mit der den ersten binären Schaltzustand wiedergebenden Leitung und zum Verbinden der übrigen Speichermittel mit der den zweiten binären Schaltzustand wiedergebenden Leitung, so daß sich die Bitkonfiguration eines bestimmten Computerwortes ergibt.

   2. Element nach Anspruch 1, gekennzeichnet durch Mittel zur derartigen Betätigung einer der Eingangsleitungen, daß die Bitkonfiguration eines bestimmten Computerwortes in den Speichermitteln gesetzt wird, und durch Mittel zum Steuern dieses Wortes aus den Speicher-* mitteln. . " '

   3. Element nach Anspruch 1, oder 2 gekennzeichnet durch eine Vielzahl von Eingangsleitungen, die den ersten binären Schaltzustand einer Vielzahl von Computerworten repräsentieren, durch Mittel zum Verbinden einzelner ausgewählter Speichermittel mit einzelnen ausgewählten Eingangsleitungen und zum Verbinden der übrigen Speichermittel mit der Leitung für den zweiten binären Schaltzmstand zum Speichern einer Vielzahl von Computerworten, und durch Mittel zur unabhängigen Betätigung einer ausgewählten Eingangsleitung derart, daß das zugehörige

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   - 15 Computerwort in die Vielzahl der Speichermittel gesetzt

   4. Element nach Anspruch 5, dadurch g e k e η η ζ e 1 c hn e t* daß die Vielzahl der Speichermittel eine Vielzahl von Gattern für den Durchgang der Binär- oder Logiklnformätion zu nachfolgenden Bitpositionen enthält, wobei die Binär-Information über Torschaltungen gesteuerter Binärinformationen von vorhergehenden Bitpositionen aufweist, sowie Binärinformationen, die von den Eingangsleitungen herrühren, die den binären Schaltzustand eines Computerwortes repr&eentieren. .

   5· Element nach einem <ier Ansprüche 1, 2^oder 5, g β ■ kennzeichnet durch Gattermittel zur Aufnahme eines Computerwortes« das über Gatterschaltungen von den Speichermitteln gesteuert ist, und zum Miedereinfügen des Wortes in die Speichermittel, die die erste Bitposition des Computerwortes repräsentieren, und durch Mittel zum Löschen der Speichermittel.

   €. Element nach den Ansprüchen 1, 2 oder 5, dadurch g e kennzeichne t, daß das Mittel zum Gatterschalten Mehrphasen-iGattersignale einschließt und daß jedes der Speichernittel einen Eingang und einen Ausgang aufweist, der mindestens auf eine Phase der Signale anspricht und die binäre Logikinformation vom Eingang eines Speichermittels zum Ausgang dieses Speichermittels schaltet sowie zum Gatterschalten der Information von einem Ausgang eines bestimnten Speichermittels auf aen Eingang eines benachbarten Speiehermtt eis.

   7. Element nach Anspruch 3, gekennzeichnet durch Mittel zum Verändern der Länge eines Computerwortes mit Zeitgliedern zum Sperren der Gatterschaltung der Information zwischen den Bitpositionen, nachdem die Information durch die Bitpositionen gleich der veränderten Computerwortlänge geschaltet ist, wobei die Zeitglieder betätigt werden, wenn eine ausgewählte einzelne Eingangsleitung derart betätigt wird, daß ein Computerwort in ausgewählte Bitpositionen einer Vielzahl von Speichermitteln gesetzt wird, wobei diese Positionen ausgewählt sind als Punktion einer vorbestimmten Coraputerwortlänge und wobei ferner die Zeitglieder Mittel zur Erzeugung eines Signales einschließen zum Sperren der weiteren Gatterschaltung,nachdem eine Anzahl von Intervallen gleich der Anzahl der Bitpositionen des Computerwortes erfolgt sind.

   8. Element nach einem der vorhergehenden Ansprüche, gekennzeichnet durch an ein erstes Speichermittel der Vielzahl von Speichermitteln angeschlossene Eingangsgatt er s chä-tung zum Durchgang von von einer externen Quelle herrührender Information in diese Speichermit-

   9. Verfahren zur Herstellung eines mit,einer Vielzahl von Seriengedächtnissystemen verbindbaren Gedächtniselementes, dadurch g e k e η η ζ e i c h η e t, daß zunächst in einem Substrat eine Vielzahl von Verzögerungselementen gebildet wird, mit einer Vielzahl von Gattern für mindestens einen Eingang von Binärinformation zur Wiedergabe der Bits eines Computerwortes und mit einem Ausgang zur Weiterleitung der Eingangsinformation zu benachbarten Elementen und zur Bildung damit gleichzeitig mindestens einer einzigen Ein-

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   gangsleitung zur Wiedergabe einer binären Eins eines Computerwortes und einer Leitung zur Wiedergabe einer binären Null eines Computerwortes.

   10. Verfahren nach Anspruch 9* dadurch g e k e η η ζ e i c hn e t, daß bestimmte einzelne Gattereingänge mit einer der Leitungen verbunden werden und dann ein zugeordneter Gattereingang an die andere Eingangsleitung angeschlossen wird.

   11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß eine Vielzahl von Eingangsleitungen gebildet wird, die die binären Einsen einer Vielzahl von Computerworten repräsentieren, die ausgewählte Eingänge ausgewählter Gatter mit ausgewählten Eingangsleitungen für binäre Eins verbinden und die zugeordneten Eingänge der übrigen Gatter an die Leitung für binäre Null ansehließen.

   12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß eine Leitung zwischen der letzten der Vielzahl von Speichermitteln und dem ersten Gatter zum Umlauf der Information hergestellt wird.

   15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß gleichzeitig mit der Umlaufleitung eine Löscheingangsleitung hergestellt wird und daß im Substrat weiterer Gatter gebildet werden zur Aufnahme der Löschleitung und . des Ausganges benachbarter Speichermittel zum Sperren der Weiterleitung.dieser Information, wenn die Laschleitung betätigt ist, während die umlaufende Information gelöscht wird.

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