DE19547453A1 - Mikrocomputer - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Mikrocomputer, der mit einer Zentraleinheit (CPU) ausgestattet ist, die synchron mit bzw. zu einem Takt betrieben wird.

Ein Mikrocomputer umfaßt einen Taktzufuhrschaltkreis zum Betreiben einer CPU und peripherer Schaltkreise wie einen Zeitgeber, eine serielle Ein-/Ausgabeschnittstelle oder ähnliches, synchron zu einem Takt. Der Taktzufuhrschaltkreis in dem Mikrocomputer dient zum Einstellen der Zufuhr des Taktes, wenn die CPU und die peripheren Schaltkreise nicht betrieben werden müssen, woraus sich der Effekt ergibt, daß der Leistungsverbrauch so weit als möglich abgesenkt ist. Die Funktion des Einstellens der Zufuhr des Taktes kann eine Stop-Funktion zum Einstellen der Oszillation des Taktes sein oder eine Warte-Funktion zum Einstellen der Zufuhr des Taktes zu der CPU und den peripheren Schaltkreisen, ohne die Oszillation des Taktes anzuhalten.

Fig. 13 ist ein Blockschaltbild, das einen Aufbau eines herkömmlichen Mikrocomputers zeigt. Ein Mikrocomputer MC hat einen Takteingabeanschluß 10 und einen Taktausgabeanschluß 11. Der Takteingabeanschluß 10 und der Taktausgabeanschluß 11 sind externe Anschlüsse zum Verbinden eines externen Oszillationsschaltkreises, der nachstehend beschrieben wird. Zwischen dem Takteingabeanschluß 10 und dem Taktausgabeanschluß 11 ist ein paralleler Schaltkreis mit einem Rückkopplungswiderstand 82 und einem Oszillationselement 81 angeordnet, das aus einem Keramik- oder einem Quarzoszillator hergestellt ist. Der Takteingabeanschluß 10 ist über eine Kapazität 84 mit Masse verbunden, während der Taktausgabeanschluß 11 über eine Kapazität 83 mit Masse verbunden ist. Der Rückkopplungswiderstand 82, das Oszillationselement 81 und die Kapazitäten 83 und 84 stellen einen externen Oszillationsschaltkreis 88 bereit. Zudem ist der Takteingabeanschluß 10 mit einem Eingabeanschluß eines NAND-Schaltkreises 12 zur Oszillation verbunden. Ein Inversions-Stopsignal #STP, das ein Inversionssignal eines die Oszillation des Taktes einstellenden Stopsignals STP ist, wird dem anderen Eingabeanschluß des NAND-Schaltkreises eingegeben.

Ein Ausgabeanschluß des NAND-Schaltkreises 12 ist mit dem Taktausgabeanschluß 12 und einem Eingabeanschluß eines Schmidt-Triggerschaltkreises 14 verbunden. Ein Ausgabeanschluß des Schmidt-Triggerschaltkreises 14 ist mit einem Eingabeanschluß eines Rauschunterdrückers 15 verbunden, während ein Ausgabeanschluß des Rauschunterdrückers 15 mit einem Eingabeanschluß eines AND-Schaltkreises 16 verbunden ist. Der andere Eingabeanschluß des AND-Schaltkreises 16 ist mit einem Ausgabeanschluß eines AND-Schaltkreises 20 verbunden. Ein Wartezustand-Aus­ wahlsignal S_W wird einem Eingabeanschluß des NAND-Schaltkreises 20 zugeführt, und dient dazu, einen Zustand auszuwählen, durch den die Zufuhr des Taktes zu peripheren Schaltkreisen in einem Warte Zustand des Mikrocomputers eingestellt ist. Ein Wartesignal WIT wird dem anderen Eingabeanschluß des AND-Schaltkreises 20 eingegeben, und dient dazu, die Taktzufuhr zu der CPU und den peripheren Schaltkreisen einzustellen. Ein Ausgabeanschluß des AND-Schalt­ kreises 16 ist mit einem Eingabeanschluß eines 1/2-Fre­ quenzteilers 17 verbunden. Ein Ausgabeanschluß des 1/2-Fre­ quenzteilers 17 ist mit einem Eingabeanschluß eines AND-Schalt­ kreises 18 und einem Eingabeanschluß eines Frequenzteilerschaltkreises 30 verbunden. Der andere Eingabeanschluß des AND-Schaltkreises 18 ist mit einem Ausgabeanschluß eines NOR-Schaltkreises 22 verbunden. Das Wartesignal WIT wird einem Eingabeanschluß des NOR-Schalt­ kreises 22 eingegeben, während ein Stopsignal STP1 dem anderen Eingabeanschluß des NOR-Schaltkreises 22 eingegeben wird. Ein Ausgabeanschluß des AND-Schaltkreises 18 ist mit einer CPU 1 verbunden.

Der Frequenzteilerschaltkreis 30 gibt Takte f_i . . . f_k aus, die passend zu den peripheren Schaltkreisen 2 . . . 2 hinsichtlich ihrer Frequenz unterteilt sind. Genauer wird ein Takt F_WDT einer spezifischen Frequenz von dem Schaltkreis 30 an eine Zähleinrichtung 31 ausgegeben, um dort gezählt zu werden. Ein Überlaufsignal OF, das von der Zähleinrichtung 31 ausgegeben wird, wird einem Rücksetzanschluß R eines RS-Flip-Flops 33 eingegeben. Ein Ausgabeanschluß Q des RS-Flip-Flops 33 ist mit einem Schaltanschluß einer Schalteinrichtung 32 verbunden. Das Stopsignal STP wird einem Steueranschluß der Zähleinrichtung 31, einem Setzanschluß S des RS-Flip-Flops 33 und dem anderen Schaltanschluß der Schalteinrichtung 32 zugeführt. Das RS-Flip-Flop 33 wird durch das Stopsignal STP gesetzt und durch das Überlaufsignal OF von der Zähleinrichtung 31 rückgesetzt. Die Schalteinrichtung 32 wird gesteuert und geschaltet durch ein Stop-Wiederanlauf-Aus­ wahlsignal S_S, das entweder die Einstellung der Oszillation des Taktes oder einen Wiederanlauf der Oszillation auswählt. Wenn das Stop-Wiederanlauf-Aus­ wahlsignal S_S auf dem L-Pegel liegt, wählt die Schalteinrichtung 32 einen Schaltanschluß. Andererseits, falls das Stop-Wiederanlauf-Auswahlsignal S_S sich auf dem H-Pegel befindet, wählt die Schalteinrichtung 32 den anderen Schaltanschluß

Fig. 14A und 14B sind Blockschaltbilder, die einen Aufbau des Schmidt-Triggerschaltkreises 14 zeigen. In dem Schmidt-Triggerschaltkreis 14, der in Fig. 14A gezeigt ist, ist ein Eingabeanschluß IN₁₄ mit einem Eingabeanschluß eines Inverters 50 und einem Ausgabeanschluß eines Inverters 51 verbunden. Ein Ausgabeanschluß des Inverters 50 und ein Eingabeanschluß des Inverters 51 sind mit einem Ausgabeanschluß OUT₁₄ des Schmidt-Triggerschaltkreises 14 verbunden. In dem Schmidt-Triggerschaltkreis 14, der in Fig. 14B gezeigt ist, ist der Eingabeanschluß IN₁₄ mit Eingabeanschlüssen eines Inverters 51 und eines Inverters 53 verbunden. Ein Ausgabeanschluß des Inverters 52 ist mit einem Eingabeanschluß eines AND-Schaltkreises 54 und einem Eingabeanschluß eines AND-Schaltkreises 55 verbunden. Ein Ausgabeanschluß des Inverters 53 ist mit dem anderen Eingabeanschluß eines jeden der AND-Schaltkreise 54 und 55 verbunden. Ein Ausgabeanschluß des AND-Schaltkreises 54 ist mit einem Eingabeanschluß eines NOR-Schaltkreises 56 verbunden. Ein Ausgabeanschluß des AND-Schaltkreises 55 ist mit einem Eingabeanschluß eines NOR-Schaltkreises 57 verbunden. Ein Ausgabeanschluß des NOR-Schaltkreises 56 ist mit dem anderen Eingabeanschluß des NOR-Schaltkreises 57 verbunden. Ein Ausgabeanschluß des NOR-Schaltkreises 57 ist mit dem anderen Eingabeanschluß des NOR-Schaltkreises 56 und dem Ausgabeanschluß OUT₁₄ des Schmidt-Triggerschaltkreises 14 verbunden.

Fig. 15A und 15B sind Blockschaltbilder, die einen Aufbau des Rauschunterdrückers 15 zeigen. In dem Rauschunterdrücker 15, der in Fig. 15A gezeigt ist, ist ein Eingabeanschluß IN₁₅ des Unterdrückers mit einem Eingabeanschluß eines NAND-Schaltkreises 64 über einen Reihenschaltkreis von Invertern 60, 61, 62 und 63 verbunden. Der Eingabeanschluß IN₁₅ ist zudem direkt mit dem anderen Eingabeanschluß des NAND-Schaltkreises 64 verbunden. Ein Ausgabeanschluß des NAND-Schaltkreises 64 ist mit einem Eingabeanschluß eines Inverters 65 verbunden, der einen mit einem Ausgabeanschluß OUT₁₅ des Rauschunterdrückers 15 verbundenen Ausgabeanschluß aufweist. In dem in Fig. 15B gezeigten Rauschunterdrücker ist der Eingabeanschluß IN₁₅ mit einem Eingabeanschluß eines Inverters 67 über einen Reihenschaltkreis eines Inverters 66 und eines Widerstands 68 verbunden. Ein Verbindungsabschnitt zwischen dem Widerstand 68 und dem Eingabeanschluß des Inverters 67 ist über eine Kapazität 69 mit Masse verbunden. Ein Ausgabeanschluß des Inverters 67 ist mit dem Ausgabeanschluß OUT₁₅ des Rauschunterdrückers 15 verbunden.

Nachfolgend wird eine Arbeitsweise des in Fig. 13 gezeigten Mikrocomputers erläutert. Wie in Fig. 13 gezeigt ist, wird, wenn der externe Oszillationsschaltkreis 88, der zur selbst erregten Oszillation mit dem Takteingabeanschluß 10 und dem Taktausgabeanschluß 11 verbunden ist, oszilliert, falls ein Stopbefehl zum Einstellen des Oszillationsbetriebs nicht ausgeführt ist, das heißt, falls das Stopsignal STP sich auf dem L-Pegel befindet (das Inversions-Stopsignal #STP befindet sich auf dem H-Pegel), der NAND-Schaltkreis 12 umgeschaltet, um zur Vermittlung eines Signals in der Lage zu sein. Folgerichtig wird der externe Oszillationsschaltkreis 88 zur Oszillation angesteuert, wodurch dieser einen Sinuswellentakt erzeugt. Dann wird der über den Taktausgabeanschluß 11 an den NAND-Schalt­ kreis 12 abgegebenen Sinuswellentakt dem Schmidt-Triggerschaltkreis 14 eingegeben, wodurch der Takt in einen Takt mit einer rechteckigen Wellenform umgeformt wird. Danach werden Rauschkomponenten durch den Rauschunterdrücker 15 entfernt. Letztendlich wird ein Takt Φ_x dem AND-Schaltkreis 16 eingegeben.

In einem Zustand, in dem ein Wartebefehl, der die Zufuhr eines Taktes Φ zu der CPU 1 einstellt, während der Schaltkreis 88 oszilliert, nicht ausgeführt wird, das heißt, in einem Zustand, in dem das Wartesignal WIT sich auf dem L-Pegel befindet, wird eine Ausgabe #WIT₁ des AND-Schaltkreises 20 zu einem H-Pegel, so daß der AND-Schaltkreis 16 die Eingabe des von dem Rauschunterdrücker 15 ausgegebenen Taktes Φ_x in den 1/2 Frequenzteiler 17 zuläßt. Mithin teilt der 1/2-Frequenzteiler 17 den Takt Φ_x hinsichtlich seiner Frequenz auf die Hälfte. Der unterteilte Takt f₂ wird dem Frequenzteilerschaltkreis 30 eingegeben, geteilt und den peripheren Schaltkreisen 2 . . . 2 zugeführt. Da das Wartesignal WIT und das Stopsignal STP₁ sich beide auf dem L-Pegel befinden, liegt eine Ausgabe des NOR-Schaltkreises 22 auf dem H-Pegel. Der dem AND-Schaltkreis 18 eingegebene Takt f₂ wird entsprechenderweise durch den Schaltkreis 18 unverändert hindurchgeführt, so daß der Takt Φ der CPU 1 zugeführt wird.

Nachstehend wird ein Fall beschrieben, in dem ein Takt einer rechteckigen Welle mit einer stabilen Frequenz dem Takteingabeanschluß 10 von außerhalb des Mikrocomputers MC eingegeben wird, ohne daß der externe Oszillationsschaltkreis 88 mit dem Takteingabeanschluß 10 und dem Taktausgabeanschluß 11 verbunden ist. In diesem Fall wird ähnlich zu dem Fall, in dem der Sinuswellentakt dem Takteingabeanschluß 10 eingegeben wird, der dem Takteingabeanschluß 10 eingegebene Takt dem Schmidt-Trigger­ schaltkreis 14 über den NAND-Schaltkreis 12 eingegeben. Nachfolgend wird, ähnlich dem Takt in der selbst erregten Oszillation, der Takt dem AND-Schaltkreis 16 über den Rauschunterdrücker 15 eingegeben.

Nachstehend wird eine Erläuterung einer Arbeitsweise in einem Fall gegeben, in dem der Stopbefehl ausgeführt ist, um so wenig Leistung wie möglich zu verbrauchen, indem der gesamte Betrieb des Mikrocomputers eingestellt ist, und zwar in Verbindung mit einem in Fig. 16 gezeigten Zeitdiagramm von Signalen in jedem Abschnitt bzw. Teil. In einem Fall, in dem das Stop-Wiederanlauf-Auswahlsignal S_S sich auf dem L-Pegel befindet, wird das Stopsignal STP auf den H-Pegel angehoben, unmittelbar nachdem die CPU den Stopbefehl ausführt. Dann erhält das Stopsignal STP den L-Pegel, und zwar unmittelbar nachdem eine Unterbrechungsanforderung INT erzeugt wurde. Solange das Stopsignal STP sich auf dem H-Pegel befindet bzw. solange das invertierte Stopsignal bzw. Inversions-Stopsignal #STP sich auf dem L-Pegel befindet, wird an dem Taktausgabeanschluß 11 ein Takt X_OUT einer Sinuswelle erhalten, die eine Inversion eines Sinuswellentaktes X_IN ist, der dem Takteingabeanschluß 10 eingegeben wird. Dann wird der Takt Φ_x von dem Rauschunterdrücker 15 ausgegeben, so daß ein normaler Betrieb ausgeführt wird, das heißt, der Takt f₂, der hinsichtlich seiner Frequenz halbiert ist, wird von dem 1/2-Frequenzteiler 17 ausgegeben. Zudem wird, wenn das Stopsignal STP auf den H-Pegel angehoben wird, das Inversions-Stopsignal #STP, das dem anderen Eingabeanschluß des NAND-Schaltkreises 12 eingegeben wird, auf den L-Pegel eingestellt, wodurch die Ausgabe des NAND-Schaltkreises 12 auf dem H-Pegel fixiert wird. Daher wird, wenn der externe Oszillationsschaltkreis 88 selbst erregt und oszilliert wird, die selbst erregte Oszillation zu einem Zeitpunkt angehalten, wenn das Stopsignal STP auf den H-Pegel invertiert wird, und die Takte X_IN und X_OUT verschwinden bzw. bleiben aus. Zudem wird, sogar wenn der Takt von außerhalb eingegeben wird, der dem Takteingabeanschluß 10 zugeführte Takt X_IN außer Betrieb gesetzt, so daß der Takt f₂, der der CPU 1 und den peripheren Schaltkreisen 2 . . . 2 zuzuführen ist, verschwindet bzw. ausbleibt.

Anschließend wird, wenn das Stopsignal STP von dem H-Pegel auf den L-Pegel invertiert wird, im Fall der selbst erregten Oszillation der NAND-Schaltkreis 12 auf einen Übertragungszustand gebracht, um ein Signal zu übermitteln, und die selbst erregte Oszillation wird wieder aufgenommen. Allerdings erfordert es Zeit, bis der Oszillationsbetrieb stabilisiert ist. Somit wird allgemein, wenn die Zähleinrichtung 31, die in Fig. 13 gezeigt ist, eine vorbestimmte Zeit gezählt hat und das Überlaufsignal OF ausgibt, das Stopsignal STP₁ von dem H-Pegel auf den L-Pegel invertiert, so daß die Zufuhr des Taktes Φ zu der CPU 1 wieder aufgenommen wird. Um den vorstehenden Ablauf durchzuführen, wird das Stop-Wiederanlauf-Auswahlsignal S_S auf den L-Pegel eingestellt, so daß die Schalteinrichtung 32 gemäß Fig. 13 die Ausgabe bzw. den Ausgang des RS-Flip-Flops 33 auswählt, das durch das Überlaufsignal OF zurückgesetzt wurde.

In einem Fall, in dem ein Takt von außerhalb dem Takteingabeanschluß 10 eingegeben wird, wird der Takt von dem NAND-Schaltkreis 12 ausgegeben. Bei dieser Betriebsweise wird, da das Stopsignal STP von dem H-Pegel auf den L-Pegel invertiert ist und es nicht erforderlich ist, die Stabilisierung der Oszillation zu einem Zeitpunkt der Wiederaufnahme nach dem Stopbefehl abzuwarten, das Stop-Wiederanlauf-Auswahlsignal S_S auf den H-Pegel eingestellt, so daß das Stopsignal STP dem Stopsignal STP₁ angeglichen wird. Dementsprechend wird, nachdem das Stopsignal STP von dem H-Pegel auf den L-Pegel invertiert ist, der Takt Φ unmittelbar der CPU zugeführt. Falls die Möglichkeit besteht, daß der dem Takteingabeanschluß 10 einzugebende Takt zum Zeitpunkt des Wiederanlaufs nach dem Stopbefehl Rauschen aufweist, wird eine zu der Zähleinrichtung 31 unterschiedliche Zähleinrichtung verwendet, um das Stopsignal STP₁ ein wenig später als das Stopsignal STP zu invertieren, wodurch die Zufuhr eines von Rauschen befreiten Taktes zu der CPU 1 ermöglicht ist.

Nachstehend wird die Arbeitsweise für einen Fall beschrieben, in dem die Arbeitsweise der CPU 1 ohne Einstellen des Oszillationsbetriebs eingestellt wird und der Wartebefehl zu der Reduzierung des Leistungsverbrauchs in maximaler Hinsicht ausgeführt wird, und zwar in Verbindung mit einem in Fig. 17 gezeigten Zeitdiagramm von Signalen in jedem Teil bzw. Abschnitt.

Das Wartezustand-Auswahlsignal S_W ist ein Signal zum Auswählen, ob der Takt f₂ und die Takte f_i . . . f_k, f_WDT, die durch den Frequenzteilerschaltkreis 30 ausgegeben werden, in dem Wartezustand ausgegeben werden oder nicht. Wenn das Signal S_W sich auf dem L-Pegel befindet, werden diese Takte f₂, f_i . . . f_k, f_WDT ausgegeben, wohingegen die Takte nicht ausgegeben werden, falls das Signal S_W sich auf dem H-Pegel befindet. Wenn diese Takte nicht ausgegeben werden, wird der Leistungsverbrauch in dem Wartezustand reduziert. Allerdings werden auch die peripheren Schaltkreise 2 . . . 2 inaktiv. Daher ist es in einem Fall, in dem die peripheren Schaltkreise 2 . . . 2 auch in dem Wartezustand betrieben werden müssen, erforderlich, das Wartezustand-Auswahlsignal S_W auf den L-Pegel zur Ausgabe unterteilter Takte f_i . . . f_k umzuschalten.

Unmittelbar nachdem die CPU 1 den Wartebefehl ausgeführt hat, wird das Wartesignal WIT auf den H-Pegel geändert. Unmittelbar nachdem eine Unterbrechungsanforderung von außerhalb erzeugt wurde, wird das Wartesignal WIT auf den L-Pegel geändert.

In einem Fall, in dem das Wartezustand-Auswahlsignal S_W sich auf dem L-Pegel befindet und das Wartesignal WIT sich auf dem H-Pegel befindet, befindet sich die Ausgabe bzw. der Ausgang des NOR-Schaltkreises 22 auf dem L-Pegel, so daß der AND-Schaltkreis 18 den eingegebenen Takt f₂ außer Betrieb setzt, wodurch die Zufuhr des Taktes Φ zu der CPU 1 eingestellt wird. Da die Ausgabe #WIT₁ des NAND-Schaltkreises 20 sich auf dem H-Pegel in diesem Zustand befindet, gibt der AND-Schaltkreis 16 den Takt Φ ab. Demnach gibt der 1/2-Frequenzteiler 17 den Takt f₂ aus und diesen in den Frequenzteilerschaltkreis 30 ein. Dann werden die unterteilten Takte f_i . . . f_k den peripheren Schaltkreisen 2 . . . 2 zugeführt, wodurch der Betrieb der peripheren Schaltkreise 2 . . . 2 nie angehalten wird.

In einem Fall, in dem das Wartezustand-Auswahlsignal S_W sich auf dem H-Pegel befindet, befindet sich die Ausgabe #WIT₁ des NAND-Schaltkreises 20 in dem Wartezustand auf dem L-Pegel und der AND-Schaltkreis 16 gibt den Takt Φ_x nicht aus, so daß der Takt f₂ dem Frequenzteilerschaltkreis 30 nicht eingegeben wird,. Als Ergebnis wird der Betrieb der peripheren Schaltkreise 2 . . . 2 eingestellt. Zudem wird, da der Takt f₂ nicht ausgegeben wird, der Betrieb der CPU 1 eingestellt.

Fig. 18 ist ein Blockschaltbild, das einen Aufbau eines Registers zum Speichern entweder des Wartezustands-Aus­ wahlsignals S_W oder des Stop-Wiederanlauf-Auswahlsignal S_S zeigt. Ein von der CPU ausgegebenes Lesesignal RD wird dem einen Eingabeanschluß eines AND-Schaltkreises 104 zugeführt, während ein Schreibsignal WR dem einen Eingabeanschluß eines AND-Schaltkreises 103 zugeführt wird. Ein Adreßbus 112 ist mit einem Eingabeanschluß eines Adreßdecoders 102 verbunden, der die Erfassung einer Adresse eines Registers ermittelt, dem ein Auswahlbit zugeordnet ist. Ein Ausgabeanschluß des Adreßdecoders 102 ist mit dem anderen Eingabeanschluß eines jeden der AND-Schalt­ kreise 103 und 104 verbunden. Ein Ausgabeanschluß des AND-Schaltkreises 104 ist mit einem Steueranschluß eines Tri-State-Puffers 105 verbunden. Ein Ausgabeanschluß des AND-Schaltkreises 103 ist mit einem Triggeranschluß T eines D-Flip-Flops 101 verbunden. Ein Ausgabeanschluß Q des D-Flip-Flops 101 ist mit einem Eingabeanschluß des Tri-State-Puffers 105 verbunden. Ein Ausgabeanschluß des Tri-State-Puffers 105 ist mit einem Datenbus 110 verbunden. Zudem wird ein Ausgabesignal von dem Ausgabeanschluß Q als das Wartezustand-Auswahlsignal S_W oder das Stop-Wiederanlauf-Aus­ wahlsignal S_S verwendet. Weiterhin ist es für die CPU möglich, die Daten dieser Auswahlbits passend zu lesen und zu schreiben.

Beide, Fig. 19 und Fig. 20, sind Blockschaltbilder, die einen anderen Aufbau des herkömmlichen Mikrocomputers zeigen. Gemäß Fig. 19 ist der Takteingabeanschluß 10 mit einem Eingabeanschluß des NAND-Schaltkreises 12 und einem Eingabeanschluß eines NAND-Schaltkreises 13 verbunden, der hinsichtlich der Größe kleiner als der NAND-Schaltkreis 12 ist. Das Inversions-Stopsignal #STP wird dem anderen Eingabeanschluß des NAND-Schaltkreises 12 und dem anderen Eingabeanschluß des NAND-Schaltkreises 13 eingegeben. Ein Ausgabeanschluß des NAND-Schaltkreises 12 ist mit dem Taktausgabeanschluß 11 verbunden. Ein Ausgabeanschluß des NAND-Schaltkreises 13 ist mit dem Eingabeanschluß des Schmidt-Triggerschaltkreises 14 verbunden. Die weiteren Punkte in dem Aufbau sind dieselben wie gemäß Fig. 13. Gleiche Teile sind mit gleichen Bezugszeichen versehen.

Dieser Mikrocomputer MC kann dem Schmidt-Triggerschaltkreis 14 einen Takt von Sinuswellen eingeben, die hinsichtlich der Wellenform leichte Verzerrungen aufweisen, wobei der Takt zum Zeitpunkt der selbst erregten Oszillation dem Takteingabeanschluß 10 eingegeben wird.

Gemäß Fig. 20 ist der Takteingabeanschluß 10 mit einem Eingabeanschluß eines getakteten Inverters 40 verbunden. Ein Ausgabeanschluß des getakteten Inverters 40 ist mit dem Taktausgabeanschluß 11 und dem Eingabeanschluß des Schmidt-Triggerschaltkreises 14 verbunden. Zudem ist der Eingabeanschluß des Schmidt-Triggerschaltkreises 14 mit einer Leistungsquelle VC über einen P-Kanal-MOS-Transistor 41 verbunden. Das Inversions-Stopsignal #STP wird einem Steueranschluß des getakteten Inverters 40 und einem Gate des P-Kanal-MOS-Transistors 41 eingegeben. Die anderen Punkte im Aufbau sind die gleichen wie in Fig. 13. Gleiche Teile sind mit gleichen Bezugszeichen versehen.

Bei diesem Mikrocomputer kann, wenn das Stopsignal STP sich auf dem L-Pegel befindet und das Inversions-Stopsignal #STP sich auf dem H-Pegel befindet, der getaktete Inverter 40 ein Signal übermitteln, wodurch der P-Kanal-MOS-Tran­ sistor 41 abgeschaltet wird und der externe Oszillationsschaltkreis 88 oszilliert und arbeitet. In der Zwischenzeit bildet, in einem Fall, in dem das Inversions-Stop­ signal #STP sich auf dem L-Pegel befindet, der getaktete Inverter 40 einen sogenannten schwebenden Ausgang (Ausgang ohne definiertes Potential, floating output) und der P-Kanal-MOS-Transistor 41 wird eingeschaltet, um die Spannung der Leistungsquelle VC an den Taktausgabeanschluß 11 auszugeben.

Alle diese Mikrocomputer arbeiten auf dieselbe Weise wie der in Fig. 13 gezeigte Mikrocomputer. Ein Mikrocomputer MC, der den Rückkopplungswiderstand 82 aufweist, ist ebenfalls zu den vorstehenden Mikrocomputern als bekannt vorausgesetzt.

Bei dem herkömmlichen Mikrocomputer, der den NAND-Schalt­ kreis 12 aufweist, wird der NAND-Schaltkreis 12 immer betrieben, wenn der Stopbefehl nicht ausgeführt ist. Da der NAND-Schaltkreis 12 erforderlich ist, um den externen Oszillationsschaltkreis 88 anzusteuern sind die MOS-Tran­ sistoren, die den NAND-Schaltkreis 12 bereitstellen, so entworfen, daß sie hinsichtlich ihrer Größe beträchtlich größer sind als andere Transistoren. Demnach ist die verbrauchte Leistung des NAND-Schaltkreises 12 groß. Die verbrauchte Leistung setzt sich aus einem Strom aufgrund eines Ladens/Entladens einer Drain-Kapazität der den NAND-Schalt­ kreis bereitstellenden Transistoren und einer Kapazität an einer Anschlußstelle des Taktausgabeanschlusses 11 und einem Leitungsanschluß sowie einem Durchflußstrom des NAND-Schaltkreises 12 zusammen. Je größer die Größe der Transistoren des NAND-Schaltkreises 12 ist, desto mehr Leistung wird verbraucht. Wenn ein Takt mit einer stabilen Frequenz dem Takteingabeanschluß 10 von außerhalb zugeführt wird, entsteht ein Problem dahingehend, daß der NAND-Schaltkreis 12, der ein großes Ausmaß an Leistung verbraucht, nicht erforderlich ist und die Leistung folgerichtig verschwendet wird.

Zudem ist in jedem der vorstehend beschriebenen Mikrocomputer für den Fall, daß der Takt über den Takteingabeanschluß 10 von außerhalb eingegeben wird, der externe Oszillationsschaltkreis 88 nicht erforderlich und der Taktausgabeanschluß 11 wird in einem Leerlauf-Zustand gehalten. Der Taktausgabeanschluß 11 wird mithin nicht effektiv verwendet. Zudem werden auch, wenn beide, das Wartezustand-Auswahlsignal S_W und das Wartesignal WIT auf den H-Pegel in dem Wartezustand eingestellt sind, um den Takt Φ_x, der dem AND-Schaltkreis 16 eingegeben wird, außer Betrieb zu setzen, und der Betrieb der CPU 1 und der peripheren Schaltkreise 2 . . . 2 angehalten ist, der Schmidt-Triggerschaltkreis 14 und der Rauschunterdrücker 15 in der vorhergehenden Stufe des AND-Schaltkreises 16 betrieben, um den Takt Φ_x auszugeben. Mithin wird auch im Wartezustand durch den Schmidt-Triggerschaltkreis 14 und den Rauschunterdrücker 15 oder durch ein Ergebnis des Ladens/Entladens einer Verdrahtungskapazität zwischen dem Schmidt-Triggerschaltkreis 14 und dem Rauschunterdrücker 15 Leistung unerwünschterweise verbraucht. Hauptaufgabe der vorliegenden Erfindung ist es daher, einen Mikrocomputer bereitzustellen, der den Leistungsverbrauch in einem Zustand reduzieren kann, in dem ein Takt einem ersten Taktanschluß von außen eingegeben wird, und der effektiv einen zweiten Taktanschluß verwenden kann, während ein extrem kleines Ausmaß der Leistung in einem Wartezustand verbraucht wird, bei dem der Betrieb einer CPU und peripherer Schaltkreise eingestellt ist.

Dabei zeichnet sich der Mikrocomputer gemäß der vorliegenden Erfindung dadurch aus, daß ein erstes Signal, das eine logische (ODER- bzw.) OR-Verknüpfung eines Oszillationszustands-Auswahlsignals ist, und ein Stopsignal einem ersten Torschaltkreis zugeführt werden, wodurch einem Taktgeneratorschaltkreis die Oszillation und der Betrieb ermöglicht ist, wobei der erste Torschaltkreis in der Lage ist, ein Signal zu übermitteln, wenn das erste Signal sich auf einem ersten Pegel befindet, und nicht in der Lage ist, ein Signal zu übermitteln, wenn das erste Signal sich auf einem zweiten Pegel befindet. Demnach ist, wenn ein nicht von dem Taktgeneratorschaltkreis herrührender Takt dem ersten Taktanschluß eingegeben wird, die zu verbrauchende Leistung reduziert.

Dabei ist der Mikrocomputer so aufgebaut, daß der erste Torschaltkreis in einen nicht definierten Zustand (floating state) überführt werden kann. Der Mikrocomputer ist mit einem dritten Torschaltkreis versehen, der in den nicht definierten Zustand überführt werden kann, und weist einen Ausgabeanschluß auf, der mit dem zweiten Taktanschluß verbunden ist, so daß das erste Signal dem ersten Torschaltkreis und dem dritten Torschaltkreis zugeführt wird. In diesem Aufbau befindet sich, wenn das erste Signal sich auf dem ersten Pegel befindet, der erste Torschaltkreis in einem Zustand, in dem er zur Übermittlung eines Signals befähigt ist, und der dritte Torschaltkreis ist in dem nicht definierten Zustand. Wenn das erste Signal sich auf dem zweiten Pegel befindet, befindet sich der erste Torschaltkreis in dem nicht definierten Zustand und der dritte Torschaltkreis befindet sich in einem Zustand, in dem er zur Übermittlung des Signals in der Lage ist. Der zweite Taktanschluß kann als ein Ausgabeanschluß für etwas anderes als den Takt verwendet werden.

Zudem ist ein vierter Torschaltkreis, der in den nicht definierten Zustand überführt werden kann, parallel zu dem ersten Torschaltkreis verschaltet, wodurch sich ein Aufbau ergibt, mit dem eine Ansteuereffektivität zum Zeitpunkt des Ansteuerns des Taktsignal-Generatorschaltkreises ausgewählt werden kann. Zum Zeitpunkt des Beginns oder der Wiederaufnahme des Ansteuerns werden beide, der erste Torschaltkreis und der vierte Torschaltkreis, betrieben und einer der Torschaltkreise wird anschließend zum Erzeugen des Taktes betrieben. Auf diese Weise wird eine Periode bis zur Stabilisierung des Taktes verkürzt und die zu verbrauchende Leistung kann reduziert werden.

Der Takt kann der CPU über einen sechsten Torschaltkreis zugeführt werden. Der sechste Torschaltkreis übermittelt dem Takt ein vorbestimmtes Zeitausmaß nach dem Beginn oder der Wiederaufnahme des Betriebs des Taktgeneratorschaltkreises. Mithin wird nur ein stabiler Takt der CPU zugeführt.

Des weiteren kann der Takt der CPU (und peripheren Schaltkreisen) auf der Basis einer logischen (UND- bzw.) AND-Verknüpfung eines Wartesignals und eines Wartezustand-Aus­ wahlsignals zugeführt werden.

Zudem ist es in einem Fall, in dem ein Eingabeanschluß zum Eingeben des Oszillationszustands-Auswahlsignals oder ein Eingabeanschluß zum Eingeben des Wartezustand-Aus­ wahlsignals vorgesehen ist, nicht erforderlich, diese Signale zu speichern.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:

Fig. 1 ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils in einem Mikrocomputer gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt,

Fig. 2 ein Zeitdiagramm von Signalen in jedem Teil gemäß dem ersten Ausführungsbeispiel,

Fig. 3 ein Zeitdiagramm von Signalen in jedem Teil gemäß dem ersten Ausführungsbeispiel,

Fig. 4 ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt,

Fig. 5 ein Blockdiagramm, das einen Aufbau eines in Fig. 4 gezeigten getakteten Inverters zeigt,

Fig. 6 ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt,

Fig. 7 ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt,

Fig. 8 ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt,

Fig. 9 ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung zeigt,

Fig. 10 ein Blockdiagramm, das einen Aufbau eines wesentlichen Teil eines Mikrocomputers gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung zeigt,

Fig. 11 ein Blockdiagramm, das einen Aufbau eines in Fig. 10 gezeigten getakteten Inverters zeigt,

Fig. 12 ein Aufbaudiagramm eines Schaltkreises zum Ausgeben eines Auswahlsignals,

Fig. 13 ein Blockdiagramm, das einen Aufbau eines herkömmlichen Mikrocomputers zeigt,

Fig. 14 ein Aufbaudiagramm eines Schmidt-Triggerschaltkreises,

Fig. 15 ein Aufbaudiagramm eines Rauschunterdrückers,

Fig. 16 ein Zeitdiagramm von Signalen in jedem Teil in dem herkömmlichen Mikrocomputer,

Fig. 17 ein Zeitdiagramm von Signalen in jedem Teil in dem herkömmlichen Mikrocomputer,

Fig. 18 ein Aufbaudiagramm eines Registers,

Fig. 19 ein Blockdiagramm, das einen unterschiedlichen Aufbau des herkömmlichen Mikrocomputers zeigt, und

Fig. 20 ein Blockdiagramm, das einen weiteren unterschiedlichen Aufbau des herkömmlichen Mikrocomputers zeigt.

Erstes Ausführungsbeispiel

Fig. 1 ist ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Ein Mikrocomputer MC ist mit externen Anschlüssen versehen, das heißt, einem Takteingabeanschluß 10 und einem Taktausgabeanschluß 11. Zwischen dem Takteingabeanschluß 10 und dem Taktausgabeanschluß 11 ist ein paralleler Schaltkreis aus einem Rückkopplungswiderstand 82 und einem Oszillationselement 81 aus einem Keramik- oder Quarzoszillator vorgesehen. Der Takteingabeanschluß 10 ist über eine Kapazität 84 geerdet, während der Taktausgabeanschluß 11 über eine Kapazität 83 geerdet ist. Der Rückkopplungswiderstand 82, das Oszillationselement 81 und die Kapazitäten 83 und 84 stellen einen externen Oszillationsschaltkreis 88 bereit. Der Takteingabeanschluß 10 ist mit einem Eingabeanschluß eines NAND-Schaltkreises 12 zur Oszillation (einem ersten Torschaltkreis) und einem Eingabeanschluß eines NAND-Schaltkreises 13 (einem siebten Torschaltkreis) verbunden, der Transistoren aufweist, die hinsichtlich der Größe kleiner als Transistoren in dem NAND-Schaltkreis 12 sind. Ein Ausgabeanschluß des NAND-Schaltkreises 12 ist mit dem Taktausgabeanschluß 11 verbunden.

In einem Wartezustand, in dem die Zufuhr eines Taktes zu einer CPU und peripheren Schaltkreisen eingestellt ist, ohne die Oszillation des Taktes einzustellen, werden ein Wartezustand-Auswahlsignal S_W zum Auswählen eines Zustandes, in dem die Zufuhr des Taktes zu den peripheren Schaltkreisen eingestellt ist, und ein Wartesignal WIT zum Einstellen der Zufuhr des Taktes zu der CPU und den peripheren Schaltkreisen einem AND-Schaltkreis 120 (logische UND-Torschaltung, logical AND gate circuit) zugeführt. Ein Ausgabeanschluß des AND-Schaltkreises 120 ist mit einem Eingabeanschluß eines NOR-Schaltkreises 23 verbunden. Ein Oszillationszustands-Auswahlsignal S_E zum Auswählen eines Oszillationszustandes wird einem Eingabeanschluß eines NOR-Schaltkreises 24 (einem zweiten Torschaltkreis) zugeführt, während ein Ausgabeanschluß des NOR-Schaltkreises 24 mit dem anderen Eingabeanschluß des NAND-Schaltkreises 12 verbunden ist. Ein Stopsignal STP zum Einstellen des Oszillationsbetriebs wird dem anderen Eingabeanschluß des NOR-Schaltkreises 23 und dem anderen Eingabeanschluß des NOR-Schaltkreises 24 eingegeben. Ein Ausgabeanschluß des NOR-Schaltkreises 23 ist mit dem anderen Eingabeanschluß des NAND-Schaltkreises 13 verbunden und ein Ausgabeanschluß des NAND-Schaltkreises 13 ist mit einem Eingabeanschluß eines Schmidt-Triggerschaltkreises 14 verbunden. Ein Ausgabeanschluß des Schmidt-Trigger­ schaltkreises 14 ist mit einem Eingabeanschluß einer Rauschunterdrückers 15 verbunden, während ein Ausgabeanschluß des Rauschunterdrückers 15 mit einem Eingabeanschluß eines 1/2-Frequenzteilers 17 verbunden ist, der zum Teilen eines eingegebenen Taktes auf die Hälfte dessen Frequenz dient.

Ein Ausgabeanschluß des 1/2-Frequenzteilers 12 ist mit einem Eingabeanschluß eines AND-Schaltkreises 18 und einem Eingabeanschluß eines Frequenzteilerschaltkreises 30 verbunden. Ein Ausgabeanschluß eines NOR-Schaltkreises 22 (ein sechster Torschaltkreis) ist mit dem anderen Eingabeanschluß des AND-Schaltkreises 18 verbunden. Das Wartesignal WIT und ein Stopsignal STP₁ werden dem NOR-Schalt­ kreis 22 eingegeben. Ein Ausgabeanschluß des AND-Schalt­ kreises 18 ist mit einer CPU l verbunden. Der Frequenzteilerschaltkreis 30 gibt Takte f_i . . . f_k an die peripheren Schaltkreise 2 . . . 2 aus, wobei die Takte passend zu den peripheren Schaltkreisen frequenzunterteilt sind. Der Frequenzteilerschaltkreis 30 führt einer Zähleinrichtung 31 einen spezifischen Takt f_WDT, der in seiner Frequenz passend unterteilt ist, zu, damit dieser dort gezählt wird. Ein Überlaufsignal OF, das von der Zähleinrichtung 31 ausgegeben wird, wird einem Rücksetzanschluß R eines RS-Flip-Flops 33 zugeführt.

Ein Ausgabeanschluß Q des RS-Flip-Flops 33 ist mit einem Schaltanschluß einer Schalteinrichtung 32 verbunden. Das Stopsignal STP wird der Zähleinrichtung 31, einem Setzanschluß S des RS-Flip-Flops 33 und dem anderen Schaltanschluß der Schalteinrichtung 32 zugeführt. Das RS-Flip-Flop 33 wird durch das Stopsignal STP gesetzt und durch das Überlaufsignal OF rückgesetzt, das durch die Zähleinrichtung 31 ausgegeben wird. Die Schalteinrichtung 32 wird gesteuert und geschaltet durch ein Oszillationszustands-Auswahlsignal S_E, das entweder eine selbst erregte Oszillation durch den externen Oszillationsschaltkreis 88 oder unabhängig von dem externen Oszillationsschaltkreis 88 den von außerhalb eingegebenen Takt wählt. Mit anderen Worten, wenn das Oszillationszustands-Auswahlsignal S_E sich auf dem L-Pegel zum Auswählen der selbst erregten Oszillation befindet, wird die Schalteinrichtung 32 auf den einen Schaltanschluß geschaltet. In einem Fall, in dem das Oszillationszustands-Aus­ wahlsignal S_E sich auf dem H-Pegel zur Auswahl des Zustandes für den von außen eingegebenen Takt befindet, wird die Schalteinrichtung 32 auf den anderen Schaltanschluß umgeschaltet. Tatsächlich wird das Oszillationszustands-Auswahlsignal S_E durch ein Register bereitgestellt, das mit dem in Fig. 18 gezeigten übereinstimmt.

Nachstehend wird ein Betrieb des auf diese Weise aufgebauten Mikrocomputers unter Bezugnahme auf die Fig. 2 und 3 beschrieben, die Zeitverläufe jedes Signals zeigen. Wenn der Oszillationsbetrieb des externen Oszillationsschaltkreises 88 nicht eingestellt ist, wird das Stopsignal STP auf den L-Pegel gesetzt und das Oszillationszustands-Auswahlsignal S_E auf den L-Pegel gesetzt. Demnach wird eine Ausgabe des NOR-Schaltkreises 24 auf den H-Pegel gesetzt und der NAND-Schaltkreis 12 in einen Zustand überführt, bei dem dieser zur Übermittlung eines Signals in der Lage ist. Als Konsequenz wird der externe Oszillationsschaltkreis 88 für die selbst erregte Oszillation, der mit dem Takteingabeanschluß 10 und dem Taktausgabeanschluß 11 verbunden ist, zur Oszillation betrieben.

In der in Fig. 2 gezeigten selbst erregten Oszillation werden Sinuswellentakte X_IN und X_OUT mit invertierten Phasen dem Takteingabeanschluß 10 und dem Taktausgabeanschluß 11 übermittelt. Dabei wird in einem Fall, in dem es sich nicht um den Wartezustand handelt, bei dem die Zufuhr des Taktes der CPU 1 eingestellt ist, das Wartesignal WIT auf den L-Pegel eingestellt und eine Ausgabe WIT des AND-Schaltkreises 120 befindet sich auf dem L-Pegel und der NOR-Schaltkreis 23 gibt ein Signal mit einem H-Pegel aus. Mithin wird der NAND-Schaltkreis 13 in einen Zustand überführt, in dem dieser zur Übermittlung eines Signals in der Lage ist. Der Takt X_IN der dem Takteingabeanschluß 10 übermittelten Sinuswelle wird dem Schmidt-Triggerschaltkreis 14 über den NAND-Schaltkreis 13 zugeführt, wo die Wellenform des Sinuswellentaktes X_IN geformt wird. Dann wird der Takt X_IN dem Rauschunterdrücker 15 eingegeben, so daß durch den Rauschunterdrücker 15 das Rauschen entfernt wird, und ein Takt Φ_x, der keine Rauschkomponente beinhaltet, wird von dem Rauschunterdrücker 15 ausgegeben. Der Takt Φ_x wird dem 1/2-Frequenzteiler 17 zugeführt, um hinsichtlich der Frequenz halb unterteilt zu werden. Dann wird ein Takt f₂ dem Frequenzteilerschaltkreis 30 eingegeben. Dort wird der Takt f₂ in Takte f_i . . . f_k unterteilt, die zu den peripheren Schaltkreisen 2 . . . 2 passen, bevor diese den peripheren Schaltkreisen 2 . . . 2 zugeführt werden.

Der spezifische Takt F_WDT, der von dem Frequenzteilerschaltkreis 30 ausgegeben wird, wird der Zähleinrichtung 31 eingegeben. Die Zähleinrichtung 31 zählt den spezifischen Takt F_WDT und gibt ein Überlaufsignal OF jedes Mal dann aus, wenn ein vorbestimmter Zählwert erreicht wird. Das RS-Flip-Flop 33 wird durch das Überlaufsignal OF rückgesetzt. Ein Signal, das von dem Ausgabeanschluß Q des RS-Flip-Flops 33 ausgegeben wird, wird durch das Oszillationszustands-Auswahlsignal S_E ausgewählt, das sich auf dem L-Pegel befindet, und wird als ein Stopsignal STP₁ von der Schalteinrichtung 32 ausgegeben. Wenn beide, das Wartesignal WIT und das Stopsignal STP₁, sich auf dem L-Pegel befinden, liegt die Ausgabe bzw. der Ausgang des NOR-Schaltkreises 22 auf dem H-Pegel. Zu diesem Zeitpunkt befindet sich der AND-Schaltkreis 18 in einem Zustand, der ihm die Übermittlung eines Signals ermöglicht, und daher wird der Takt f₂ der CPU 1 über den AND-Schaltkreis 18 zugeführt. Dann wird die CPU 1 durch den Takt Φ_x betrieben und die peripheren Schaltkreise 2 . . . 2 werden durch die Takte f_i . . . f_k betrieben, die durch Teilen des Taktes f₂ erhalten wurden.

Dann wird in einem Fall, in dem das Stopsignal STP sich auf dem L-Pegel befindet und das Oszillationszustands-Aus­ wahlsignal S_E sich auf dem H-Pegel befindet, während der Schaltkreis 88 zur Oszillation betrieben wird, bei einer Ausgabe bzw. einem Ausgang des NOR-Schaltkreises 24 auf dem L-Pegel der NAND-Schaltkreis 12 in einen Zustand überführt, bei dem dieser nicht zur Übermittlung eines Signals in der Lage ist. Demnach wird die Ausgabe des NAND-Schaltkreises 12 bzw. der Taktausgabeanschluß 11 auf dem H-Pegel fixiert. In diesem Fall verbleibt, falls der Takt X_IN, der eine stabile Frequenz aufweist, dem Takteingabeanschluß 10 von außerhalb eingegeben wird, die Ausgabe des NOR-Schaltkreises 23 auf dem H-Pegel, und zwar auch dann, wenn der NAND-Schaltkreis 12 in einen Zustand überführt wird, in dem dieser nicht zur Übermittlung des Signals in der Lage ist. Mithin wird der NAND-Schaltkreis 13 in einen Zustand überführt, bei dem dieser zur Übermittlung des Signals in der Lage ist, und der dem Takteingabeanschluß 10 von außerhalb eingegebenen Takt X_IN wird dem Schmidt-Trig­ gerschaltkreis 14 über den NAND-Schaltkreis 13 eingegeben. In diesem Fall wird, auf gleiche Weise wie bei dem Fall, in dem der externe Oszillationsschaltkreis 88 zur Oszillation betrieben wird, der Takt f₂ der CPU 1 und dem Frequenzteilerschaltkreis 30 eingegeben, wodurch die CPU 1 und die peripheren Schaltkreise 2 . . . 2 betrieben werden.

Auf diese Weise wird, wenn sich das Oszillationszustandssignal S_E auf dem H-Pegel befindet, der NAND-Schaltkreis 12 in einen Zustand überführt, bei dem dieser nicht zur Übermittlung des Signals in der Lage ist, und der von außerhalb über den Takteingabeanschluß 10 eingegebene Takt wird dem Schmidt-Triggerschaltkreis 14 über den NAND-Schaltkreis 13 zugeführt, der Transistoren mit kleiner Größe aufweist. Mithin ist der Leistungsverbrauch stark reduziert, wenn die CPU 1 und die peripheren Schaltkreise 2 . . . 2 durch den über den Takteingabeanschluß 10 von außerhalb eingegebenen Takt X_IN betrieben werden.

Falls das Stopsignal STP auf den H-Pegel eingestellt ist, sind beide, die Ausgabe bzw. der Ausgang des NAND-Schalt­ kreises 12 und die Ausgabe bzw. der Ausgang des NAND-Schalt­ kreises 13, auf dem H-Pegel fixiert. Zu einem Zeitpunkt, wenn dieser Stopbefehl ausgeführt wird, wird die Eingabe an den Schmidt-Triggerschaltkreis 14 des Taktes X_IN, der von außerhalb eingegeben wird, unterbrochen. Falls der externe Oszillationsschaltkreis 88 zur Oszillation betrieben wird, wird der Oszillationsbetrieb angehalten.

Zudem nimmt, wie in Fig. 3 gezeigt ist, in einem Zustand, in dem der externe Oszillationsschaltkreis 88 zur Oszillation betrieben wird, während sich das Wartezustand-Aus­ wahlsignal SW auf dem L-Pegel befindet, wenn das Stopsignal STP auf den L-Pegel eingestellt ist und das Wartesignal WIT auf den H-Pegel eingestellt wird, um dadurch einen Wartebefehl auszuführen, die Ausgabe bzw. der Ausgang WIT₁ des AND-Schaltkreises 120 den L-Pegel und die Ausgabe bzw. der Ausgang des NOR-Schaltkreises 23 den H-Pegel an, mit dem Ergebnis, daß der NAND-Schaltkreis 13 in die Lage versetzt wird, das Signal zu übermitteln. Mithin wird der über den Takteingabeanschluß 10 eingegebene Takt X_IN dem Schmidt-Triggerschaltkreis 14 zugeführt und der Takt Φ_x von dem Rauschunterdrücker 15 ausgegeben. Obwohl der Takt f₂ von dem 1/2-Frequenzteiler 17 ausgegeben wird, wird die Ausgabe bzw. der Ausgang des NOR-Schaltkreises 22 zu einem L-Pegel, da das Wartesignal WIT sich auf dem H-Pegel befindet, wodurch der AND-Schaltkreis 18 in einen Zustand überwechselt, in dem dieser zur Übermittlung des Signals nicht in der Lage ist. Als ein Ergebnis wird die Zufuhr des Taktes Φ zu der CPU 1 eingestellt.

In der Zwischenzeit befindet sich in dem Wartezustand, in dem das Wartezustand-Auswahlsignal S_W sich auf dem H-Pegel befindet, die Ausgabe bzw. der Ausgang WIT des AND-Schaltkreises 120 sich auf dem H-Pegel und dementsprechend die Ausgabe bzw. der Ausgang des NOR-Schaltkreises 23 auf dem L-Pegel, wodurch der NAND-Schaltkreis 13 in einen Zustand überführt wird, in dem dieser zur Übermittlung des Signals nicht in der Lage ist. Der Takt von dem Takteingabeanschluß 10 wird folgerichtig abgeschaltet und die Takte Φ_x, Φ werden eingestellt, wodurch die CPU 1 und die peripheren Schaltkreise 2 . . . 2 inaktiv gehalten werden. Falls sich beide, das Stopsignal STP und das Oszillationszustands-Auswahlsignal S_E, auf dem L-Pegel befinden, auch wenn die Ausgabe bzw. der Ausgang WIT₁ des AND-Schaltkreises 120 sich auf dem H-Pegel befindet, liegt an dem NAND-Schaltkreis 12 der Übertragungszustand an, so daß der externe Oszillationsschaltkreis 88 oszilliert.

Mithin wird in dem Wartezustand, in dem das Wartezustand-Auswahlsignal S_W sich auf dem H-Pegel befindet, der Takt nicht dem Schmidt-Triggerschaltkreis 14, dem Rauschunterdrücker 15 und einem Verdrahtungsabschnitt zwischen dem Schmidt-Triggerschaltkreis 14 und dem Rauschunterdrücker 15 zugeführt, wodurch der Leistungsverbrauch reduziert ist.

Zudem befinden sich in einem besonderen Fall, in dem das Oszillationszustands-Auswahlsignal S_E auf den H-Pegel eingestellt ist, um den Takt von außerhalb über den Takteingabeanschluß 10 einzugeben, weder der NAND-Schalt­ kreis 12 noch der NAND-Schaltkreis 13 in dem Übertragungszustand im Wartezustand und daher sind der Takt Φ_x und der Takt Φ eingestellt, ähnlich zu dem Fall, in dem der Oszillationsbetrieb des externen Oszillationsschaltkreises 88 eingestellt ist.

Um den Oszillationsbetrieb von dem eingestellten Zustand wieder aufzunehmen, wird ein Stop-Wiederanlauf-Aus­ wahlsignal S_S auf dem L-Pegel eingestellt, so daß der Ausgabeanschluß Q des RS-Flip-Flops 33 durch die Schalteinrichtung 32 ausgewählt wird. Als ein Ergebnis wird das Stopsignal STP₁ auf den L-Pegel eingestellt und der Oszillationsbetrieb kann wiederhergestellt werden. Da dieses Stoprückkehr-Auswahlsignal S_S und das Oszillationszustands-Auswahlsignal S_E Signale auf Basis der Bedingung sind, daß der Takt von außen eingegeben wird, wird jedes der Signale funktionieren.

Zweites Ausführungsbeispiel

Fig. 4 ist ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Der Takteingabeanschluß 10 ist mit einem Eingabeanschluß eines getakteten Inverters 40 zur Oszillation verbunden, der einen Ausgabeanschluß mit dem Taktausgabeanschluß 11 und einem Ausgabeanschluß eines getakteten Inverters 43 (einen dritten Torschaltkreis) zur Ausgabe von Daten verbunden hat. Der Ausgabeanschluß des NOR-Schaltkreises 24 ist mit einem Steueranschluß des getakteten Inverters 40 und einem Eingabeanschluß eines Inverters 44 verbunden. Ein Ausgabeanschluß des Inverters 44 ist mit einem Steueranschluß des getakteten Inverters 43 verbunden. Einem Eingabeanschluß des getakteten Inverters 43 wird ein invertiertes Anschlußzustand-Auswahlsignal #SD eingegeben. Die anderen Punkte hinsichtlich des Aufbaus sind die gleichen wie in Fig. 1. Gleiche Teile sind mit gleichen Bezugszeichen versehen.

Ein Betrieb des auf diese Weise bereitgestellten Mikrocomputers wird nachstehend beschrieben. Das Stopsignal STP und das Oszillationszustand-Auswahlsignal S_E werden auf den L-Pegel eingestellt, so daß die Ausgabe des NOR-Schalt­ kreises 24 auf den H-Pegel eingestellt ist und der getaktete Inverter 40 zur Signalübermittlung in der Lage ist. Mithin ist der getaktete Inverter 43 auf den nicht definierten Zustand (floating state) eingestellt, so daß der externe Oszillationsschaltkreis 88 zur Oszillation betrieben wird.

In der Zwischenzeit wird, wenn das Stopsignal STP auf den H-Pegel eingestellt ist, die Ausgabe des NOR-Schaltkreises 24 auf den L-Pegel eingestellt, wodurch der getaktete Inverter 40 auf den nicht definierten Zustand eingestellt wird. Als Konsequenz wird der getaktete Inverter 43 in die Lage versetzt, das Signal zu übermitteln, und ein Anschlußzustand-Auswahlsignal SD, das durch Invertieren des invertierten Anschlußzustand-Aus­ wahlsignals #SD erhalten wurde, wird an den Taktausgabeanschluß 11 ausgegeben. Das invertierte Anschlußzustand-Auswahlsignal #SD wird an ein Register ähnlich dem in Fig. 18 gezeigten ausgegeben. Somit arbeitet der Mikrocomputer auf die gleiche Weise, mit Ausnahme des vorstehenden, wie der in Fig. 1 gezeigte Mikrocomputer.

Falls der Takt über den Takteingabeanschluß 10 von außerhalb in den Mikrocomputer eingegeben wird und wenn das Oszillationszustands-Auswahlsignal S_E auf den H-Pegel eingestellt ist, werden die CPU 1 und die peripheren Schaltkreise 2 . . . 2 durch den von außerhalb eingegebenen Takt betrieben. Zudem wird das Anschlußzustand-Aus­ wahlsignal SD, das durch Invertieren des invertierten Anschlußzustand-Auswahlsignals #SD erhalten wurde, an den Taktausgabeanschluß 11 ausgegeben. Mithin kann der Taktausgabeanschluß 11 auch als ein Ausgabeanschluß verwendet werden, anders als für den Takt, das heißt, der Anschluß kann effektiv verwendet werden.

Fig. 5 ist ein Blockschaltbild für einen Fall, in dem die getakteten Inverter 40 und 43, die in Fig. 4 gezeigt sind, aus MOS-Transistoren bestehen. Zwischen einer Spannungsquelle V_CC und einer Massenspannungsquelle V_SS ist ein Reihenschaltkreis von P-Kanal-Transistoren 210 und 211 und N-Kanal-Transistoren 213 und 214 verschaltet und zudem ein Reihenschaltkreis aus P-Kanal-Transistoren 230 und 231 und N-Kanal-Transistoren 233 und 234 angeordnet. Ein Gate-Anschluß von jedem der Transistoren 210 und 214 ist mit dem Takteingabeanschluß 10 verbunden. Gate-Anschlüsse des P-Kanal-Transistors 211 und des N-Kanal-Transistors 233 sind mit dem Ausgabeanschluß des Inverters 44 verbunden (siehe Fig. 4). Gate-Anschlüsse des N-Kanal-Transistors 213 und des P-Kanal-Transistors 231 sind mit dem Eingabeanschluß des Inverters 44 verbunden (siehe Fig. 4). Das invertierte Anschlußzustand-Auswahlsignal #SD wird jedem Gate-Anschluß der Transistoren 230 und 234 zugeführt. Ein Verbindungsabschnitt zwischen dem P-Kanal-Transistor 211 und dem N-Kanal-Transistor 213 und ein Verbindungsabschnitt zwischen dem P-Kanal-Transistor 231 und dem N-Kanal-Tran­ sistor 233 sind gemeinsam mit dem Taktausgabeanschluß 211 verbunden.

Der getaktete Inverter 40 ist aus den P-Kanal-Tran­ sistoren 210 und 211 und den N-Kanal-Transistoren 213 und 214 bereitgestellt, wobei der getaktete Inverter 43 aus den P-Kanal-Transistoren 230 und 231 und den N-Kanal-Tran­ sistoren 233 und 234 bereitgestellt ist.

Gemäß dem ersten bzw. zweiten Ausführungsbeispiel, das in Fig. 1 bzw. 4 gezeigt ist, wird das Wartezustand-Aus­ wahlsignal SB und das Wartesignal WIT dem AND-Schaltkreis 120 zugeführt. Allerdings kann das Wartesignal WIT dem NOR-Schaltkreis 23 direkt zugeführt werden, so daß die Zufuhr des Taktes zu der CPU 1 und den peripheren Schaltkreisen 2 . . . 2 in dem Wartezustand unterbrochen ist, ohne den AND-Schaltkreis 120 und das Wartezustand-Aus­ wahlsignal S_W zu verwenden.

Drittes Ausführungsbeispiel

Fig. 6 ist ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Der Takteingabeanschluß 10 ist mit einem Eingabeanschluß des NAND-Schaltkreises 12 verbunden. Das invertierte Stopsignal #STP wird dem anderen Eingabeanschluß des NAND-Schalt­ kreises 12 zugeführt. Der Ausgabeanschluß des NAND-Schalt­ kreises 12 ist mit dem Taktausgabeanschluß 11 und einem Eingabeanschluß eines NOR-Schaltkreises 72 und einem Ausgabeanschluß eines getakteten Inverters 71 verbunden. Ein Ausgabeanschluß des NOR-Schaltkreises 72 ist mit dem Eingabeanschluß des Rauschunterdrückers 15 und einem Eingabeanschluß des getakteten Inverters 71 verbunden. Das Wartezustand-Auswahlsignal SW und das Wartesignal WIT werden dem NAND-Schaltkreis 20 zugeführt. Der Ausgabeanschluß des NAND-Schaltkreises 20 ist mit einem Eingabeanschluß des Inverters 21 und einem Steueranschluß des getakteten Inverters 71 verbunden. Ein Ausgabeanschluß des Inverters 21 ist mit dem anderen Eingabeanschluß des NOR-Schaltkreises 72 verbunden. Die anderen Punkte hinsichtlich des Aufbaus des dritten Ausführungsbeispiels gleichen demjenigen in Fig. 1. Gleiche Aufbauabschnitte sind mit gleichen Bezugszeichen gekennzeichnet. Tatsächlich stellen der getaktete Inverter 71 und der NOR-Schaltkreis 72 den Schmidt-Triggerschaltkreis 14 bereit.

Nachstehend wird ein Betrieb des Mikrocomputers beschrieben. Wenn der Schaltkreis 88 zur Oszillation betrieben wird, ist das Stopsignal STP auf den L-Pegel eingestellt, das heißt, das invertierte Stopsignal #STP ist auf den H-Pegel eingestellt. Mithin ist der NAND-Schaltkreis 12 in einen Zustand überführt, bei dem dieser zur Übermittlung des Signals in der Lage ist, und der Sinuswellentakt des Takteingabeanschlusses 10 wird einem Eingabeanschluß des NOR-Schaltkreises 72 in dem Schmidt-Trig­ gerschaltkreis 14 über den NAND-Schaltkreis 12 eingegeben. Zudem wird in einem Fall, in dem der Mikrocomputer sich nicht in dem Wartezustand befindet, das Wartesignal WIT auf den L-Pegel eingestellt. Mithin wird die Ausgabe des NAND-Schaltkreises 20 auf den H-Pegel eingestellt und die Ausgabe WIT₁ des Inverters 21 auf den L-Pegel eingestellt, um in den anderen Eingabeanschluß des NOR-Schaltkreises 72 eingegeben zu werden. Zudem wird der getaktete Inverter 71 in einen Zustand überführt, in dem diese zur Übermittlung eines Signals in der Lage ist, mit dem Ergebnis, daß der Schmidt-Triggerschaltkreis 14 die Wellenform des von dem NAND-Schaltkreis 12 eingegebenen Taktes formt. Dann wird der von dem Schmidt-Trig­ gerschaltkreis 14 aus gegebene Takt dem Rauschunterdrücker 15 eingegeben.

Dann wird auf die gleiche wie die vorstehend beschriebene Weise der Takt f₂ von dem 1/2-Frequenzteiler 17 ausgegeben, um der CPU 1 und den peripheren Schaltkreisen 2 . . . 2 über den Frequenzteiler 30 zugeführt zu werden, so daß die CPU 1 und die peripheren Schaltkreise 2 . . . 2 betrieben werden.

In der Zwischenzeit wird, wenn beide, das Wartezustand-Auswahlsignal SW und das Wartesignal WIT, auf dem H-Pegel eingestellt sind, die Ausgabe des NAND-Schaltkreises 20 auf den L-Pegel eingestellt und der getaktete Inverter 71 stellt eine nicht definierte Ausgabe bereit (floating output). Andererseits ist die Ausgabe des Inverters 21 auf den H-Pegel eingestellt und die Ausgabe des NOR-Schaltkreises 72 ist auf den L-Pegel fixiert, wodurch verhindert wird, daß der von dem NAND-Schaltkreis 12 ausgegebene Sinuswellentakt in den Rauschunterdrücker 15 eingegeben wird. Mithin wird der Takt f₂ nicht von dem 1/2-Frequenzteiler 17 ausgegeben und die Zufuhr des Taktes an die CPU 1 und die peripheren Schaltkreise 2 . . . 2 ist unterbrochen. Die CPU 1 und die peripheren Schaltkreise 2 . . . 2 werden nicht betrieben. Mithin wird, wenn der Mikroprozessor in den Wartezustand über führt wird, der Takt nicht dem Rauschunterdrücker 15, dem 1/2-Frequenzteiler und einem Verdrahtungsabschnitt zugeführt, der den Rauschunterdrücker 15 und den 1/2-Frequenzteiler 17 verbindet, obwohl Oszillationsbetrieb herrscht, mit dem Ergebnis, daß die zu verbrauchende Leistung reduziert ist.

Tatsächlich arbeitet das dritte Ausführungsbeispiel auf die gleiche Weise, mit Ausnahme des vorstehenden, wie der in Fig. 1 gezeigte Mikrocomputer.

Viertes Ausführungsbeispiel

Fig. 7 ist ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Der Ausgabeanschluß des NAND-Schaltkreises 12 ist mit dem Taktausgabeanschluß 11 und einem Eingabeanschluß von jedem des NOR-Schaltkreises 72 und einem NOR-Schaltkreis 73 verbünden. Das Wartezustand-Auswahlsignal SW und das Wartesignal WIT werden dem NAND-Schaltkreis 20 eingegeben. Der Ausgabeanschluß des NAND-Schaltkreises 20 ist mit dem anderen Eingabeanschluß des NOR-Schaltkreises 72 und dem anderen Eingabeanschluß des NOR-Schaltkreises 73 über den Inverter 21 verbunden. Der Ausgabeanschluß des NOR-Schaltkreises 72 ist mit einem Eingabeanschluß eines AND-Schaltkreises 54 und einem Eingabeanschluß eines NOR-Schaltkreises 55 verbunden. Ein Ausgabeanschluß des NOR-Schaltkreises 73 ist mit dem anderen Eingabeanschluß des AND-Schaltkreises 54 und dem anderen Eingabeanschluß des NOR-Schaltkreises 55 verbunden. Ein Ausgabeanschluß des AND-Schaltkreises 54 ist mit einem Eingabeanschluß eines NOR-Schaltkreises 56 verbunden, während ein Ausgabeanschluß des NOR-Schaltkreises 55 mit einem Eingabeanschluß eines NOR-Schaltkreises 57 verbunden ist.

Ein Ausgabeanschluß des NOR-Schaltkreises 56 ist mit dem anderen Eingabeanschluß des NOR-Schaltkreises 57 verbunden, der einen Ausgabeanschluß mit dem anderen Eingabeanschluß des NOR-Schaltkreises 56 und dem Eingabeanschluß des Rauschunterdrückers 15 verbunden hat. Somit stellen die NOR-Schaltkreise 72 und 73, der AND-Schalt­ kreis 54, die NOR-Schaltkreise 55, 56 und 57 den Schmidt-Triggerschaltkreis 14 bereit. Die anderen Punkte hinsichtlich des Aufbaus des vierten Ausführungsbeispiels gleichen denen in Fig. 6 gezeigten. Gleiche Aufbauteile sind mit gleichen Bezugszeichen versehen.

Nachstehend wird ein Betrieb dieses Mikrocomputers beschrieben. Falls der Schaltkreis 88 zur Oszillation betrieben wird, ist das Stopsignal STP auf den L-Pegel eingestellt und das invertierte Stopsignal #STP ist auf den H-Pegel eingestellt. Mithin ist der NAND-Schaltkreis 12 in einen Zustand überführt, dem dieser zur Übermittlung des Signals in der Lage ist, so daß der Sinuswellentakt des Takteingabeanschlusses 10 an einen Eingabeanschluß des NOR-Schaltkreises 72 und einen Eingabeanschluß des NOR-Schaltkreises 73 in dem Schmidt-Triggerschaltkreis 14 über den NAND-Schaltkreis 12 eingegeben wird.

Tatsächlich ist, wenn der Mikroprozessor sich nicht in dem Wartezustand befindet, das Wartesignal WIT auf den L-Pegel eingestellt. Mithin ist die Ausgabe bzw. der Ausgang des NAND-Schaltkreises 20 auf den H-Pegel eingestellt und die Ausgabe bzw. der Ausgang WIT₁ des Inverters 21 ist auf den L-Pegel eingestellt. Die NOR-Schaltkreise 72 und 73 sind in einen Zustand überführt, in dem sie zur Übermittlung des Signals in der Lage sind, so daß der Sinuswellentakt, der von dem NAND-Schaltkreis 12 ausgegeben wird, von den NAND-Schaltkreisen 72 und 73 ausgegeben wird. Dann wird, falls beide Ausgänge der NAND-Schaltkreise 72 und 73 sich auf dem H-Pegel befinden, die Ausgabe bzw. der Ausgang des AND-Schaltkreises 54 auf den H-Pegel eingestellt. In einem Fall, in dem beide Ausgänge der NAND-Schaltkreise 72 und 73 auf den L-Pegel eingestellt sind, wird die Ausgabe bzw. der Ausgang des NOR-Schaltkreises 55 auf den H-Pegel eingestellt. Mithin werden beide Ausgänge der NOR-Schaltkreise 56 und 57 auf den L-Pegel überführt und der Ausgang des Schmidt-Triggerschaltkreises 14 wird zu dem L-Pegel. Zudem wird in einem Fall, in dem die Ausgabe bzw. der Ausgang des AND-Schaltkreises 12 auf den L-Pegel eingestellt ist, die Ausgabe bzw. der Ausgang des Schmidt-Trig­ gerschaltkreises zum H-Pegel. Mit anderen Worten, der Sinuswellentakt, der von dem NAND-Schaltkreis 12 ausgegeben wird und anschließend hinsichtlich seiner Wellenform geformt wird, wird zur Eingabe an den Rauschunterdrücker 15 ausgegeben, mit dem Ergebnis, daß der Takt Φ_x, von dem eine Rauschkomponente entfernt ist, von dem Rauschunterdrücker 15 ausgegeben wird. Mithin wird in dem Fall, in dem der Mikrocomputer sich nicht in dem Wartezustand befindet, der Takt f₂ der CPU 1 und die Takte f_i . . . f_k den peripheren Schaltkreisen 2 . . . 2 wie vorstehend beschrieben zugeführt, so daß die CPU 1 und periphere Schaltkreise 2 . . . 2 betrieben werden.

In der Zwischenzeit, wenn das Wartezustand-Aus­ wahlsignal SW und das Wartesignal WIT auf den H-Pegel eingestellt sind, wird die Ausgabe bzw. der Ausgang des NAND-Schaltkreises 20 auf den L-Pegel eingestellt und die Ausgabe bzw. der Ausgang WIT₁ des Inverters 21 auf den H-Pegel eingestellt. Mithin sind die NOR-Schaltkreise 72 und 73 in einen Zustand überführt, in dem sie zur Übermittlung des Signals nicht in der Lage sind. Entsprechende Ausgänge der NOR-Schaltkreise 72 und 73 sind auf den L-Pegel fixiert. Mithin wird die Eingabe des Sinuswellentaktes, der von dem NAND-Schaltkreis 12 ausgegeben wird, in den Rauschunterdrücker 15 verhindert. Da der Takt f₂ nicht von dem 1/2-Frequenzteiler 17 ausgegeben wird, werden die CPU 1 und die peripheren Schaltkreise 2 . . . 2 wie vorstehend beschrieben nicht betrieben. Falls der Mikrocomputer in diesem Fall in den Wartezustand überführt wird, wird der Takt nicht dem Rauschunterdrücker 15, dem 1/2-Fre­ quenzteiler 17 und einem Verdrahtungsabschnitt zugeführt, der den Rauschunterdrücker 15 und den 1/2-Frequenzteiler 17 verbindet, obwohl Oszillationsbetrieb vorherrscht, so daß der Leistungsverbrauch reduziert werden kann.

Fünftes Ausführungsbeispiel

Fig. 8 ist ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt. Der Takteingabeanschluß 10 ist mit einem Eingangsanschluß des NAND-Schaltkreises 12 verbunden. Der Ausgabeanschluß des NAND-Schaltkreises 12 ist mit dem Taktausgabeanschluß 11, einem Eingabeanschluß eines NOR-Schaltkreises 70 und einem Eingabeanschluß eines NAND-Schaltkreises 64 verbunden. Das invertierte Stopsignal #STP wird im anderen Eingabeanschluß des NAND-Schaltkreises 12 eingegeben. Das Wartezustand-Aus­ wahlsignal SW und das Wartesignal WIT werden dem NAND-Schaltkreis 20 eingegeben. Der Ausgabeanschluß des NAND-Schaltkreises 20 ist mit dem anderen Eingabeanschluß des NOR-Schaltkreises 70 über den Inverter 21 verbunden. Ein Ausgabeanschluß des NOR-Schaltkreises 70 ist mit dem anderen Eingabeanschluß des NAND-Schaltkreises 64 über einen Reihenschaltkreis von Invertern 60, 61, 62 und 63 verbunden. Ein Ausgabeanschluß des NAND-Schaltkreises 64 ist mit dem Eingabeanschluß des 1/2-Frequenzteilers 17 über den Inverter 65 verbunden. Die Inverter 60, 61, 62, 63 und 65 und der NAND-Schaltkreis 64 stellen den Rauschunterdrücker 15 bereit. Der Aufbau des fünften Ausführungsbeispiels ist in anderen Punkten mit demjenigen der Fig. 7 übereinstimmend. Gleich aufgebaute Teile sind mit den gleichen Bezugszeichen versehen.

Nachstehend wird ein Betrieb dieses Mikrocomputers beschrieben. Falls der Schaltkreis 88 zur Oszillation betrieben wird, ist das Stopsignal STP auf den L-Pegel eingestellt, das heißt, das invertierte Stopsignal #STP ist auf den H-Pegel eingestellt. Mithin ist der NAND-Schaltkreis 12 in einen Betriebszustand überführt, so daß der Takt des Takteingabeanschlusses 10 zu jedem Eingabeanschluß des NOR-Schaltkreises 70 und des NAND-Schaltkreises 64 über den NAND-Schaltkreis 12 eingegeben wird. Zudem ist, wenn der Mikrocomputer sich nicht in dem Wartezustand befindet, das Wartesignal WIT auf den L-Pegel eingestellt, wodurch die Ausgabe des NAND-Schaltkreises 20 auf den H-Pegel überführt ist und die Ausgabe WIT₁ des Inverters 21 auf den L-Pegel eingestellt ist. Dann gibt, wenn ein Takt mit L-Pegel einem Eingabeanschluß des NOR-Schaltkreises 70 eingegeben wird, der NOR-Schaltkreis 70 einen Takt mit H-Pegel aus. Dieser Takt wird aufeinanderfolgend an den Invertierern 60, 61, 62 und 63 invertiert und auf den H-Pegel eingestellt, um an den anderen Eingabeanschluß des NAND-Schaltkreises 64 eingegeben zu werden. Der Takt mit dem H-Pegel wird von dem NAND-Schaltkreis 64 ausgegeben und dann an dem Inverter 65 auf den L-Pegel invertiert. Auf diese Weise wird der Takt Φ_x, von dem Rauschen entfernt wurde, dem 1/2-Frequenzteiler 17 eingegeben.

Wenn ein Takt mit H-Pegel einem Eingabeanschluß des NOR-Schaltkreises 70 eingegeben wird, wird von dem NOR-Schaltkreis 70 ein Takt mit L-Pegel ausgegeben und sequentiell durch die Invertierer 60, 61, 62 und 63 auf den L-Pegel invertiert. Der Takt wird im anderen Eingabeanschluß des AND-Schaltkreises 64 eingegeben, welcher wiederum den Takt mit dem L-Pegel ausgibt. Der Takt wird weiter an dem Invertierer 65 invertiert, um auf den H-Pegel eingestellt zu werden. Der Takt Φ_x, von dem Rauschen auf diese Weise entfernt ist, wird dem 1/2-Frequenzteiler 17 eingegeben. Dann wird, auf die gleiche Weise wie vorstehend beschrieben, der Takt f₂ von-dem 1/2-Frequenzteiler 17 ausgegeben. Der Takt wird der CPU 1 und den peripheren Schaltkreisen 2 . . . 2 zugeführt, wodurch beide, die CPU 1 und die peripheren Schaltkreise 2 . . . 2, angesteuert werden.

In der Zwischenzeit, wenn das Wartezustand-Aus­ wahlsignal SW und das Wartesignal WIT beide auf den H-Pegel eingestellt sind, wird die Ausgabe des NAND-Schaltkreises 20 auf den L-Pegel eingestellt und die Ausgabe WIT₁ des Inverters 21 auf den H-Pegel eingestellt. Mithin wird die Ausgabe des NOR-Schaltkreises 70 auf den L-Pegel fixiert und die Ausgabe des NAND-Schaltkreises 64 auf den H-Pegel fixiert. Somit wird der von dem NAND-Schalt­ kreis aus gegebene Takt hinsichtlich der Eingabe an den 1/2-Frequenzteiler 17 unterbrochen, mit dem Ergebnis, daß der Takt f₂ nicht ausgegeben wird und der Betrieb der CPU 1 und der peripheren Schaltkreise 2 . . . 2 eingestellt wird. In diesem Fall wird ähnlich, wie bei der Plazierung des Mikrocomputers in den Wartezustand, die Zufuhr des Taktes zu dem Rauschunterdrücker 15 und dem 1/2-Frequenzteiler 17 eingestellt, obwohl der Oszillationsbetrieb andauert, und der Betrieb des Rauschunterdrückers 15 und des 1/2-Frequenzteilers 17 ist eingestellt. Mithin kann die zu verbrauchende Leistung reduziert werden.

Sechstes Ausführungsbeispiel

Fig. 9 ist ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Der Takteingabeanschluß 10 ist mit einem Eingabeanschluß des NAND-Schaltkreises 12 verbunden, während der Ausgabeanschluß des NAND-Schaltkreises 12 mit dem Taktausgabeanschluß 11 und einem Eingabeanschluß eines NOR-Schaltkreises 76 verbunden ist. Das invertierte Stopsignal #STP wird dem anderen Eingabeanschluß des NAND-Schaltkreises 12 zugeführt. Das Wartezustand-Auswahlsignal S_W und das Wartesignal WIT werden dem NAND-Schaltkreis 21 eingegeben. Der Ausgabeanschluß des NAND-Schaltkreises 20 ist mit einem Eingabeanschluß des Inverters 21 verbunden. Ein Ausgabeanschluß des Inverters 21 ist mit dem anderen Eingabeanschluß des NOR-Schaltkreises 76 verbunden. Ein Ausgabeanschluß des NOR-Schaltkreises 76 ist mit dem Eingabeanschluß des 1/2-Frequenzteilers 17 über einen Schaltkreis aus dem Widerstand 68 und Invertierern 66 und 67 verbunden, die in dieser Reihenfolge in Reihe verschaltet sind. Ein Verbindungsabschnitt zwischen dem Widerstand 68 und dem Inverter 67 ist über die Kapazität 69 geerdet. Der Widerstand 68, die Invertierer 66 und 67 und die Kapazität 69 stellen den Rauschunterdrücker 15 bereit.

Die anderen Punkte hinsichtlich des Aufbaus des sechsten Ausführungsbeispiels sind die gleichen wie in Fig. 7. Gleiche Aufbauteile sind mit gleichen Bezugszeichen versehen.

Nachstehend wird ein Betrieb des Mikrocomputers beschrieben. Falls der Schaltkreis 88 zur Oszillation betrieben wird, ist das Stopsignal STP auf den L-Pegel eingestellt bzw. das invertierte Stopsignal #STP auf den H-Pegel eingestellt. Mithin wird der NAND-Schaltkreis 12 in einen Zustand überführt, in dem dieser zur Übermittlung des Signals in der Lage ist, so daß der Takt des Takteingabeanschlusses 10 einem Eingabeanschluß des NOR-Schaltkreises 76 über den NAND-Schaltkreis 12 eingegeben wird. Wenn der Mikrocomputer nicht in den Wartezustand überführt ist, ist das Wartesignal WIT auf den L-Pegel eingestellt. Mithin ist die Ausgabe des NAND-Schaltkreises 20 auf den H-Pegel eingestellt und die Ausgabe WIT₁ des Inverters 21 ist auf den L-Pegel eingestellt. Falls der einem Eingabeanschluß des NOR-Schaltkreises 76 eingegebene Takt den L-Pegel aufweist, wird die Ausgabe zu einem H-Pegel. Wenn der einem Eingabeanschluß des NOR-Schaltkreises 76 eingegebene Takt auf den H-Pegel eingestellt ist, ist die Ausgabe des NOR-Schaltkreises 76 der L-Pegel. Der von dem NOR-Schaltkreis 76 ausgegebene Takt wird im 1/2-Fre­ quenzteiler 17 zugeführt, nachdem die Rauschkomponenten durch den Rauschunterdrücker 15 entfernt sind. Dann wird auf die gleiche Weise wie vorstehend beschrieben der Takt f₂ von dem 1/2-Frequenzteiler 17 ausgegeben, so daß die CPU 1 und die peripheren Schaltkreise 2 . . . 2 betrieben werden.

In der Zwischenzeit wird, wenn das Wartezustand-Aus­ wahlsignal S_W und das Wartesignal WIT beide auf den H-Pegel eingestellt sind, die Ausgabe des NAND-Schaltkreises 20 auf den L-Pegel eingestellt und die Ausgabe WIT₁ des Inverters 21 auf den H-Pegel eingestellt. Mithin wird die Ausgabe des NOR-Schaltkreises 76 auf den L-Pegel fixiert. Dann wird die Eingabe des von dem NAND-Schaltkreis 12 ausgegebenen Taktes an den 1/2-Frequenzteiler 17 unterbrochen, wodurch der Takt f₂ nicht ausgegeben wird und der Betrieb der CPU 1 und der peripheren Schaltkreise 2 . . . 2 wird eingestellt. Falls in diesem Fall der Mikrocomputer dann in den Wartezustand überführt wird, wird die Zufuhr des Taktes zu dem Rauschunterdrücker 15 und dem 1/2-Frequenzteiler 17 während des Oszillationsbetriebs eingestellt. Mit dem eingestellten Betrieb des Rauschunterdrückers 15 und des 1/2-Frequenzteilers 17 ist der Leistungsverbrauch reduziert.

Siebtes Ausführungsbeispiel

Fig. 10 ist ein Blockdiagramm, das einen Aufbau eines wesentlichen Teils eines Mikrocomputers gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Der Takteingabeanschluß 10 ist mit Eingabeanschlüssen des getakteten Inverters 40 und einem getakteten Inverter 42 (einem vierten Torschaltkreis) und einem Eingabeanschluß des NAND-Schaltkreises 13 verbunden. Ausgabeanschlüsse der getakteten Inverter 40 und 42 sind mit dem Taktausgabeanschluß 11 und dem Ausgabeanschluß des getakteten Inverters 43 verbunden. Das invertierte Anschlußzustand-Auswahlsignal #SD wird dem Eingabeanschluß des Inverters 43 eingegeben.

Das Stopsignal STP und das Oszillationszustand-Aus­ wahlsignal S_E werden dem NOR-Schaltkreis 24 eingegeben. Der Ausgabeanschluß des NOR-Schaltkreises 24 ist mit einem Eingabeanschluß eines NAND-Schaltkreises 46 (einem fünften Torschaltkreis), dem Eingabeanschluß des Inverters 44 und dem Steueranschluß des getakteten Inverters 40 verbunden. Ein invertiertes Steuereffektivitäts-Auswahlsignal #SK wird dem anderen Eingabeanschluß des NAND-Schaltkreises 46 eingegeben. Ein Ausgabeanschluß des NAND-Schaltkreises 46 ist mit einem Eingabeanschluß eines Invertierers 47 verbunden, dessen Ausgabeanschluß mit einem Steueranschluß des getakteten Inverters 42 verbunden ist. Der Ausgabeanschluß des Inverters 44 ist mit dem Steueranschluß des getakteten Inverters 43 verbunden. Die Ansteuereffektivität des getakteten Inverters 42 ist größer als diejenige der getakteten Inverter 40 und 43, wobei die Ansteuereffektivitäten der getakteten Inverter 40 und 43 im wesentlichen gleich zueinander ausgewählt sind.

Tatsächlich ist die Summe der Ansteuereffektivitäten der getakteten Inverter 40 und 42 in Fig. 10 so eingestellt, daß diese gleich der Ansteuereffektivität des getakteten Inverters 40 ist, der in Fig. 4 gezeigt ist.

Die anderen Punkte hinsichtlich des Aufbaus sind gleich denjenigen, die in Fig. 4 gezeigt sind, und gleiche Aufbauteile sind mit gleichen Bezugszeichen versehen.

Nachstehend wird ein Betrieb des Mikrocomputers beschrieben. Ein Betrieb, bei dem einem Anschlußzustand-Aus­ wahlsignal S_D die Ausgabe an den Taktausgabeanschluß 11 oder nicht mittels des Oszillationszustands-Auswahlsignals S_E ermöglicht wird, ist die gleiche wie der Betrieb des in Fig. 4 gezeigten Mikrocomputers.

Wenn beide, das Oszillationszustands-Auswahlsignal S_E und das Stopsignal STP, auf den L-Pegel eingestellt sind und das invertierte Ansteuereffektivitäts-Auswahlsignal #SK auf den H-Pegel eingestellt ist, um die Ansteuereffektivität zu erhöhen, ist die Ausgabe des NOR-Schaltkreises 24 auf den H-Pegel eingestellt und die Ausgabe des NAND-Schaltkreises 46 auf den L-Pegel eingestellt, sowie die Ausgabe des Inverters 47 auf den H-Pegel eingestellt. Als Konsequenz werden die getakteten Inverter 40 und 42 in einen Zustand überführt, bei dem die Übermittlung eines Signals möglich ist, und die Ausgabe des Inverters 44 wird auf den L-Pegel eingestellt. Mithin zeigt der getaktete Inverter 43 eine nicht definierte Ausgabe (floating output) und der externe Oszillationsschaltkreis 88 wird mit einer größeren Ansteuereffektivität durch die getakteten Inverter 40 und 42 angesteuert, so daß der Oszillationsbetrieb in kurzer Zeit stabilisiert ist. Wenn der Oszillationsbetrieb stabilisiert ist, wobei das invertierte Ansteuereffektivitäts-Auswahlsignal #SK auf den L-Pegel eingestellt ist, wird die Ausgabe des NOR-Schalt­ kreises 46 auf den H-Pegel eingestellt und die Ausgabe des Inverters 47 wird auf den L-Pegel eingestellt, so daß der getaktete Inverter 42 in einen Zustand einer nicht definierten Ausgabe überführt wird, wodurch der Oszillationsbetrieb durch den getakteten Inverter 40 mit einer geringen Ansteuereffektivität fortgesetzt wird.

Mit anderen Worten ist es möglich, den Mikrocomputer in zwei Zustände zu überführen, das heißt, in einen Zustand großer Effektivität und einen Zustand geringer Effektivität. In dem Zustand großer Effektivität sind zwei getaktete Inverter 40 und 42 beide auf einen Zustand eingestellt, bei dem diese in der Lage sind, ein Signal zu übermitteln, und zwar in Abhängigkeit von einem Zustand des invertierten Ansteuereffektivitäts-Auswahlsignals #SK. In dem Zustand geringer Effektivität wird lediglich der getaktete Inverter 40 in einen Zustand überführt, in dem dieser in der Lage ist, ein Signal zu übermitteln. Im allgemeinen ist die große Ansteuereffektivität erforderlich, wenn die Leistung zugeführt wird oder wenn der Oszillationsbetrieb begonnen wird, beispielsweise, wenn der Oszillationsbetrieb von dem eingestellten Zustand wieder aufgenommen wird. Nachdem der Oszillationsbetrieb stabilisiert ist, ist allerdings eine große Ansteuereffektivität nicht erforderlich. Daher wird der getaktete Inverter 40 mit einer geringeren Ansteuereffektivität betrieben, nachdem der Oszillationsbetrieb stabilisiert ist, um den Leistungsverbruch zu reduzieren.

Fig. 11 ist ein Blockschaltbild, in dem die getakteten Inverter 40, 42 und 43 gemäß Fig. 10 durch MOS-Transistoren bereitgestellt sind. Zwischen der Leistungsquelle V_CC und der definierten Leistungsquelle V_SS ist ein Reihenschaltkreis von P-Kanal-Transistoren 220 und 221 und N-Kanal-Transistoren 223 und 224 angeordnet. Zudem ist ein Reihenschaltkreis von P-Kanal-Transistoren 210 und 211 und N-Kanal-Transistoren 213 und 214 angeordnet. Zudem ist ein Reihenschaltkreis von P-Kanal-Transistoren 230 und 231 und N-Kanal-Transistoren 233 und 234 angeordnet. Jeder Gate-An­ schluß der P-Kanal-Transistoren 220 und 210 und N-Kanal-Tran­ sistoren 224 und 214 ist mit dem Takteingabeanschluß 10 verbunden.

Gate-Anschlüsse des P-Kanal-Transistors 230 und des N-Kanal-Transistors 234 sind gemeinsam verbunden. Das invertierte Anschlußzustand-Auswahlsignal #SD wird dem gemeinsamen Gate-Anschluß zugeführt. Jeder Gate-Anschluß des N-Kanal-Transistors 213 und des P-Kanal-Transistors 231 ist mit dem Eingabeanschluß des Inverters 44 verbunden (siehe Fig. 10). Jeder Gate-Anschluß des T-Kanal-Tran­ sistors 221 und des N-Kanal-Transistors 223 ist mit dem Ausgabeanschluß des Inverters 47 verbunden (siehe Fig. 10).

Jeder Gate-Anschluß des P-Kanal-Transistors 211 und des N-Kanal-Transistors 233 ist mit dem Ausgabeanschluß des Inverters 44 verbunden (siehe Fig. 10). Ein Verbindungsabschnitt zwischen dem P-Kanal-Transistor 221 und dem N-Kanal-Transistor 223, ein Verbindungsabschnitt zwischen dem P-Kanal-Transistor 211 und dem N-Kanal-Tran­ sistor 213 und ein Verbindungsabschnitt zwischen dem P-Kanal-Transistor 231 und dem N-Kanal-Transistor 233 sind gemeinsam mit dem Taktausgabeanschluß 11 verbunden. Die P-Kanal-Transistoren 220 und 221 und- N-Kanal-Transistoren 223 und 224 stellen den getakteten Inverter 42 bereit. Die P-Kanal-Transistoren 210 und 211 und N-Kanal-Transistoren 213 und 214 stellen den getakteten Inverter 40 bereit. Die P-Kanal-Transistoren 230 und 231 und N-Kanal-Transistoren 233 und 234 stellen den getakteten Inverter 43 bereit.

In den vorstehend beschriebenen Ausführungsbeispielen ist der Mikrocomputer so aufgebaut, daß das Wartezustand-Aus­ wahlsignal S_W, das Stop-Wiederanlauf-Auswahlsignal S_S und das Oszillationszustand-Auswahlsignal S_E von dem in Fig. 18 gezeigten Register ausgegeben werden, welches in dem Mikrocomputer vorgesehen ist, und die Signale sind durch Änderung des Speicherzustandes der Signale durch Einschreiben seitens der CPU variabel. Beispielsweise kann ein Auswahlsignal (Zustandsauswahl) von einem Eingabeanschluß 300, wie in Fig. 12 gezeigt ist, einem Eingabepuffer 301 eingegeben werden und nach Durchlauf durch einen vorbestimmten Steuerschaltkreis oder direkt als das vorstehende Auswahlsignal ausgegeben werden. Wenn das Register in dem Mikrocomputer verwendet wird, besteht die Gefahr, daß der Speicherzustand durch elektrische Störungen geändert wird, die von dem Signaleingabeanschluß, dem Spannungsquellenanschluß oder ähnlichem zu dem Mikrocomputer übertragen wurden, oder ein Fehler beim Schreiben in das Register aufgrund eines Fehlbetriebs der CPU kann auftreten. Daher ist es hinsichtlich der Sicherheit vorzuziehen, entsprechend einem Eingabezustand an dem Eingabeanschluß 300 ein extrem wichtiges Signal zum Ansteuern des Mikrocomputers auszuwählen, beispielsweise zum Einstellen des Oszillationsbetriebs oder zum Einstellen der Taktzufuhr, als dieses mittels des Registers auszuwählen.

Tatsächlich wird in den vorstehenden Ausführungsbeispielen der hinsichtlich der Wellenform geringfügig verzerrte Takt, der dem Takteingabesignal eingegeben wird, der CPU zugeführt. Allerdings ist klar, daß der gleiche Effekt erreicht werden kann, wenn der dem Taktausgabeanschluß zugeführte Takt der CPU zugeführt wird.

Ein Mikrocomputer ist so aufgebaut, daß ein Oszillationszustand-Auswahlsignal, das anzeigt, ob ein einem ersten Taktanschluß eingegebener Takt ein durch einen Taktgeneratorschaltkreis erzeugter Takt ist, einem ersten Torschaltkreis übermittelt wird, der zwischen dem ersten Taktanschluß und einem zweiten Taktanschluß angeordnet ist, und der erste Torschaltkreis in einen Übertragungszustand überführt wird, wenn das Oszillationszustands-Auswahlsignal sich in einem ersten Zustand befindet, während der erste Torschaltkreis in einen Zustand überführt wird, in dem dieser zur Übermittlung eines Signals nicht in der Lage ist, wenn das Oszillationszustands-Auswahlsignal sich in einem zweiten Zustand befindet.

Claims (7)

1. Mikrocomputer, bei dem ein erster Taktanschluß (10) und ein zweiter Taktanschluß (11), mit denen ein Taktgeneratorschaltkreis (88) zu verbinden ist, und ein zwischen den Anschlüssen (10, 11) vorgesehener erster Torschaltkreis (12) vorgesehen sind, und eine CPU (1) auf der Basis eines dem ersten Taktanschluß (10) eingegebenen Taktes betrieben wird, mit
einem zweiten Torschaltkreis (24) zum Zuführen eines ersten Signals an den ersten Torschaltkreis (12), das ein logisches ODER eines Stopsignals (STP) zum Einstellen einer Oszillation eines Taktes ist, und eines Oszillationszustands-Auswahlsignals (S_E), das anzeigt, ob der dem ersten Taktanschluß (10) zugeführte Takt ein durch den Taktgeneratorschaltkreis (88) erzeugter Takt ist,
wobei der erste Torschaltkreis (12) in einen Übertragungszustand überführt wird, bei dem dem Taktgeneratorschaltkreis (88) ein Oszillationsbetrieb ermöglicht ist, wenn das erste Signal sich auf einem ersten Pegel befindet, und in einen Zustand überführt wird, bei dem die Übermittlung eines Signals nicht ermöglicht ist, wenn das erste Signal sich auf einem zweiten Pegel befindet.

2. Mikrocomputer nach Anspruch 1, mit einem dritten Torschaltkreis (43), dessen Ausgabeanschluß mit dem zweiten Taktanschluß (11) verbünden ist und der in einen nicht definierten Zustand überführt werden kann, wobei
auch der erste Torschaltkreis (12) in den nicht definierten Zustand überführt werden kann,
der zweite Torschaltkreis (24) das erste Signal dem ersten Torschaltkreis (12) und dem dritten Torschaltkreis (43) zuführt,
wenn sich das erste Signal auf dem ersten Pegel befindet, der erste Torschaltkreis (12) in dem Übertragungszustand und der dritte Torschaltkreis (43) in den nicht definierten Zustand überführt ist, und
wenn das erste Signal sich auf dem zweiten Pegel befindet, der erste Torschaltkreis (12) in den nicht definierten Zustand und der dritte Torschaltkreis (43) in den Übertragungszustand überführt ist.

3. Mikrocomputer nach Anspruch 2 mit einem vierten Torschaltkreis (42), der parallel mit dem ersten Torschaltkreis (12) verbunden ist und in den nicht definierten Zustand überführbar ist, und
einem fünften Torschaltkreis (46) zum Zuführen zu dem vierten Torschaltkreis (42) eines zweiten Signals, das ein logisches ODER des ersten Signals ist, und eines Ansteuereffektivitäts-Auswahlsignals (S_K) zum Auswählen einer Ansteuereffektivität für den Taktgeneratorschaltkreis (88),
wobei der vierte Torschaltkreis (42) in den Übertragungszustand überführt wird, wenn das zweite Signal auf dem ersten Pegel liegt, und in den nicht definierten Zustand überführt wird, wenn das Signal auf dem zweiten Pegel liegt.

4. Mikrocomputer nach einem der vorstehenden Ansprüche mit:
einer Zähleinrichtung (31) zum Zählen von dem ersten Taktanschluß (10) seit Beginn oder Wiederaufnahme der Zufuhr von Takten eingegebenen Takten, und
einem sechsten Torschaltkreis (22) zum Zuführen eines Taktes zu der CPU (1),
wobei der sechste Torschaltkreis (22) in dem Nichtübertragungszustand gehalten wird, bis die Zähleinrichtung (31) eine vorbestimmte Zahl gezählt hat, wenn sich das Oszillationszustand-Auswahlsignal (S_E) auf einem ersten Pegel befindet, und in den Übertragungszustand überführt wird, wenn das Oszillationszustands-Auswahlsignal (S_E) sich auf dem zweiten Pegel befindet.

5. Mikrocomputer nach einem der vorstehenden Ansprüche, mit:
einem siebten Torschaltkreis (13) zum Zuführen zu der CPU (1) eines dem ersten Taktanschluß (10) oder dem zweiten Taktanschluß (11) übermittelten Taktes, und
einem AND-Torschaltkreis (120) zum Zuführen zu dem siebten Torschaltkreis eines Signals, das ein logisches UND eines Wartesignals (WIT) ist, zum Einstellen des Betriebs der CPU (1) und eines Wartezustand-Auswahlsignals (S_W) zum Auswählen des Einstellens oder des Nichteinstellens des Betriebs von peripheren Schaltkreisen (2),
wobei der siebte Torschaltkreis (13) in den Übertragungszustand überführt wird, wenn das Wartezustand-Aus­ wahlsignal (S_W) oder das Wartesignal (WIT) sich auf dem ersten Pegel befindet, und in den Nichtübertragungszustand überführt wird, wenn beide, das Wartezustand-Auswahlsignal (S_W) und das Wartesignal, sich auf dem zweiten Pegel befinden.

6. Mikrocomputer nach einem der Ansprüche 1 bis 4, mit:
einem siebten Torschaltkreis (13) zum Zuführen zu der CPU (1) eines dem ersten Taktanschluß (10) oder dem zweiten Taktanschluß (11) übermittelten Taktes,
wobei der siebte Torschaltkreis (13) in den Übertragungszustand überführt wird, wenn ein Wartesignal (WIT) zum Einstellen des Betriebs der CPU (1) sich auf dem ersten Pegel befindet, und in den Nichtübertragungszustand überführt wird, wenn das Wartesignal (WIT) sich auf dem zweiten Pegel befindet.

7. Mikrocomputer nach Anspruch 5, mit einem Eingabeanschluß zum Eingeben eines Oszillationszustand-Aus­ wahlsignals (S_E) oder einem Eingabeanschluß zum Eingeben eines Wartezustand-Auswahlsignals (S_W).