DE2709773C2 - Schaltung zur Beeinflussung von Taktpulsen in einem Rechenautomaten mit mehreren Rechenanlagen - Google Patents

Description

Die Erfindung betrifft eine Schaltung zur Beeinflussung von Taktpulsen in einem Rechenautomaten mit mehreren Rechenanlagen, die je über ihren eigenen Taktgeber verfügen und vor Beginn eines Nachrichtenaustausches mit einem entfernt angeordneten Speicher jeweils zumindest ein Anforderungssignal ausgeben, und mit einer Schaltlogik zur Auswahl desjenigen Taktgebers, dessen Taktpulse die gesamte Zeitsteuerung aller Rechenanlagen und des Speichers übernehmen.

Die meisten zentralen Rechenanlagen, z. B. das System IBM 370, sind mit einer Quelle zentral abgegebener Taktpulse versehen, von denen die Zeiten ihrer Arbeitsgänge festgelegt werden. Bei denjenigen Rechenanlagen, die mit einer begrenzten Anzahl von Ein-/Ausgabegeräten und einem beliebigen Speicher zusammenarbeiten, werden die zentral gelieferten Taktpulse auch zur Zeitfestsetzung von Vorgängen in den Einrichtungen außerhalb des Hauptraumes der zentralen Rechenanlage benutzt Die Zeitgabe bildet für eine einzelne zentrale Rechenanlage kein Problem hinsichtlich des gleichzeitigen Eintreffens der Taktpulse, wenn diese von einem einzigen Haupttaktgeber ausgehen. Wenn das System möglichst fehlerfrei arbeiten soll, kann ein Hilfs- oder Notzeitgeber vorgesehen sein, der durch Phasensperrschleifen oder andere bekannte Hilfsmittel mit dem aktiven Taktgeber synchronisiert werden kann.

In umfangreichen datenverarbeitenden Systemen, z. B. im System GE 655, kommen zwei oder mehrere zentrale Rcchenanlagen mit je einer Quelle von Haupttaktpulsen zur Anwendung, deren Dauer gewöhnlieh kürzer als die Zyklus- und Ansprechzeiten der aktiven Komponenten des Systems oder der einzelnen zentralen Rechenanlagen mit den zugehörigen Fangspeichern und/oder Ein-/Ausgabe-Geräten ist.

Wenn in einem umfangreichen datenverarbeitenden System Haupttaktpulse von mehreren zentralen Rechenanlagen erzeugt werden, treten verschiedene Probleme auf. Da die Frequenz der Taktpulse gewöhnlich über 20 MHz hinausgeht, ist die Dauer der einzelnen Impulse geringer als 25 nsec. Die Länge der zum Anschluß der Komponenten des Systems verwendeten Kabel kann bis zu 2,50 m betragen, so daß die zeitliche Verzögerung in diesen koaxialen Kabeln in jeder Richtung den Betrag von 18 nsec übersteigt. Während der Dauer eines einzigen Haupttaktpulses kann somit weder ein Anforderungssignal herausgegeben noch ein Anerkenntnissignal zwischen den Komponenten eines solch umfangreichen Systems übertragen werden. Zur Festsetzung der Zykluszeiten innerhalb der einzelnen Komponenten des Rechenautomaten werden dann innere Zähler mit den zugehörigen Schaltungen benötigt. Da die Zykluszeiten der einzelnen Komponenten von den Taktpulsen aus dem entfernt angeordneten Haupttaktgeber synchronisiert werden, erscheinen sie in den Anschlußkabeln mit einer gewissen Verzögerung.

Bislang hat man diese Verzögerungen der Taktpulse dadurch kompensiert, daß zusätzlich kompensierende Verzögerungs-Einheiten in die Anschlußkabel eingebaut wurden, damit in allen Komponenten des Rechenautomaten die gleichen Haupttaktpulse gleichzeitig ankamen. Da mehrere Taktgeber in dem umfangreichen Rechenautomaten benutzt werden, sind die von den verschiedenen Haupttaktpulsen eingeschlagenen Wege verschieden lang, weswegen die kompensierenden Verzögerungs-Einheiten jedesmal abgeändert werden müssen, wenn ein anderer Zeitgeber benutzt wird.

Sicherheitshalber werden in den umfangreichen datenverarbeitenden Systemen aus zwei Gründen

zumindest zwei abwechselnd betriebsfähige Taktgeber nämlich ein Haupttaktgeber und ein Nottaktgeber eingesetzt, die miteinander synchronisiert werden müssen. Die Taktgeber, die gemeinsam in Phasensperrschleifen der Zeitfestsetzung unterliegen, sind nicht voneinander unabhängig und erfüllen daher nicht die allgemeinen Anforderungen an ein möglichst fehlerfreies Arbeiten.

Der zweite Grund, abwechselnd betriebsfähige Haupttaktgeber in einem umfangreichen datenverarbeltenden Syster.i vorzusehen, besteht darin, daß üblicherweise in einem Zwischenspeicher Festkörperspeicher-Elemente mit verschwindendem Informaiionsgehalt angewendet werden, da diese weit schneller als die mit festem Informationsgehalt arbeiten. Diese Elemente is verlieren jedoch die in ihnen gespeicherten Daten, wenn ihnen nicht Adreßsignale zur Auffrischung zugeführt werden. Für die Zeitfestsetzung dieser Adreßsignale werden in der Praxis die Haupttaktpulse des Systems bevorzugt, um Störungen durch die gerade bearbeitenden Daten zu vermeiden.

Man begegnet bei der Anwendung der Festkörperspeicher-Elemente, die sehr schnell arbeiten, in den Speichern von Rechenautomaten noch einem weiteren Problem. Wenn ein solcher Speicher zur Annahme eines Anforderungssignals für die Ein-/Ausgabe von Daten bereitsteht, erzeugt er in seinem inneren Verknüpfungsschaltungen ein dem Bereitschaftssignal äquivalentes Signal. Falls ein stabilisiertes Anforderungssignal am Eingang des Festkörperspeichers zugegen und das Bereitschaftssignal zuerst dargeboten ist, wird drs Anforderungssignal richtig angenommen und bearbeitet. Auch ein Anforderungssignal, das auftritt, während das Bereitschaftssignal stabil ist, wird richtig angenommen und ausgeführt. Im Falle, daß das Bereitschaftssignal beendet ist und sich das Anforderungssignal in einer Übergangsperiode befindet, kann jedoch die empfangende Schaltung die vorübergehende Instabilität fortpflanzen, so daß der Zustand des Empfängers und des Speichers unbestimmt bleibt.

Bei den Festkörperspeichern mit verschwindendem Informationsgehalt, in denen eine Transistor-Transistor-Logik und eine mit dem Emitter gekoppelten Logik benutzt werden, besteht an der empfangenen Schaltungseinheit das Problem, daß bei einem instabilen Anforderungssignal, falls das Bereitschaftssignal beendet ist, eine Periode der Instabilität, der sog. MetaStabilität auftritt. Beispielsweise ist für ein im Handel erhältliches Flipflop als mit dem Emitter gekoppelte Logik vorgeschrieben, daß die eingehenden Daten mindestens 0,1 nsec vor und nach der Zufuhr des Schalt- oder Taktsignals stabil sein müssen, um sicherzustellen, daß eine stabile Verklinkung also eine Änderung des Zustandes zustandekommt.

Für die datenverarbeitenden Großraumsysteme besteht somit das Erfordernis, daß die Anforderungssignale aller Komponenten, die sie hervorbringen, während einer Periode auftreten, die die von den Halbleiter-Herstellern vorgeschriebene übertrifft. Diese Forderung zu erfüllen, ist unmöglich, wenn nicht die Zeiten für die Ausgabe der sendenden Schaltungseinheit vom selben Haupttaktgeber festgesetzt werden, der auch das Bereitschaftssignal des Empfängers im Zwischenspeicher zeitlich festlegt.

Wenn sich das zuvor bezeichnete Problem der Metastabilität in einem möglichst fehlerfreien System oder in einem System bietet, in dem zwei oder mehrere Haupttaktgeber im Austausch benutzt werden, wird das Problem noch kompliz erter.

Aus der britischen Patentschrift Nr. 13 18 673 ist ein Rechenautomat mit mehreren gesonderten, unabhängig arbeitenden Rechenanlagen bekannt, denen je ein eigener Taktgeber zugeordnet ist. Zwischen einer der Rechenanlagen und einem entfernt angeordneten Speicher kann ein Datenaustausch stattfinden. Um einen solchen Datenaustausch einzuleiten, erzeugt die betreffende Rechenanlage ein Startsigna', das auch als Anforderungssignal für die Ein-/Ausgabe von Daten in den bzw. aus dem Speicher bezeichnet werden kann. Dieses Start- oder Anforderungssignal gelangt von der jeweiligen rufenden Rechenanlage in eine Zeitgabeschaltung aus logischen Verknüpfungsgliedern, in der es zu einem Startsignal für einen dem Speicher zugeordneten Taktgeber umgewandelt wird. Von diesem Startsignal wird über den zugeordneten Taktgeber der Speicher in Betrieb genommen, so daß nunmehr eine Datenübertragung zwischen diesem Speicher und derjenigen Rechenanlage einsetzt, von der das Startoder Anforderungssignal ausgegeben wurde. Diese Datenübertragung steht unter der Steuerung des dieser Rechenanlage zugeordneten Taktgebers.

Wenn während dieser Datenübertragung eine weitere Rechenanlage ein Start- oder Anforderungssignal der Zeitgabeschaltung aus den logischen Verknüpfungsgliedern zuführt, kann sich auch diese Rechenanlage an der Datenübertragung zwischen ihr und dem Speicher beteiligen, ohne daß jedoch dabei der ihr zugeordnete Taktgeber wirksam wird, da der Taktgeber der zuerst mit dem Datenaustausch begonnenen Rechenanlage seine Steuerung aufrechterhält. Solange also eine Datenübertragung zwischen einer Rechenanlage und dem Speicher stattfindet, bleibt derjenige Taktgeber, dessen Rechenanlage die Datenübertragung einleitete, voll wirksam, während alle anderen Taktgeber ausgeschaltet bleiben. Nur wenn die Datenübertragung beendet ist und der Speicher nicht mehr arbeitet, kann der Taktgeber einer anderen Rechenanlage die dann ein Start- oder Anforderungssignal aussendet, die Steuerung der danach einsetzenden Datenübertragung übernehmen.

Bei dieser Art Steuerung der Datenübertragung zwischen einer oder mehreren Rechenanlagen und dem Speicher besteht die Gefahr, daß der einzelne steuernde Taktgeber plötzlich fehlerhaft arbeitet und damit die Datenübertragung gestört oder unterbrochen wird.

Zur Behebung dieser Fehlermöglichkeit ist aus der britischen Patentschrift Nr. 12 87 780 eine Schallung bekannt, die zwischen den Rechenanlagen und ihren jeweiligen Taktgebern liegt und die Aufgabe hai, die von dem gerade wirksamen Taktgeber gelieferten Taktpulse hinsichtlich ihrer Länge zu überwachen. Sobald diese Länge unterschritten wird, erfolgt eine Umschaltung auf einen anderen, bislang abgetrennten Taktgeber, der nunmehr anstelle des versagenden Taktgebers die Steuerung aller Rechenanlagen übernimmt.

Bei dem zuvor erläuterten Rechenautomaten nach der britischen Patentschrift Nr. 13 18 673 wird ein Ringkernspeicher angewendet, dessen Informationsgehalt über lange Zeiten hinweg beständig ist. Die Schaltzeiten dieser Ringkernspeicher sind aber unverhältnismäßig lang, so daß sie heutzutage für viele Anwendungen nicht mehr in Betracht kommen. Daher ersetzt man sie durch die weit schneller arbeitenden Festkörperspeicher mit Halbleiterelementen, deren Nachteil darin besteht, daß sie ihren Informationsgehalt

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verlieren, wenn ihnen nicht in regelmäßigen Abständen Adreßsignale zu ihrer Auffrischung zugeleitet werden. Wegen dieser Auffrischung ist ein solcher Speicher im Gegensatz zu den Ringkernspeichern nicht jederzeit bereit, ein Anforderungssignal für die Ein-/Ausgabe von Daten anzunehmen, und muß daher Bereitschaftssignale unter der zeitlichen Steuerung des Haupttaktgebers des Systems entwickeln.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zur Beeinflussung der durch einen von mehreren Taktgebern erzeugbaren Taktpulse anzugeben, mit deren Hilfe die Anforderungssignale mit Sicherheit in eine vorgegebene zeitliche Beziehung zu dem Auftreten gesetzt werden.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, is daß bei einer Ausbildung des Speichers als Festkörperspeicher, dem die Taktpulse zur regelmäßigen Auffrischung seines Informationsgehaltes und zu einer damit verknüpften Abgabe von Bereitschaftssignalen zuführbar sind, zwischen der Schaltlogik und dem Speicher mehrere Verzögerungselemente parallel geschaltet sind, an die die Taktpulse aus dem gewählten Taktgeber synchronisiert heranführbar sind, und deren Verzögerungzeitspannen derart einstellbar sind, daß die Anforderungssignale aus den Rechenanlagen und die Taktpulse mit ihrer einen Flanke eine vorgegebene Zeitspanne vor der Vorderflanke der Bereitschaftssignale den Speicher erreichen.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher erläutert. Es zeigt

F i g. 1 ein Blockschaltbild eines datenverarbeitenden Großraumsystems mit zwei zentralen Rechenanlagen,

F i g. 2 zeitliche Auftragungen von synchronisierten Impulsen, die von der logischen Schaltung des synchronisierenden Taktgebers im Blockschaltbild der Fig.! abgegeben werden.

F i g. 3 den zeitlichen Verlauf der Impulse, die von Phasengeneratoren im System gemäß der F i g. 1 abgegeben werden,

Fig.4 den zeitlichen Verlauf der Impulse am Speicher im Blockschaltbild der F i g. 1,

F i g. 5 ein ausführliches Blockschaltbild der logischen Schaltungen des synchronisierenden Taktgebers aus dem System der F i g. 1 und

Gemäß dem Blockschaltbild der F i g. 1 weist ein datenverarbeitendes Großraumsystem 10 zwei zentrale Rechenanlagen 11 und 12 auf, die arbeitsmäßig mit Ein-/Ausgabe-Geräten 13 und 14, sowie Speichern 15 und 16 verbunden sind und jeweils über ihren eigenen, inneren Taktgeber 17 bzw. 18 verfügen, der jedoch der besseren Übersichtlichkeit wegen getrennt dargestellt ist Im normalen Betrieb liefert die Rechenanlage 11 ein Anforderungssignal über eine Leitung 19 an das Ein-/Ausgabegerät 13 und über eine Leitung 21 an das Ein-/Ausgabegerät 14. Die Speicher 15 und 16 können diese Anforderungssignale annehmen und je ein Anerkenntnissignal an die Ein-/Ausgabe-Geräte 13 und 14 zurückgeben, dem die Datenübertragung auf Leitungen derselben Schienen folgt Am Schluß senden dann die Ein-/Ausgabe-Geräte 13 und 14 Signale zurück, die den zentralen Rechenanlagen 11 bzw. 12 das Ende der Datenübertragung anzeigen.

Zwischen den Rechenanlagen und den Speichern können die Daten auch unmittelbar übermittelt werden. Auf einer von acht Leitungen liefert die Rechenanlage 11 mit Hilfe von Flipflops 26 je ein Anforderungssignal, vier Anforderungssignale werden auf einer Schiene 27 dem Speicher 15 und vier weitere Anforderungssignale auf einer Schiene 28 dem Speicher 16 zugeleitet. Dem Anerkenntnis folgt die Datenübertragung von den Speichern 15 und 16 zurück über dieselben Schienen zur Rechenanlage 11. In diesem typischen System können die Anforderungssignale in den Schienen 22, 24, 27 und 31 gleichzeitig zum Speicher 15 laufen; das gleiche gilt für die Anforderungssignale, die auf Schienen 23, 25,30 und 28 dem Speicher 16 zugeleitet werden. Für die Betriebsfähigkeit des Großraumsystems 10 müssen die Anforderungssignale den betreffenden Speichern vor dem Zeitpunkt dargeboten werden, in dem sie ein Bereitschaftssignal entwickeln. Falls die Taktsignale aus dem Taktgeber 17 dem Antrieb des Großraumsystems 10 dienen und dem Speicher 15 über eine Leitung 33 zugeführt werden, bewirken sie ein verzögertes Bereilschaftssignal; ähnliches gilt für die Taktsignale in einer Leitung 34, die ein verzögertes Bereitschaftssignal im Speicher 16 hervorrufen. Um die Ankunft der Anforderungssignale in den Speichern 15 und 16 vor die Erzeugung des Bereitschaftssignals zu legen, müssen die Taktsignale, die in einer Leitung 35 bzw. 36 dem Ein-/Ausgabegerät 13 bzw. 14 zugeleitet werden, Ausgangssignale auf der betreffenden Leitung, also Anforderungssignale bewirken, bevor die Bereitschaftssignale in der Zwischeneinheit der Speicher 15 bzw. 16 Zustandekommen. Einem Phasengenerator 38 werden auf einer Leitung 37 der Zeitfestsetzung dienende Signale zugeführt, damit auf Leitungen 39, 41,42 und 43 vier Phasensignale Zustandekommen, die zur Zeitfestsetzung in die Rechenanlage 11 eingegeben werden. Von ihnen werden in den Schienen 27 und 28 die Anforderungssignale vor dem Einsetzen des Bereitschaftssignale in den Speichern 15 und 16 hervorgerufen. Einem weiteren Phasengenerator 45 werden ebenfalls der Zeitfestsetzung dienende Signale über eine Leitung 44 zugeführt, damit über Leitungen 46 bis 49 Phasensignale an die Rechenanlage 12 geliefert werden, die in den Schienen 30 und 31 Anforderungssignale an die Speicher 15 und 16 vor dem Zeitpunkt heranbringt, in dem in diesen Speichern das Bereitschaftssignal auftritt.

Falls der Taktgeber 17 inaktiv und der Taktgeber 18 aktiv ist. sind die in den Leitungen 37 und 44 erscheinenden Taktpulse dieselben. Bei einem aktiven Taktgeber 18 werden die Taktpulse über eine Leitung 33' dem Speicher 15 und über eine Leitung 34' dem Speicher 16 dargeboten.

Die verzögerten Taktpulse des synchronisierenden Taktgebersystems sind in den Leitungen 33 bis 37 nicht synchronisiert und werden von synchronisierten Taktpulsen in den Leitungen 53 bis 57 hervorgerufen; vergleiche die Pfeile A und B in der Fig. la. Als Hilfsmittel sind einstellbare Verzögerungs-Einheiten 63 bis 67 zwischengeschaltet. Wenn der Taktgeber 18 aktiv und der Taktgeber 17 inaktiv ist, werden dementsprechend von weiteren einstellbaren Verzögerungs-Einheiten 63' bis 67' die synchronisierten Taktpulse in Leitungen 53' bis 57' in nichtsynchronisierte Taktpulse in Leitungen 33' bis 36' und 44 überführt

In der F i g. 2 sind die an einem Punkt A auftretende Taktpulse entsprechend dem Pfeil A aus der F i g. 1 a als synchronisierte Taktpulse zu betrachten. Wenn der Taktgeber 17 als Haupttaktgeber aktiv ist, erzeugt er gerade in einer Leitung 68 eine Folge grundlegender Taktpulse 79, deren Dauer annähernd 25 nsec ist, und •diese Folge läuft in eine einstellbare Verzögerungseinheit 69 hinein, in der sie bis zu 25 nsec verzögert wird; in

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einem Kabel 71 gelangt sie dann weiter in logische Schaltungen 72 des synchronisierenden Taktgebersystems. Eine weitere Folge von Taktpulsen 83 hat eine grundlegende Zykluszeit von 300 nsec; der Grund für ihre Verwendung besteht darin, daß die Ein-/Ausgabe-Geräte 13 und 14 je eine Start- und Entscheidungszeit von 100 nsec benötigen, und die Schaltzeit für den Takt nimmt zusätzlich eine Zeit von 100 nsec in Anspruch. Die Folge der Taktpulse 79 wird nicht nur über das Kabel 71 den logischen Schaltungen, sondern auch UND-Gliedern 86 und 87 zugeleitet, die eine Folge von Taktpulsen 82 auf den Leitungen 53 und 54 abgeben. Die den logischen Schaltungen 72 zugeleitete Folge von Taktpulsen 79 gelangt in ähnlicher Weise zu UND-Gliedern 88 und 89, von denen die Folgen Taktpulse 83 und 84 in den Leitungen 55 und 56 erzeugt werden. Du die Folge der Taktpulse 79 auch an einem UND-Glied 76 erscheint, wird dessen Ausgangssignal über eine Leitung 77 UND-Gliedern 78' aufgeprägt, denen ein ODER-Glied 74' nachgeschaltet ist, das das Ausgangssignal als Folge von Taktpulsen 85 an die Leitung 57' anlegt. Wie beachtet sei, werden alle von den logischen Schaltungen 72 erzeugten Taktpulse an dem zeitlich äquivalenten Punkt A als Folgen der Taktpulse 81 bis 85 synchronisiert. Diese synchronisierten, in den Leitungen 53 bis 57 und 57' laufenden Taktpulse werden unmittelbar aus der Folge der Taktpulse 79 erzeugt, die aus dem Taktgeber 17 austreten.

Beim aktiven Taktgeber 18 tritt die Folge der Taktpulse 79 in einer Leitung 68' auf, damit ähnlich den Folgen der Taktpulse 81 bis 85 synchronisierte Taktpulse in den Leitungen 53' bis 57' und 57 hervorgerufen werden. Nach ihrer Verzögerung in den Verzögerungs-Einheiten 67 und 63' bis 67' gelangen sie zu verschiedenen Zeiten in die entsprechende Einrichtung, um Kabelverzögerungen zu kompensieren.

Falls der Taktgeber 17 als Haupttaktgeber arbeitet, werden die Schaltungen bevorzugt derart aufeinander abgestimmt, daß das Anforderungssignal aus der Rechenanlage 11 den gerade in den Speichern !5 und 16 erzeugten Bereitschaftssignalen vorausläuft, daß also bis zum Auftreten der Bereitschaftssignaie eine Verzögerung von 5 nsec vorhanden ist. Als nächstes erfolgen die Anforderungen aus der Rechenanlage 11 bei den Ein-/Ausgabe-Geräten 13 und 14, deren Anforderungen für die Speicher 15 und 16 derart abgestimmt werden, daß die letzteren 5 nsec vor den Bereitschaftssignalen in den Speichern 15 und 16 auftreten. Der nächste Schritt beim Abstimmverfahren ist die Ingangsetzung des Taktgebers 18 als Haupttaktgeber. Von der Rechenanlage 12 wird eine Anforderung zu den Speichern 15 und 16 hin eingeleitet, und das Anforderungssignal wird auf einen Zeitpunkt abgestimmt, der 5 nsec vor der Einleitung des Bereitschaftssignals in den Speichern 15 und 16 liegt Als nächstes können die Anforderungssignale der Rechenanlage 12 die Anforderungssignale der Ein-/Ausgabe-Geräte 13 und 14 einleiten, die in die Speicher 15 und 16 eintreten und so abgestimmt werden, daß sie 5 nsec vor dem Beginn der Bereitschaftssignale in den Speichern 15 und 16 erscheinen. Die restliche, also letzte Einstellung ist die der Abstimmung der Rechenanlage 11, damit ihr Anforderungssignal, das von den Taktpulsen des Taktgebers 18 herbeigeführt wird, 5 nsec vor den Bereitschaftssignalen an den Speichern 15 und 16 auftritt Diese Einstellung wird an einer Verzögerungseinheit 69¹ vorgenommen, während die Anforderungssignale beobachtet werden, die gerade von der Rechenanlage in die Speicher 15 und 16 eingegeben werden. Dabei wird veranlaßt, daß die Anforderung der Rechonanlage 11 mit den Anforderungen der Rechenanlage 12 zeitlich zusammenfällt, die bereits abgestimmt und eingestellt war. Falls in ähnlicher Weise die Rechenanlage 12 gerade vom Taktgeber 17 als Haupttaktgeber angetrieben wird, wird die Verzögerungseinheit 69 derart eingestellt, daß die Anforderungen der Rechenanlagen 11 und 12 zeitlich zusammenfallen.

Nun sei angenommen, daß die logischen Schaltungen die Festlegung getroffen haben, daß der Taktgeber 17 das datenverarbeitende Großraumsystem 10 antreiben solle. Wenn sich die Bedingungen derart ändern, daß die logischen Schaltungen 72 erkennen, daß der Taktgeber 17 nicht mehr das Großraurnsystern 10 als Haupttaktgeber betreiben kann, legen ein anderer Taktgeber und seine logischen Schaltungen fest, daß er das Großraumsystem 10 antreiben soll. Beispielsweise sollen logische Schaltungen 72' bestimmen, daß ihr Taktgeber 18 den Antrieb des Großraumsystems 10 vom Taktgeber 17 übernehmen soll. Hierzu informieren die logischen Schaltungen 72 die logischen Schaltungen 72' über eine Leitung 94, daß der Umschaltvorgang gerade stattfindet. Die die Steuerungen betreffende Information wird gerade über Schienen 92 und 93 zu einer Übergangslogik 91 übermittelt. Falls die logische Umschaltung nicht stattfindet, informiert die Übergangslogik 91 über die Schiene 92 die logischen Schaltungen 72, daß der Taktgeber 17 die Steuerung des Großraumsystems 10 beibehält, was als Arbeitsweise 1 bezeichnet sei.

Bei der Arbeitsweise 2 ist nur eine Rechenanlage, z. B. die Rechenanlage 11 mit ihrem Taktgeber 17 und den logischen Schaltungen 72 in Tätigkeit, während die Rechenanlage 12 in Arbeit zu kommen sucht. Hierzu unterrichten die logischen Schaltungen 72' über die Leitung 94 die logischen Schaltungen 72, daß sie eine erneute Synchronisierung benötigen, wodurch künstlich ein Umschaltvorgang an den logischen Schaltungen 72 hervorgerufen wird, bei dem die Folgen der am Punkt A erscheinenden Taktpulse unterbrochen werden. Nach einem oder mehreren Zyklen nehmen die logischen Schaltungen 72 und ihr Taktgeber 17 die Steuerung als treibender Taktgeber wieder auf. Obwohl es unwahrscheinlich, aber doch möglich ist, daß nach der Inbetriebnahme der logischen Schaltungen 72' ihre Signale die Information liefern, ihr Taktgeber 18 sei der zum Antrieb des Großraumsystems 10 verwendete, legen die Schaltungen 72 fest, daß ihr Taktgeber 17 nicht der sein soll, der das Großraumsystem 10 antreibt und es erfolgt ein Umschaltvorgang, bei dem dem Taktgeber IS der aktive Antrieb des Großraumsystems 10 zugeteilt wird.

Wenn die Folge der Taktpulse 79 in der Leitung 57 der Verzögerungseinheit 67 zugeleitet wird, entsteht in der Leitung 37 ein Phasensignal 95 (Fig.3), dessen Rückflanke 96 als Auslöser einer Verzögerungsleitung verwendet wird, deren Anzapfpunkte 12 V2 nsec auseinanderliegen. Von der Verzögerungsleitung (nicht gezeigt) wird ohne Verzögerung eine Rückflanke 97 abgegriffen, und mit Hilfe eines UND-Gliedes entsteht ein Impuls von 9 nsec Dauer. Vom zweiten Punkt der Verzögerungsleitung wird 12V2 nsec nach den Rückflanken 96 und 97 die nächste Rückflanke 98 abgegriffen. Eine weitere Rückflanke 99 liegt an der dritten Anzapfstelle der Verzögerungsleitung und ist somit gegenüber der Rückflanke 96 um 25 nsec verzögert Die letzte Rückflanke 101 der Phase 4 wird

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37'/2 nsec nach der Rückflanke 96 erzeugt. Die Folgen der Taktpulse 102 bis 105, die in den Leitungen 39,41 bis 43 auftreten, stellen die vier der Rechenanlage 11 zugeleiteten Phasensignale dar, von denen das zweite die Anforderungssignale in die Leitungen 19 und 21 eintreten läßt und das vierte die Schaltzeiten für die Flipflops 26 festsetzt. In ähnlicher Weise bringt der weitere Phasengenerator 45 in den Leitungen 46 bis 49 vier Phasensignale hervor.

In der Fig.4 ist eine Folge von Taktpulsen 106 mit einer Dauer von 25 nsec dargestellt, deren Vorderflanke 107 etwa 5 bis 8 nsec vor der Vorderflanke 108 der Impulse des einen Bereitschaftssignals 109 erscheint. Die Impulsdauer dieses Bereitschaftssignals 109 liegt ungefähr bei 15 nsec. Von der Vorderflanke 107 der Taktpulse 106 wird auch die Vorderflanke 111 der Impulse einer Folge eines weiteren Bereitschaftssignals 112 ausgelöst. Falls in die Speicher 15 und 16 kein Anforderungssignal eintritt und die Vorderflanke 108 des ersten Bereitschaftssignals erscheint, werden seine Impulse alle 50 nsec erneut hervorgerufen. In Gegenwart des Anforderungssignals werden jedoch die Impulse des anderen Bereitschaftssignals 112 alle 100 nsec erneut erzeugt. Eine Vorderflanke der Anforderungssignale 114, die zu den Vorderflanken 108 und 111 der beiden Bereitschaftssignale zeitlich abgestimmt wird, tritt etwa 5 nsec vor diesen Vorderflanken auf. Das betreffende Anforderungssignai 114 ist ungefähr 85 bis 90 nsec aktiv und wird dann zum Warten auf die Daten auf das hohe (inaktive) Niveau geschaltet.

In den Fi g. 5a und 5b sind die logischen Schaltungen 72 des synchronisierenden Taktsystems dargestellt. Bei der Arbeitsweise 1 geben Signale der Gruppe 1 auf einer Leitung 116 einen Fehler in der Rechenanlage 12 an, während die Rechenanlage 11 aktiv ist und deren Taktgeber 17 gerade das Großraumsystem 10 antreibt. Die typischen Bedingungen für die Gruppe 1 sind: 1) die Unterbrechungen der Verbindungskabel (z. B. der Leitung 94) an der Rechenanlage 12, 2) das Abschalten der Rechenanlage 12 und 3) das Anhalten des Taktgebers 18 der Rechenanlage 12, während die Rechenanlage J1 eingeschaltet bleibt. Auf Grand dieser Bedingungen der Gruppe 1 ist der Taktgeber 17 gezwungen, das Großraumsystem 10 zu betreiben.

Bei der Arbeitsweise 1 geben die Signale der Gruppe 2 auf einer Leitung 117 das Ergebnis einer Prioritäts-Bestimmung an: 1) Die zugehörige, aktive Rechenanlage 11 läuft mit ihrem Taktgeber 17 gerade im Programm mit der höchsten zuteilbaren Priorität; 2) alle Rechenanlagen des Systems haben dasselbe Prioritätsniveau, und keine von ihnen hat ihr Programm dem Speicher entnommen: 3) alle Prioritäten sind gleichberechtigt und eine Rechenanlage hat ihr Programm bereits aufgenommen. Während in den Fällen 1) und 3) die mit der höchsten Priorität belastete Rechenanlage ihren Taktgeber dem System zur Verfugung stellt, ist nicht klar, welcher Taktgeber im Fall 2) das System antreibt. Daher wird im Fall 2) die Rechenanlage mit der geringsten Numerierung zur Steuerung und Taktgabe für das System ausgewählt Die Bedingungen der Gruppe 2 ordnen sich denen der Gruppe 1 unter.

Die Signale der Gruppe 3 geben bei der Arbeitsweise 1 in einer Leitung 118 Wartungsmerkmale an. Die Bedingungen dieser Gruppe 3 sind die folgenden: 1) die zugehörige inaktive Rechenanlage 11 wird gewartet, und ihr Taktgeber 17 ist in Tätigkeit; 2) ein von Hand betätigbarer Schalter zur Obersteuerung der Priorität wird in der Wartungstafel so eingestellt, daß die eine der aktiven Rechenanlage ausgewählt wird, damit ihr Taktgeber das Großraumsystem 10 antreibt. Unter diesen Bedingungen der Gruppe 3 wird entweder die bezeichnete Rechenanlage ausgewählt oder ausgeschaltet, wobei die Bedingungen der Gruppen 1 und 2 übersteuert werden.

Bei der Arbeitsweise 1 ist die Übergangslogik 91 imstande, einen Fehlerzustand bei der Bestimmung zu übersteuern, die von den logischen Schaltungen 72 auf Grund der Signale der Gruppen 1 bis 3 gemacht wird. Wenn die von den Schaltungen 72 zur Übergangslogik abgegebenen Signale angeben, daß die in der Schiene 92 übermittelte Entscheidung fehlerhaft ist, übersteuert die Übergangslogik 91 die eingehenden Signale der Gruppen 1 bis 3 und nimmt die richtige Bestimmung und Auswahl vor. Somit dient die Übergangslogik 91 nur als Prüfschaltung in einem fehlerschwachen System.

Bei der Arbeitsweise 3 kann eine Anforderung nach einer erneuten Synchronisierung von der nichtruhenden Rechenanlag«, aus ein Signal in der Leitung 94 hervorrufen, das vorübergehend alle anderen Entscheidungen übersteuert und veranlaßt, daß die feste Rechenanlage mit ihrem Taktgeber einen Umschaltvorgang einleitet, bei dem sie als Antrieb für das Großraumsystem 10 erneut gewählt wird.

Die logischen Schaltungen 72 nehmen die Folge der Taktpulse 79 aus dem Kabel 71 auf, das mit den UND-Gliedern 73, 86 und 87 verbunden ist. Außerdem gelangen die Taktpulse 79 aus dem Taktgeber 17 über das Kabel 71 zu einem 2-Bitzähler 119, von dem alle 100 nsec auf einer Leitung 121 ein Signal zu einer Schiebeklemme S eines 3-Bitschiebe-Registers 122 abgegeben wird, dessen Datenklemme D durch eine Leitung 124 an einem UND-Glied 125 angeschlossen ist.

Von diesem UND-Glied 125 wird effektiv ein 1-Bit erzeugt, wenn von den beiden ersten Positionen des 3-Bitschiebe-Registers 122 kein Signal geboten wird. Folglich wird alle 300 nsec stets ein 1-Bit durch das 3-Bitschiebe-Register 122 hindurchgeschoben, wobei eine Zahl in einer Leitung 136 hervorgerufen wird. In ählicher Weise legen die Zahlen in einer Leitung 127 bzw. 128 jeweils 100 bzw. 200 nsec des grundlegenden Zyklus von 300 nsec fest, der an den Taktpulsen 81 in der F i g. 2 gezeigt ist. Für die Leitungen 127 und 128 gelten jeweils die Folgen der Taktpulse 83 und 84.

Die Folge der Taktpulse 79 tritt auch über eine Leitung 75 in das UND-Glied 76 ein, dessen Signal über die Leitung 77 und das UND-Glied 78' zum ODER-Glied 74' gelangt, von dem auf der Leitung 57' die Folge von Taktpulsen 85' abgeführt wird. Die auf den Leitungen 57, 53, 55 und 56 auftretenden Signale sind die Folgen der Taktpulse 81 bis 84 der F i g. 2, während die Folge von Taktpulsen 8Γ von dem Taktgeber 18 in der Leitung 57 hervorgerufen wird, wenn die Rechenanlage 12 fest und aktiv ist. Falls der Taktgeber 18 in seinem aktiven Zustand die Folge der Taktpulse 81' auf die Leitung 57 bringt, tritt eine Folge von Taktpulsen 79' in ein UND-Glied 78 ein. Wenn umgekehrt die Rechenanlage 11 fest ist und der Taktgeber 17 läuft, erscheint die Folge der Taktpulse 81 an einem UND-Glied 73' und wird über das ODER-Glied 74' zur Leitung 57' übertragen. Von dieser Folge wird alle 300 nsec ein Impuls von 100 nsec Dauer in der Leitung 126 zu einem UND-Glied 129 hin abgegeben. Die im Kabel 71 geführte Folge der Taktpulse 81' tritt nach ihrer Invertierung in einem Negator 131 in die andere Klemme des UND-Gliedes 129 ein, damit alle 300 nsec zwei Prüfimpulse auf eine Leitung 132 gelegt werden,

die an UND-Gliedern 133 bis 138 angeschlossen ist.

Sobald die Signale der Gruppen 1 bis 3 in den Leitungen 116 bis 118 auftreten oder die Übergangslogik 91 eine Übersteuerung anzeigt, bei der der Taktgeber 17 inaktiv und ein anderer Taktgeber im Großraumsystem 10 aktiv werden soll, gibt ein UND-Glied 139 auf einer Leitung 141 ein Signal ab, das nach seiner Invertierung in einem Negator 142 in eine weitere Klemme des UND-Gliedes 134 eintritt, dessen drittes Signal über eine Leitung 143 von einem Flipflop 144 herankommt, das angibt, daß der Taktgeber 18 inaktiv ist. Das vom UND-Glied 134 erzeugte Signal läuft durch ein ODER-Glied 145 und eine Leitung 146 zur Löschklemme C eines Flipflops 147. Eine Ausgangsklemme Q dieses Flipflop 147 wird durch das eingehende Löschsignal zur Abgabe eines Abschaltsignals über Leitungen 148 und 149 veranlaßt, die an den UND-Gliedern 73, 76 und 86 bis 89 angeschlossen sind, damit die von ihnen gelieferten synchronisierenden Taktpulse an der Stelle des Pfeiles A effektiv beendet werden. In der Schiene 92 wird das Abschaltsignal auch von der Leitung 148 empfangen und der Übergangslogik 91 zugeführt.

Das vom ODER-Glied 145 in der Leitung 146 hervorgerufene Signal gelangt über ein ODER-Glied 151 als Prüfsignal auf eine Leitung 152, die an der Schiebeklemme Seines sich selbst beladenen 5-Bitschiebe-Register 153 angeschlossen ist. Die fünf Ausgangssignale dieses 5-Bitschiebe-Registers 153 laufen nämlich über ein NAND-Glied 154 zurück, damit alle 900 nsec in einer Leitung 155 ein 1-Signal erscheint.

Das von der zweiten Ausgangsklemme des 5-Bitschiebe-Registers 153 gelieferte Signal tritt über eine Leitung 156 in das UND-Glied 135 ein, das bei einer Zuführung von 1 -Signalen in den Leitungen 132 und 146 auf einer Leitung 157 einen Impuls zur Setzklemme S des Flipflop 144 heranbringt. Vom letzteren wird dann ein Schaltimpuls über die Ausgangsklemme Q und Leitungen 158 und 159 an das UND-Glied 78 geliefert. Gleichzeitig läuft dieses 1-Signal von der Leitung 158 zur Schiene 92 und zur Übergangslogik 91.

Das in der Leitung 141 auftretende Signal, das angibt, daß der Taktgeber 17 inaktiviert werden soll, gelangt auch in der Leitung 94 zu den logischen Schaltungen 72' der nichtruhenden Rechenanlage 12, wodurch diese unterrichtet wird, daß ihr Taktgeber 18 das Großraumsystem 10 antreiben muß. Wenn die logischen Schaltungen 72 die Abgabe ihrer synchronisierenden Taktpulse beenden, werden normalerweise über die Leitung 94 die logischen Schaltungen 72' in Gang gesetzt Die Angabe umzuschalten wird auch von der Leitung 94 über eine Leitung 161 zu den UND-Gliedern 137 und 138 übertragen. Das Ausgangssignal des UND-Gliedes 137 läuft durch das ODER-Glied 145 und die Leitung 146 zur Löschklemme C des Flipflops 147, das bereits gelöscht war. Das in der Leitung 161 herankommende Umschaltsignal wird durch das UND-Glied 138 und ein ODER-Glied 162 auf eine Leitung 163 gelegt wenn das UND-Glied 138 ein Schaltsigna] aus der Leitung 132 in Form der Prüfimpulse empfängt Wie

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30 erinnert sei, erzeugen alle logischen Schaltungen ihre eigenen Prüfimpulse auf den Leitungen 132, 132'. Der Impuls in der Leitung 163 tritt in die Löschklemme Cdes Flipflop 144 ein, das über seine Augangsklemme Q das Abschaltsignal auf die Leitung 158 bringt, die sowohl mit der Schiene 92 zur Übergangslogik 91 als auch über die Leitung 159 mit dem UND-Glied 78 verbunden ist, so daß die Folge der Taktpulse 8Γ in der Leitung 57 auftritt.

Wenn den drei Eingängen des UND-Gliedes 133 1-Signale zugeleitet werden, gibt das gelöschte Flipflop 147 über seine Ausgangsklemme Q auf eine Leitung 164 ein 1-Signal; da der Prüfimpuls in der Leitung 132 wiederholt als 1-Signal erscheint und außerdem das UND-Glied 139 einen Schaltimpuls auf der Leitung 141 zur Anzeige abgibt, daß die Umschaltung stattfinden soll, empfange das UND-Glied 133 die drei Eingangssignale, während über den Negator 142, das ODER-Glied 145 und die Leitung 146 das Flipflop 147 nicht gelöscht wird. Das vom UND-Glied 133 über ein ODER-Glied 162 abgeführte Signal läuft in der Leitung 163 zur Löschklemme C des Flipflops 144, sowie zur einen Eingangsklemme eines UND-Gliedes 165. Da der 2-Bitzähler 119 alle 100 nsec einen Schaltimpuls auf eine Leitung 166 bringt, der in die andere Eingangsklemme des UND-Gliedes 165 eintritt, wird dessen Ausgangssignal über das ODER-Glied 151 und die Leitung 152 der Schiebeklemme Sdes 5-Bitschieberegisters 153 zugeleitet. Das an der vierten Ausgangsklemme der 5-Bitschiebe-Registers 153 erscheinende Signal läuft in einer Leitung 167 zum UND-Glied 136, das bereits über die Leitungen 132 und 163 seine beiden anderen Schaltsignale empfängt und somit über eine Leitung 168 ein Signal zur Setzklemme .9 des Flipflops 147 abgeben kann. Das an der Ausgangsklemme Q erscheinende Signal wird der Leitung 148 und der Schiene 92, sowie als Schaltsignal über die Leitung 149 den UND-Gliedern 73,76,86 bis 89 zugeleitet, wodurch die synchronisierenden Taktpu'se an der Stelle des Pfeiles A erzeugt werden.

Wie erkennbar ist, bewirkt eine Umschaltung von den logischen Schaltungen 72 zu den logischen Schaltungen 72' einen Zeitverlust, bei dem an der Stelle des Pfeiles A der F i g. 1 a keine synchronisierten Taktpulse entstehen.

Nachdem eine bevorzugte Ausführungsform der Erfindung und ein Verfahren zum Umschalten von einem nichtsychronisierten Taktgeber auf einen anderen unter Verwendung von nur zwei Rechenanlagen und einer zugehörigen Schaltung erläutert sind, sei darauf aufmerksam gemacht daß dieselbe Arbeitsweise in einem datenverarbeitenden Großraumsystem mit mehreren Rechenanlagen angewendet wird, in dem jeder Rechenanlage dieselben logischen Schaltungen 72 zur Synchronisierung zugeordnet werden müssen. Auf Grund einer Abänderung der logischen Verknüpfungsschaitungen vor den Eingängen zu den ODER-Gliedern 74, 145 und 162 zwecks richtiger Zufuhr der anderen logischen Signale kann das System durch eine Hinzufügung weiterer Rechenanlagen erweitert werden.

Hierzu 6 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Schaltung zur Beeinflussung von Taktimpulsen in einem Rechenautomaten mit mehreren Rechenanlagen, die je über ihren eigenen Taktgeber verfügen und vor Beginn eines Nachrichtenaustausches mit einem entfernt angeordneten Speicher jeweils zumindest ein Anforderungssignal ausgeben, und mit einer Schaltlogik zur Auswahl desjenigen Taktgebers, dessen Taktpulse die gesamte Steuerung aller Rechenanlagen und des Speichers übernehmen, dadurch gekennzeichnet, daß bei einer Ausbildung des Speichers (15, 16) als Festkörperspeicher, dem die Taktpulse (106) zur regelmäßigen Auffrischung seines Informationsgehaltes und zu einer damit verknüpften Abgabe von Bersitschaftssignalen (109, 112) zuführbar sind, zwischen der Schaltlogik (72, 72') und dem Speicher (15, 16) mehrere Verzögerungselemente (63,64 bzw. 63', 64') parallel geschaltet sind, an die die Taktpulse (81, 82 bzw. 8Γ, 82') aus dem gewählten Taktgeber (17 oder 18) synchronisiert heranführbar sind, und deren Verzögerungszeitspannen derart einstellbar sind, daß die Anforderungssignale (113) aus den Rechenanlagen (11, 12) und die Taktpulse (106) mit ihrer einen Flanke (114 bzw. 107) eine vorgegebene Zeitspanne vor der Vorderflanke (108, 111) der Berei'tschaftssignale (109,112) dem Speicher (15,16) erreichen.

2. Schaltung nach dem Anspruch 1, dadurch gekennzeichnet,

— daß der Speicher in eine der Anzahl Rechenanlagen (11, 12) entsprechende Zahl Abschnitte (15,16) unterteilt ist, denen je eine Ein-/Ausgabegerät (13,14) zugeordnet ist,

— und daß die Ein-/Ausgabe-Geräte (13, 14) parallel an den Rechenanlagen (11 und 12) zum Durchlaß von Anforderungssignalen zum Speicher (15, 16) unter der Steuerung von Taktimpulsen anschließbar sind, die aus der Schaltlogik (72 oder 72') über weitere einstellbare Verzögerungselemente (65, 66 oder 65', 66') heranführbar sind.

3. Schaltung nach dem Anspruch 1, dadurch gekennzeichnet,

— daß den Rechenanlagen (11, 12) je ein Phasengenerator (38 bzw. 45) zugeordnet ist, der mehrere Phasensignale aus den ihm über je ein weiteres Verzögerungselement (67 bzw. 67') zugeleiteten Taktpulsen erzeugt und der jeweiligen Rechenanlage (11 bzw. 12) zur Erzeugung der Anforderungssignale zuführt.

4. Schaltung nach dem Anspruch 2, dadurch gekennzeichnet, daß von der Schaltlogik (72, 72') die aus dem Taktgeber (17 bzw. 18) austretenden Taktpulse (79) in zwei Schaltsignale (83, 83' und 84, 84') umformbar sind, die gegeneinander phasenverschoben den beiden Ein-/Ausgabegeräten (13 und 14) zum Durchlaß der Anforderungssignale (113) zuführbar sind.