DE1953672A1 - Fehlerdetektoranordnung zur Ermittlung von beim Auslesen eines Rechnerspeichers auftretenden Fehlern - Google Patents

Description

Dipl.-Ing. Heinz Bardehle Patentanwalt

D-8 München 26, Postfach 4 Tcfofon 0611/29855

München, 24.10.1969

Mein Zeichen: P 806

Anmelder: Honeywell Inc.

27Ol Fourth Avenue South Minneapolis, Minnesota

USA

Fehlerdetektoranordnung zur Ermittelung von beim Auslesen eines Rechnerspeichers auftretenden Fehlern

Die Erfindung bezieht sich auf eine Fehlerdetektoranordnung zur Ermittelung einer großen Gruppe von Fehlern, die während des Lesens von Rechnerspeichern auftreten können, und zwar bei Festwertspeichern mit zwei Ferritkernen oder entsprechenden bistabilen Speichereinrichtungen pro Bit. Die Erfindung be- · trifft insbesondere eine neue Verknüpfungsschaltung, die sich an die Ausgangsstufen des als Lesespeicher zu bezeichnenden Festwertspeichers anschalten läßt, um fehlerhafte Ausgangssignale zu ermitteln und zu melden.

In Rechenanlagen dienen Lesespeicher dazu, Steuerinformationen zu speichern, die zur Betriebsleitung der jeweiligen Rechenmaschine dienen. So ist z.B. in der US-Patentschrift 3 580 die Steuerung für einen Lesespeicher beschrieben. Wird dabei ein Informationsbit aus dem Speicher unrichtig ausgelesen, so kann eine unzulässige Fehlerfunktion auftreten. Demgemäß ist es von erheblicher Bedeutung, Einrichtungen vorzusehen, die unmittelbar Fehler in der Ausleseinformation ermitteln.

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Der hier verwendete Lesesteuerspeicher unterscheidet sich von einem Lese-ZSchreibspeicher. Der zuletzt erwähnte Speicher kann in seinem Speicherinhalt automatisch durch einen Programmbefehl geändert werden; er wird dazu herangezogen, Be- - fehle und eingegebene Daten zu speichern und durch .Rechenprogramme während des Maschinenbetriebs zu ändern. Ein Lesespeicher ist demgegenüber nicht durch. Programme änderbar; er wird dazu benutzt, die Befehlsfolgen zu speichern, die die elektronischen Bauelemente der Maschine veranlassen, diejenigen Programmbefehle auszuführen, welche/dem Lese-/Schreibfc Speicher gespeichert sind.

Bisher sind fest_yerdrahtete Verknüpfungswerke dazu benutzt worden, die Berechnungs-Verknüpfungsschaltungen eines Rechners zu steuern. Ist bei einem festverdrahteten Netzwerk ein Fehler einmal beseitigt, so besteht nur eine geringe Wahrscheinlichkeit für das Auslesen eines Fehlers. Es besteht jedoch in zunehmendem Maße der Wunsch, magnetische Steuerspeicher zu verwenden, die es ermöglichen, die gesamte Steuerstruktur eines Rechners durch elektrische Änderung des Inhalts des sonstigen Lesespeichers zu ändern. Die Verwendung eines magnetischen Speichers als Steuerspeicher hat jedoch den entscheidenen Nachteil, daß es viel leichter vorkommen kann, daß eine ' fehlerhafte Funktion zu fehlerhaften Steuersignalen führt.

Ein bekanntes Verfahren zur Ermittelung von Speicherfehlern ist die sogenannte Paritätsprüfung. Bei diesem Prüfverfahren· wird ein Prüfbit zu einer Gruppe von Datenbits hinzugefügt, um anzuzeigen, daß die Gruppe eine gerade oder ungerade Anzahl^ von Binärzeichen "0" oder "1" enthält, Dieses Verfahren wird in weitem Umfang mit Lese-ZSchreib-Speichern verwendet; es ist jedoch mangelhaft, um Lesesteuerspeicher zu prüfen. Dies liegt daran, daß die Paritätsprüfung weder eine gerade Anzahl von Fehlern ermitteln kann noch das jeweilige Bit innerhalb der jeweiligen Bitgruppe zu bestimmen erlaubt, das fehlerhafterweise aufgetreten, ist.

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Der Erfindung liegt daher die Aufgabe zu Grunde, eine Fehlerdetektoranordnung zur Ermittelung von fehlerhaften Funktionen während des Auslesens eines Speichers eines Rechners zu schaffen. Die neu zu schaffende Anordnung soll einzelne fehlerhafte Bits beim Auslesen aus einem Rechnerspeicher zu ermitteln und ■zu lokalisieren erlauben.

Gelöst wird die vorstehend aufgezeigte Aufgabe mit einer Anordnung zur Ermittelung von Fehlern, die während des Auslesens eines Rechnerspeichers auftreten, erfindungsgemäß dadurch, daß eine Signalerzeugungseinrichtung vorgesehen ist, die digitale elektrische Signale abgibt, daß eine Speichereinrichtung vorgesehen ist, die einen ersten Rücksteilzustand und zumindest einen zweiten und dritten weiteren Zustand einzunehmen vermag und die die von der Signalerzeugungseinrichtung abgegebenen Signale aufnimmt und dadurch normalerweise ihren zweiten oder dritten Zustand einnimmt, und daß eine den Zustand der Speichereinrichtung ermittelnde Prüfeinrichtung vorgesehen ist, die eine erste Fehlermeldeeinrichtung enthält, welche eine erste Fehleranzeige liefert, wenn die Speichereinrichtung sich in einem anderen Zustand befindet als dem Rückstellzustand, und die eine zweite Fehlermeldeeinrichtung enthält, welche eine zv/eite Fehleranzeige liefert, wenn die Speichereinrichtung sich in einem anderen Zustand befindet als in einem der genannten weiteren Zustände.

Bevor das Auslesen erfolgt, wird ein zweites Speicherregister z_-ückgesteHt, und ferner wird eine erste Fehler-Ermittelungsprüfung durchgeführt, um sicherzustellen, daß auch sämtliche Speichereinrichtungen dieses Registers tatsächlich zurückgestellt sind. .

Anschließend erfolgt die Ausleseoperation, und die ausgelesene Information wird in dem zweiten Speicherregister gespeichert· Hunmehr wird eine zweite Fehlerprüfung vorgenommen, um zu

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bestimmen, ob die Registerspeichereinrichtungen auch eine ausgelesene Binärinformation erhalten haben. Durch Taktsteuerung tritt diese zweite Fehlerprüfung unmittelbar nach dem Auslesevorgang auf. Damit wird auch das fehlerhafte Auslesen jeglicher zweiter verzögerter Speicherausgangssignale ermittelt.

Die Erfindung führt also FehlerPrüfungen zu verschiedenen Zeitpunkten in jedem Speicherauslesezyklus durch, indem sie jeweils die gleichen Verknüpfungsgatter verwendet. Auf diese V/eise v/erden mit einem hohen Grad an Wahrscheinlichkeit aufgetretene Fehler mit Hilfe einer einfachen und billigen Anordnung ermittelt.

An Hand von Zeichnungen wird die Erfindung mit den ihr anhaftenden Merkmalen und Vorteilen nachstehend näher erläutert. Fig. 1 zeigt in einem Diagramm die Beziehung zwischen dem Magnetfluß und der Feldstärke bei einem herkömmlichen Ferritkern-Speicherelement .

Fig. 2 zeigt einen Schaltplan einer Rechnerspeicher-Ausleseanordnung und der erfindungsgemäßen Fehlerdetektoranordnung.

Bezüglich der in den Zeichnungen verwendeten Bezugszeichen sei bemerkt, daß von den jeweils bannteten dreistelligen Bezugszeichen die Hunderterstelle die jeweilige Zeichnungsfigur bezeichnet. So gehört das Bezugszeichen 108 zur Fig. 1, während das Bezugszeichen 228 zur Fig. 2 gehört.

Im folgenden sei die Arbeitsweise eines Lesespeichers betrachtet, auf den sich die Erfindung bezieht. Fig. 1 zeigt die Hysteresisschleife eines in Lesespeichern verwendeten typischen Magnetkernes. Bei dieser Hysteresisschleife handelt es sich z.B. um die Hysteresisschleife der in Fig. 2 dargestellten Kerne 224 und 226. Gemäß Fig. 2 sind die Kerne von Leseleitungen 200 und von einer Treiberleitung 202 durchfädelt.

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Der Magnetfluß in dem Kern ist dabei längs der vertikalen Achse 102 aufgetragen. Die sich auf einen die Treiberleitung 202 durchfließenden Strom hin ergebende magnetische Feldstärke in dem Kern ist längs der Achse 104- aufgetragen. Führt eine Änderung des Trexberleitungsstromes (und eine damit verbundene entsprechende Änderung der magnetischen Feldstärke) zu einer Änderung des Magnetflusses in dem Kern, so wird in der durch den Kern geführten Leseleitung eine Spannung induziert. Die Höhe dieser induzierten Spannung ist proportional der Änderungegeschwindigkeit des Flusses.

Es sei bemerkt, daß die Hysteresisschleife 106 durch ein ziemlich rechteckiges Aussehen gekennzeichnet ist. Dieses rechteckige Aussehen ist insofern von Bedeutung, als es dem Kern ermöglicht, Ausgangsspannungen von merklich unterschiedlichen Amplituden auf auftretende Feldänderungen hin hervorzurufen, und zwar in Abhängigkeit vom jeweiligen Ausgangszustand des Kernes. So führt z.B. eine Feldstärkezunahme bei einem Kern, der in seinem B-H-Zustand an dem Punkt 108 gesättigt ist, dazu, daß eine relativ schwache Flußänderung auftritt. Damit tritt auch eine entsprechend schwache Ausgangsspannung auf den Leitungen 200 auf. Tritt demgegenüber eine Feldstärkeänderung bei einem nicht gesättigten Kern auf (dessen B-H-Zustand dem Punkt 110 entspricht), so führt dies zu einer nennenswerten und meßbaren Ausgangsspannung auf der durch den betreffenden Kern hindurchlaufenden Leseleitung.

Zum Zwecke der binären Verknüpfung und im Hinblick auf Le'sespeicher, auf die sich die Erfindung bezieht, wird der Sättigungszustand 108 dem binären Zustand "1" zugeordnet, v/uhr end der nicht gesättigte Zustand 110 dem binären Zustand "0" zugeordnet wird. Auf diese Weise erhält man durch Verwendung eines Ferritkernes eine Zwei-Zustands-Speichereinrichtung.

Zur Erzielung einer größeren Zuverlässigkeit und stärkerer Signale benutzt man in Steuerspeichern häufig ein bipolares

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System bzw. ein System mit zwei Kernen pro Bit. Entsprechend diesem Schema sind bei der Anordnung gemäß Fig. 2 zwei Kerne und 226 pro Bit vorgesehen. Ein Binärzeichen "1" wird dabei gespeichert, wenn der Kern 224 gesättigt und der Kern 226 völlig ungesättigt ist. Durch geeignete Schaltung der Lese- und Treibörleit-ungen erhält man von dem Kern 226 beim Auslesen einen starken positiven Impuls und von dem Kern 224 einen schwachen negativen Impuls. Sin Differenzverstärker 22S gibt aui" diese Signale hin einen einzigen positiven Impuls ab.

Ist im Unterschied zu dem vorstehend betrachteten Fall der Kern 224 nicht gesättigt und ist der Kern 226 gesättigt, so ist ein Binärzeichen "0" gespeichert. Durch geeignete Schaltung der Lese- und Treiberleitungen wird beim Auslesen ein starker negativer Impuls von dem Kern 224 und ein Schumacher positiver Impuls von dem Kern 226 gewonnen. Die durch den Differenzverstärker 225 erfolgende Zusammenfassung dieser Impulse führt bei Speicherung des Binärzeichens "0" zur Abgabe eines einzigen negativen Impulses.

Wie aus Fig. 2 noch hervorgeht, werden die von dem Differenzverstärker 228 abgegebenen Signale gleichzeitig den Setz-Eingängen zweier Verriegelungs-Flip-Flops 204 und 206 zugeführt. Das Flip-Flop 204 spricht lediglich auf den positiven Impuls an, und das Flip-Flop 206 lediglich auf den negativen Impuls, so daß mit jedem Auslesen jeweils nur ein Flip-Flop gesetzt ist. Das andere Flip-Flop wird in seinem zurückgestellten Zustand belassen. Die Verwendung von zwei Kernen und zwei Flip-Flops zur Speicherung eines einzigen Bits bringt eine Zuverlässigkeit und die Möglichkeit Fehler zu erkennen mit sich.

Es sei bemerkt, daß sowohl das Auftreten eines Ireiberleitune-s-Stromes als auch das Verschwinden einec Treiberleitungs-Stromes zu einer Flußänderung in den Kernen führt. Dadurch entsteht eine Ausgang»spannung (wie sie in Fig. Z am Aasgang dps ¥er-

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stärkers 228 angedeutet ist), die zwei Impulse 221 und 223 aufweist, welche zeitlich voneinander versetzt sind. Zum Zwecke des Auslesens einer binären Information aus den Kernen wird durch die Ausleseanordnung lediglich der erste Impuls ermittelt. Wie nachstehend noch ersichtlich werden wird, be- "" ., steht eine durch die Erfindung ermittelte Fehlfunktion in ;"..,-Fehler der Leseanordnung, indem der erste Impuls er- -

wird,.obwohl der zweite Impuls auftritt. Wenn die Leseanordnung in fehlerhafter Weise den erstefn£-mpuls~221 ermittelt und anstatt dieses Impulses den zweiten Impuls 223 liest, dann wird die entgegengesetzte Information der gewünschten, in dem Speicher enthaltenen Information gespeichert.

Io folgenden sei die in Fig. 2 dargestellte Schaltung näher betrachtet. Gemäß Fig. 2 sind der Lesespeicher 201 und die erfindungsgeiaäße Fehlerdetektoranordnung 203 schematisch dargestellt. Eine Rückstelleinrichtung 208 einer Zeitsteuereinrichtung 210 setzt jedes Verriegelungs-Flip-Flop 204· und 206 vor jedem Lesevorgang in seinen binären "1 "-Zustand zurück.

Anschließend wird eine erste Fehlerprüfung vorgenommen,um zu bestimmen, ob beide Flip-Flops 204· und 206 auch zurückgestellt sind. Für diese Überprüfung dienen ein UND-Gatter 212 und ein erster Signalgenerator 214 in der Zeitsteuereinrichtung 210. Es sei bemerkt, daß der Ausgang des Flip-Flops 204 mit dem einen Eingang des UHD-Gatters 212 über die Leitung verbunden ist und daß das Flip-Flop 206 über eine Leitung mit einem anderen Eingang desselben UND-Gatters 212 verbunden ist. Sind die Flip-Flops 204- und 206 richtig zurückgestellt, so empfängt das UI\ D-Gatt er 212 über die Leitungen 216 und jeweils ein binäres "1"-Signal. Um die Fehlerprüfung durchzuführen, gibt der erste Signalgenerator 214 über die Leitung 220 einen binären "1"-Taktimpuls an das Gatter 212 ab. Diese Impuls führt dazu, daß das UliD-Gatter 212 ein Ausgangssignal abgibt, und zwar nur dann, .wenn auf den Leitungen 216

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und 218 gleichzeitig jeweils ein "1"-Signal vorhanden ist. Dies ist nur dann der Fall, wenn beide Flip-Flops 204 und zuvor zurückgestellt worden sind. Das damit auf der Leitung auftretende " Kein-Fehler"-Signal zeigt somit an, daß kein Fehler aufgetreten ist. Tritt im Unterschied zu dem betrachteten Fall zu dem betreffenden Zeitpunkt auf der Fehler-Leitung 222 ein Binärzeichen "0" auf, so würde die Fehler-Meldeeinrichtung 24-9 das Vorliegen eines Fehlers in der Rückstellung der Flip-Flops 204,. 206 melden.

Der nächste Verfahrensschritt bei dem in Fig. 2 dargestellten System besteht darin, Leseströme durch die durch die Kerne und 226 hindurchlaufende Treiberleitung 202 zu leiten. Dies erfolgt vorzugsweise unter zeitlicher Steuerung durch die Zeitsteuereinrichtung 210, und zwar über die zu dem Speicher hin verlaufende Leitung 2i?1 · Dabei kann angenommen werden, daß sich· einer der Kerne im Sättigungs zustand 108 und der andere Kern im Nicht-Sättigungszustand 110 befindet, wie dies oben an Hand von Fig. 1 erläutert worden ist. Der Differenzverstärker 228 verstärkt die Lesesignale und faßt die auf den Leseleitungen 200 auftretenden Impulse al_gebraisch zusammen.

Der erste von dem Differenzverstärker abgegebene Ausgangsimpuls 221 besitzt entweder positive oder negative Polarität. Welche Polarität dieser Impuls besitzt, hängt davon ab, v/elcher der Magnetkerne 224, 226 sich im Sättigungszustand 108 befunden hat.

Sobald durch den Impuls 221 eines der Flip-Flops 204, 206 gesetzt ist, sperrt das betreffende Flip-Flop sofort das andere Flip-Flop für das Ansprechen auf den nachfolgenden Impuls 223. Die Verbindungsleitungen 232 und 234 zwischen dem Setz-Ausgang des einen Flip-Flops und dem Sperreingang des anderen Flip-Flops erfüllt diese Aufgabe. Die Bedeutung dieses Sperrbetriebs besteht, wie oben bereits erwähnt, darin, die Leseanordnung 203 Jeweils nur den ersten Impuls 221 feststellen

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zu lassen und den zweiten Impuls 223 unberücksichtig zu lassen.

Zu diesem Zeitpunkt wird ein zweiter Fehler-Meldeimpuls von einem zweiten Signalgenerator 236 erzeugt und über eine Leitung 240 dem UND-Gatter 238 zugeführt. Es sei bemerkt, daß das Ausgangssignal des Flip-Flops 204 dem einen Eingang des UND-Gatters 23S über die Leitung 242 zugeführt wird. Ferner sei bemerkt, daß das Ausgangssignal des Flip-Flops 206 einem weiteren Eingang des UND-Gatters 238 über die Leitung 244 zugeführt wird. Tritt während eines fehlerfreien Betriebs ein von dem zweiten Signalgenerator 236 abgegebener Impuls auf, so gibt das UND-Gatter 238 kein Ausgangssignal ab. Der Grund hierfür liegt darin, daß sich eines der beiden Flip-Flops 204, 206 im "O"-Sustand befindet und damit die Und-Bedingung für das UND-Gatter 238 nicht erfüllt ist. Ist jedoch weder das Flip-Flop 204 noch das Flip-Flop 206 durch den Speicherlesevorgang gesetzt worden, so bewirkt das Fehlersignal, daß das UND-Gatter 238 über die Leitung 246 das Vorliegen eines Fehlers in der Speicherleseeinrichtung anzeigt.

Dadurch, daß diese zweite Fehlerprüfung unmittelbar nach dem_ erwarteten Auftreten des ersten Impulses 221 durchgeführt wird, bestimmt das auf der Leitung 246 auftretende Fehlersignal ferner, ob die Flip-Flops 204, 206 auf den betreffenden Impuls angesprochen haben oder nicht. Haben die Flip-Flops auf den ersten Impuls 221 nicht angesprochen, so gibt das Gatter 238 über die Leitung 246 ein Fehlersignal ab. Auch wenn die Flip-Flops 204 und 206 nachfolgend auf den zweiten Impuls 223 ansprechen, wird das Fehlersignal über die Leitung 246 abgegeben.

Die Leitungen 248 und 250 führen der zentralen Verarbeitungseinrichtung des digitalen Rechners Informationen zu, welche die Leseeinrichtung aus dem Steuerspeicher 201 ausliest.

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In einer nachfolgenden Tabelle sind verschiedene nacheinander auftretende Operationen und mittels der in ^ig. 2 dargestellten Schaltung durchgeführte Prüfungen zusammengestellt.

Zeit Vorgang

ti Beide Flip-Flops 204, 206 werden durch die Rückstelleinrichtung 208 zurückgestellt.

t2 Fehlerprüfung 1 wird mit Hilfe des ersten Signalgenerators 214 und des UND-Gatters 212 durchgeführt. * Ein Binärzeichen "0" auf der Leitung 222 zeigt

einen Fehler in der Rückstellung der Flip-Flops zum Zeitpunkt ti an.

t3 Der aus den Kernen 224, 226 über den Differenzverstärker 228 ausgelesene Impuls 221 ^elan^.t zu den Flip-Flops 204, 206; unmittelbar anschließend erfolgt eine Sperrung zwischen den Flip-Flops 204,206 über die Leitungen 232, 234.

t4 Fehlerprüfung 2 wird mit Hilfe des zweiten Signalgenerators 236 und des UKD-Gatters 23£ durchgeführt. Ein Binärzeichen "1" auf der Leitung 246 zeigt einen Fehler beim Einlesen der Bits in die Flip-Flops an.

ψ t5 Die Impulsspitze 223 tritt an den Flip-Flops 224,226

auf. Sind die Flip-Flops durch die Impulsspitze nicht gesetzt worden, so erfolgt dies durch diesen zweiten Impuls. Der Fehlerzustand ist jedoch zum Zeitpunkt t4 bereits festgestellt worden.

Der Zyklus beginnt wieder mit ti.

Zusammenfassend läßt sich also feststellen, daß durcb ei?·¹ Erfindung zusätzliche Verknüpfungsschaltungen für die Verwendung mit den Lesestufen eines Speichers geschaffen worden sind, und zwar zum Zwecke der Feststellung fehlerhafter

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Speicher-Ausgangssignale. Die Erfindung arbeitet mit einem Speicher, der je Bit seines Ausgangssigpals eine Folge von zwei Impulsen von entgegengesetzter Polarität abgibt, wie z.B. die in Fig. 2 dargestellten Impulse 221 und 22$.

Die zusätzlichen Verknüpfungsschaltungen können durch Zeitsteuer- bzw-s~Taktimpulse betrieben werden, welche in geeigneter Weise durch die herkömmliche Taktverteilereinheit des Speichers erzeugt werden.

Es sei noch bemerkt, daß Fig. 2 eine einzelne Stufe von Flip-Flops 204, 206 und Gattern 258 und 212 für ein einzelnes aus dem Speicher 201 ausgelesenes Bit veranschaulicht', d.h. eine Schaltung zum Anschluß an zwei Kerne 224 und 226 über deren zugehörigen Verstärker 228. In der Praxis werden viele derartige Stufen vorhanden sein, und zwar jeweils eine für eine Ziffer in dem Speicher. Es sei jedoch bemerkt, daß lediglich eine Zeitsteuereinrichtung erforderlich ist, welche sämtliche Stufen parallel ansteuern kann.

Obwohl die Erfindung im Zusammenhang mit einem Ausführungsbeispiel erläutert worden ist, bei dem zwei UhD-iatter bei einem Speicher verwendet v;erden, der zwei Ferritkerne pro Bit aufweist, kann die Erfindung selbstverständlich auch bei einem Speicher angewendet werden, der andere Speichereinrichtungen als Ferritkerne verwendet.

Ss dürfte ferner einzusehen sein, daß das erfindungsgemäEe Fehlerdetektorsystem in Verbindung mit jedem System benutzt »** werden kann, das eine einzelne Eingangsleitung aufweist, die K Zustände kennzeichnende Signale führt, oder mit einem System, das K Sinzelzustands-Eingangsleitungen aufweist (d.h. binäre Eingänge).

In derartigen Systemen.muß die in der Zeichnung durch die Flip-Flops 204 und 206 gebildete zweite Speichereinrichtung H+1

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Speicherzustände besitzen. N Speicherzustände v/erden dabei dazu benutzt, den durch das einlaufende Signal jeweils gekennzeichneten Zustand zu speichern. Dies i-st unabhängig davon der Fall, ob dieses Signal auf einer Leitung oder auf einer der N Leitungen auftritt. Der (N+1)te Speicherzustand ist der Rückstellzustand.

Dieses verallgemeinerte System arbeitet nun wie folgt. Zuerst wird die Speichereinrichtung zurückgestellt. Sodann wird eine erste Prüfung durchgeführt, indem dem Gatter 212 entsprechende Einrichtungen verwendet werden, um eine fehlerhafte Zurückstellung der Speichereinrichtung zu ermitteln. Als dritte Maßnahme wird die Speichereinrichtung in einen der W Zustände gebracht, und zwar auf die Aufnahme des I¹T Zustands-Kennzeichnungssignals.

Schließlich-wird eine zweite Fehlerprüfung durchgeführt, indem eine dem Gatter 23B entsprechende Einrichtung verwendet wird, um eine fehlerhafte Aufnahme des Eingangssignals zu ermitteln. Es dürfte einzusehen sein, da£ mit zunehmender Größe der Speichereinrichtung zv/ecks Speicherung von N Zuständen auch zusätzliche Gatter erforderlich sein v/erden. Dabei sind Jedoch die gleichen Lehren direkt anv/endbar, wie sie oben gegeben worden sind.

Die durch die Erfindung erreichten Ziele seien abschließend wie folgt zusammengefaßt. Die Erfindung gestattet, Fehler ■..ährend des Auslesens eines Rechnerspeichers festzustellen, indem die Arbeitsweise der Ausieseanordnung zu kritischen Zeitpunkten georüft wird. Die Erfindung .estattet nicht nur, Gruppen von Bix;s anzuzeigen, in welchen nur eine geringe Anzahl von Bits fehlerhaft ist, sondern sie erlaubt das bestimmte Bit in einem Kernspeicher zu bezeichnen, das fehlerhaft ist. Da der verwendete Fehlerdetektor Verknüpfungsratter nicht in dem Auslese-Strorazweig verwendet und auch nicht erfordert,

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daß die Ausleseanordnung zusätzliche Operationen abzuwarten oder durchzuführen hat', tritt auch keine Verlangsamung des Betriebs der Ausleseanordnung auf. Durch die Erfindung werden sämtliche Schaltungen der Ausleseanordnung und des Speichers überprüft, wodurch eine große Gruppe von Fehlern ermittelt wird.

Die Erfindung benötigt lediglich zwei zusätzliche Verknüpfung sgatt er und die Bereitstellung eines entsprechenden Taktimpulses von der an sich vorhandenen Rechner-Takteinheit. Dies dürfte als eine relativ einfache und billige Lösung des l'ehlerermittelungsproblems anzusehen sein, und zwar insbesondere im Einblick auf die große Anzahl von Fehlern, die mit großer Genauigkeit ermittelt v/erden können.

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Claims (1)

1. Patentansprüche

   Fehlerdetektoranordnung; zur Ermittelung von Fehlern, die während des Auslesens eines Rechnerspeichers auftreten, dadurch gekennzeichnet, daß eine Signalerzeugungseinrichtung (201) vorgesehen ist, die digitale elektrische Signale abgibt, daß eine Speichereinrichtung (204-,206) vorgesehen ist, die einen ersten Rückstellzustand und zumindest einen zweiten und dritten weiteren Zustand einzunehmen vermag und die die von der Signalerzeugungseinrichtung (201) abgegebenen Signale aufnimmt und dadurch normalerweise ihren zweiten oder dritten Zustand einnimmt, und daß eine den Zustand der Speichereinrichtung (204,206) ermittelnde Prüfeinrichtung (212;256) vorgesehen ist, die eine erste Fehlermeldeeinrichtung (24-9) enthält, welche eine erste Fehleranzeige liefert, wenn die Speichereinrichtung (204,206) sich in einem anderen Zustand befindet als dem ßückstellzustand, und die eine zweite Fehlermeldeeinrichtung (249) enthält, welche eine zweite Fehleranzeige liefert, wenn die Speichereinrichtung (204, 206) sich in einem anderen Zustand befindet als in einem der genannten v/eiteren Zustände.

   Fahlerdetektoranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Signalerzeugungseinrichtung (201) einen digitalen Speicher (224,226) enthält, der in einen Ziffernauslesevorgang ein erstes und zv/eites digitales Signal (221,223) entsprechend dem gespeicherten Wert der jeweils ausgelesenen Ziffer abgibt, und da£ die Speichereinrichtung (20·4-,20ό} auf das erste und zweite Signal (221, 223) hin den zweiten oder dritten Zustand einnimmt.

   3. Fehl erdet ekt or anordnung nach Anspruch 1 oder _t_, gekennzeichnet, da£ die Signalerzeugungseinrichi;un_c: (201) einen digitalen Speicher (224,226) mit zwei Binärspeicherelementen (224,226) je Speicher-Bit enthält und daß die

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   Signalerzeugungseinrichtung (201) beim Auslesen ein Ausgangssijnal abgibt, das von der algebraischen Summe der von den beiden Speicherelementen (224,226) ermittelten Signale (221,225) abhängt.

   Fehlerdetektoranordnung nach einem der Ansprüche 1 bis 3j dadurch gekennzeichnet, daß eine Steuereinrichtung vorgesehen ist j die nacheinander a) die Speichereinrichtung (204·,206) zur Einnahme des ersten Zustandes, b) die Prüfeinrichtung (212,238) zur Ermittelung des Zustandes der Speichereinrichtung (204-,206) und die erste Fehlermeldeeinrichtung (24-9) zur Abgabe der ersten Fehleranzeige in dem Fall, daß sich die Speichereinrichtung (204,206) in einem anderen Sustand als dem Rückstellzustand befindet, c) die Signalerzeugereinrichtung (201) zur Abgabe der digitalen Signale (221,223) und d) die Prüfeinrichtung (212, 25c) zur Ermittelung: des Zustandes der Speichereinrichtung (204,206) und die zweite Fehlermeldeeinrichtung (249) zur Abgabe der zweiten Fehleranzeige in dem Fall ansteuert, da£ die Speichereinrichtung (204,206) sich in einem anderen Zustand befindet', als in einem der genannten weiteren Zustände.

   Digitale Speicheranordnung mit einem digitalen Speicher, dex^> auf sein Auslesen hin je ausgewählter und gespeicherter Ziffer -entsprechend deren Wert ein erstes oder ein zweites Signal abgibt, mit zwei sekundären binären Speiche reinrichtungen für jede ausgewählte Ziffern, wobei diese Speichereinrichtungen mit Auftreten des ersten Signales in eine erste Kombination von ausgewählten Zuständen und mit Auftreten des zweiten Signales in eine zweite Kombination von ausgewählten Zuständen umgeschaltet werden, und mit einer Rückstelleinrichtung zum umschalten der beiden sekundären binären Speichereinrichtungen in

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   eine dritte Kombination von ausgewählten Zuständen, insbesondere für eine Fehlerdetektoranordnung.nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Taktsignal-Erzeugereinrichtung (210) vorgesehen ist, die auf den Betrieb der Rückstelleinrichtung (208) hin ein erstes Taktsignal und auf den Auslesebetrieb des Speichers (204,206) hin ein zweites^Lgnal abgibt, daß ein erstes Verknüpfungsgatter (212) mit einen ersten und zweiten Eingang jeweils ein Signal aufzunehmen vermag, das charakteristisch ist für den Zustand einer der beiden

   ψ sekundären binären Speichereinrichtungen (204,206), daß ein dritter Eingang des ersten Verknüpfungsgatters (212) das erste Taktsignal aufnimmt, daß das erste Verknüpfungsgatter (212) von seinem Ausgang mit Auftreten des ersten Taktsignales dat> erste Fehlermeldesignal abgibt, wenn an dem ersten.und zweiten Eingang dieses Gatters (212) Signale auftreten, die charakteristisch dafür sind, daß die an diese Eingänge angeschlossenen sekundären binären Speichereinrichtungen (204,206) sich in anderen Zuständen befinden als der dritten Kombination von Zuständen entspricht, daß ein zweites Verknüpfungsgatter (238) mit einem ersten und zweiten Eingang vorgesehen ist, daß diese Ein-

   . gänge zur Aufnahme von Signalen dienen, deren jedes charakteristisch ist für den Zustand einer der beiden sekundären binären Speichereinrichtunrjen (204,206), daß das zweite Verknüpfungsgatter (238) mit einem dritten Eingang das zweite Taktsignal aufnimmt und von seinem Ausgang mit Auftreten des zweiten Taktsi^nales dann ein zv/eites Fehlermeldesignal abgibt, wenn an seinem ersten und zweiten Eingang Signale auftreten, die charakteristisch dafür sind, daß die an dieses Gatter (23S) angeschlossenen sekundären binären Speichereinrichtunjen (204,206) sich in anderen Zuständen befinden als der ernten und zweiten Kombination von Zuständen entspricht.

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