DE19518967C1

DE19518967C1 - Analog/Digital-Umsetzer

Info

Publication number: DE19518967C1
Application number: DE1995118967
Authority: DE
Inventors: Yong Gwan Kim
Original assignee: LG Semicon Co Ltd
Current assignee: Chiao Tung Holdings LLC
Priority date: 1995-05-23
Filing date: 1995-05-23
Publication date: 1996-08-08
Anticipated expiration: 2015-05-24

Description

Die Erfindung betrifft einen Analog/Digital(A/D)-Umsetzer.

Allgemein gesagt, werden A/D-Umsetzer grob in solche vom in tegrierenden und vom vergleichenden Typ unterteilt. A/D-Um setzer vom vergleichenden Typ sind ihrerseits in solche vom Typ mit Rückkopplung, wie durch den Typ mit sukzessivem Ver gleich repräsentiert, und solche vom Typ ohne Rückkopplung, wie durch den Typ mit parallelem Vergleich repräsentiert, unterteilt (U. Tietze u. Ch. Schenk: Halbleiter-Schaltungstechnik, 8. Auflage, Springer Verlag, 1986, S. 761-771).

Ein A/D-Umsetzer mit sukzessivem Vergleich verfügt über einen eingebauten D/A-Umsetzer, wobei ein analoges Eingangs signal und das Ausgangssignal des D/A-Umsetzers verglichen werden, damit das Ausgangssignal des D/A-Umsetzers mit dem analogen Eingangssignal übereinstimmt.

Bei einem A/D-Umsetzer vom Typ mit parallelem Vergleich wird der Pegel eines analogen Signals in so viele Teile unter teilt, daß die beim Digitalisieren eines analogen Eingangs signal erforderliche Auflösung erzielt ist, und A/D-Umset zung wird durch Mitkopplung entsprechend den Teilpegeln aus geführt.

Es werden nun herkömmliche A/D-Umsetzer im einzelnen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Fig. 1A ist Blockdiagramm eines A/D-Umsetzers vom Typ mit sukzes sivem Vergleich, während Fig. 1B ein A/D-Umsetzer vom Typ mit parallelem Vergleich zeigt. Der A/D-Umsetzer vom Typ mit sukzessivem Vergleich gemäß Fig. 1A umfaßt einen Komparator 1, eine Steuerlogikschaltung 2, ein Schieberegister 3, ein N-Bit-Register 4 und einen N-Bit-D/A-Umsetzer 5. Im Fall von N-Bits beträgt die Umsetzungszeit in diesem A/D-Umsetzer n Taktperioden.

Nachfolgend wird der Betrieb dieses A/D-Umsetzers mit suk zessivem Vergleich beschrieben.

Während der ersten Taktperiode ist der Wert im Schieberegi ster 3 100. . .000(N). Dieser Wert wird unter Verwendung des D/A-Umsetzers 5 in einen Analogwert umgesetzt und durch den Komparator 1 mit einem Eingangssignal verglichen. Durch die sen Vorgang wird der Wert HOCH oder NIEDRIG erhalten.

Wenn der Ausgangswert des Komparators 1 HOCH ist, wird das MSB (most significant bit = höchstsignifikantes Bit) des Re gisters 4 als HOCH abgespeichert. Falls der Wert NIEDRIG ist, wird das MSB des Registers als NIEDRIG gespeichert. Hierbei ist, wenn der Ausgangswert des Komparators 1 HOCH ist, der Wert im Schieberegister 3 100. . .000. Falls NIEDRIG, ist der Wert im Schieberegister 010. . .000. LSB = niedrigst wertiges Bit (least significant bit).

Während der zweiten Taktperiode wird der Wert im Schiebere gister 3 im D/A-Umsetzer 5 in einen Analogwert umgesetzt und durch den Komparator 1 mit dem Eingangssignal verglichen. Wenn der Ausgangswert des Komparators 1 HOCH ist, wird das zweithöchste Bit im Register 4 als HOCH gespeichert. Falls niedrig, wird das zweithöchste Bit im Register 4 als NIEDRIG gespeichert. Hierbei ist der Wert im Schieberegister 3 111. . .000, wenn der Ausgangswert des Komparators 1 HOCH ist; dagegen ist der Wert im Schieberegister 001. . .000, wenn der Ausgangswert des Komparators NIEDRIG ist.

In einem N-Bit-A/D-Umsetzer wird ein derartiger Vorgang N Mal wiederholt, um einen digitalen Wert mit N-Bits zu erhal ten.

Indessen umfaßt der A/D-Umsetzer von Fig. 1B für parallelen Vergleich n Widerstände R₁, R₂, . . ., R_n zum Teilen einer Eingangsspannung V_cc, einen Zwischenspeicherkomparator 7 und ein UND-Gatter 8 zum Vergleichen des analogen Eingangssi gnals und der geteilten Spannung sowie einen Decodierer 9 zum Decodieren des Ausgangssignals vom Zwischenspeicherkom parator 7 und dem UND-Gatter 8.

Bei diesem A/D-Umsetzer vom Typ mit parallelem Vergleich wird das analoge Eingangssignal in der ersten Taktperiode in den Zwischenspeicherkomparator 7 eingegeben, und das Ver gleichsergebnis wird dort eingespeichert. Für die restliche Hälfte der ersten Taktperiode wird der eingespeicherte Da tenwert über den Decodierer 9 ausgegeben.

Jedoch weisen die herkömmlichen A/D-Umsetzer die folgenden Nachteile auf.

Zunächst sind beim A/D-Umsetzer vom Typ mit sukzessivem Ver gleich die Umsetzgeschwindigkeit und die Umsetzgenauigkeit stark verringert. Im A/D-Umsetzer vom Typ mit parallelem Vergleich sind 2^n-1 Komparatoren erforderlich, um einen Umsetzer mit einer Auflösung von N-Bits aufzubauen. Dies verkompliziert das System.

Außerdem weisen diese A/D-Umsetzer eine große Chipfläche auf, sie verbrauchen viel Energie und sie müssen über einen Codierer laufen.

Aus der DE 26 48 559 A1 ist darüber hinaus ein Analog/Digital-Umsetzer bekannt, der sich der vollständigen Ladungsübertragung zwischen CCD-Potentialtöpfen unter Anwenden der Ladungsverteilung zwischen den einzelnen CCD-Potentialtöpfen bedient, um die gewünschte Umsetzung durchzuführen.

Der Erfindung liegt die Aufgabe zugrunde, einen A/D-Umsetzer mit verbesserter Auflösung und erhöhter Umsetzgeschwindig keit zu schaffen.

Diese Aufgabe wird durch die Lehre des Anspruchs 1 gelöst.

Die Erfindung wird im folgenden anhand von durch Figuren veranschaulichten Ausführungsbeispielen näher erläutert.

Fig. 1A ist ein Blockdiagramm eines herkömmlichen A/D-Umset zers;

Fig. 1B ist ein Schaltbild eines anderen herkömmlichen A/D- Umsetzers;

Fig. 2 ist eine Skizze eines CCD, das einen erfindungsgemä ßen A/D-Umsetzer aufbaut;

Fig. 3 ist eine perspektivische Ansicht zum Veranschaulichen der Vertikalstruktur, des Potentialprofils und eines Block diagramms der Treiberschaltung beim erfindungsgemäßen A/D- Umsetzer; und

Fig. 4 ist ein Potentialprofildiagramm, das Potentialände rungen abhängig von jeweiligen Funktionen des erfindungsge mäßen A/D-Umsetzers zeigt.

Gemäß den Fig. 2 und 3 muß ein CCD zum Erstellen eines A/D-Umsetzers so aufgebaut sein, daß die Größe eines Poten tialtopfs, durch den das MSB ausgegeben wird, sowie die Grö ße eines Potentialtopfs, durch den das LSB ausgegeben wird, auf die Hälfte verringert sind. In diesem Zustand werden die Codes der jeweiligen Bits bestimmt. Anders gesagt, ist die Größe des Potentialtopfs, durch den das LSB ausgegeben wird, 20. Die Größe des Potentialtopfs, durch den das MSB ausgege ben wird, ist 2^n-1.

Wie in Fig. 2 dargestellt, umfaßt der grundsätzliche Aufbau eines CCD einen Ladungszuführungsbereich 20, der auf einer Seite eines BCCD-Bereichs ausgebildet ist und dazu dient, Ladungen mit vorgegebenem Ausmaß aufzunehmen und zu liefern, einen Analogsignal-Eingangstorbereich 21, der nahe einer Seite des Ladungszuführungsbereichs 20 ausgebildet ist und den Variationsbereich von Potentialniveaus abhängig von der Größe eines analogen Eingangssignals so verändert, daß die Ladungen aus dem Ladungszuführungsbereich 20 in den Poten tialtopf eingegeben werden, der die Codes der jeweiligen Bits spezifiziert, erste Polygatebereiche 22a, 23a, 24a und 25a, die an einer Seite des Analogsignal-Eingangstorbereichs 21 mit vorgegebenen Abständen mehrfach ausgebildet sind, wobei die Bereiche sequentiell halbiert sind, um Potential töpfe mit verschiedenen Größen auszubilden, zweite Polygate bereiche 22b, 23b, 24b und 25b, die wiederholt zwischen den ersten Polygatebereichen 22a, 23a, 24a und 25a ausgebildet sind, und die dazu dienen, die durch die ersten Polygatebereiche 22a, 23a, 24a und 25a er zeugten Potentialtöpfe zu trennen, einen Rücksetzgate bereich 27 und einen Rücksetzdrainbereich 26, die gemeinsam auf einer Seite der ersten und zweiten Polygatebereiche ausgebildet sind, um Ladungen auszugeben, wenn die A/D-Um setzung/Erfassung beendet ist.

Hierbei wird der Bereich 22a der ersten Polygateberei che das MSB eines digitalen Umsetzcodes. Der Bereich 25a der ersten Polygatebereiche wird das LSB des digitalen Umsetzcodes. Die Fig. 2 und 3 zeigen einen 4-Bit-A/D-Umset zer.

Der Aufbau des CCD im Querschnitt wird nun im einzelnen er läutert.

Wie in Fig. 3 dargestellt, verfügt das CCD über einen Poten tialtopfbereich 34 von zweitem Leitungstyp (p) auf einem Halbleitersubstrat 33 von erstem Leitungstyp (n), und zwar durch Implantieren von Fremdstoffionen vom zweiten Leitungs typ, einen BCCD-Bereich 35, der durch Implantieren von Fremdstoffionen vom ersten Leitungstyp mit hoher Konzentra tion in den Potentialtopfbereich 34 vom zweiten Leitungstyp ausgebildet wurde, eine Potentialbarriere 36, die unter einer Torelektrode ausgebildet ist und dazu dient, den Ana logsignal-Eingangstorbereich 21 vom BCCD-Bereich 35 und den jeweiligen Bits abzutrennen, eine Gateisolierschicht 37, die auf dem Substrat über dem BCCD-Bereich 35 ausgebildet ist, und eine auf der Gateisolierschicht 37 ausgebildete Gate elektrode, entsprechend der Anzahl von Bits, wie zu Fig. 2 erwähnt.

Anders gesagt, sind die zweiten Polygatebereiche 22b, 23b, 24b und 25b auf der Gateisolierschicht 37 ausgebildet. Die Elektroden 31 der ersten Polygatebereiche 22a, 23a, 24a und 25a sind auf der Gateisolierschicht 37 über dem BCCD-Bereich 35 zwischen den Potentialbarrieren 36 ausgebildet.

Das CCD umfaßt mehrere Widerstände R1-Rn, die zwischen einem Spannungsanschluß V_DD und einem Masseanschluß ausgebildet sind, zum Teilen der Spannung V_DD, und mehrere Treiber schaltungen, die zwischen die Widerstände geschaltet sind und dazu dienen, die Gateanschlüsse der ersten Bereiche 22a und 22b, der zweiten Bereiche 23a und 23b, der dritten Bereiche 24a und 24b sowie der vierten Bereiche 25a und 25b anzusteuern, wobei aus dem Ladungszuführungs bereich 20 über den Analogsignal-Eingangstorbereich 21 ein gegebene Ladungen an die ersten Polygatebereiche 22a, 23a, 24a und 25a übertragen werden, und die erfassen, ob sich die Ladungen vollständig in den Potentialtöpfen der ersten Poly gatebereiche 22a, 23a, 24a und 25a befinden, um Daten mit der Einheit von Bits auszugeben.

Es wird nun die Funktion des erfindungsgemäßen, ein CCD ver wendenden A/D-Umsetzers unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.

Gemäß den Fig. 2 und 3 wird in einem erfindungsgemäßen, ein CCD verwendenden A/D-Umsetzer das Potentialniveau, wenn ein Rücksetzsignal an die Treiberschaltung gelegt wird, ab hängig von dem in den Analogsignal-Eingangstorbereich 21 eingegebenen analogen Eingangssignal so verändert, daß die Ladungen aus dem Ladungszuführungsbereich 20 vom ersten Polygatebereich 22a her, wo der größte Potentialtopf ausge bildet ist, in den zweiten, dritten und vierten Bereich 23a, 24a und 25a eintreten.

Gemäß diesem Prinzip werden verschiedene statische, durch die jeweiligen Widerstände geteilte Spannungen V_DD an die jeweiligen Bereiche 23a, 23b, 24a, 24b, 25a und 25b des er sten und zweiten Polygatebereichs angelegt, weswegen das Potential um so niedriger wird, je niedriger ein Bit ist.

Wie vorstehend erörtert, werden, da das Potential um so niedriger ist, je niedriger ein Bit ist, die über den Ana logsignal-Eingangstorbereich 21 eingegebenen Ladungen der Reihe nach ab dem MSB eingefüllt.

Nachfolgend wird der A/D-Umsetzvorgang bei der Erfindung be schrieben.

Wenn die Menge der gemäß dem analogen Eingangssignal einge gebenen Ladungen den Wert 10 hat, die Größe des Potential topfs des ersten Bereichs 22a des ersten Polygatebereichs 8 ist, die Größe des Potentialtopfs des zweiten Bereichs 23a des ersten Polygatebereichs 4 ist, die Größe des Potential topfs des dritten Bereichs 24a des ersten Polygatebereichs 2 ist und die Größe des Potentialtopfs des vierten Bereichs 25a des ersten Polygatebereichs 1 ist, werden Ladungen ent sprechend dem Wert 8 in den Potentialtopf des ersten Be reichs 22a des ersten Polygatebereichs eingefüllt. Die dem Wert 2 entsprechenden Ladungen gelangen in den Potentialtopf des zweiten Bereichs 23a des ersten Polygatebereichs (da das Potentialprofil wegen der Differenz der an die jeweiligen ersten Polygatebereiche 22a, 23a, 24a und 25a angelegten Spannungen treppenförmig ist.)

Der erste Bereich 22a des ersten Polygatebereichs ist voll ständig mit Ladungen aufgefüllt. Da jedoch die Größe des Potentialtopfs des zweiten Bereichs 23a des ersten Polygate bereichs 4 ist und die in ihn eingegebenen Ladungen dem Wert 2 entsprechen, ist der Potentialtopf des zweiten Bereichs 23a des ersten Polygatebereichs nicht vollständig mit Ladun gen aufgefüllt.

Demzufolge werden die im Potentialtopf des zweiten Bereichs 23a des ersten Polygatebereichs einge speicherten Ladungen an den dritten Bereich 24a des ersten Polygatebereichs übertragen.

Wenn die Ladungen an den dritten Bereich 24a des ersten Polygatebereichs übertragen sind und dessen Potential voll auffüllen, da der Potentialtopf des dritten Bereichs 24a des ersten Polygatebereichs dem Wert 2 entspricht, gibt die Treiberschaltung das Signal HOCH (1) aus.

Durch diesen Vorgang wird das Ladungen vom Wert 10 entspre chende Analogsignal in das digitale Signal 1010 umgesetzt.

Fig. 4 zeigt Potentiale für Fälle, daß Ladungen vollständig in einen Potentialtopf eingefüllt sind oder daß dies nicht der Fall ist.

Nach der Umsetzung werden dann, wenn an den Rücksetzgatebe reich 27 das Signal HOCH angelegt wird, um das Potential niveau im Rücksetzgatebereich 27 abzusenken, die in den er sten Polygatebereichen 22a, 23a, 24a und 25a eingespeicher ten Ladungen an die entsprechenden Rücksetzdrainbereiche 26, RD₁ und RD₃ ausgegeben.

Der erfindungsgemäße, ein CCD verwendende A/D-Umsetzer ist dahingehend von Vorteil, daß der Schaltungsaufbau des A/D- Umsetzers auf demselben Chip wie der des CCD möglich ist, um die Struktur zu vereinfachen, und zweitens wird die Umset zung eines Videosignals in ein analoges Signal und dann ein digitales Signal dort ausgeführt, wodurch das System effi zient aufgebaut werden kann, und drittens ist es nicht er forderlich, einen Codierer zu verwenden, wodurch die Auflö sung und die Umsetzgeschwindigkeit erhöht werden.

Claims

1. A/D-Umsetzer, enthaltend:

- ein CCD mit einem Ladungszuführungsbereich (20) zum Ein speichern und Zuführen von Ladungen, einem Analogsignal-Ein gangstorbereich (21), der nahe einer Seite des Ladungszufüh rungsbereichs (20) ausgebildet ist, damit Ladungen aus diesem La dungszuführungsbereich (20) in einen Potentialtopf, der die Codes jeweiliger Bits spezifiziert, abhängig von der Größe des analogen Eingangssignals, eingegeben werden, Polygateberei chen (22, 23, 24 und 25), die an einer Seite des Analogsig nal-Eingangstorbereichs (21) mit vorgegebenen Abständen mehrfach ausgebildet sind, wobei diese Bereiche der Reihe nach hal biert sind, um Potentialtöpfe mit verschiedenen Größen auszubilden, und einem Rücksetzgatebereich (27) und einem Rücksetzdrainbereich (26) zum Ausgeben der Ladungen aus den Potentialtöpfen nach deren Erfassung;
- einen die Spannung teilenden Bereich zum Unter teilen der statischen Spannung einer Spannungsquelle in meh rere Teile; und
- mehrere Treiberschaltungen zum Zuführen der Teilspan nungen aus dem die Spannung teilenden Bereich zu den Poly gatebereichen, damit das Potential der jeweiligen Potential töpfe zu niedrigen Bits hin niedriger wird, und zum Erfassen der Menge an Ladungen, die in die jeweiligen Potentialtöpfe eingegeben wurden, und zum Ausgeben derselben als digitaler Wert.

2. A/D-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß das CCD folgendes aufweist:

- einen Potentialtopf (34) von zweitem Leitungstyp auf einem Halbleitersubstrat (33) von erstem Leitungstyp;
- einen BCCD-Bereich (35), der im Potentialtopf vom zweiten Leitungstyp ausgebildet ist;
- einen Ladungszuführungsbereich (20), der an einer Seite des BCCD-Bereichs (35) ausgebildet ist;
- einen Analogsignal-Eingangstorbereich (21), der an einer Seite des Ladungszuführungsbereichs (20) und auf dem BCCD-Bereich (35) ausgebildet ist und das Potentialniveau abhängig von einem analogen Eingangssignal verändert;
- erste Polygatebereiche (22a, 23a, 24a, 25a), die an einer Seite des Analogsignal-Eingangstorbereichs (21) und auf dem BCCD-Bereich (35) mit vorgegebenen Intervallen mehrfach ausgebildet sind, wobei die Bereiche der Reihe nach halbiert sind; und
- zweite Polygatebereiche (22b, 23b, 24b, 25b), die wiederholt an einer Seite der ersten Polygatebereiche (22a, 23a, 24a, 25a) ausgebildet sind; wobei
- der Rücksetzgatebereich (27) integral an einer Seite der ersten und zweiten Polygatebereiche ausgebildet ist, um Ladungen nach deren Erfassung auszugeben; und
- der Rücksetzdrainbereich (26) an einer Seite des Rücksetzgatebereichs (27) ausgebildet ist, um die Ladungen auszu geben, die durch den Rücksetzgatebereich rückgesetzt wurden.

3. A/D-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß im BCCD-Bereich (35) eine Potentialbarriere unter den zweiten Polygatebereichen (22b, 23b, 24b, 25b) ausgebildet ist.

4. A/D-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß der Rücksetzdrainbereich (26) mehrfach gleichartig wie die ersten Polygatebereiche (22a, 23a, 24a, 25a) an einer diesen ersten Polygatebereichen gegenüberliegenden Fläche ausgebildet ist.

5. A/D-Umsetzer nach Anspruch 3, dadurch gekennzeichnet, daß diese mehreren zweiten Polygatebereiche (22b, 23b, 24b, 25b) zwischen dem Analogsignal-Eingangstorbereich (20) und dem ersten Bereich (22a) der ersten Polygatebereiche (22a, 23a, 24a, 25a) und zwischen den jeweiligen ersten Polygate bereichen ausgebildet sind.

6. A/D-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß die Treiberschaltungen die Menge der Ladungen er fassen, die in die jeweiligen Potentialtöpfe eingegeben wer den, und sie den digitalen Wert 1 ausgeben, wenn die Poten tialtöpfe ganz mit Ladungen gefüllt sind, sie aber dann, wenn dies nicht der Fall ist, den digitalen Wert 0 ausgeben und die in solchen Potentialtöpfen abgespeicherten Ladungen in die nächsten Potentialtöpfe übertragen.

7. A/D-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß die Treiberschaltungen folgendes umfassen:

- einen ersten Transistor zum Schalten der genannten Teilspannung;
- einen zweiten und dritten Transistor zum Schalten der Teilspannung mittels des Ausgangssignals des ersten Transistors;
- ein EXKLUSIV-ODER-Gatter zur EXKLUSIV-ODER-Verknüp fung der Ausgangssignale des zweiten und dritten Transi stors;
- einen vierten Transistor zum Anlegen des Ausgangssi gnals des ersten Transistors an die in der Nähe liegenden ersten und zweiten Polygatebereiche mittels des Ausgangs signals des EXKLUSIV-ODER-Gatters und zum Anlegen des Si gnals der im Potentialtopf des ersten Polygatebereichs ge speicherten Ladungen an den zweiten und dritten Transistor; und
- einen fünften Transistor (M5) zum Erden der Spannung der ersten und zweiten Polygatebereiche (22a und 22b) mittels des Ausgangssignals des EXKLUSIV-ODER-Gatters.

8. A/D-Umsetzer nach Anspruch 7, dadurch gekennzeichnet, daß der erste und fünfte Transistor vom n-Typ sind und der zweite, dritte und vierte Transistor vom p-Typ sind.

9. A/D-Umsetzer nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß der zweite und dritte Transistor unter schiedliche Schwellenspannungen aufweisen.

10. A/D-Umsetzer nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß das Ausgangssignal des dritten Transi stors ein digitaler Wert für ein entsprechendes Bit ist.

11. A/D-Umsetzer nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß die Ausgänge des zweiten, dritten und vierten Transistors über Widerstände geerdet sind.