DE19502626C2 - Rechentechnische Einrichtung - Google Patents

Description

Die Erfindung betrifft eine rechentechnische Einrichtung, die mindestens eine zentrale Verarbeitungseinheit, einen Halbleiterspeicher mit wahlfreiem Zugriff und zu dessen Verwaltung eine Speichersteuerung aufweist.

Bekannte Halbleiterspeicher lassen sich grundsätzlich in die Kategorien Nur-Lese- Speicher und Schreib-Lese-Speicher einordnen. Zu den Nur-Lese-Speichern gehört der maskenprogrammierbare ROM (read only memory) und dessen elektrisch programmierbaren Derivate, wie beispielsweise EPROM, EEPROM und FLASH- EPROM. Der Nur-Lese-Speicher wird zur dauerhaften Hinterlegung von Programmcode und unveränderlichen Dateninformationen, wie Angaben über die Systemkonfiguration verwendet. Als Schreib-Lese-Speicher ist in rechentechnischen Einrichtungen der o. g. Art der RAM (random access memory) gebräuchlich, in dem variable Dateninformationen temporär abgelegt werden. Als RAM ausgeführte Schreib- Lese-Speicher haben grundsätzlich die Eigenschaften, daß die in ihnen abgelegten Informationen nach Abschalten der Versorgungsspannung verlorengehen und daß freizügige Schreib- und Lesezugriffe vorgesehen sind. Handelsübliche RAM-Bausteine weisen keine Mittel zur differenzierten Abweisung eines Schreibzugriffes auf vorgebbare Speicherbereiche auf. Das bedeutet, daß abgelegte Informationen jederzeit auch unbeabsichtigt überschrieben werden können.

In rechentechnischen Einrichtungen, die während der Laufzeit häufig umzukonfigurieren sind, ist es einerseits wünschenswert, die Konfigurationsdaten in vorgebbaren Konfigurierphasen während der Laufzeit ändern zu können und andererseits während der Intervalle zwischen zwei aufeinanderfolgenden Konfigurierphasen schreibgeschützt vorzuhalten.

Aus der "Elektronik" Jahrgang 1994 Ausgabe 14, Seite 57, ist bekannt, Flash-Speicher als Medium für derartige Konfigurationsdaten zu verwenden. Flash-Speicher sind jedoch nur seitenweise adressierbar und bedürfen spezieller Algorithmen bei der Programmierung. Darüber hinaus sind die Zugriffszeiten, insbesondere beim Schreibzugriff, vergleichsweise hoch gegenüber RAM-Bausteinen.

Aus der DE 37 31 339 A1 ist ein Verfahren zur Überwachung von Speichereinrichtungen in digitalgesteuerten Kommunikationssystemen und eine Anordnung zur Durchführung dieses Verfahrens bekannt. Dabei ist für jede schützbare Speicherstelle ein Adressen-Bit in einem separaten Schreib-Lese-Speicher vorgesehen, das in Abhängigkeit von der zugelassenen Zugriffsart auf die zugehörige Speicherstelle, Schreib-Lese-Zugriff oder Nur-Lese-Zugriff, gesetzt oder rückgesetzt ist. Zum Aktivieren oder Deaktivieren des Schreibschutzes für einen Speicherbereich ist es erforderlich, alle von diesem Speicherbereich umfaßten Adressen aufeinanderfolgend zu aktivieren und das jeweilige Adressen-Bit zu setzen bzw. rückzusetzen. In Abhängigkeit von der Größe des selektierten Speicherbereiches bedarf es eines erheblichen Zeitaufwandes zum Setzen der zugelassenen Zugriffsart für jede einzelne Speicherstelle, der dem zu steuernden Prozeß verlorengeht.

Weiterhin ist aus der DE 36 08 659 A1 ein Verfahren und eine Anordnung zum Schützen von Speicherbereichen gegen unerlaubtes Beschreiben bekannt, wobei Ausgabeeinheiten mit Speichergliedern zum Speichern der Adressen der Grenzen der Speicherbereiche vorgesehen sind, deren Inhalte mit der aktuellen Adresse auf den Adreßbus verglichen werden. Alle Ausgabeeinheiten sind an den Datenbus angeschlossene Portbausteine vorgesehen, die durch den Aufruf einer sogenannten Dienstroutine initialisiert und programmiert. Bei verfügbaren Portbausteinen ist diese Dienstroutine für jeden Portbaustein eine streng definierte Aufeinanderfolge einer Vielzahl von Befehlen. Die Veränderung der Bereichsgrenzen für einen vor Überschreibung zu schützenden Speicherbereich ist damit sehr zeitaufwendig und belastet dabei den Prozessor, wobei dieser von seiner bestimmungsgemäßen Aufgabe abgehalten wird.

Der Erfindung liegt daher die Aufgabe zugrunde, eine rechentechnische Einrichtung der eingangs genannten Art mit einer Baugruppe zum bereichsweise setzbaren Speicherschreibschutz mit Speichergliedern und einer Vergleichseinrichtung, wobei ein vor Oberschreiben geschützter Speicherbereich durch seine untere Bereichsadresse und seine obere Bereichsadresse vorgebbar ist, anzugeben, die es mit geringem Aufwand gestattet, Daten bei minimalen Schreib- und Lesezugriffszeiten schreibgeschützt auslesbar abzulegen.

Erfindungsgemäß wird diese Aufgabe mit den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Patentansprüchen 2 bis 3 beschrieben.

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels näher erläutert. Die dazu erforderlichen Zeichnungen zeigen

Fig. 1 ein Prinzipschaltbild mit den erfindungswesentlichen Komponenten einer rechentechnischen Einrichtung.

Fig. 2 ein Blockschaltbild eines Speicherschreibschutzes.

In Fig. 1 ist eine rechentechnische Einrichtung 1 mit den erfindungswesentlichen Komponenten dargestellt. Eine zentrale Verarbeitungseinheit 11 weist Datensignal- Anschlüsse 11-16 für einen Datenbus 16, Adressignalausgänge 11-17 für einen Adressbus 17 und Steuersignalanschlüsse 11-18 für einen Steuersignalbus 18 auf. Der Datenbus 16 besteht dabei aus d parallelen Datenleitungen, wobei d üblicherweise gleich 4, 8, 16, 32 oder 64 ist. Der Adressbus 17 besteht aus a parallelen Adressleitungen, wobei für a die Werte 8, 16, 24 oder 32 gebräuchlich sind und ein Adressraum von 2a Adressen aufgespannt wird. Der Steuersignalbus 18 besteht aus c Steuersignalleitungen, wobei die Größe c prozessorspezifisch ist. Darüber hinaus kann die zentrale Verarbeitungseinheit 11 mit einem Unterbrechungssignaleingang 11-15 ausgestattet sein. Die rechentechnische Einrichtung 1 weist darüber hinaus einen Speicher 12 auf, der über Datensignalanschlüsse 12-16 an den Datenbus 16 und über Adressanschlüsse 12-17 an den Adressbus 17 angeschlossen ist. Weiterhin ist eine Speichersteuerung 13 vorgesehen, die Steuersignaleingänge 13-18 aufweist, an die mindestens eine Leitung des Steuersignalbusses 18 angeschlossen ist. Die Speichersteuerung 13 weist darüber hinaus Steuersignalausgänge 13-12 auf, die mit Steuersignaleingängen 12-13 des Speichers 12 verbunden sind.

Erfindungsgemäß weist die rechentechnische Einrichtung 1 einen Speicherschreibschutz 14 auf, der mit Steuersignaleingängen 14-18 zum Anschluß an den Steuersignalbus 18, mit Datensignaleingängen 14-16 zum Anschluß an den Datenbus 16 und mit Adresseingängen 14-17 zum Anschluß an den Adressbus 17 ausgestattet ist. Der Speicherschreibschutz 14 weist Steuersignalausgänge 14-13 auf, die mit Steuersignaleingängen 13-14 für den Schreibschutz der Speichersteuerung 13 verbunden sind. Als Steuersignalausgänge 14-13 sind ein Freigabeausgang 14-13/1 und ein Bereichsausgang 14-13/2 vorgesehen, die an einen Freigabeeingang und einen Bereichseingang der Speichersteuerung 13 angeschlossen sind. Der Freigabeeingang und der Bereichseingang der Speichersteuerung 13 bilden die Steuersignaleingänge 13-14 für den Schreibschutz in der Speichersteuerung 13.

Darüber hinaus kann die rechentechnische Einrichtung 1 mit einer Unterbrechungssteuerung 15 ausgestattet sein, die mindestens einen Eingang 15-14 und einen Unterbrechungssignalsammelausgang 15-11 aufweist, der mit einem Unterbrechungssignaleingang 11-15 der zentralen Verarbeitungseinheit 11 verbunden ist. Dazu weist der Speicherschreibschutz 14 einen Unterbrechungssignalausgang 14-15 auf, der mit dem Eingang 15-14 der Unterbrechungssteuerung 15 verbunden ist.

Im einzelnen ist der Speicherschreibschutz 14 in Fig. 2 dargestellt. Der Speicherschreibschutz 14 besteht aus einem Decoder 141, einem Freigaberegister 142, einem Adressregister 143 für die untere Grenze, einem Adressregister 144 für die obere Grenze und einem Komparator 145. Der Adressdecoder 141 ist eingangsseitig mindestens an den Adressbus 17 angeschlossen und weist vier Auswahlausgänge 141-01 bis 141-04 auf, die jeweils für eine Adresse aus dem durch die Breite des Adressbusses 17 vorgegebenen Adressraum selektiv aktivierbar sind. Das Freigaberegister 142 und die Adressregister 143 und 144 für die untere und die obere Bereichsadresse sind eingangsseitig mindestens an den Datenbus 16 und einen der Auswahlausgänge, Adressregister 143 an Auswahlausgang 141-03 und Adressregister 144 an Auswahlausgang 141-04, angeschlossen. Zur Synchronisation des Speicherschreibschutzes 14 mit der zentralen Verarbeitungseinheit 11 ist vorgesehen, den Adressdecoder 141, das Freigaberegister 142 und die Adressregister 143 und 144 für die untere und die obere Bereichsadresse eingangsseitig an das Ready-Signal 18/RD und das Schreib-Lese-Auswahlsignal 18/WR aus dem Steuersignalbus 18 anzuschließen. Dabei gibt das aktivierte Ready-Signal 18/RD den Zeitpunkt an, ab dem die Daten auf dem Datenbus 16 gültig sind. Das Schreib-Lese- Auswahlsignal 18/WR gibt an, ob die zentrale Verarbeitungseinheit 11 unter der ausgewählten Adresse einen Schreib- oder einen Lesezugriff durchführt. Darüber hinaus sind das Freigaberegister 142 und die Adressregister 143 und 144 für die untere und die obere Bereichsgrenze eingangsseitig an das Rücksetzsignal 18/RESET aus dem Steuersignalbus 18 angeschlossen, bei dessen Aktivierung die Register 142, 143 und 144 in einem definierten Initialisierungszustand versetzt werden.

Die Adressregister 143 und 144 für die untere und die obere Bereichsadresse weisen jeweils parallele Datenausgänge 143-0 und 144-0 auf, die mit Dateneingängen 145- 143 und 145-144 des Komparators 145 verbunden sind. Der Komparator 145 weist darüber hinaus parallele Eingänge 145-17, an die der Adressbus 17 angeschlossen ist, und einen Ausgang 145-0, der mit dem Bereichsausgang 14-13/2 des Speicherschreibschutzes 14 verbunden ist, auf.

Das Freigaberegister 142 weist einen Ausgang 142-0 auf, der mit dem Freigabeausgang 14-13/1 des Speicherschreibschutzes 14 verbunden ist.

In besonderer Ausgestaltung der Erfindung ist der Speicherschreibschutz 14 mit einem Interruptregister 146, das mit einem Setzeingang 146-145, einen Rücksetzeingang 146-141 und einem Freigabeeingang 146-142 sowie einem Ausgang 146-0 aufweist, ausgestattet. Der Setzeingang 146-145 ist mit dem Ausgang 145-0 des Komparators 145 verbunden. Der Rücksetzeingang 146-141 ist an den Auswahlausgang 141-01 des Decoders 141 angeschlossen und der Freigabeeingang 146-142 ist mit dem Ausgang 142-0 des Freigaberegisters 142 verbunden. Der Ausgang 146-0 des Interruptregisters 146 ist als Unterbrechungssignalausgang 14-15 des Speicherschreibschutzes 14 geschaltet.

Eine weitere Ausgestaltung der Erfindung ist der Eingang 143-141 des Adressregisters 143 für die untere Bereichsgrenze der Rücksetzeingang des Adressregisters 143, bei dessen Aktivierung das Adressregister 143 für die untere Bereichsgrenze auf die unterste verfügbare Adresse eingestellt wird. Darüber hinaus ist vorgesehen, den Eingang 144-141 des Adressregisters 144 für die obere Bereichsgrenze als Setzeingang des Adressregisters 144 auszuführen, bei dessen Aktivierung das Adressregister 144 für die obere Bereichsgrenze auf die höchste verfügbare Adresse eingestellt wird.

Während der Initialisierungsphase werden die Register 142-144 in einen vorgegebenen Initialzustand versetzt. Im Initialzustand ist das Freigaberegister 142 gesetzt. Das bedeutet, daß der spezifizierte Speicherbereich, der durch die obere Bereichsgrenze im Adressregister 144 und die untere Bereichsgrenze im Adressregister 143 beschrieben ist, schreibgeschützt ist. Das Adressregister 143 für die untere Bereichsgrenze ist im Initialzustand rückgesetzt. Das bedeutet, daß der im verfügbaren Adressraum angeordnete Speicherbereich von seiner untersten Grenze an dem Schreibschutz unterliegt. Die Initialisierung des Adressregisters 143 für die untere Bereichsgrenze erfolgt durch Anwahl seiner Adresse und Selektierung im Adressdecoder 141 unter Aktivierung des Auswahlausganges 141-03. Der Initialisierungszustand des Adressregisters 144 für die obere Bereichsgrenze durch Einstellung auf die höchste verfügbare Speicheradresse des vorgegebenen Adressraumes eingestellt. Diese Einstellung wird bewirkt, indem die Adresse des Adressregisters 144 für die obere Bereichsgrenze auf den Adressbus 17 gelegt und im Adressdecoder 141 selektiert wird. Das bedeutet, daß im Initialzustand zunächst der gesamte Adressraum als schreibgeschützt selektiert ist.

Während des laufenden Betriebes sind Adressdaten für die obere und die untere Bereichsgrenze durch Schreibzugriffe auf die Adressregister 143 und 144 beliebig einstellbar.

Im Komparator 145 wird die aktuelle Adresse auf dem Adressbus 17 mit den voreingestellten Adressdaten für die untere und obere Bereichsgrenze verglichen Sofern die aktuelle Adresse auf dem Adressbus 17 größer oder gleich der unteren Bereichsadresse, die am Ausgang 143-0 des Adressregister 143 für die untere Bereichsgrenze abgreifbar ist, oder kleiner ist als die obere Bereichsgrenze, die am Ausgang 144-0 des Adressregisters 144 für die obere Bereichsgrenze abgreifbar ist, wird der Ausgang 145-0 des Komparators 145 aktiviert.

Damit wird der Speichersteuerung 13 der versuchte Zugriff auf einen selektierten Speicherbereich gemeldet. In Verbindung mit dem gesetzten Freigabeausgang 14-13/1 wird der Speichersteuerung 13 mitgeteilt, daß der selektierte Speicherbereich schreibgeschützt ist.

Zur schreibgeschützten Ablage von Konfigurationsdaten oder anderen schutzwürdigen Informationen wird ein Speicherbereich im nutzbaren Adressraum durch Vorgabe seiner unteren und seiner oberen Bereichsadresse definiert und selektiert, die in den Adressregistern 143 und 144 abgelegt werden. Für die Zeit des bestimmungsgemäßen Schreibzugriffes auf den selektierten Speicherbereich wird das Freigaberegister 142 rückgesetzt, so daß der Freigabeausgang 14-13/1 des Speicherschreibschutzes 14 deaktiviert ist. Nach dem Einschreiben der zu schützenden Informationen wird das Freigaberegister 142 gesetzt, so daß der selektierte Speicherbereich vor weiteren Schreibzugriffen geschützt ist.

Unerlaubte Schreibzugriffe auf einen schreibgeschützten Speicherbereich werden durch Verknüpfung des Bereichseinganges und des Freigabeeinganges bei Anwahl der selektierten Adresse in der Speichersteuerung 13 abgewiesen.

Im einfachsten Fall weisen die Adressregister 143 und 144 für die untere und die obere Bereichsgrenze dieselbe Breite a auf wie der Adressbus 17. Auf diese Weise ist jede einzelne Speicheradresse als untere Bereichsgrenze selektivierbar, wobei die obere Bereichsgrenze durch Inkrementierung der unteren Bereichsgrenze dargestellt wird.

In der Praxis ist es jedoch häufig ausreichend, Speicherbereiche, die vorgebbar eine Mindestgröße aufweisen, schreibgeschützt zu selektivieren. Dann genügt es, die Breite der Adressregister 143 und 144 für die untere und die obere Bereichsgrenze auf eine Breite b = a-x zu reduzieren, wenn der kleinste selektierbare Adressbereich 2^x beträgt. Für diesen Fall im Komparator 145 die b höchstwertigen Adressbit des Adressbusses 17 mit der oberen und der unteren Bereichsgrenze verglichen.

Das Interruptregister 146 wird immer dann, wenn ein schreibgeschützter Bereich für den Schreibzugriff selektiert ist, gesetzt. Sofern die aktuelle Adresse auf dem Adressbus 17 in dem durch die obere und die untere Bereichsgrenze selektierten Speicherbereich liegt und das Schreib-Lese-Auswahlsignal 18/WR auf Schreibzugriff eingestellt ist, wird der Ausgang 146-0 des Interruptregisters 146 freigegeben. Auf diese Weise wird der zentralen Verarbeitungseinheit 11 über eine optionale Unterbrechungssteuerung 15 mitgeteilt, daß auf einen schreibgeschützten Bereich ein Schreibversuch vorgenommen worden ist. Diese Ausgestaltung der Erfindung ist besonders vorteilhaft im Rahmen der Software-Erprobung und Fehlererkennung.

In weiterer Ausgestaltung der Erfindung kann vorgesehen sein, eine Mehrzahl von Vorrichtungen zum Speicherschreibschutz 14 zu kaskadieren, so daß physisch voneinander getrennte Speichersegmente separat selektierbar und vor unbeabsichtigten Schreibzugriffen schützbar sind. Dazu sind die Freigabeausgänge 14-13/1, die Bereichsausgänge 14-13/2 und die optionalen Unterbrechungssignalausgänge 14-15 der kaskadierten Vorrichtungen zum Speicherschreibschutz 14 logisch ODER-verknüpft.

Der besondere Vorteil der Erfindung liegt darin, daß der Speicherschreibschutz nur durch Angabe einer geringen Anzahl von Adressen, denen explizite Dateninformationen zugeordnet sind, umkonfiguriert werden kann, so daß zufälliges und unbeabsichtigtes Überschreiben von als schreibgeschützt definierten Dateninformationen weitestgehend ausgeschlossen sind.

Bezugszeichenliste

1 rechentechnische Einrichtung
11 zentrale Verarbeitungseinheit
11-15 Unterbrechungssignaleingang
11-16 Datensignalanschlüsse
11-17 Adressignalausgänge
11-18 Steuersignalanschlüsse
12 Speicher (RAM)
12-13 Steuersignaleingänge
12-16 Datensignalanschlüsse
12-17 Adressignaleingänge
13 Speichersteuerung
13-12 Steuersignalausgänge
13-14 Steuersignaleingänge für den Schreibschutz
13-14/1 Freigabeeingang
13-14/2 Bereichseingang
13-18 Steuersignaleingänge
14 Speicherschreibschutz
14-13 Steuersignalausgang
14-13/1 Freigabeausgang
14-13/2 Bereichsausgang
14-15 Unterbrechungssignalausgang
14-16 Datensignaleingang
14-17 Adresseingang
14-18 Steuersignaleingang
141 Adressdecoder
141-01 . . . 141-04 Auswahlausgänge
142 Freigaberegister
142-0 Ausgang
142-16 Datensignalanschlüsse
142-141 Auswahleingang
143 Adressregister für untere Bereichsgrenze
143-0 Ausgang für untere Bereichsgrenze
143-16 Datensignalanschlüsse
143-141 Auswahleingang
144 Adressregister für obere Bereichsgrenze
144-0 Ausgang für obere Bereichsgrenze
144-16 Datensignalanschlüsse
144-141 Auswahleingang
145 Komparator
145-0 Ausgang
145-17 Adressignaleingänge
145-143 Eingänge für die untere Bereichsgrenze
145-144 Eingänge für die obere Bereichsgrenze
146 Interrupt-Register
146-0 Ausgang
146-141 Rücksetzeingang
146-142 Freigabeeingang
146-145 Setzeingang
15 Unterbrechungssteuerung
15-11 Unterbrechungssignalsammelausgang
15-14 Eingang der Unterbrechungssteuerung
16 Datenbus
17 Adressbus
18 Steuersignalbus
18/RD Ready-Signal
18/RESET Rücksetzsignal
18/WR Schreib-Lese-Auswahlsignal

Claims (3)

1. Rechentechnische Einrichtung, die mindestens eine zentrale Verarbeitungseinheit, die über einen Datenbus und einen Adressbus an einen Halbleiterspeicher mit wahlfreiem Zugriff und zu dessen Verwaltung an eine Speichersteuerung und an eine Baugruppe zum bereichsweise setzbaren Speicherschreibschutz mit Speichergliedern und einer Vergleichseinrichtung angeschlossen ist, und die über Steuersignale auf einem Steuersignalbus den zeitlichen Ablauf in angeschlossenen, peripheren Einrichtungen steuert und mindestens über einen Unterbrechungseingang verfügt,wobei ein vor Überschreiben geschützter Speicherbereich durch seine untere Bereichsadresse und seine obere Bereichsadresse vorgebbar ist, dadurch gekennzeichnet,

• - daß die Baugruppe zum Speicherschreibschutz (14) mindestens einen Freigabeausgang (14-13/1) aufweist, der bei gesetztem Speicherschreibschutz für den selektierten Speicherbereich aktiviert ist und der mit einem Freigabeeingang (13-14/1) der Speichersteuerung (13) verbunden ist, und
• - daß die Baugruppe zum Speicherschreibschutz (14) mindestens einen Bereichsausgang (14-13/2) aufweist, der bei Selektion einer Adresse innerhalb des geschützten Speicherbereiches aktiviert ist und der mit einem Bereichseingang (13-14/2) der Speichersteuerung (13) verbunden ist.

2. Rechentechnische Einrichtung nach Anspruch 1 dadurch gekennzeichnet, daß die Baugruppe zum Speicherschreibschutz (14) im wesentlichen aus einem Adressdecoder (141), einem Freigaberegister (142), einem Adressregister (143) für die untere Bereichsadresse, einem Adressregister (144) für die obere Bereichsadresse und einem Komparator (145) besteht.

3. Rechentechnische Einrichtung nach Anspruch 2 dadurch gekennzeichnet, daß der Adressdecoder (141) der Baugruppe zum Speicherschreibschutz (14) eingangsseitig mindestens in den Adressbus (17) angeschlossen ist und vier Auswahlausgänge (141.01 bis 141-04) aufweist, die jeweils für eine Adresse aus dem durch die Breite des Adressbusses (17) vorgegebenen Adressraum selektiv aktivierbar sind.