DE1938912A1

DE1938912A1 - Arithmetische und Iogische Einheit mit Fehlerpruefung

Info

Publication number: DE1938912A1
Application number: DE19691938912
Authority: DE
Inventors: Vogt Dipl-Ing Dr Edwin; Keller Dipl-Ing Guenter; Guenter Knauft; Skuin Dipl-Ing Petar
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1969-07-31
Filing date: 1969-07-31
Publication date: 1971-02-11
Also published as: US3649817A; FR2056229A5; CA931270A; JPS5213066B1; CH510303A; GB1312791A; DE1938912B2

Description

Arithmetische und logische Einheit mit Fehlerprüfung

Die Erfindung betrifft eine arithmetische und logische Einheit zur Ausführung der Operationen "Addition", "Und¹¹, "Oder", "Exklusiv-Oder" mit Übertrags abhängiger Summenbildung zum Zwecke der Fehlerprüfung der Übertrags- und Summenbits durch Paritäts voraus schau mittels Exklusiv- '

Oder-Verknüpfung der Operandenparitäten sowie der Übertragsparität und durch Vergleich der vorhergesagten mit der tatsächlichen Resultatsparität.

Es ist bei Addierwerken bekannt, zur Kontrolle der zu bildenden Summe auf evtl. Fehler durch eine Prüfschaltung die Parität, d. h. die Ungeradzahligkeit bzw. die Geradzahligkeit der Summe vorherzubestimmen und mit der tatsächlichen Parität der gebildeten Summe zu vergleichen. Die Vorherbestimmung geschieht, indem die Parität der Operanden und die Parität der während der Summenbildung verarbeiteten Überträge durch eine Exklueiv-Oder-Verknüpfung zusammengefasst werden. Diese Methode ist insofern nachteilig, als bei den bekannten Addierwerken ein Einzelfehler jeweils eine zleiche Anzahl Fehler in den erzeugten Übertrags- und Summenbits zur

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haben kann. Aufgrund der fehlerhaften Überträge wird zwar eine falsche Sunimenparität vorhergesagt. Da jedoch die ebenfalls verfälschte Summe einen gleichermassen falschen Paritätswert liefert, kann das Vorliegen eines Fehlers nicht mehr festgestellt werden.

Es sind bereits Addierwerke bekanntgeworden (USA-Patent 3 234 373), die diesen Nachteil dadurch vermeiden, dass die Summe in Abhängigkeit vom Übertrag erzeugt wird. Wenn daher beispielsweise ein fehlerhafter Übertrag in einer der Addierwerkstellen erzeugt wird, erfolgt nicht nur eine Verfälschung der Summenziffejr der nächsthöheren Stelle und evtl. des Übertrages und der Summenziffer der übernächsten Stelle, was jeweils die gleiche Fehlerzahl in den Übertragsbits und in den Summenbits ergeben würde, sondern es wird auch die Summe in der-Stelle fehlerhaft, in der der fehlerhafte Übertrag entstanden ist. Damit ist die Gleichzahligkeit der Fehler in den Über- . tragsbits und in den Summenbits gestört und der Fehler ist durch den Vergleich der tatsächlichen Resultats par ität mit der vorhergesagten Resultats parität erkennbar.

Das bekannte Addierwerk ist ausschliesslich. zur Ausführung von arithmetischen Operationen geeignet. In Datenverarbeitungsanlagen ist es jedoch häufig erforderlich, dass das Rechenwerk nicht nur arithmetische, sondern auch verschiedene logische Verknüpfungen der Operationen, wie Und, Oder, Exklusiv-Öder ausführt, für die ebenfalls eine Resultats prüfung erwünscht ist.

Aufgabe vorliegender Erfindung ist es, eine kombinierte arithmetische und

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logische Einheit anzugeben, bei der das vorausgehend erläuterte Prinzip der Fehlerprüfung sowohl für arithmetische als auch für logische Verknüpfungs-Operationen der Operanden verwendbar ist. Gemäss der Erfindung wird dies dadurch erreicht, dass eine Funktionsgenerator schaltung vorgesehen ist, die in Abhängigkeit von Operationssteuersignalen für die logischen Operationen eine auf die jeweilige Operation bezogene Paritätsfunktion erzeugt, und dass eine Prüfschaltung vorgesehen ist, die mittels Exklusiv-Oder-Verknüpfung

der Operandenparität mit der Paritätsfunktion unabhängig vom Resultat der logischen'Ope ration dessen Parität bildet, die daraufhin dem Paritätsvergleich unterzogen wird.

Die erfindungsgemässe arithmetische und logische Einheit hat den Vorteil, ■ dass durch die Bildung von separaten Paritätsfunktionen bei der logischen ·

Verknüpfung der Operanden eine Fehlerprüfung des Resultates in der gleichen Weise und wenigstens teilweise auch mit den gleichen Schaltungen durchgeführt werden kann wie die Fehlerprüfung der arithmetischen Resultate.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind aus den Ansprüchen zu ersehen. Nachfolgend ist ein Ausführungsbeispiel der Erfindung anhand von, Zeichnungen erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines bekannten Addierwerkes mit übertragsabhängiger Summenbildurig,

Fig. 2 ein vereinfachtes Blockschaltbild einer Stelle der arithmetischen und logischen Einheit gemäss der Erfindung,

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Fig. 3 ein detaillierteres Blockschaltbild einer Stelle der arithmetischen

und logischen Einheit gemäss der Erfindung, ■

■ Fig. 4 ein vereinfachtes Blockschaltbild der vollständigen arithmetischen und logischen Einheit gemäss der Erfindung und

" Fig. 5 eine Prüfschaltung, wie sie in Verbindung mit der Anordnung nach .Fig. 4 verwendbar ist.

In Fig. 1 ist ein bekanntes Addierwerk dargestellt, das von.dem Prinzip der Summenbildung in Abhängigkeit vom Übertrag Gebrauch macht. Dieses Addier-• werk besteht aus einem Übertragsgenerator 10, einem Summenfunktionsgenerator 12 und einer Exklusiv-Oder-Schaltung 14; Unter der Voraussetzung, dass das Addierwerk als binärer Volladdierer für eine Binärstelle ausgebildet ist, erzeugt der Übertrags generator 10 aus den binären Operanden A und B der Stelle η und dem übertrag C aus der nächstniedrigeren Stelle n-l.den Übertrag C . Der Übertragsgenerator besteht hierzu aus einem logischen Netzwerk, das entsprechend der Boole' sehen Beziehung

C = (A . B ) + (Ä . C .) + (B . C .) η ^λ η η' ^χ η η-1' ^χ η η-1'

aufgebaut ist.

Hierin bedeutet, dass jede logische Multiplikation im Übertragsgenerator 10 in bekannter Weise durch eine bekannte Und-Schaltung und jede logische Addition durch eine Oder-Schaltung verkörpert wird.

Der Summenfunktionsgenerator 12 bildet aus den gleichen Eingaiigssignalen

A , B , C , eine Summenfunktion SFn. Der Boole* sehe Ausdruck für die η η η -1

ι >

Pocket ge 969 014 0 0 9 8 8 7/1765 ^{ßAD 0RlGINAU}

Summenfunktion SF lautet folgendermassen:

η.

SF = (A + B + C J . (A + B + C \. η η η n-1' η η n-1'

41 '

Die Summenfunktion SF wird zusammen mit dem Übertrag C der Exklusiv-

n ^& η

Oder-Schaltung 14 zugeführt, welche an ihrem Ausgang die binäre Summe

S liefert,
η

Ein derartiger Addierwerksaufbau hat den Vorzug, dass Einzelfehler mit einer ! relativ hohen Sicherheit erkannt werden können. Die Fehlerprüfung bei Ad- j

dierwerken erfolgt zumeist durch eine Vorhersage der Parität der Summe. Unter Parität wird hierbei derjenige Binärwert verstanden, der notwendig ist, um die Quersumme aller'Bits eines Wertes auf einen ungeraden bzw. einen geraden Binärwert zu ergänzen. Jeder Zahlenwert, der dem Rechenwerk zugeführt wird, ist daher mit einem zusätzlichen Bit versehen, das als Paritätsanzeige dient. Der betreffende Zahlenwert kann dadurch auf Richtigkeit geprüft werden, dass seine Parität neu gebildet wird und das Resultat mit dem mitgeführten Paritätsbit verglichen wird. Das gleiche Schema wird zur Prüfung des Resultates einer binären Addition benutzt. Unabhängig von der Suramenbildung wird die Summenparität P₀ durch eine Exklusiv-Öder-Verknüpiung der Parität der Operanden und der verarbeiteten Überträge vorhergesagt» Dies geschieht nach der Beziehung

worin P_A die Parität des Operanden A, P_fi die Parität des Operanden B und P die Parität der während der Addition verarbeiteten Überträge sind. Am Ende der Addition wird die Parität der gebildeten Summe ermittelt und mit der vorherbestimmten Parität auf Übereinstimmung verglichen.

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Dieses Prüfverfahren arbeitet nur dann erfolgreich, wenn ein Fehler in den Übertragen oder in der Summe auftritt. Sofern jedoch eine gleichzahlige Anzahl von Fehlern sowohl in den verarbeiteten Übertragen als auch in den Summenbits erscheint, stimmt die vorhergesagte Summenparität P mit der tatsächlichen Summenparität überein, obwohl die Summe fehlerhaft ist. Durch das Addierwerk von Fig. 1 wird diesem Mangel dadurch entgegengewirkt, dass das Summenbit in jeder Stelle in der erläuterten Weise in Abhängigkeit von dem in dieser Stelle erzeugen Überrag gebildet wird. Ist dieser Übertrag .fehlerhaft, so wird dadurch nicht nur das Summenbit der nächsthöheren Bit stelle verfälscht. Zusätzlich wird auch ein falsches Summenbit in der betreffenden Stelle gebildet, so dass einem falschen Bit in den Übertragen zwei falsche Bits in der gebildeten Summe gegenüberstehen. Ein Vergleich der vorhergesagten Parität mit der tatsächlichen Summenparität führt

ί «

somit zu einer Fehleraufdeckung. Die gleichen Verhältnisse liegen vor, wenn als Folge eines fehlerhaften Übertrages in mehreren der nächsthöheren Addierwerksstellen jeweils eine gleiche Anzahl falscher Überträge und falscher Summenbits erzeugt werden. Auch dann stellt das falsche Summenbit derjenigen Stelle, die den ersten falschen Übertrag erzeugt hat, eine Ungleichheit zwischen der Anzahl der falschen Überträge und der Anzahl der falschen Summenbita. her, so dass der Fehler durch den Paritätsvergleich aufdeckbar ist.

Die Fig, 2 zeigt den erfindungsgemässen Aufbau einer arithmetischen und logischen Einheit, bei der die Summe ebenfalls übertragsabhängig gebildet wird, die es jedoch darüberhinaus erlaubt, die obenerläuterte Fehlerkontrolle auch auf logische Operationen auszudehnen« Die arithmetische und logische Einheit enthält einen Bitfunktionsgenerator 18, eier au· den Operandenbits Ä_ft und B_n -

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Bitfunktionen BF erzeugt. Desweiteren enthält die arithmetische und logische η

Einheit einen Übertragsgenerator 20, einen Summenfunktionsgenerator 22, einen Paritätsfunktionsgenerator 24 und eine Auswahltorschaltung 26, denen über Sammelleitungen 28 und 30 die Bit funktionen BF zugeführt werden. Der Übertragsgenerator 20 und der Summenfunktionsgenerator 22 erzeugen einen

Übertrag C und eine Summenfunktion SF , wenn die arithmetische und login η

sehe Einheit als Addierwerk betrieben wird. Der Übertrag C wird einerseits über eine Leitung 32 zur nächsthöheren Ziffernstelle übertragen und zum anderen über eine Leitung 34 einer Exklusiv-Oder-Schaltung 36 zugeführt, deren zweiter Eingang mit dem Ausgang des Summenfunktions generators 22 verbunden ist. Die Exklusiv-Oder-Schaltung 36 liefert an ihrem Ausgang bei der Durchführung einer Addition die Binärsumme S , die über eine Oder'-Schaltung 38 zu einer Ausgangsleitung 40 übertragen wird. Auf der Ausgangslei- * tung 40 tritt jeweils das Resultat R auf_s das die arithmetische und logische Einheit in der betreffenden Binärstelle bei Durchführung arithmetischer oder logischer Operationen erzeugt. Die Art der jeweils auszuführenden Operation wird durch Signale auf Steuerleitungen 42, 44, -46 und 48 gesteuert. Tritt ein Signal "ADD ν EO" auf Leitung 46 auf, so führt die arithmetische und logische Einheit eine binäre Addition bzw. eine Exklusiv-Oder-Verknüpfung aus. Bei einem Signal "UND ν EO" findet eine Und-Verknüpfung oder eine Exklusiv-Oder-Verknüpfung statt. Auf den Leitungen 44 und 48 treten Signale komplementär zu den Steuersignalen auf deft Leitungen 42 und 46 auf. Das Signal "ADD ν EO" auf Leitung 48 besagt, dass weder eine Addition noch eine Exklusiv-Oder-Verknüpfung durchgeführt werden soll. Das Signal "UND ν EO" auf Leitung 44 liefert die Anzeige dafür, dass die auszuführende Operation keine Und-Verknüpfung und auch keine Exklusiv. Oder-Verknüpfung

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ist. Treten Signale auf den Leitungen 44 und 48 auf, dann befindet sich die arithmetische und logische Einheit in einem Zustand, in dein sie die auf den Eingangsleitungen 50, 52 auftretenden Operandensignale A , B entsprechend der logischen Operation "ODER" verknüpft. Dabei wird durch das Signal auf Leitung 44 die Übertragsgeneratorschaltung 20 und durch das Signal auf Leitung 46 die Summenfunktionsgeneratorschaltung 22 gesperrt. Das Oder-Resultat wird dadurch gebildet, dass eine, die Oder-Verknüpfung der Operanden darstellende Bit-Funktion von der Leitung 28 unter Wirkung der Steuersignale W auf den Leitungen 44 und 48 über die Auswahltorschaltung 26 zu einer Leitung 54 durchgeschaltet wird. Das als logische Summe LS aufzufassende Resul-

tat von Leitung 54 wird über die Oder-Schaltung 38 zur Ausgangsleitung 40 übertragen. In der entsprechenden Weise wird bei Vorliegen eines Steuersignales auf Leitung 42 und 48 und bei Fehlen eines Steuersignales auf Lei- , , tung 44 und 46 die Auswahltors chaltung 26 zum Durchlass einer Bitfunktion "UND" gesteuert. Die Exklusiv-Oder-Operation wird durchgeführt, wenn Steuersignale auf den Leitungen 46 und 44 anliegen. Die Exklusiv-OderrVcr-) knüpfung der Operanden erfolgt im. Summenfunktionsgenerator 22, der hierbei

in der gleichen Weise wie bei Durchführung einer Addition arbeitet. Durch das Steuersignal auf Leitung 44 wird der Übertrags generator 20 gesperrt, so dass bei der Verarbeitung der Operandenbits kein Übertrag auf Leitung 32 auftritt. Das Resultat aus der Summenfunktionsgeneratorschaltung 22 wird über die Exklusiv-Oder-Schaltung 36 und die Oder-Schaltung 38 zur Ausgangsleitung 40 übertragen,.

Dor Paritätsfunktionsgenerator 24 erzeugt bei Durchführung von logischen ₍ Verknüpfungsoperationen aus den B it funkt ionon BF eine Paritätsfunktion

G* 9* »14 .009887/1766 ■

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PF , die zur Prüfung des Resultates der Verknüpfung benutzt wird. Dies geschieht in der Weise, dass die Parität der Operanden und die Paritätsfunktion PF durch Exklusiv-Oder verknüpft werden. Das Resultat dieser Verknüpfung entspricht der Parität des Resultates der jeweils auszuführenden logischen Verknüpfungsoperation. Ein Vergleich zwischen der Parität des auf Leitung 40 auftretenden logischen Resultates und der unter Verwendung der Paritätsfunktion PF gebildeten Parität führt daher zur Fehleraufdeckung.

Die Auswahl der für eine bestimmte logische Verknüpfungsoperation jeweils benötigten Paritätsfunktion PF erfolgt durch die Steuersignale auf den Leitungen 42 und 44. Für die Operation "ODER", die durch ein Signal auf Leitung 44 und 48 und durch das Fehlen eines Signals auf Leitung 42 und 46 angezeigt wird, liefert der Paritätsfunktionsgenerator auf seiner Ausgangsleitung 56 die Und-Verknüpfung der Eingssignale A , B . Für die Und-Funktion, die durch ein Signal auf Leitung 42 und 48 und durch Fehlen eines Signals auf Leitung 44 und 46 angezeigt wird, liefert die Paritätsgeneratorschaltung auf Leitung 5i?_:.das Resultat der Oder-Verknüpfung der Operanden A , B . Aus der nachstehenden Tabelle wird der Beitrag der Paritätsfunktionen bei der Vorhersage der Resultatsparität für die Operationen ODER und UND deutlich. In der Tabelle bedeuten R das Resultat, P die Parität des richtigen Resultates (Ergänzung auf Ungerade) und VP die vorhergesagte Parität .

'009887/1765 _ή._{η O}R\GINW-

Docket GE 969 014 ÄAO um

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Tabelle I

-	A	B	P -V- A	^PB	¥- PF	* ^VPR	R	^PR
ODER:	1	1	1	1	0	1	0	1
	0	1	0	1	0	0	1	ό
	1	0	1	0	0	0	1	0
	0	0	0	0	1	0	Γ	0
UND:	1	1	1	1	0	1	0	.1
•	0	1	0	1	1	1	0	1
	1	OV	1	0	1	1 .	ρ	1
	1	1	0	0	1	0	1	0

Die Übertragangs generators chaltung 20 in Fig. 1 ist abweichend vom Übertragsgenerator 10 des Addierwerkes nach Fig. 1 so ausgebildet, dass bei der Übertragsbildung nicht nur der Übertrag von der nächstniedrigen "Wertstelle berücksichtigt wird, sondern auch Überträge von anderen niedrigeren Stellen, Zu diesem Zweck ist die Schaltung 20 über die Leitungen 58, 59 mit . ■ , .Übertragsausgängen-und mit Bitfunktionsaus gangen, wie die Ausgangsleitung 61 der Stelle η verbunden. Abweichend von dei* dargestellten Anordnung können die Öperandenbits auch direkt den Einheiten 20, 22, 24 oder 26 zugeführt Werden. Die Anordnung kann so getroffen sein, dass die Signale C ,

SF und"LS unter Verwendung eines Teiles der Bitfunktionen BF und der η η ^b η

Operandensignale A , B gebildet werden.

Der detaillierte Aufbau einer im wesentlichen der Anordnung von Fig. 2 entsprechenden Sclialtung ist aus dem Blockschaltbild von Fig. 3 ersichtlich.

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Im Bitfunktionsgeneralor 18 werden aus den Operandenbits A , B durch eine Und-Schaltung 60 aui einer Leitung 64 die Und-Funktion und durch eine Oder-Schaltung 62 auf einer Leitung 66 die Oder-Funktion gebildet. Die Leitung 64 führt zu einer Und-Schaltung 68 im Paritätsfunktionsgenerator 24. Dor zweite Eingang dieser Und-Schaltung ist mit dem Ausgang eines. lm^rerters 72 verbunden, der an eine·Steuerleitung 70 angeschlossen ist, aufweicher das Steuersignal "UND ν EO" auftritt. Die Und-Schaltung 68 ist somit bei Fehlen dieses Signales für eine Signalübertragung vorbereitet. Der Ausgang der Und-Schaltung 68 ist über eine Oder-Schaltung 74 mit der Ausgangsleitung 76 verbunden. Ebenso wird die Oder-Funktion der Operandenbits von der Oder-Schaltung 62 über die Leitung 66, eine Und-Schaltung 78 und die Oder-Schaltung 74 zur Ausgangsleitung 76 übertragen, wenn ein Steuersignal auf Leitung 70 zur Vorbereitung der Und-Schaltung vorhanden ist. Die Bitfunktionsleitungen 64 und 66 führen des weiteren zu der Übertragsgeneratorschaltung 20, die aus, Und·?Schaltungen 80, 82, 84 und sowie einer Oder-Schaltung 88 besteht. Die Übertragsgeneratoirschaltung bildet den Übertrag C nach der Beziehung

C= A . B ν (A ν B > . C . _T η η η - η η η-1

ν(Α " ν B >.. (A ν B ) , C ,

H-. 1- η-1' ^ν η η η-2 --

ν(Α _vR Λ . (A -ν B A . Ik ν B). C _ο, _-. η-2 η-2/ ^ν η-1 n-r ^ν η V η-1 ^ ^

worin C , C und C die Überträge aus der n,ächstniedrigeren.aus der·

um zwei Stellen niedrigeiien und aus der um drei Stelien niedrigeren Stelle der arithmetischen und logischen Einheit sind und worin; dierrientspreckend

"A ν B, " und A ν B '"' die Odley-Bitfunktionen aus der nächstn-1; n·» \ ■ ti- c Rt 2 -.--"■

niedrigeren u,ndi aus der um* zwei Stellen niedrigeren SteMe sind. Hierbei bilu

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det die Und-Schaltung 82 den in der zweiten Zeile stehenden Teil des obigen Ausdruckes und die Und-Schaltung 86 den in der dritten Zeile stehenden Teil dieses Ausdruckes, während die Und-Schaltungeh 80 und 84 die beiden Und-Verkniipfungen de.r ersten Zeile des obigen Ausdruckes bilden; Die Oder-Funktion der betreffenden Stelle η wird der Und-Schaltung 84 ebenso wie den Und-Schaltungen 82 und 86 von der Bitfunktiohsleitung 66 zugeführt. Die Ausgänge der Und-Schalfungen 80, 82, 84 und 86 sind an eine Oder-Schaltung 88 angeschlossen, deren Ausgang mit einer Übertragsausgangsleitung 90 verbunden ist. Die Und-Schältungen 80, 82, 84 und 86 weisen je einen zusätzlichen Eingang auf, der mit der Ausgangsleitung 92 des Inverters 72 in Ver-

bindung steht und über den die Übertragsgeneratorschaltung 20 gesperrt wird, wenn ein Steuersignal auf Leitung 70 vorhanden ist.

Die Bitfunktionsleitungen 64 und 66 sind des weiteren mit dem Summenfunktionsgenerator 22 verbunden, der die Summenfunktion SF nach der Beziehung

SF = (A . B ν C J. (A ν Β ν C ,) η ^x η η π-1' ^ν η η η-1' -

bildet. Die Komponente A .B ν C , wird aus der Und-Bitfunktion von

η η n-1

Leitung 64 durch einen Inverter 94 und aus dem Übertrag von der näehstniedrigen Stelle auf einer Leitung 96 über eine Und-Schaltung 98 und einen Inverter lÖÖ gebildet. An die Ausgänge der" Inverter 94 und 100 ist eine Öder-Schältuttg 102 afigeschlosse«,-dereh Ausgang zu einer Und-Schaltung 104 führt. Zur Bildung der im rechten Teil des obigen Ausdruckes stehenden Komponente wird die Öder-Bitfunktion von Leitung 66 und das Ausgangs-Signal der Üßd^Schaltung 98 einer Öder-Sehaltung 106 zugeführt, deren gangmit dem zweiten Eingang'der* Urid-Sefialiüng 104 verbunden ist, an

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• - 13 -

derem Ausgang die Summenfunktion SF auftritt. Der zweite Eingang der Und-Schaltung 98 ist mit der Leitung 92 verbunden, so dass der Übertrag von der nächstniedrigen Stelle auf Leitung 96 dem Summenfunktionsgenerator 22 nur dann zugeführt wird, wenn auf Leitung 70 kein Steuersignal "UND ν EO" vorliegt.

Das Summenfunktions signal SF wird über eine UND-Schaltung 108 zur Exklusiv-Oder-Schaltung 36 übertragen, wenn das ADD ν EO-Steuersignal auf einer,Leitung HO vorhanden ist. Das gleiche. Steuersignal bereitet auch eine Und-Schaltung 112 für eine Übertragung des Ausgangssignals von der Übertragsgeneratorschaltung 20 zum zweiten Eingang der Exklusiv-Oder-Schaltung 36 vor. In der Exklusiv-Oder-Schaltung 36 wird der erzeugte Übertrag C und die Summenfunktion SF in der beschriebenen Weise verknüpft. Der

' η η ,

Ausgang dieser Schaltung steht über die Oder-Schaltung 38 mit der Resultat-Aus gangsleitung 114 in'Verbindung.

An zwei weitere Eingänge der Oder-Schaltung 38 sind die Ausgänge von Und-Sch.altungen .116> und 118 angeschlossen, welche eine der Aus wahl-Torschaltung 26 von Fig., 2 entsprechende Einheit 26* bilden. Abweichend von Fig. 2 erhält die Schaltung 26' sowohl die Operandenbits A , B als auch einen Teil de.r. Bitfunktionen vom Bitfunktionsgeneratpr 18, nämlich die Oder-Funktion, .zugeführt. Beide Und-Schaltungen 116, 118 werden über einen Inverter .120 nur dann wirksam gemacht, wenn auf der Steuer.leitung HO kein Signal anliegt,- Die Und-Schaltung 116 wird aus.aerdem vom Aus gang des Inverters 72 über die .Leitung 92 gesteuert/.: D^ege.äÜnd-Schaltung dient zur Uber- < tragung der Oder-Bitfunktion zum Resultatsausgang 114, wenn keine der .,

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'Leitungen 70 und 110 signalführend ist. Über die .Und-Schaltung 1.18 wird die Und-Bitfunktion von Leitung 64 zum Resultatausgang 114 übertragen, wenn nur die Leitung 110 nicht signalführ end ist. Zu diesem. Zeitpunkt ist die Und-Schaltung 116 durch Fehlen eines Signals auf Leitung 92 für eine Signalübertragung gesperrt.

Die Fig. 4 zeigt, wie mehrere Stufen von der in Fig. 3 beschriebenen Art zur vollständigen arithmetischen und logischen Einheit 130 untereinander . verbunden sind. Jeder der Blöcke 132 wird durch eine Schaltung gemäss Fig. 3 gebildet. Die Eingänge und Ausgänge der Blöcke tragen die in Fig. 3 verwendete Bezeichnung. Die einzelnen Stellen der Einheit 130 sind durch 1 bis η bezeichnet, wobei 1 die niedrigste Stelle und η die höchste Stelle bedeuten. In der Stelle 1 sind die Eingänge für die Signale C ,, C _, C ^, ' σο n-1 n-2 n-3 '

A vB ,,A _o ν Β - (Leitungen 96, 122, 124, 126, 128 in Fig. 3) n-1 n-1 n-2 n-2 °

über eine Leitung 134 an eine feste Vorspannung VSP angelegt, deren Spannungswert O-Eingangssignale auf den genannten Eingängen erzeugt. In der gleichen Weise sind in Stelle 2 die den Eingangsleitungen 122, 124, 128 (Fig. 3) ent- ^; sprechenden Leitungen an die Vorspannungsleitung 134 angeschlossen. Das gleiche trifft auf die C Ein gangs leitung 124 der Stelle 3 zu.

Die Ausgangsleitungen der Blöcke 132 für die Resultats ziffern R bis R , für die Überträge C, bis C sowie für die Paritätsfunktionen PF₁ bis PF sind

mit einer Prüflogik 140 verbunden, die Teil der arithmetischen und logischen Einheit 130 ist. Ausserdem werden die Resultatssignale R bis R über Leitungen 136 an nachgeschaltete Einheiten der Datenverarbeitungsanlage, in welcher die arithmetische und logische. Einheit.,Verwendung findet, weitergeleitet.

Docket GE 969 014 009887/1765 · ßÄD

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In Fig. 5 ist ein Blockschaltbild der Prüflogik -dargestellt. Eine erste Ex-klu* siv-Oder-Schaltung 142 dient zur Verknüpfung der Resultats sign ale R bis R der arithmetischen und logischen Einheit 130, Die Schaltung 142 kann in einer aus Fig. 6 ersichtlichen Weise aus mehreren in Serie geschalteten ExkluSiv-Oder-Gliedern 146 bestehen. Mit dem Ausgang der Schaltung 142 ist ein Inverter 144 verbunden, an dessen Ausgang die Parität P_rt des von der

R /

arithmetischen und logischen Einheit 130 erzeugten Resultates auftritt. Die Prüflogik l40 umfasst zwei weitere Exklüsiv-Öder-Schaltung 148 und 150, die beide, in der gleichen Weise wie die-Schaltung 142 aufgebaut sind. In der Exklusiv-Oder-Schaltung 148 werden die Überträge C., C. bis C ., die von den Stellen 1 bis n-1 der Einheit 130 während einer Addition erzeugt werden, durch Exklusiv-ODER verknüpft. Der Ausgang dieser Schaltung führt zu einer Und-Schaltung 152, deren zweiter Eingang mit einer Steuerleitung 154 ver-

bunden ist, auf der ein Additions steuersignal "ADD" erscheint, wenn eine Addition ausgeführt wird. ·

Die Exklusiv-Oder-Schaltung 150 dient in einer entsprechenden Weise zur ExklusivrOder-Verknüpfüng der Paritätsfünktionen PF, bis PF , die in

1 n

den Stellen 1 bis η der Einheit 13 0 bei Ausführung einer logischen Operation erzeugt werden. Über eine Und-Schaltung 156 wird das Ausgäftgssignal der Schaltung 150 bei Vorliegen eines Steuersignals "UND ν ÖDER^ff auf einer Leitung 158 zu einer Öder-Schaltüng l60 übertragen, deren zweiter Eingang rnit dem Ausgang der Und-Schaltüng 152 verbunden ist.

Eine einstellige Exklusiv-Öder-Schaltung 162 erhält auf einern Eingang l64

OE'm 014 0098ß7/1765

das Paritätsanzeige signal P. des Operanden A und auf dem anderen Eingang

166 das invertierte Paritätsanzeigesignal P des Operanden B zugeführt.

Der Ausgang der Exklusiv-Oder-Schaltung 162 ist mit einer weiteren Exklusiv-Oder-Schaltung 168 verbunden, deren zweiter Eingang an den Ausgang der Oder-Schaltung 160 angeschlossen ist. Der Ausgang der Exklusiv.-Oder-Schaltung 168 führt zu einem Komparator 170. Der zweite Eingang dieses !"Comparators steht über eine Leitung 172 mit dem Inverter 144 in Verbindung. Als Komparator 170 kann im dargestellten Beispiel eine Exklusiv-Oder-Schaltung· verwendet werden. Er besitzt eine Ausgangsleitung 174, aufweicher im Falle einer fehlerhaften Operation der arithmetischen und logi- · • sehen Einheit 130 ein Fehleranzeige signal F erscheint,·

Zur Erläuterung der Arbeitsweise der arithmetischen und logischen Einheit 130 wird auf die nächstehende Tabelle II Bezug genommen. In dieser Tabelle ist die Paritätsprüfung für die Operationen Addition, Oder, Und, Exklusiv-Oder anhand einstelliger Operandenv^rknüpfüngendargestellt. Als Parität wird in der Tabelle eine Ergänzung auf einen ungeraden Binärwert zugrundegelegt. Fehlerhafte Binärwerte sind mit # gekennzeichnet.

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Docket GE-969: 014

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Als Beispiel sei die Oder-Verknüpfung der Operanden A = O, B = 1 betrachtet. Es sei angenommen, dass aufgrund einer Störung, z. B. durch Ausfall eines

Transistors, in,der Schaltung, einer der Stellen 1 bis η in der Einheit 130 das fehlerhafte ".Resultat signal 0. gebildet wird. Werden die anderen Stellen aus der Betrachtung aus ge schloss en, so erzeugt die Exklusiv-Öder-Schaltung an ihrem Ausgang eine, binäre G, so da^ss der Inverter 144 als P_ -Signal⁴ eine binäre I liefert. Wie aus der Tabelle ersichtlich ist, erzeugt auch die ExklusiV-τOder-Schaltung 162 ein O-Ausgangssignal, da an beiden ihrer Eingänge 164 und 166 ein !-Signal anliegt.- Ferner liegt auf der Leitung "?6--dej£ betreffenden" Stelle als Paritätsfunktion -P_ ein 0 -Signal votf. Die ExkliiSiv-Ode-r-Schaltung 150 erzeugt somit,kein Ausgangs^signal, so dass,_ die: durch, ein Oder-Steuersignai auf Leitung 158 vorbereitete Und;-Schaltung 156 wir-, ,. kungsjos bleibt^ Die Exklusiv-Oder-Schaltüng; I6ff erhält au# keinem ihre* beiden Eingänge ein Signal zugeführt. Der Komparator 170 erftpfängt diaher nur auf Leitung:^ 172 ein 1-Signal, weshalb auf seinerAüsgangsleitung .174? eine; Fehleranzeige e rscheint_¥.. ,, . ,..;...,...-.., ■ _4S -V-; ■■>

Als ^iiei^ereSf BelspieJi sei die^ Addition de r Operanden, Av^^.liindlBMrf ·ΐ ip^fepaicliitet,. wobei, an genomnrten vp?^:3?df das svkein ^be/rtrag^ ypr|_; de^^,nae^s^iediriigefeft-, Stelle vorliegt. Ein fehlerhaftes SuttimenbEtl- führt wiederum zu einer Verfälschung der Resultatsparität Ρ_οΐ die daraufhin den Wert 0 annimmt. Die-

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Exfclüsiv-Oder-Schaltung 1-62 (Fig. 5) liefert ein Ausgangssignal, da die Parität des Operanden A Null und die invertierte Parität des Operanden B Eins ist. Da kein Übertrag vorliegt, ist das Ausgangssignal der Exklusiv-Öder-Schaltüng 148 Null. Die aufgrund eines Addition-Steuersignal· auf Leistung 154 vorbereitete Und-Schaltung 152 überträgt somit kein Signal zur Oder-Docket GE 969 014 0 0 9% 8 7 / H% 1-5:^ü '^y

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BAD ORIGINAL

Schaltung ΐ6θ. Die Exklusiv-Oder-Schaltung 168 empfängt daher nur ein Eingangssignal und gibt ein Ausgangssignal an den Kömparator 170 ab. Da die Leitung 172 wegen des Aus gangs signals der Exklusiv-Oder-Schaltung 142 nicht signalführend ist, liefert der Komparator 170 ein Fehleranzeigesignal.

Aus diesen Beispielen ist ersichtlich, dass in der gleichen Weise für arithmetische und logische Operationen die Parität des gebildeten Re suit at signals gegen eine unabhängig von der Resultatbildung erzeugte Paritätsanzeige m

geprüft wird und im Falle eines fehlerhaften Resultates zu einer Fehleranzeige führt. Da sich die Prüfung auf alle Stellen der Einheit 130 erstreckt, werden Einzelfehler unabhängig von der Stelle, in der sie auftreten, angezeigt. Ausserdern wird auch eine Anzeige von solchen Fehlern erhalten, die aufgrund fehlerhaftjeT Steuersignale auf den'Leitungen 70, 92 oder 110 (Fig. 3) oder aufgrund eines Bruches dieser Leitungen hervorgerufen werden. So kann beispielsweise ein durch einen Bruch der Leitung 92 am Eingang der Schaltung 26' erzeugtes falsches Aus gangs signal R "einer Oder- bzw. Und-Operation in der Prüflogik festgestellt werden, da die korrekte Paritätsfunktion PF für eine Ungleichheit zwischen der tatsächlichen Resultatparität P_p und der vorher ge Sagten Resultatparität P" V P -Υ~ PF sorgt.

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Docket GE 969 014 0 QBß Bl I 1 7 Q S

Claims

Patentansprüche

It Arithmetische und logische Einheit zur Ausführung der Operationen Addition, Und, Oder, Exklusiv-Oder mit übertragsabhängiger Summenbildung zum Zwecke der Federprüfung der Übertrags- und Summenbits durch Paritätsvorausschau mittels Exklusiv-Oder-Verknüpfung der Operan-

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denparität'und der Übertragsparität und durch Vergleich der vorhergesagten mit der tatsächlichen Resultatsparität, dadurch gekennzeichnet, dass eine Funktionsgeneratorschaltung (26) vorgesehen ist-; die in Abhängigkeit von Operationssteuersignalen für die logischen Operationen eine auf die jeweilige Operation bezogene Paritätsfunktion erzeugt, und dass eine Prüfschaltung (140) vorgesehen ist, die mittels Exklusiv-Oder-Verknüpfung der Operandenparität mit der Paritätsfunktion unabhängig vom Resul-

tat der auszuführenden logischen Operation dessen Parität bildet, die daaufhin dem Paritätsvergleich iinterzogen wird.
2. Arithmetische und logische Einheit nach Anspruch 1, dadurch gekennzeichnet, dass zur Prüfung der Resultatsparität eine erste Gruppe: Exklusiv Oder-Schaltungen (142), die die Parität der erzeugten Resiiltatbits bilden, und mindestens eine zweite Gruppe Exklusiv-Oder-Schaltungen (148 bzw. 150) vorgesehen sind, die in Abhängigkeit von Öperationssteüersignälen bei einer Addition die Parität der verarbeiteten Überträge und bei Ausführung einer logischen Operation die der Paritätsfunktione'n der einzelnen Stellen bildet, dass ferner eine erste einzelne Exklusiv-Oder-Schaltung (162) zur Verknüpfung der Operandenparitäten und eine zweite einzelne Exklusiv-Oder-Schaltung (1 68) zur Verknüpfung der Ausgangssignale

Docket GE 969 014 009887/176b

βΑΟ ORIGINAL

der zweiten Gruppe Exklusiv-Oder -Schaltungen mit dem Ausgangs-signal der ersten einzelnen Exklusiv-Qder-Schältung vorgesehen'sind, und dass, der Ausgang der .zweiten einzelnen Exklusiy-Ode.r-Schaltung an einen Komparator (170) angeschlossen ist, dessen zweiter Eingang vom Ausgang der ersten Gruppe Exklusiv-Oder-Schaltungen gebildet wird.
3. Arithmetische und logische Einheit nach Anspruch 2, dadurch gekennzeichnet, dass der ersten einzelnen Exklu.siv-.Oder-Schaltung. (162) eine der beiden Operandenparitäten in echter und die andere in invertierter Dar- ( stellung zugeführt wird. . "-..·.. . . ..-...-..'
4. Arithmetische und logische Einheit nach einem der. Ansprüche Ibis 3, dadurch gekennzeichnet, dass die Funktionsgeneratorsch.alt^ng ,(26) in Abhängigkeit von den anliegenden Qperationssteuersignalen ίμχ die. Operation "UND" die Oder-Funktion und für die Qp er at ion "ODER" die y.nd-Firoktion an ihrem Ausgang erze.ugt.
5. Arithmetische und logische Einheit nach_rei.nem der Anspfüche.l, bis 4_r

..- dadurch gekennzeichnet, - dass eine logische yerkiiüpfx|n^s_;schaltun.g (8) vorgesehen ist, die aqs: gleichstelligen .QpjßEaßdenbits die Bitfunktioneij UISTD, ODER b;ildet,< und dass. die-Funktionsgeneratorschaltüng (26) aus Torschaltung en (78,:. 68) besteht, von denen an jede eine der BitJunktionen ange- - legt und.iin Abhängigkeit νοητ. jeweiligen OperationssteuersignalValS'. Pari-. tat s funkt ion 'Selektiv zur Prüfsehaltung (140) durchge schaltet wird. > ..

009 0 8.7/

Docket GE 969 014

₂₂/ 1938812 ^v
6. Arithmetische und logische Einheit nach Anspruch 5, dadurch gekennzeichnet, dass wenigstens ein Teil der Ausgangsleitungen der logischen Verknüpfungsschaltung (18) mit einem Übertragsgenerator (20) und einei· Summenfunktionsgenerators ehaltung (22) verbunden sind, die in an sich bekannter Weise einen Übertrag nach der Beziehung (A . B ) ν (A .C ,) ν

^ö η η η η-1

(B .C ,) undeine Summenfunktion nach der Beziehung η η-1^-"

(A ν B. ν C ,) . (A ν B ν C , ί bilden, worin A und B die Operann η η-Γ η η η-1 η η

denbits der jeweiligen Stelle und C , ein in diese Stelle einlaufender ^J t. n-1 ■ ■

Übertrag sind.
7. Arithmetische und logische Einheit nach den Ansprüche 5 und 6,' dadurch gekennzeichnet, dass der Übertrags generator (20) den Übertrag aus mehr als einer benachbarten niedrigeren Stelle zusammen mit den Oder-Funktionen aus den logischen Ve rknüpfungs schaltungen (18) dieser Stellen zugeführt erhält und dass der Übertragsgenerator so ausgebildet ist, dass er den Übertrag nach der Beziehung

C = A . B ν (A ν B ) . C ,
η η η η η η-1

ν(Α vB- Λ. '(A vB ) . C , \ η-1 η-1 η η η-2

ν(Α · ν B ) .(A ν B ) . (A ν B ) . C ^χ η-2 η-2' η-1 η-Γ η η η-3

bildet. ' ·

BAD ORiQiNAk Docket CiE 969 014 OJ) 98Ö7/1785

jar.G ι A3.

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