DE1762159A1 - Arrangement to suppress interference pulses - Google Patents
Arrangement to suppress interference pulsesInfo
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Description
Telefunken Patentverwertungsgesellschaft mit beschränkter HaftungTelefunken patent collecting company with limited liability
Ulm (Donau), Elisabethenstraße 5Ulm (Danube), Elisabethenstrasse 5
Konstanz, den 19. April 1968 FE/PT-KN Rl/LoConstance, April 19, 1968 FE / PT-KN Rl / Lo
Anordnung zur Unterdrückung von StörimpulsenArrangement for suppressing interference pulses
Die Erfindung betrifft eine Anordnung zur Unterdrückung von in eine zweiadrige Leitung, auf der Informationen durch komplementäre binäre Signale gleicher Phase übertragen werden, eingestreuten gleichphasigen gleichgerichteten Störimpulsen. Zur Unterdrückung von derartigen Störimpulsen ist es bekannt (DAS 1 180 4-02), als Leitung eine verdrillte Zweidrahtleitung zu verwenden und als Empfänger an sie einen Differenzialverstärker anzuschließen. Ein Nachteil dieser Anordnung ist, daß nur Störimpulse, die gleichphasig und gleichgroß sind, eleminiert werden, während Störimpulse, die zwar gleichphasig aber verschieden groß sind, nicht vollständig unterdrückt werden. Es ist ferner bekannt (DAS 1 221 668, Fig.1), zur Unterdrückung von Störimpulsen komplementäre Impulse gleicher Phasenlage ohne vorherige Impulsverzögerung auf verschiedenen Kanälen an die Empfangsseite zu übertragen und durch an sich bekannte elektronische Mittel im Empfänger dafür zu sorgen, daß die Impulse dann und nur dann ein Auegangssignal ergeben, wenn auf beidenThe invention relates to an arrangement for the suppression of in a two-wire line, on the information through complementary binary signals of the same phase are transmitted, interspersed in-phase rectified interference pulses. It is known (DAS 1 180 4-02) to suppress such interference pulses as a twisted two-wire line and to connect a differential amplifier to it as a receiver. A disadvantage of this arrangement is that only glitches that are in phase and of the same size are eliminated, while glitches that are in phase but different are large, not completely suppressed. It is also known (DAS 1 221 668, Fig.1) for suppression of interference pulses complementary pulses of the same phase position without prior pulse delay on different channels to the To transmit receiving side and by known electronic Means in the receiver to ensure that the pulses result in an output signal if and only if on both
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Ubertragungskanälen gleichzeitig zwei komplementäre Signale eintreffen. Diese Anordnung erfordert jedoch bei Verwendung von integrierten Schaltkreisen in Transistor-Tranaistor-Logik einen relativ großen Aufwand. ·Transmission channels simultaneously two complementary signals arrive. However, this arrangement requires transistor-transistor logic when using integrated circuits a relatively large effort. ·
Es ist Aufgabe der Erfindung, die Nachteile der geschilderten Anordnungen zu vermeiden. Die Erfindung besteht darin, daß in die Leitung mit seinem Setz- und Löscheingang ein erstes Flip-Flop eingefügt ist, an dessen zueinander komplementären Ausgängen ein hinsichtlich seines Ansprechverhaltens gleichartiges zweites Flip-Flop mit seinem Setz- und Löscheingang angeschlossen ist.·.It is the object of the invention to avoid the disadvantages of the arrangements described. The invention consists in that in the line with its set and clear input a first flip-flop is inserted, at whose mutually complementary outputs a similar in terms of its response behavior second flip-flop is connected with its set and clear input. ·.
Die Zeichnung zeigt eine Kettenschaltung von zwei Flip-Flops FFI und FF2, die beide aus je zwei UND-Gattern mit negiertem Ausgang aufgebaut sind. An den Eingängen El und E2 des Flip-Flops FF1 sind die beiden Leiter L und L1 einer Doppelleitung ψ angeschlossen. An L-L* liege beispielsweise das Signal 1-0· Dann ist auf der Verbindung der beiden Flip-Flops M1-M2 das Signal 0-1 wirksam und am Ausgang des zweiten Flip-Flops A1-A2 das Signal 1-0. !Dritt nun infolge« einer Störung an E1-E2 das Signal 0-0 auf, so 1st das Ausgangssignal des Flip-Flops FF1. an den Punkten M1-U2: 1-1, und das Ausgangssignal des Flip-Flops FF2 b,ehält seinen vorhergehenden Zustand, also 1-0. Nach dem Verschwinden der Störung 0-0 an den Eingängen E1-E2The drawing shows a chain circuit of two flip-flops FFI and FF2, both of which are made up of two AND gates each with a negated output. The two conductors L and L 1 of a double line ψ are connected to the inputs E1 and E2 of the flip-flop FF1. For example, the signal 1-0 is present at LL * · Then the signal 0-1 is active on the connection of the two flip-flops M1-M2 and the signal 1-0 is active at the output of the second flip-flop A1-A2. Thirdly, as a result of a malfunction at E1-E2, the signal 0-0 appears, then the output signal of the flip-flop is FF1. at points M1-U2: 1-1, and the output signal of the flip-flop FF2 b, e maintains its previous state, i.e. 1-0. After fault 0-0 has disappeared at inputs E1-E2
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ist dort wieder das etatische Eingangssignal 1-0 wirksam, bo daß die Punkte 111-112 wieder den Zustand 0-1 annehmen. Liegt infolge einer Störung an E1-E2 das Störsignal 1-1, sothe static input signal 1-0 is effective there again , bo that the points 111-112 assume the state 0-1 again. If the disturbance signal 1-1 is due to a disturbance at E1-E2, then
beharrt schon das Flip-Flop FF1 in seinem bisherigen Zustand, und dadurch tritt auch an Flip-Flop FF2 keine Änderung ein. the flip-flop FF1 already persists in its previous state, and as a result there is no change to flip-flop FF2 either.
Für die Funktion der Anordnung iat es wichtig, daß beide Flip-Flops einteIn betrachtet aich hinsichtlich von Eingangsatörungen gleichartig verhalten, d.h. daß sowohl das erste Flip-Flop ala auch das tweite Flip-Flop entweder bei einer £ingangaaterung 0-0 oder bei einer Eingangastörung 1-1 beide ihren Auagangasuatand beibehalten) nicht erforderlich ist es dagegen, daß beide Flip-Flopa völlig gleidh aufgebaut sind.For the function of the arrangement, it iat important that both flip-flops united in terms considered Aich of Eingangsatörungen behave similarly, ie that both the first flip-flop ala and the relief distance flip-flop either a £ ingangaaterung 0-0 or a Input disturbance 1-1 both maintain their Auagangasuatand) it is not necessary, however, that both flip-flops are constructed completely identical.
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Claims (1)
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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GB1584569A GB1208996A (en) | 1968-04-23 | 1969-03-26 | Improvements in or relating to interference suppressing circuit arrangements |
DE19712138351 DE2138351A1 (en) | 1968-04-23 | 1971-07-31 | ARRANGEMENT WITH A BISTABLE TOGGLE SHIFT |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE19681762159 DE1762159A1 (en) | 1968-04-23 | 1968-04-23 | Arrangement to suppress interference pulses |
Publications (1)
Publication Number | Publication Date |
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DE1762159A1 true DE1762159A1 (en) | 1970-04-30 |
Family
ID=5696889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE19681762159 Pending DE1762159A1 (en) | 1968-04-23 | 1968-04-23 | Arrangement to suppress interference pulses |
Country Status (2)
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GB (1) | GB1208996A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0115632A1 (en) * | 1983-01-06 | 1984-08-15 | Motorola, Inc. | Transition detector circuit |
-
1968
- 1968-04-23 DE DE19681762159 patent/DE1762159A1/en active Pending
-
1969
- 1969-03-26 GB GB1584569A patent/GB1208996A/en not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0115632A1 (en) * | 1983-01-06 | 1984-08-15 | Motorola, Inc. | Transition detector circuit |
Also Published As
Publication number | Publication date |
---|---|
GB1208996A (en) | 1970-10-14 |
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