DE1161312B - Exklusiv-Oder-Gatter - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Internat. Kl.: H 03 k

Deutsche KI.: 21 al-36/18

Nummer: 1161 312

Aktenzeichen: A 40911 VIII a/ 21 al

Anmeldetag: 9. August 1962

Auslegetag: 16. Januar 1964

Die Erfindung bezieht sich auf eine logische Schaltung, die an ihrer Ausgangsklemme ein Spannungssignal liefert, wenn ihren beiden Eingangsklemmen unterschiedliche Signalspannungen zugeführt werden (Exklusiv-Oder-Gatter).

Man pflegt gewisse Typen von logischen Schaltkreisen nach ihrer Funktion zu kennzeichnen, wobei jeweils auf das Verhältnis zweier dem Schaltkreis zugeführter Eingangssignale abgestellt wird. Zwei Beispiele derartiger logischer Schaltkreise sind be- ίο kannt als UND-Kreis und als WEDER-NOCH-Kreis: Ein UND-Kreis liefert eine Ausgangssignalspannung, wenn zwei gleiche Eingangssignalspannungen vorliegen; eine WEDER-NOCH-Kreis erzeugt eine Ausgangssignalspannung, wenn weder an der einen noch an der anderen Eingangsklemme eine Signalspannung vorhanden ist.

Die Erfindung besteht nun darin, daß bei einer logischen Schaltung der eingangs genannten Art ein UND-Kreis und ein WEDER-NOCH-Kreis vorgesehen sind, deren Eingangsklemmen parallel geschaltet sind, weiterhin ein zweiter WEDER-NOCH-Kreis, von dessen zwei Eingangsklemmen die eine mit der Ausgangsklemme des UND-Kreises und die andere mit der Ausgangsklemme des ersten WEDER-NOCH-Kreises verbunden ist.

Bei einer zweckmäßigen Ausgestaltung der Erfindung sind die beiden Ausgangsklemmen der zwei WEDER-NOCH-Kreise mit den beiden Eingangsklemmen eines dritten WEDER-NOCH-Kreises ver- bunden, so daß die Ausgangsklemme dieses dritten WEDER-NOCH-Kreises eine Signalspannung liefert, wenn an den Eingängen des UND-Kreises und des ersten WEDER-NOCH-Kreises gleiche Signalspannungen vorhanden sind. Ein derartiger zusammengesetzter Schaltkreis stellt einen halben Addierkreis dar, da zwei derartige Schaltkreise zu einer Addierstufe eines binären Zählsystems zusammengeschaltet werden können.

Ein praktisches Ausführungsbeispiel der Erfindung unter Verwendung von Halbleiterelementen ist in der Zeichnung näher veranschaulicht. Es zeigt

Fig. 1 einBeispiel eines erfindungsgemäßen halben Addierkreises,

Fig. 2 die Verbindung verschiedener halber Addierkreise zu zwei vollständigen binären Addierstufen,

Fig. 3 die Kombination verschiedener halber Addierkreise zu einem vierstufigen binären Digital-Zählsystem (Rechensystem),

Fig. 4 eine vereinfachte Darstellung der Schaltung gemäß Fig. 3.

Exklusiv-Oder-Gatter

Anmelder:

W. & T. Avery Limited,

Birmingham, Warwickshire (Großbritannien)

Vertreter:

Dipl.-Ing. R. Beetz und Dipl.-Ing. K. Lamprecht, Patentanwälte

München 22, Steinsdorfstr. 10

Als Erfinder benannt:

John Moorhouse Chilton,

Harbone, Birmingham, Warwickshire

(Großbritannien)

Beanspruchte Priorität:
Großbritannien vom 19. August 1961
(Nr. 29 991)

Aus Fig. 1 ist zu entnehmen, daß die zusammengesetzte Schaltung eine Kombination von vier bekannten Schaltkreisen darstellt. Der erste Schaltkreis, der durch die Dioden Xl, X 2 und den Widerstand R 3 gebildet wird, ist als UND-Kreis bekannt, da die Ausgangsspannung am Punkt D nur dann negativ ist, wenn die Eingangsspannung sowohl an der Eingangsklemme A als auch an der Eingangsklemme B negativ ist; andernfalls sind die Dioden Xl und/oder X2 leitend und halten den Punkt D auf Spannung Null.

Von den anderen Schaltkreisen besteht der erste aus dem Transistor Tl und den Widerständen Rl, Rl, R4 und RS, der zweite Schaltkreis aus dem Transistor T2 und den Widerständen R6, RT, R8 und R9, der dritte Schaltkreis aus dem Transistor Γ3 und den Widerständen R10, RU, R12 und R13. Jeder dieser drei Schaltkreise stellt einen WEDER-NOCH-Kreis dar, in dem die Ausgangsspannung (beispielsweise im Punkt E des ersten WEDER-NOCH-Kreises) nur dann negativ ist, wenn weder die Eingangsspannung an der Klemme A noch die Eingangsspannung an der Klemme B negativ ist; andernfalls ist der Transistor leitend und hält die Ausgangsspannung auf Null.

Nimmt man an, daß den Eingangsklemmen A, B eine negative Spannung oder die Spannung Null als

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Signal zugeführt werden kann, so ergibt sich folgende Wirkungsweise der Schaltung gemäß Fig. 1:

Wird beiden Eingangsklemmen/i, B ein Signal der Spannung Null zugeführt, so leitet der Transistor T1 nicht; die negative Spannung im Punkt E macht die Transistoren Γ 2 und Γ 3 leitend, so daß die Ausgangsspannung an den Klemmen S und C Null ist.

Wenn das eine Eingangssignal an der Klemme A oder B Null ist und das andere eine negative Spannung besitzt, so leitet der Transistor Tl, und der Punkt E befindet sich auf Spannung Null; demgemäß herrscht auch im Punkt D die Spannung Null. Der Transistor T 2 sperrt, und an der Ausgangsklemme S ergibt sich eine negative Spannung; da der Transistor T 2 nicht leitet und der Eingangswiderstand R11 an den Punkts angeschlossen ist, leitet der Transistor Γ 3, so daß im Punkt C die Spannung Null herrscht.

Werden beiden Eingangsklemmen A, B Signale negativer Spannung zugeführt, so ist die Spannung im Punkt D negativ; die Transistoren Π und Γ 2 sind leitend, an der Ausgangsklemme S ergibt sich die Spannung Null; die beiden Eingänge des Transistors Γ3 liegen im wesentlichen auf Spannung Null, so daß der Transitor Γ 3 sperrt und an der Ausgangsklemme C ein negatives Signal erscheint.

Zusammenfassend läßt sich sagen, daß nur dann, wenn den Eingangsklemmen A, B unterschiedliche Signale zugeführt werden, an der Ausgangsklemme S der Paritätsschaltung, bestehend aus dem UND-Kreis und dem ersten und zweiten WEDER-NOCH-Kreis, eine negative Signalspannung auftritt, die im folgenden als »Summiersignal« bezeichnet wird. Diese Signalspannung besitzt im wesentlichen die gleiche Größe wie die Spannung an den Eingangsklemmen A, B. Zur gleichen Zeit liefert die Aus- gangsklemme C des halben Addierkreises, bestehend aus der Paritätsschaltung und dem dritten WEDER-NOCH-Kreis, ein Signal der Spannung Null.

Umgekehrt tritt an der Klemme 5 keine Ausgangssignalspannung auf, wenn den Eingangsklemmen A, B gleiche negative Signalspannungen zugeführt werden; in diesem Falle liefert jedoch die Klemme C eine negative Signalspannung, die im folgenden als »Übertragsignal« (Trägersignal) bezeichnet wird.

Die Spannung im Punkt D verhält sich im wesentliehen ähnlich wie die Ausgangsspannung im Punkt C. Der Punkt D kann jedoch nicht direkt als Abgriff für das Übertragsignal unter Weglassung des dritten WEDER-NOCH-Kreises gewählt werden, da die Impedanzverhältnisse für die Verbindung verschiedener derartiger zusammengesetzter Kreise zu einem Addiersystem nicht geeignet sind und da ferner in verschiedenen kaskadenartig zusammengeschalteten Stufen infolge des Spannungsabfalles an den Dioden Xl und X2 ein progressiver Verlust an Übertragsignalspannung auftreten würde. Wird jedoch nur eine Paritätsschaltung benötigt, um ein Summiersignal zu liefern, wenn unterschiedliche Eingangssignale vorliegen, so wird der Ausgang C für das Übertragsignal nicht benötigt; in diesem Falle können 6a der Transistor Γ3 und die Widerstände R10, All, R12 und i?13, die den dritten WEDER-NOCH-Kreis bilden, weggelassen werden.

Die beschriebene Schaltung besitzt den Vorteil, daß sie nur verhältnismäßig wenige Bauteile aufweist, 6g ferner sehr unempfindlich gegenüber Änderungen in den Werten der Schaltungselemente und der Speisespannung ist und daß sie weiterhin in beliebiger Zahl ohne eine zusätzliche Impedanzanpassung oder eine Spannungspegelung zu langen Kaskaden zusammengeschaltet werden kann. Da ferner in der gesamten Schaltung stets zwei Transistoren leitend sind, bleibt der von der Speisequelle entnommene Strom im wesentlichen konstant, was die Bemessung der Speisequelle wesentlich erleichtert.

In Fig. 2 ist die Verbindung einer Anzahl halber Addierkreise (gemäß F i g. 1) zu zwei vollständigen binären Addierstufen veranschaulicht; aus Fig. 2 ist daher ersichtlich, daß pro Stufe jeweils zwei halbe Addierkreise erforderlich sind. In jeder Stufe erzeugt jeweils der obere halbe Addierkreis negative Summier- bzw. Übertragspannungen, wenn an einer bzw. an beiden Eingängen negative Spannungen liegen. Der untere halbe Addierkreis fügt ein etwa vorhandenes Übertragsignal der der nächstniedrigeren Ordnung entsprechenden Stufe hinzu.

Der vollständigen Stufe können somit drei Eingangswerte zugeführt werden, nämlich eine erste binäre Zahl, eine zweite binäre Zahl und ein Übertragsignal von der vorhergehenden Stufe. Einer der beiden halben Addierkreise, jedoch nicht beide, kann ein Übertragsignal für die nächste Stufe erzeugen. Das etwa vorhandene Summiersignal dieser Stufe erscheint am Ausgang S des unteren halben Addierkreises.

In vielen Fällen wird die Information allerdings in einem Zahlensystem geliefert, das keine reine Binärform darstellt, beispielsweise in einem Dezimalsystem; auch die Basis 20 oder 28 kommt in Gewichtssystemen vor. In diesen Fällen wird zunächst die von einer Skala gelieferte Information in die Form einer kodierten Zahl gebracht, beispielsweise durch Projektion der Information von einem auf der Anzeigewelle der Skala befestigten scheibenförmigen Fadenkreuz. Bekannt ist beispielsweise die Umformung des Dezimalsystems in einen Binärkode, bei dem jede Zahl einer Dekade durch eine Kombination von maximal vier Zahlen der Binärreihe 1, 2, 4 und 8 dargestellt wird. So wird etwa die Dezimalzahl 5 durch die binären Zahlen 1 und 4 ausgedrückt.

F i g. 3 zeigt einen vierstufigen binären Addierkreis mit einer zusätzlichen Schaltung zur Hinzufügung zweier in Binärform gebrachter Dezimalzahlen. Dieser zusätzliche Schaltkreis ist erforderlich, um den Übertrag von einer Dezimalstufe auf die nächste beim richtigen Wert, d. h. wenn die Summe »10« oder darüber ist, zu bewirken.

Die Zahlen 1, 2, 4 und 8 stellen die numerischen Werte (das »Gewicht«) der binären Zahlen dar, in die die Dezimalzahlen kodiert sind. Die beiden binärkodierten Dezimaleingänge werden über die Eingangsleitungen 6, 7 zugeführt; ihre binärkodierte Dezimalsumme wird an der Ausgangsleitung 9 abgenommen. Das Übertragsignal von der vorhergehenden Stufe wird über die Leitung 3 eingespeist; der 10-Einheiten-Übertrag für die folgende Stufe wird über die Leitung 5 abgeführt.

Die Schaltung enthält fernerHalbwellengleichrichter oder Dioden (z. B. 24) und Widerstände; sie sind dort vorgesehen, wo zwei Ausgangsleitungen von Schalteinheiten an denselben Eingang einer weiteren Schalteinheit angeschlossen sind, um eine direkte elektrische Verbindung zwischen den Ausgängen zu verhindern, durch die die einwandfreie Wirkungsweise der Schaltung beeinträchtigt werden könnte. Für die Schaltung der Dioden 24 gemäß Fig. 3 ist ange-

nommen, daß die von den Schalteinheiten gelieferten Signale negative Spannung besitzen (entsprechend der Schaltung gemäß Fig. 1).

Die Schaltung gemäß Fig. 3 wirkt folgendermaßen:

Die halben Addierkreise 11, 12, 13, 14, 15, 16, 17 und 18 bilden vier selbständige binäre Addierstufen, von denen jede so wirkt, wie dies an Hand von F i g. 2 beschrieben wurde. Ergibt sich eine Ausgangsspannung von zehn Einheiten oder darüber, was bei einer gleichzeitigen Ausgangsspannung an den Kreisen 14 oder 16 und 18 (d. h. 2 + 4 oder 4 + 8) der Fall ist, so erhält man an der Klemme C der Schalteinheit 19 ein Übertragsignal. Dieses Übertragsignal wird einer Eingangsklemme der Einheiten 20, 21 zugeführt, deren andere Eingangsklemme durch die Summenausgänge (S) der Einheiten 14, 16 gespeist werden. Hierdurch werden »6« zum Ausgang des Grund-Binäraddierkreises hinzugefügt. Die Einheiten 22 und 23 fügen etwa vorhandene Übertragsignale der 4- und 8-Binärstufe hinzu.

Ist die Summe der Eingangsspannungen an den Klemmen 6 und 7 geringer als »10«, so werden die Binärzahlen, die dieser Summe entsprechen und die an den ^-Ausgängen der Einheiten 12, 14, 16 und 18 erscheinen, durch die Einheiten 19, 20, 21, 22 und 23 geführt und erscheinen in gleicher Weise an der Ausgangsleitung 9.

Ist die Summe der Eingangsspannungen zwischen »10« und »16«, so werden von dem Grund-Addierkreis »6« zu der Binärzahl hinzugefügt; ein Übertrag von »16« erscheint an der Leitung 5, gespeist vom Ausgang C der Einheit 23; der Rest erscheint in binärer Form an der Leitung 9. Wenn beispielsweise die Summe der Eingangsspannungen »12« ist, so ergibt sich 12 + 6 = 18, d. h. eine Summe von »2« (an der Leitung 9) und ein Übertrag von »16« (an der Leitung 5). Wenn der Übertrag von »16« als repräsentativ für zehn Dezimaleinheiten gewählt wird, so ergibt sich die Summe (von »2«) als der richtige Rest.

Liegt die Summe der Eingangsspannungen zwischen »16« und »18« (dem möglichen Maximum), beispielsweise bei »17«, so erscheint ein Übertragsignal von »16«, das zehn Dezimaleinheiten entspricht, am Ausgang C der Schalteinheiten 17, 18 und wird der Ausgangsleitung 5 zugeführt. Ferner wird dem unteren Addierkreis (mit den Einheiten 20, 21, 22 und 23) eine Eingangsspannung von »6« zugeführt. Dies ergibt zusammen mit der direkt an der Leitung 9 erscheinenden Ausgangsspannung »1« (17 — 16) die Binärzahlen 1, 2, 4, die dem Dezimalrest bzw. der Summe entsprechen, nachdem das Ubertragsignal (entsprechend zehn Dezimaleinheiten) von der ursprünglichen Summe »17« abgezogen wurde.

F i g. 4 zeigt ein vereinfachtes Diagramm des vorstehend erläuterten Schaltkreises.

In der Schaltung gemäß F i g. 3 kann an Stelle der Verwendung halber Addierkreise (wie in F i g. 1 veranschaulicht) der dritte WEDER-NOCH-Kreis in jedem halben Addierkreis weggelassen werden und die Ausgangsspannung vom Punkt D (Fig.l) über einen zweiten Paritätskreis abgegriffen werden, der die beiden Dioden 24 und den Widerstand R (F i g.3 ) ersetzt. Diese Abänderung, unter Benutzung derselben Zahl von Bauteilen wie in der ursprünglichen Schaltung, besitzt den Vorteil einer weitgehenderen Unabhängigkeit von Speisespannungsänderungen.

Unter Benutzung des erfindungsgemäßen Prinzips lassen sich Addierkreise entwickeln, mit denen Zahlen auf die Basis eines beliebigen Gewichtssystems umgestellt werden können.

Claims (2)

Patentansprüche:

1. Logische Schaltung, die an ihrer Ausgangsklemme ein Spannungssignal liefert, wenn ihren beiden Eingangskleinmen unterschiedliche Signalspannungen zugeführt werden (Exklusiv-Oder-Gatter), dadurch gekennzeichet, daß ein UND-Kreis und ein WEDER-NOCH-Kreis vorgesehen sind, deren Eingangsklemmen parallel geschaltet sind, weiterhin ein zweiter WEDER-NOCH-Kreis, von dessen zwei Eingangsklemmen die eine mit der Ausgangsklemme des UND-Kreises und die andere mit der Ausgangsklemme des ersten WEDER-NOCH-Kreises verbunden ist.

2. Halber Addierkreis mit einer logischen Schaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß ein dritter WEDER-NOCH-Kreis vorgesehen ist, dessen zwei Eingangsklemmen mit den zwei Ausgangsklemmen der beiden WEDER-NOCH-Kreise der logischen Schaltung verbunden sind, so daß am Ausgang des dritten WEDER-NOCH-Kreises eine Signalspannung auftritt, wenn den Eingangsklemmen des UND-Kreises und des ersten WEDER-NOCH-Kreises gleiche Signalspannungen zugeführt werden.

Hierzu 2 Blatt Zeichnungen

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