DE1126166B - Serien-Ziffernrechner - Google Patents

Description

Die Erfindung betrifft ein binär-dezimales Serie-Serie-Rechenwerk zur Vereinigung jeweils zweier gleichzeitiger, ziffernweise durch Viererkombinationen von Serie-Binärziffern verschlüsselte Serie-Dezimalzahlen, das dem in einem ersten binären Rechenkreis aus den Binärziffern jedes Dezimalziffernpaares gebildeten binären Rechenergebnis in Abhängigkeit von seiner Größe nach einer Verzögerung von vier Binärstellen einen Korrekturwert hinzufügt zwecks Umwandlung in ein binär-dezimales Ergebnis.

Es sind bereits Addierwerke dieser Art für Paare von Serie-Serie-Binär-Dezimalzahlen mit unmittelbar (ohne Abstand) aufeinanderfolgenden verschlüsselten Dezimalziffern bekannt, die in jeder Dezimalstelle mit der niedrigsten Binärstelle beginnend nacheinander für jedes Binärziffernpaar und gegebenenfalls noch für einen Übertrag aus der vorhergehenden Binärstellengruppe bzw. Binärstelle mittels des ersten binären Addierkreises die zugehörige binäre Summenziffer und gegebenenfalls einen binären Übertrag in die nächste Binärstelle bzw. Binärstellengruppe bilden und die binären Summenziffern in einem Zwischenspeicher, vorzugsweise vierstufigen Schieberegister, so lange speichern, bis auch das letzte (vierte) Binärziffernpaar verarbeitet ist.

Das dann erst vollständige Ergebnis aller vier Binärstellen einschließlich eines gesondert gespeicherten eventuellen Binärübertrages aus der vierten Stelle wird mittels einer Korrekturschaltung mit der Basis 10 und mit der Binärkapazität 15 der Binärstellengruppe verglichen und bei einer Binärsumme >9 oder > 15 die Korrektur derselben durch Addition einer Korrektur — 6 wirksam gemacht.

Diese Addition der Korrekturzahl zur Binärsumme erfolgt in einem zweiten binären Addierkreis, der entweder dem Zwischenspeicher nachgeschaltet ist und mit einer Verzögerung von vier Binärstellen gegenüber dem ersten Addierkreis durch die Korrekturschaltung gesteuert wird oder der bei teilweiser schaltungsmäßiger Vereinigung mit dem ersten binären Addierkreis mit diesem parallel arbeitet und gleichzeitig die Summe aus dessen Binärsumme und der binären Korrekturzahl ermittelt. Im letzten Fall wird von den beiden gleichzeitig gebildeten Summen, nämlich der unkorrigierten Binärsumme und der korrigierten Binär-Dezimalsumme, die jeweils richtige nach ihrer vollständigen Ermittlung und Zwischenspeicherung, also nach vier Binärstellen, durch die Korrekturschaltung ausgewählt und weitergeleitet; sie steht also nach diesen vier Binärstellen bereits fertig zur Verfügung, während im ersten Fall dann erst ihre Korrektur beginnt.

Anmelder:

International Business Machines Corporation, New York, N. Y. (V. St. A.)

Vertreter: Dipl.-Ing. H. E. Böhmer, Patentanwalt, Böblingen (Württ.), Sindelfinger Str. 49

Beanspruchte Priorität: V. St. v. Amerika vom 14. Oktober 1959 (Nr. 846 279)

George M. Berkin, Endicott, N. Y. (V. St. A.), ist als Erfinder genannt worden

Die Korrekturschaltungen dieser bekannten Addierwerke gewinnen das eine Korrekturkriterium »Binärsumme > 15« aus dem im ersten binären Addierkreis gebildeten und in dessen (erstem) Ubertrag-Kippkreis gespeicherten Binärübertrag aus der vierten Binärstelle.

Das andere Korrekturkriterium »Binärsumme > 9« ist bei denjenigen Addierwerken, die außer der unkorrigierten Binärsumme sofort gleichzeitig auch die korrigierte Binär-Dezimalsumme in dem mit dem ersten verbundenen zweiten Addierkreis bilden, in Form des im (zweiten) Übertrag-Kippkreis dieses zweiten Addierkreises gespeicherten Dezimalüberträges aus der vierten Binärstelle gleichzeitig mit dem ersten Kriterium vorhanden. Bei denjenigen bekannten Addierwerken, die die Korrektur erst nach der ersten Binäraddition durchführen, wird dieses zweite Kriterium entweder ebenfalls in Form des Dezimalübertrages gewonnen mittels eines zusätzlichen rudimentären Addierkreises, der nur die Ubertragsschaltung enthält, oder durch unmittelbaren Serienvergleich der im ersten Addierkreis gebildeten Binärsumme mit den Binärkomponenten der Dezimalziffer 9, die ihrerseits durch Negation aus den Binärkomponenten der Korrekturzahl 6 gewonnen werden. Mittels logischer Kreise wird in den bekannten Korrekturschaltungen ermittelt, ob mindestens eines der beiden Korrekturkriterien erfüllt ist, und es wird in einem solchen Fall entweder die bereits gebildete korrigierte Binär-Dezimalsumme zur Ausgabe aus dem zugehörigen Zwischenspeicher ausgewählt oder

209 520/237

ihre Bildung im zweiten binären Addierkreis eingeleitet, oder aber es wird im Falle des Fehlens beider Kriterien die Bildung der unkorrigierten Summe durch Subtraktion der Korrekturzahl von der bereits vorhandenen korrigierten Summe im zweiten Addierkreis eingeleitet.

Ferner sind Weiterbildungen der genannten Addierwerke bekannt, bei denen von der Möglichkeit Gebrauch gemacht wird, die von der Korrektur nicht be-

kreises der bekannten Addierwerke und Durchführung der an die Addition bzw. Subtraktion des Abschnitts A ebenfalls mit einer Verzögerung von vier Binärstellen anschließenden 6-Korrektur gleichfalls 5 durch den ersten und einzigen Saldierkreis.

Diese Erfindungsziele werden dadurch erreicht, daß die binären Saldoziffern aus einem binären Volladdierer/Subtrahierer (Saldierer) über ein vierstufiges Verzögerungsglied bekannter Art während des dem

Ein Ausführungsbeispiel der Erfindung wird an Hand von Zeichnungen näher beschrieben. Von letzteren stellen dar:

Fig. 1 ein schematisches Blockschaltbild des erfindungsgemäßen dezimalbinären Serien-Addier- und -Subtrahierwerks,

Fig. 2 ein Teilzeitdiagramm für die Binärziffern- bzw. Impulsfolge in der Schaltung nach Fig. 1 bei

troffene niedrigste Binärkomponente (1) der Summen- io Wertabschnitt (Bits IA, IA, AA, %Ä) jedes Sumziffer bereits vor dem Ende der vollständigen Binär- mandenziffernpaares folgenden Prüfabschnitts (Bits Stellengruppe, nämlich während der Verarbeitung der IB, IB, 4 B, SB) dem einen Summandeneingang desdritten Binärstelle und somit mit einer Verzögerung selben Saldierers und gleichzeitig seinem zweiten von nur zwei Binärstellen gegenüber den Summanden- Summandeneingang unter Steuerung durch eine Ziffernkomponenten, unverändert auszugeben. Wäh- 15 Korrekturschaltung die Korrekturzahl zugeführt sowie rend danach das vierte Binärziffernpaar verarbeitet seinem Saldoausgang die korrigierten Saldoziffern ent- und somit die letzte Komponente (8) der Binär- nommen werden, ferner dadurch, daß eine Prüfsumme sowie gegebenenfalls ein Binärübertrag aus schaltung vorgesehen ist, die während des zum dieser vierten Binärstelle ermittelt wird, kann gleich- nächsten Summandenziffernpaar gehörenden Wertzeitig über die Notwendigkeit einer Dezimalkorrektur 20 abschnitts (4 A') die dem korrigierten Saldo ententschieden und dementsprechend die (schon zwei sprechende Prüfziffer erzeugt. Binärstellen vorher bestimmte) zweite Summenkomponente (2) entweder unkorrigiert oder mit der
gleichen Korrekturzifferkomponente vereinigt zugleich
ausgegeben werden. 25

Daher ist bei diesen weitergebildeten Addierwerken
der dem ersten Addierkreis folgende Zwischenspeicher
nur noch als dreistufiger Schiebespeicher bzw. dreigliedrige Verzögerungskette ausgebildet. Die Korrekturschaltungen dieser Addierwerke stellen mit allen 30 einem Additionsbeispiel; Zwischenspeicherstufen verbundene logische Netz- Fig. 3 eine Anordnungsskizze für die Fig. 4 bis 6,

werke dar, die entweder unmittelbar die richtigen Fig. 4, 5 und 6 ein vollständiges Blockschaltbild des

zweiten bis vierten Binärkomponenten der (un- Rechenwerks nach Fig. 1,

korrigierten oder korrigierten) Summenziffer be- Fig. 7 ein vollständiges Zeitdiagramm für die Binärstimmen oder die als erstes Korrekturkriterium (Bi- 35 ziffern- bzw. Impulsfolge des Additionsbeispiels nach närsumme > 15) den Binärübertrag aus der vierten Fig. 2 in der Schaltung nach Fig. 1 bzw. 4 bis 6. Binärstelle und als zweites Korrekturkriterium das Das Ausführungsbeispiel der Erfindung nach Fig. 1

gleichzeitige Vorhandensein einer Komponente 8 und enthält eine Binärzifferneingabe bzw. ein Einleseeiner Komponente 4 oder 2 in der vom ersten Addier- register 10 bekannter Art. Aus ihm erfolgt die Einkreis gebildeten binären Summe ermitteln und dem- 40 gäbe zweier zueinander zu addierender oder vonentsprechend dem auf den Zwischenspeicher folgen- einander zu subtrahierender Zahlen in binärer Reihenden zweiten binären Addierkreis eine Korrekturzahl 6 darstellung in die eigentliche Rechenschaltung über zuführen oder nicht. die Eingangsleitungen Y und X. Diese führen über

Demgegenüber liegt der vorliegenden Erfindung UND-Schaltungen 19 und 20 und weiter über ODER-die Aufgabe zugrunde, Binär-Dezimalzahlen in fort- 45 Schaltungen 27 und 28 in die Eingänge 29 und 30 schrittlicher Serie-Serie-Darstellung sowohl additiv eines Addier-Subtrahier-Kreises 11, der außerdem als auch subtraktiv zu verarbeiten, bei denen jede einen dritten Eingang 31 für positive oder negative Dezimalziffer außer durch die übliche Vierergruppe (A) Binärüberträge besitzt. Der Additions-Subtraktionsvon binären Verschlüsselungskomponenten (IA, 2A, Einheit 11 ist ferner ein Steuerschalter 25 zugeordnet, AA, %Ä) noch durch eine zusätzliche, zeitlich an- 50 der durch Anlegen bzw. Entfernen einer positiven schließende Vierergruppe (B) von Binärziffern dar- Steuerspannung diese Schaltung 11 als Subtraktionsgestellt wird. Von den Binärstellen der zweiten bzw. Additionseinheit arbeiten läßt. Gruppe (B) dienen die beiden ersten (Iß, 2B) zur Die Additions-Subtraktions-Einheit 11 hat einen

Kennzeichnung von Buchstaben und Zeichen; die Summenausgang 33 und einen Übertragsausgang 34. dritte Stelle (AB) enthält eine Paritäts-Prüfziffer (0 55 Bei Verwendung als Subtraktionswerk erscheint am oder 1) sowohl für Dezimalziffern als auch für Buch- Ausgang 33 statt der binären Summe die Differenz stäben oder Zeichen, und die vierte Stelle (8B) stellt und am Ausgang 34 statt des positiven ein negativer eine Abstandslücke vor der nächsten Ziffer bzw. Übertrag. Der Summenausgang 33 ist über eine UND-Buchstaben dar. Die Paritäts-Prüfziffer (kurz Prüfbit Schaltung 35 mit einer Verzögerungsschaltung 13 genannt) ergänzt die Anzahl der in allen vorhergehen- 60 verbunden, die eine vier Binärziffern (sogenannte den Stellen (1A bis 8 A, IB, 2B) vorhandenen Binär- Bits) entsprechende Verzögerung liefert, ziffern 1 zu einer ungeraden oder geraden Zahl, im Infolgedessen gelangen die in Serie eingegebenen

vorliegenden Fall zu einer ungeraden Zahl. Außer binären Summenziffern nach je vier Arbeitsgängen der dadurch gegebenen automatischen Fehlerkontrolle (Bits) aus der Verzögerung 13 an die ODER-Schal- und somit erhöhten Sicherheit bietet das Vorhanden- 65 tung 28 und werden dann erneut dem Addierwerk 11 sein einer zusätzlichen Binärzifferngruppe (B) die zugeführt.

Möglichkeit einer weiteren Vereinfachung der Schal- Der Summenausgang 33 wird außerdem an eine

tung durch Einsparung des zweiten binären Addier- UND-Schaltung 36 gelegt, die die Summe nach ihrer

5 6

Korrektur über eine ODER-Schaltung 37 der Sum- 2-Bit, 4-Bit und 8-Bit oder als Binärstellen 1, 2, 4

menausgangsklemme 12 zuführt. und 8 bezeichnet.

Der Ausgang 33 ist ferner mit einem Paar UND- Gelangt nun der erste Synchronisationsimpuls über Schaltungen 39 und 40 verbunden, die zwei Eingänge den Punkt 18 an das Bit-Eingabesystem 10, so liefert einer Korrekturschaltung 15 bildet, die ihrerseits die 5 dieses von den beiden ersten Eingabewörtern, d. h. Umwandlung einer binären Summe größer als 9 in den Einerziffern der beiden Summanden Y und X eine dezimale durch Korrekturaddition des binären gemäß Fig. 2 zunächst die Binärstellen 1 in Impuls-Wertes 6 zur binären Summe bewirkt. Diese Schaltung form an die Eingangsleitungen Y und X, und zwar 15 zur Binär-Dezimal-6-Korrektur hat außer den ge- an Y eine Binärziffer 0 und an X eine Binärziffer 1. Im nannten beiden Eingängen und einer Steuerleitung 90 io vorhegenden Ausführungsbeispiel der Erfindung wird für Addition oder Subtraktion noch drei weitere Ein- in üblicher Weise jede Binärziffer 1 durch einen gänge, die mit B bzw. IB bezeichnet sind bzw. aus positiven Impuls und jede Binärziffer 0 durch das der 1-Bit-Verzögerung 14 kommen. Ein Eingang Fehlen eines Impulses in dem der betreffenden Binärdieser 1-Bit-Verzögerung wird über eine ODER- stelle zugeordneten Zeitpunkt dargestellt. Natürlich Schaltung 44 durch den Übertragsausgang 34 des 15 wäre es auch möglich, den Binärziffern 0 negative Addierers 11 gesteuert. Impulse zuzuordnen oder die Impulspolarität bei den Die Eingangsleitungen Y und X sind ferner mit Binärziffern 1 oder 1 und 0 umzukehren. Der Ein-UND-Schaltungen 23 und 24 verbunden, welche die fachheit halber wird ein Eingang oder Ausgang als Prüfbits der beiden Eingangsziffern zur entsprechen- »auf« bezeichnet, wenn an ihm ein positiver Impuls, den Zeit an einen Prüfbit-Zähler 16 weitergeben. 20 der eine »1« darstellt, vorhanden ist, und als »nieder« Dieser Zähler 16 hat einen weiteren Eingang 51 aus bezeichnet, wenn die Abwesenheit eines positiven der UND-Schaltung 45 und steuert mit seinem Aus- Impulses eine »0« darstellt. Außerdem werden auch gang 52 einen Prüfbit-Generator 17 über dessen Ein- die gleichwertigen Bezeichnungen »1-Ausgänge« und gang 53. Dieser Prüfbit-Generator versieht unter Be- »O-Ausgänge« benutzt.

rücksichtigung der Prüfbits der Summandenziffern 25 Die bei Y und X gleichzeitig mit dem ersten Syn-

aus seinen Ausgängen 54 und 55 über die ODER- chronisationsimpuls an Punkt 18 auftretenden Binär-

Schaltung 37 die sich ergebenden Summen- bzw. ziffern 0 bzw. 1 werden dem Zeitpunkt IA zu-

Differenzziffern mit den richtigen Prüfbits, um mit geordnet. Ihre Addition ergibt bekanntermaßen im

ihrer Hilfe die Feststellung von Fehlern zu ermög- gleichen Zeitpunkt die binäre Summe »1«, wie die

liehen, die während der Weiterverarbeitung der Er- 30 entsprechende Zeile in Fig. 2 zeigt,

gebnisse an irgendeiner Stelle entstehen können. Die zur Zeit 1A erscheinenden Bits werden an die

Nach der Erläuterung der Hauptbestandteile der UND-Schaltungen 19 und 20 angelegt. Jede UND-

Anordnung gemäß Fig. 1 seien nun ihr Aufbau und Schaltung hat zwei Eingänge. Ein Eingang jeder

ihre Wirkungsweise genauer beschrieben: UND-Schaltung kommt aus einem Inverter 26, der

Die Bit-Eingabe 10 wird über einen Eingang 18 35 mit einem Anschluß verbunden ist, an den zur Zeit

durch Synchronisationsimpulse (s. Fig. 7) gesteuert, 4Z? ein »auf«-Eingang angelegt sein muß. Da wäh-

die von einem Impulsgenerator 100 (Fig. 4) geliefert rend der ganzen Zeit A und während der ganzen

werden. In ihrem Rhythmus liefert die Bit-Eingabe Zeit B, ausgenommen die Zeit AB, kein »auf«-Ein-

10 an die Eingangsleitungen Y und X gleichzeitig je gang am Inverter 26 liegt, ist zu verstehen, daß der

eine elektrische Impulsfolge, die die Verschlüsselungs- 40 Ausgang aus dem Inverter 26 immer »auf« ist, aus-

Binärziffern und die jeweils nachfolgenden Prüfziffern genommen zur Zeit AB. Entsprechend werden die

der einzelnen Dezimalziffern des Summanden Y UND-Schaltungen 19 und 20 leitend und übertragen

bzw. X darstellt. Die Bit-Eingabe 10 kann in be- die angelegten Impulse aus dem Bit-Eingangs-

liebiger bekannter Weise ausgebildet sein, die ge- system 10.

stattet, in beliebiger Form, z.B. im Hollerith-Loch- 45 Da zur Zeit \A der Eingang zu der UND-Schaltung kartenschlüssel, gegebene dezimale Summanden-Wert- 19 »nieder« ist, wird durch sie kein Impuls an eine paare in Form gleichzeitiger binär-dezimaler Impuls- ODER-Schaltung 27 und somit an das Rechenfolgen mit die Binärziffern ergänzenden Prüfziffern an system 11 übertragen, das bis zum Schließen des die beiden Eingangsleitungen X und Y zu liefern. Schalters 25 von jetzt ab als Addierwerk 11 be-

Die Wirkungsweise des Ausführungsbeispiels der 50 zeichnet wird.

Erfindung geht am besten aus Fig. 2 hervor, die einen Der »auf«-Eingang bei X gibt durch die UND-Teil einer größeren Tabelle nach Fig. 7 darstellt. Schaltung 20 einen Impuls, der an die ODER-Schal-Gemäß Fig. 2 ist das erste Eingangswort, das die tung 28 einen »auf«-Eingang gibt und somit an die Einer-Dezimalstelle darstellt, in zwei Abschnitte A andere Eingangsschaltung 30 des Addierwerks 11. und B geteilt. Der Teil, der während der Zeit A er- 55 Am Summenausgang 33 erzeugt das Addierwerk 11 scheint, besteht aus vier Bits, die den im binären 1-, die obengenannte Summe, die durch eine »1« dar-2-, 4-, 8-Kode verschlüsselten numerischen Teil dieser gestellt wird. Somit ist der Summenausgang 33 »auf« Dezimalstelle darstellen. Der anschließende zweite und legt an die UND-Schaltung 35 einen »auf«-EinZeitabschnitt B der Einer-Dezimalstelle, ihr so- gang. Der andere Eingang zur UND-Schaltung 35 genannter Prüf teil, ist ebenfalls in vier Bit-Zeiten 1,2,4 60 wird aus einem Punkt A abgeleitet. Dies zeigt an, daß und 8 unterteilt, obwohl er nur die binäre Prüfziffer an diesem Anschluß A der Ausgang während der enthält, zu deren Darstellung nur eine Bit-Zeit, Zeit A »auf« ist. Dementsprechend wird das Bit im nämlich 4 B, benötigt wird. Der Zeitabschnitt B wird Zustand »1« durch die UND-Schaltung 35 auf eine jedoch gleichzeitig für eine gegebenenfalls erforder- 4-Bit-Verzögerungsschaltung 13 übertragen. Dieses liehe Korrekturaddition des Wertes 6 zwecks Um- 65 Verzögerungsmittel oder -system erhält die »1« und Wandlung der binären Summe bzw. Differenz in eine auf dieselbe Art die drei nachfolgenden Bits aus dem dezimale verwendet und dabei voll ausgenutzt. Die Summenausgang 33, somit liefert es eine 4-Bit-Ver-Binärstellen des 1-, 2-, 4-, 8-Kodes werden als 1-Bit, zögerung. Die Verzögerung 13 arbeitet unter der

7 S

Steuerung der Synchronisationsimpulse, die an sie UND-Schaltung 48. Im beschriebenen Zustand jedoch, angelegt werden, und zwar an den Eingang 18. Es d. h. zur Zeit IA, findet kein Eingang in die 1-Bitkann hier bemerkt werden, daß bei Beendigung des Verzögerungsschaltung 14 statt, vierten Synchronisationsimpulses am Ausgang der Es wurde bereits die Tatsache erwähnt, daß das

Verzögerung das erste angelegte Bit produziert wird, 5 vorliegende System eine Prüfbit-Prüfung vorsieht, nämlich das Bit im Zustand »1«. Der entsprechende d.h. ob bei dem Übertragen der Ziffer kein Fehler »auf«-Ausgang aus der Verzögerung 13 wird an die auftritt, wie z. B. ein zweimaliges Übertragen einer ODER-Leitung 28 zwecks Neueingabe des 1-Bits der Ziffer. Genauer gesagt, um die Anzahl der Einsen zu Summe in das Addierwerk angelegt. verfolgen und ob diese Anzahl gerade oder ungerade

Da bereits verschiedene Hinweise gegeben wurden io ist, verlangt die Verwendung eines Prüfbit-Zählers, auf die verschiedenen Taktgebereingänge zu einigen wie er bei 16 gezeigt ist. Die Information aus dem der UND-Schaltungen, wird nun auf die verschiedenen Bit-Eingangssystem 10 wird nur zur Zeit 4 B an den Ausgänge der Taktgeberschaltung (wie sie genau in Zähler 16 gegeben. Somit wird, während die Leiter 21 Fig. 4 gezeigt ist) hingewiesen. Somit zeigt ein mit A und 22 mit den Eingängen Y und X verbunden sind, bezeichneter Anschluß, daß zugleich mit dem Er- 15 keine Information durch die UND-Schaltungen 23 und scheinen des ersten Eingabewortes bei A ein »auf«- 24 gegeben, bis ihre Eingänge AB »auf« sind. Ausgang erscheint, der im wesentlichen über die Angenommen, der zweite Synchronisationsimpuls

ganze Zeit A andauert. Dies ist in Fig. 2 gezeigt. sei bei 18 an das Bit-Eingabesystem 10 gegeben Während der Zeit B ist der Λΐ-Ausgang »nieder« und worden, ist einzusehen, daß es jetzt Zeit 2A ist, und der ß-Ausgang »auf«. In ähnlicher Weise ist zu sehen, ao entsprechend der Fig. 1 wird der Eingang Y »auf« daß an der Taktgeberschaltung der Fig. 4 »auf«-Aus- sein, um einen 1-Ausgang zu liefern, während der gänge zur Zeit IA, 2 A, AA und SAvorgesehen sind. Eingang Z »nieder« ist, um einen O-Ausgang zu Somit sind zu den Zeiten Iß, 2B, AB, SB »auf«- liefern.

Ausgänge an den entsprechend numerierten An- Das Ende des zweiten Synchronisationsimpulses,

Schlüssen vorhanden. Dementsprechend werden, wenn as der ebenfalls an die 4-Bit-Verzögerungsschaltung 13 auf die verschiedenen Eingänge Bezug genommen angelegt wird, veranlaßt diese, die erste Summe aus wird, die Ausgänge aus der Taktgeberschaltung, wie ihrer ersten in ihre zweite Stufe zu schieben. Während in Fig. 2 gezeigt, vorgesehen. Außerdem wird darauf der Dauer des zweiten Synchronisationsimpulses wird hingewiesen, daß die Zeiten A und .B während des der »auf «-Ausgang bei 33, der eine binäre Summe »1« ersten Eingabewortes, die Zeiten A' und B' während 30 darstellt, ebenfalls über die UND-Schaltung 35 in die des zweiten Eingabewortes und die Zeiten A" und B" Verzögerungsschaltung 13 eingegeben und gleichwährend des dritten Eingabewortes, wie in Fig. 7 ge- zeitig an einen Eingang der UND-Schaltungen 39 und zeigt, erscheinen. Dementsprechend werden, wenn 40 gelegt.

auf die verschiedenen Eingänge während der zweiten Die weiteren Operationen sind dieselben, wie sie

und folgenden Eingabewörter Bezug genommen wird, 35 für die zur Zeit \A angelegten Bits beschrieben die Ausgänge der Taktgeberschaltung 50 an den- wurden, mit der Ausnahme, daß an die ODER-Schalselben relativen Positionen, wie sie während der tung 42 ein »auf«-Eingang aus seinem 2-Anschluß geZeiten A und B vorhanden sind, vorgesehen. So liefert geben wird, der über die Leitung 41 an die UND-z. B. der Ausgang 4B einen »auf«-Ausgang zu den Schaltung 39 angelegt wird. Diese legt infolgedessen Zeiten 423, AB' und AB". 40 einen »auf«-Eingang an das 6-Korrektur-System 15,

Um wieder zu dem Addierwerk 11 zurückzukehren: dessen Ausgang jedoch erst im B-Zeitraum wirksam Der »auf«-Ausgang bei 33 wird neben seiner An- werden kann. Bedingung dafür ist das Vorhandensein legung an die UND-Schaltung 35 durch den Leiter 32 einer Summe größer als 9, also von einem Summenan eine UND-Schaltung 36 angelegt, die einen der 8-Bit und einem 2-Bit oder einem 4-Bit. Durch den Eingänge zur ODER-Schaltung 37 bildet. Da der 45 »auf«-Eingang aus der UND-Schaltung 39 ist somit andere Eingang der UND-Schaltung 36 während der erst die eine Vorbedingung für einen B-Ausgang aus Zeit A »nieder« ist und während der Zeit B »auf« ist, dem 6-Korrektur-System 15 erfüllt, wird der »auf «-Ausgang bei 33 nicht durch die UND- Mit dem Erseheinen des nächsten Synchronisations-

Schaltung 36 geleitet. impulses sieht man, daß die Eingänge X und Y des

Der »auf«-Ausgang bei 33 wird also durch den 50 Addierwerks 11 beide »nieder« sind, da zur Zeit AA Leiter 38 an ein Paar UND-Schaltungen 39 und 40 die Bits bei Y und X beide »0« sind. Deshalb angelegt. Dieser Ausgang wird durch den UND-Kreis brauchen nur zwei Operationen erwähnt zu werden: nicht übertragen, da es noch nicht Zeit 8, wenn Zunächst steuert die Beendigung des an die Verauch schon Zeit A ist. Der Summenausgang wird von zögerungsleitung 13 angelegten dritten Synchronider UND-Schaltung 40 deshalb nicht übertragen, weil 55 sationsimpulses die Verzögerungsschaltung 13 derart, einer seiner Eingänge aus einer ODER-Schaltung 42 daß sie die vorher gespeicherten Bits weiterschaltet, geliefert wird, die zur Zeit 2 und zur Zeit 4 einen Zweitens findet zur Zeit AA ein »auf«-Eingang aus »auf«-Eingang hat. Da die beschriebene Operation dem Anschluß 4 für die ODER-Schaltung 42 statt, zur Zeitig stattgefunden hat, wird an die Binär- Der sich ergebende Ausgangsimpuls wird jedoch nicht Dezimal-6-Korrektur 15 kein Eingang geliefert, weder 60 durch die UND-Schaltung 39 zum 6-Korrekturvon der UND-Schaltung 39 noch von der UND- System 15 übertragen, da der Ausgang 33 des Addier-Schaltung 40. Das 6-Korrektur-System 15 hat andere werks 11 »nieder« ist. Aus dem gleichen Grunde ist Eingänge, die zur Zeit IB und B »auf« sind, und auch der Summenausgang über die UND-Schaltung einen fünften Eingang, der den Ausgang der 1-Bit- 40 gesperrt.

Verzögerung 14 aufnimmt. Die 1-Bit-Verzögerung 14 65 Zur Zeit SA, für den vierten Synchronisationskann einen Eingang durch die ODER-Schaltung 44 impuls, ist derΎ-Eingang »nieder« und der Eingang X aufnehmen, entweder aus der Übertragsschaltung 34 »auf« für das Anlegen eines »auf«-Einganges an das oder aus dem 6-Korrektur-System 15 durch eine Addierwerk 11 durch die UND-Schaltung 20 und die

9 10

ODER-Schaltung 28. Der Summenausgang 33 geht Eingang zum Addierwerk 11 an Leitung 30 »nieder«,

»auf«, und der Übertragsausgang 34 ist »nieder«. Es wird jedoch an die ODER-Schaltung 42 aus dem

Es ist zu bemerken, daß während der ganzen Eingangsanschluß 4 ein »auf«-Ausgang angelegt, der

Zeit A kein Übertragungsausgang erzeugt wurde. an die UND-Schaltung 47 angelegt wird. Das Dementsprechend verblieb der Ausgang 34 »nieder«. 5 6-Korrektur-System 15 zur Zeit 4B legt ebenfalls

Bei der UND-Schaltung 40 sind alle drei Eingänge einen Eingang an die UND-Schaltung an, der von »auf«, da es die Zeit 8A ist und der Summenausgang dieser an die ODER-Schaltung 27 übertragen wird, 33 »auf« ist. Die UND-Schaltung 40 überträgt somit und somit auch an den Eingang 29 des Addiereinen »auf«-Eingang auf das 6-Korrektur-System 15. werks 11.

Durch diesen Eingang ist die zweite Bedingung für 10 Da in die 1-Bit-Verzögerungsschaltung 14 während

einen Korrekturausgang 6 des Systems 15 zur Zeit .B des vorhergehenden Bits, der Zeit 2B, ein »auf«-Ein-

erfüllt und wird somit dieses System 15 endgültig für gang angelegt wurde, wird jetzt über die UND-Schal-

die Korrektur vorbereitet. tung 45 an den Eingang 31 der verzögerte Übertrag

Wie schon früher, wird der »auf«-Ausgang bei 23 angelegt. Somit wird, da die beiden Eingänge zum

durch die UND-Schaltung 35 an die Verzögerungs- 15 Addierwerk 11 »auf« sind, der Summenausgang 33

schaltung 13 angelegt. Diese Verzögerungsschaltung »nieder« sein; der Übertragsausgang 34 wird jedoch

hat somit zwei Eingangsinformationen aufgenommen, wieder »auf« sein, um einen »auf«-Ausgang an die

die der binären Summe »1101« entspricht, wie in 1-Bit-Verzögerungsschaltung 14 anzulegen. Da der

Fig. 2 gezeigt. Ausgang 33 »nieder« ist, erscheint eine »0« zur

Während der Zeit B sind die Eingänge X und Y 20 Zeit 4 B am Systemausgang 12.

»nieder«, ausgenommen zur Zeit 4 B. Während der Zur Zeit 8 B ist der Ausgang aus der Verzögerungs-Zeit 4B ist der Eingang zum Inverter 26 »auf«, und schaltung 13 »auf« und ebenso der Ausgang aus der somit ist sein Ausgang »nieder«. Deshalb können 1-Bit-Verzögerung 14. Somit wird auf Grund der keine Impulse durch die UND-Schaltungen 19 und 20 »auf «-Eingänge in das Addierwerk 11 der Ausgang übertragen werden. Wenn vorhanden, erscheinen an 25 bei 33 »nieder« sein, und der Übertragsausgang 34 den Eingängen Y und X zur Zeit AB die Prüfbits, ist »auf«. Es erscheint also zur Zeit 85 eine »0« am welche zu dieser Zeit durch die UND-Schaltungen 23 Systemausgangsanschluß 12.

und 24 übertragen werden, da diese UND-Schaltungen Da zur Zeit 8 B ein Übertragsausgang erschien, der zur Zeit 4 B »auf «-Eingänge aus den Anschlüssen 4 B an die 1-Bit-Verzögerungsschaltung 14 gelegt wurde, haben, um sie in die Lage zu versetzen, an jedem der ₃₀ ist es natürlich einzusehen, daß zur Zeit IA' ein AusEingänge vorhandene Prüfbits zu übertragen. gang aus der Verzögerungsschaltung 14 stattfindet.

Während der Zeit B erzeugen die nacheinander er- Solch ein Ausgang, wie er in Fig. 2 gezeigt ist, erzeugt

folgenden Synchronisationsimpulse, die an die Ver- einen »auf«-Eingang zum Addierwerk 11 zur Zeit

zögerungsschaltung 13 angelegt werden, an deren IA', während die anderen Eingänge natürlich über

Ausgang Bits in Serie, die Binärsumme 1101, die ge- 35 die Leitungen A" und Y aus dem Bit-Eingangssystem

speichert gewesen war. Somit wird während der 10 kommen.

Zeit B die Binärsumme wieder in das Addierwerk 11 Durch obiges Verständnis des Blockdiagramms der

eingegeben, und zwar über die ODER-Schaltung 28. Fig. 1 wird ersichtlich, daß die Eingangswörter in

Genauer gesagt ist zur Zeit 1B der Ausgang 33 Serie an die Eingänge X und Y gelegt werden und »auf«, und an die UND-Schaltung 36 wird ein »auf«- 40 daß die Ausgangswörter am Ausgang 12 in Serie erEingang angelegt, der durch die UND-Schaltung 36 scheinen. Aus dem oben Gesagten geht hervor, daß übertragen wird, da ihr anderer Eingang während der der numerische Teil der Eingangswörter während der ganzen Zeit B »auf« ist. Die UND-Schaltung 36 legt Zeit A, der numerische Teil der Ausgangswörter jesomit an die ODER-Schaltung 37 einen »auf«-Ein- doch während der Zeit B erscheint. Gleicherweise ergang an, der am Endausgang 12 des Systems als »auf«- 45 scheinen die Eingangs-Prüfbits zur Zeit 4B, während Ausgangsdarstellung einer »1« erscheint. Diese »1« die Ausgangs-Prüfbits zur Zeit AA' erscheinen. Da ist zur Zeit 15 in der Systemausgangsleitung der die Information an die Eingänge X und Y in Serie Fig. 2 gezeigt. angelegt wird und der Systemausgang in entsprechen-

Zur Zeit 2 B wird an das Additionswerk 11 ein der Weise erzeugt wird, ist es verständlich, daß eine

»auf«-Eingang angelegt durch die ODER-Schaltung 50 Folge von Wörtern angelegt werden kann, die Zahlen

28 an die Eingangsleitung 30. Es wird ebenfalls ein ohne Größenbegrenzung darstellen können. In der

»auf«-Eingang über die ODER-Schaltung 27 an die folgenden Beschreibung des kompletteren Systems

Eingangsleitung 29 gelegt, da zur Zeit 2 (einschließlich werden die Operationen bis zur Hunderterstelle

Zeit 2B) ein »auf«-Eingang an die ODER-Schaltung durchgeführt, wobei selbstverständlich ist, daß die

42 gelegt wird, der wiederum an die UND-Schaltung 55 Operationen dieselben sein werden, gleichgültig, wie

47 gegeben wird. Auf Grund der vorhergegangenen groß die Zahl ist, die man zu addieren oder subtra-

Einstellung zur Zeit 2 B legt das 6-Korrektur-System hieren wünscht.

15 einen »auf«-Eingang an die UND-Schaltung 47, Es soll nun auf das Gesamtsystem der Fig. 4, 5 und dementsprechend erscheint ein »auf«-Eingang an und 6 verwiesen werden, wobei diese Figuren so an-Leitung 29. Somit wird, da beide Eingänge 29 und 30 60 geordnet sind, wie es in Fig. 3 gezeigt ist. Zuerst wird »auf« sind, der Summenausgang 33 »nieder« sein, der die Art beschrieben, in der jeder der Hauptteile des Übertragsausgang 34 wird jedoch »auf« sein. Der Systems arbeitet, unter besonderem Hinweis darauf, »auf«-Ausgang bei 34 wird an die ODER-Schaltung wie die obengenannten Operationen durchgeführt 44 angelegt und folglich an die 1-Bit-Verzögerungs- werden. Dann folgt eine Übersicht der Subtraktionsschaltung 14. Da der Ausgang 33 »nieder« ist, er- 65 operation des Systems, und ferner soll nicht nur auf scheint zur Zeit 2 B eine »0« am Systemausgang 12. das erste Eingangswort Bezug genommen werden,

Zur Zeit AB ist der Ausgang der 4-Bit-Verzöge- sondern ebenfalls auf das zweite und dritte, wie es in

rungsschaltung 13 »nieder«, und folglich ist auch der der vollständigen Graphik der Fig. 7 gezeigt ist.

11 12

Das Addierwerk 11 andere Weise leitend gemacht worden wäre, hätte

Wenn der Steuerschalter 25 in seiner gezeigten man einen »auf«-Ausgang durch die ODER-Schal-

offenen Stellung ist (s. Fig. 5), arbeitet das Addier- tung 85 übertragen, um einen »auf«-Ausgang am

Subtrahier-Werk ähnlieh bekannten Volladdierern. Leiter 34 zu erzeugen.

Nach Fig. 5 sind die Eingänge 29 und 30 des Rechen- 5 Außerdem ist in Verbindung mit dem Addierwerk werks 11 mit den UND-Schaltungen 73 und 74 kreuz- 11 bemerkenswert, daß über den Leiter 90 ein Ausgeschaltet. Zu diesen UND-Schaltern bestehen je- gang geliefert worden ist, der mit einer UND-Schalweils auch Verbindungen durch die Inverter 71 und tung 91 des 6-Korrektursystems 15 verbunden ist. 72. Die UND-Schaltungen 73 und 74 bilden die Ein- Dieser Ausgangskreis 90 ist in Fig. 1 nicht gezeigt, gänge zu einer ODER-Schaltung 75. Der Ausgang der io Es genügt, hier zu sagen, daß die Ausgangsschaltung ODER-Schaltung 75 ist direkt verbunden mit einer 90 ein Teil der Mittel zur Operationsauswahl, wie UND-Schaltung77 und durch einen Inverter76 mit z.B. zwischen Addition und Subtraktion, darstellt, einer UND-Schaltung 79. Der andere Eingang zu der Somit erhält man, wenn der Schalter 25 geöffnet ist, UND-Schaltung 77 geht über den Inverter 78 zur über die Leitung 90 einen »auf«-Ausgang aus dem Übertragungseingangsleitung 31. Bemerkenswert ist, 15 Inverter 86, der in Verbindung mit den anderen Eindaß eine direkte Verbindung vom Eingang 29 über gangen die UND-Schaltung 91 leitend macht, wenn die Leitungen 87 und 88 zu den UND-Schaltungen 83 die beiden anderen Eingänge »auf« sind,
und 84 besteht. Diese UND-Schaltungen 83 und 84 „ . „. „ .. , ,
bilden Eingänge zu einer ODER-Schaltung 85, von ^Die 4-Bit-Verzogerungsschaltung
wo der Übertragungsausgang 34 entnommen wird. 20 Wie in Fig. 4 gezeigt, erhält die 4-Bit-Verzöge-Die UND-Schaltung 83 hat einen zweiten Eingang, rungsschaltung 13 ihren Haupteingang durch die der von der ODER-Schaltung 82 erlangt wird, die UND-Schaltung 35 der Fig. 5, die Eingangsimpulse wiederum zwei Eingänge hat. Der erste Eingang geht an die Verzögerungsschaltung 13 über die Leitung 96 über die UND-Schaltung 81 nach der Eingangsver- liefert. Der Ausgang aus der Verzögerungsschaltung bindung 30. Diese UND-Schaltung 81 wird normaler- 25 13 wird über die Leitung 97 an die ODER-Schaltung weise während einer Addition in die Lage versetzt, 28 angelegt. Die Verzögerungsschaltung 13 hat außer-Impulse aus dem Eingang 30 zu übertragen auf dem Eingangsschaltungen 98 und 99, die aus dem Grund der Einbeziehung des Inverters 86 in die Oszillator 100 mit Synchronisationsimpulsen beliefert Schaltung, der zum Steuerschalter 25 führt. Somit ist, werden. Die Verzögerungsschaltung 13 enthält vier wenn dieser Schalter geöffnet ist, der Ausgang aus 30 bistabile Multivibratoren T₁, T₂, T_A und T₁ bekannter dem Inverter 86 »auf« und versetzt die UND-Schal- Art, auch Trigger oder Triggerschaltungen genannt, rung 81 in leitenden Zustand. Die UND-Schaltung 87, Jeder Trigger hat zwei Eingänge« und b und zwei die den anderen Eingang zur ODER-Schaltung 82 Ausgänge c und d. Die negative Flanke eines Einbildet, ist so eingerichtet, daß sie während der Addi- gangsimpulses am Eingang α schaltet den Trigger um, tion nicht leitet, da einer ihrer Eingänge aus der Ein- 35 so daß er an c einen »auf«-Ausgang erzeugt. In gangsseite des Inverters 86 kommt. gleicher Weise schaltet ein negativer Eingangsimpuls Wenn wir nun annehmen, daß an die Eingänge 29 an b den Trigger so um, daß er an ti einen »auf«- und 30 gleichzeitig die zur Zeit 1A erscheinenden Ausgang erzeugt. Weitere in der vorliegenden Anord-Bits angelegt werden, wird sofort ersichtlich, daß der nung verwendete Trigger arbeiten in ähnlicher Weise. Eingang 29 »nieder« ist und der Eingang bei 30 40 Dagegen sind die Trigger T_s, T_e, T₁ und T_AB mit je »auf« ist. Dementsprechend erhält die UND-Schal- einem binären Eingang ausgerüstet. Jede an diesem tung 73 auf Grund der Wirkung des Inverters 71 und Eingang wirksame negative Impulsflanke schaltet den der Kreuzschaltung aus der Eingangsleitung 30 einen Trigger aus dem bestehenden stabilen Zustand in den »auf «-Eingang an die ODER-Schaltung 75 angelegt, entgegengesetzten stabilen Zustand,
die wiederum einen »auf«-Eingang an die UND- 4-5 Es soll jetzt angenommen werden, es sei die Zeit Schaltung 77 gibt. Da sich zu dieser Zeit ein »nieder«- IA und die UND-Schaltung 35 (Fig. 5) habe an den Eingang bei 31 befindet, legt der Inverter 78 einen Leiter 96 einen »auf«-Ausgang angelegt. Dieser Aus- »auf«-Eingang an die UND-Schaltung 77 und damit gang wird an einen ersten Eingang einer UND-Schaleinen »auf«-Eingang an die ODER-Schaltung 80, um tung 101 angelegt. Zur Zeit IA wird ebenfalls an die am Summenausgang 33 den gewünschten »auf«-Aus- 5° UND-Schaltung 101 ein Synchronisationsimpuls angang zu erzeugen. Dies ist natürlich in Übereinstim- gelegt, der einen »auf«-Eingang einschließt. Somit mung mit der Beschreibung der Operation in Fig. 1. wird die UND-Schaltung für die Übertragung eines Am Übertragsausgang 34 wird deshalb kein »auf«- »auf«-Einganges an den Eingang a des Triggers T₁ Eingang erzeugt, da in Abwesenheit eines »auf«-Ein- leitend. Jeder der Trigger ist so angeordnet, daß er ganges an der Eingangsschaltung 29 keine »auf«-Aus- 55 nur auf einen negativen Impuls anspricht, wie er am gänge an die UND-Schaltungen 83 und 84 angelegt Ende des angelegten Synchronisationsimpulses aufwerden. Dementsprechend wird an der ODER-Schal- tritt. Dementsprechend schaltet der Trigger T₁ am tung 85 kein »auf «-Ausgang erzeugt. Es ist zu be- Ende des an die Eingangsschaltung α angelegten Immerken, daß der »auf«-Ausgang an der Eingangs- pulses um, um an der Ausgangsschaltung c einen schaltung 30 einen »auf«-Ausgang auf die UND- ^6o »auf«-Ausgang zu erzeugen, der an die UND-Schal-Schaltung 81 erzeugte und durch die ODER-Schal- tung 102 angelegt wird.

tung 82 einen »auf «-Eingang an die UND-Schaltung Es kann hier bemerkt werden, daß, ehe der Trigger 83 und die UND-Schaltung 95 anlegte. In diesem Zu- T₁ umgeschaltet wurde, ein Ausgang bei d an eine sammenhang ist zu sagen, daß, wenn ein Übertrags- UND-Schaltung 106 angelegt wurde. Somit wird bei eingang wie bei 31 an das Addierwerk 11 angelegt 65 Erscheinen eines Synchronisationsimpulses zur Zeit worden wäre, dieser »auf«-Eingang über den Leiter XA durch den Leiter 98 ein »auf«-Eingang an die 92 direkt an die UND-Schaltungen 84 und 95 an- UND-Schaltung 106 angelegt, um an die Eingangsgelegt worden wäre. Da die Und-Schaltung 95 auf schaltung b des Triggers T₂ einen »auf«-Eingang an-

zulegen. Der angelegte Impuls schaltet den Trigger Γ₂ um, so daß er bei d einen »auf «-Ausgang erzeugt. Somit wird der Trigger Γ., zurückgestellt oder in die Lage versetzt, einen Impuls aus dem Ausgang c des Triggers T, aufzunehmen.

Da der Trigger T₁ nicht umschaltet, um bei c einen »auf«-Ausgang zu erzeugen, ehe der zur Zeit IA über die Leitung 96 angelegte Impuls verschwunden ist, ist dieser Impuls unwirksam, durch die UND-Schaltung 102 den Trigger Γ, umzuschalten bis zum Ende des zweiten Synchronisationsimpulses. Bei dessen Auftreten wird der Trigger T₂ umgeschaltet, um bei c einen »auf«-Ausgang zu erzeugen, der bei Beendigung des dritten Synchronisationsimpulses durch die UND-Schaltung 103 den Trigger Γ., umschaltet. In ähnlicher Weise wird am Ende des vierten Synchronisationsimpulses der Trigger T_x umgeschaltet, um einen »auf«-Ausgang für eine UND-Schaltung 109 zu erzeugen. Bei Auftreten des fünften Synchronisationsimpulses gibt die UND-Schaltung 109 durch den Leiter 97 einen »auf«-Eingang an die ODER-Schaltung 28, der zu den bereits genau erklärten Zwecken an das Addierwerk 1 angelegt wird.

Es wurde nun die Art, in der eine »1« zunächst in einem und dann in den übrigen Triggern T₁ bis T₄ gespeichert wird, durch die Verzögerungsschaltung 13 verfolgt. Auf dieselbe Weise werden durch diese Trigger die in der Folge in ihnen gespeicherten Bits an das Addierwerk 11 gegeben. Angenommen, es sei die Zeit 4 A, wie sie in Fig. 2 dargestellt ist. Erinnert man sich, daß die Binärsumme aus dem Addierwerk 11 einen O-Ausgang darstellt, wird bei einem »nieder«- Eingang an die UND-Schaltung 101 kein Schaltimpuls im 1-Zustand an den Eingang a des Triggers T₁ angelegt. Somit wird, wenn der dritte Synchronisationsimpuls an die UND-Schaltung 105 über den Leiter 98 angelegt wird, ein Impuls an den Eingang b des Triggers T₁ angelegt. Bei Beendigung des dritten Synchronisationsimpulses schaltet der Trigger T₁ um, um bei c einen »nieder«-Ausgang und bei d einen »auf«- Ausgang zu erzeugen. Dieser »auf«-Ausgang wird an die UND-Schaltung 106 angelegt, um bei Auftreten des folgenden Synchronisationsimpulses, d. h. des vierten, einen »auf «-Eingang nach Trigger T₁ zu erzeugen. Nach Beendigung des vierten Synchronisationsimpulses wird der Trigger T₀ so umgeschaltet, daß er einen »auf«-Ausgang nach d und der UND-Schaltung 107 erzeugt. Somit ist ersichtlich, daß der zuerst an die UND-Schaltung 101 angelegte 0-Ausgang fortschreitend von einem Trigger zum anderen, T₁ bis T₁, übertragen wird, bis zur Zeit 4 B ein Synchronisationsimpuls erscheint. Der Ausgang der UND-Schaltung 109 ist dann »nieder« und stellt somit einen 0-Ausgang dar.

Dabei ist zu verstehen, daß die Verzögerungsschaltung 13 tatsächlich eine Speichervorrichtung darstellt und daß andere Speichervorrichtungen und Anordnungen verwendet werden können, um Bit für Bit die Binärsumme aus der Ausgangsschaltung 33 aufzunehmen und diese Summen-Bits in Serie während der Zeit B an das Addierwerk 11 zu geben.

Binär-Dezimal-6-Korrektur

Wie bereits beschrieben, muß die Binär-Dezimal-6-Korrektur immer dann arbeiten, wenn im numerischen Teil der Eingabewörter Bits auftreten, deren Summe 9 überschreitet. Die Binärsumme kann in drei verschiedenen Situationsgruppen die Dezimalzahl 9 überschreiten, z. B. wenn die Binärsumme ein 2-Bit und ein 3-Bit enthält, ein 4-Bit und ein 8-Bit oder wenn die Binärsumme durch die Addition eines 8-Bits mit einem 8-Bit erzeugt wird.

Es soll nun die erste, in Fig. 2 dargestellte Situation betrachtet werden, wo ein »auf «-Ausgang zur Zeit 2 A am Ausgang 33 des Addierwerks 11 erscheint und zur Zeit 8.4 ein »auf«-Ausgang am Ausgang 33 des

ίο Addierwerks 11.

Zur Zeit A werden an die UND-Schaltungen 39 und 40 über eine von drei Eingabeschaltungen »auf«- Eingänge angelegt. Ein zweiter von jedem der Eingänge der UND-Schaltungen ist direkt mit dem Leiter 32 verbunden, der über seine Ausgangsschaltung 33 den Ausgang des Addierwerks 11 aufnimmt. Der dritte Eingang zur UND-Schaltung 39 kommt aus der ODER-Schaltung 42. An den dritten Eingang der UND-Schaltung 40 wird zur Zeit 8 ein »auf«-Ausgang angelegt.

Zur Zeit 2/4 erscheint ein »auf«-Eingang an der UND-Schaltung 39 aus dem Addierwerk 11, da an den Leiter 32 ein »auf«-Ausgang angelegt wird. Zur Zeit 2 (und deshalb Zeit 2^4) kommt ein »auf«-Eingang an die ODER-Schaltung 42, die durch den Leiter 41 einen »auf«-Eingang an die UND-Schaltung 39 gibt. Während der Zeit A ist der dritte Eingang der UND-Schaltung 39 »auf«. Somit wird zur Zeit 2 A ein »auf«-Eingang an die rechte untere Eingangsschaltung des Triggers T₁₁ des 6-Korrektur-Systems 15 angelegt. Dadurch wird der Trigger T₁₁ umgeschaltet, und zwar am Ende der Zeit 2A, um einen »auf«- Ausgang zu erzeugen, der an die UND-Schaltung 91 angelegt wird. Man erinnert sich, daß ein anderer der Eingänge zu der UND-Schaltung 91 immer während eines Additionsvorganges »auf« ist (durch die Verbindung mit dem Leiter 90), während der dritte Eingang der UND-Schaltung 91 vom oberen rechten Ausgabekreis des Triggers T_h abgeleitet wird, der »nieder« ist. Im Korrektursystem 15 geschieht nun bis zur Zeit 8 A nichts mehr. Dies ist deshalb so, weil zur Zeit 4 A der Ausgang der Ausgangsschaltung 33 »nieder« ist. Zur Zeit 8 (einschließlich Zeit SA) sind alle drei Eingänge zur UND-Schaltung 40 »auf«, und somit wird an die untere rechte Eingangsschaltung des Triggers T_h ein »auf«-Eingang angelegt. Bei Beendigung des »auf«-Eingangs schaltet der Trigger T_h um, um einen »auf«-Ausgang an die UND-Schaltung 91 zu erzeugen. Diese UND-Schaltung, die bereits zur Leitung vorbereitet ist, erzeugt einen »auf«-Ausgang an die ODER-Schaltung 112. Die ODER-Schaltung 112 legt einen »auf«-Eingang an die UND-Schaltung 47. Da wir uns jedoch weder in Zeit 2 noch Zeit 4 befinden (da es nämlich die Zeit 8^4 ist), überträgt die UND-Schaltung 47 keinen Impuls zum Addierwerk 11.

Zur Zeit B wird aus der Taktgeberschaltung 50 über die Leitungen 113 und 114 ein »auf«-Eingang an die Trigger T₁₁ und T_h gegeben. Diese Eingänge sind während der Zeit B dauernd »auf«, wie bei Linie B des Taktgeberplanes der Fig. 2 gezeigt wird. Dementsprechend wird keiner der Trigger aus seinem oben beschriebenen Zustand geschaltet bis zum Ende des angelegten Impulses.

Man beachte, daß der ß-Impuls auch an die untere Eingangsschaltung von T_c angelegt wird. Dieser Trigger bildet mit seinem oberen rechten Ausgang einen Eingang an die ODER-Schaltung 112 und ist

15 16

mit seinem rechten unteren Eingang mit einer UND- sichtlich, daß die UND-Schaltung 39 immer einen Schaltung 115 verbunden. Einer der Eingänge der »nieder«-Eingang aus der Ausgangsschaltung 33 des UND-Schaltung 115 ist mit der Taktgeberschaltung Addierwerks zur Zeit 2 A und AA erhält. Folglich verbunden, um zur Zeit 1B einen »auf«-Eingang zu wird unter den angenommenen Bedingungen der erzeugen. Der andere Eingang der UND-Schaltung 5 Trigger T₁₁ niemals eingeschaltet. Da zwei »auf«-Ein- 115 ist durch die Leitung 116 mit der UND-Schal- gänge an das Addierwerk 11, wie zur Zeit 8 A, bei 33 tung 123 verbunden. Man wird sich erinnern, daß zur einen >>nieder«-Ausgang erzeugen, ist klar, daß die Zeit 8^4 kein Übertrag aus dem Addierwerk 11 vor- UND-Schaltung 40 ebenfalls einen »nieder«-Ausgang handen war, d. h., der Übertrag war »nieder«. Des- hat und folglich der Trigger T_b nicht eingeschaltet halb erscheint zur Zeit 1B ein »nieder«-Ausgang aus io wird. Wenn, man sich erinnert, daß die Addition von der UND-Schaltung 123 der 1-Bit-Verzögerungs- zwei Einsen zur Zeit 8 A einen Übertrag ergibt, d. h. schaltung 14. Dementsprechend erfolgt auch ein einen »auf«-Ausgang am Leiter 34, wird ersichtlich, »nieder«-Ausgang aus der UND-Schaltung 123 an die daß der an die ODER-Schaltung 44 gegebene »auf«- UND-Schaltung 115. Deshalb schaltet der Trigger T₁. Ausgang den Übertrag in die 1-Bit-Verzögerung 14 nicht um. Es gibt einen »nieder«-Ausgang vom 15 eingibt. Die gespeicherte »1« erscheint zur Zeit IB Trigger T₁. nach der ODER-Schaltung 112. als ein an den Leiter 116 angelegter »auf«-Ausgang Da die UND-Schaltung 91 einen »auf«-Eingang an und somit als »auf«-Eingang an die UND-Schaltung die ODER-Schaltung 112 und die UND-Schaltung 47 115 des Korrektursystems 15. Da zur Zeit IB beide angelegt hat, und zwar zur Zeit IB, ist offensichtlich, Eingänge zu der UND-Schaltung 115 »auf« sind, daß an der UND-Schaltung 47 ein »auf«-Ausgang 20 wird ein Eingang an die untere rechte Eingangsschalerseheint, da aus der ODER-Schaltung 42 ebenfalls tung des Triggers T_c angelegt, der am Ende der Zeit ein »auf«-Ausgang kommt. Dementsprechend wird IB eingeschaltet wird, um einen »auf«-Ausgang zu zur Zeit 2B an die ODER-Schaltung 27 ein »auf«- erzeugen, der an die ODER-Schaltung 112 angelegt Eingang angelegt. Gleichzeitig wird aus der Ver- wird. Somit wird die UND-Schaltung 47 durch den zögerungsschaltung über die Leitung 97 ein »auf«- 25 »auf«-Ausgang von Trigger T_c in die Lage versetzt, Ausgang an die ODER-Schaltung 28 gelegt. Somit ist, zur Zeit 2B und AB leitend zu werden. Auf diese wenn beide Eingänge 29 und 30 des Addierwerks 11 Weise wird die 6-Korrektur, die bereits beschrieben »auf« sind, sein Ausgang bei 33 »nieder«, aber bei 34 wurde, in binärer Form 0110 in das Addiersystem wird ein »auf«-Ausgang erscheinen, der durch die 11 eingeführt. Weiter ist zu beachten, daß der linke ODER-Schaltung 44 an die 1-Bit-Verzögerungsschal- 30 untere Eingangskreis des Triggers T_c über die Leiter tung 14 angelegt wird. 113 und 144 während der Zeit B erregt wird. Der Auf gleiche Weise wird zur Zeit AB durch die Trigger T_c spricht jedoch nicht vor Ende der Zeit B ODER-Schaltung 42 und die UND-Schaltung 47 ein an, wenn der angelegte Eingang negativ ist. Wenn »auf «-Eingang an die ODER-Schaltung 27 und somit dies eintritt, wird der Trigger T₁. in Vorbereitung auf an das Addierwerk 11 gelegt. Zur Zeit AB ist der 35 die nächste Operation in seine Ausgangsstellung zuAusgang aus der 4-Bit-Verzögerungsschaltung 13 rückgeschaltet.

nieder. Die früher in der 1-Bit-Verzögerungsschal- Aus dem Vorhergehenden ist zu ersehen, daß die tung gespeicherte »1« erscheint jedoch jetzt an der Einführung der 6-Korrektur für alle Fälle, in denen UND-Schaltung 123 und wird durch die Leiter 116 sie benötigt wird, vorgesehen ist. und 31 an das Addierwerk 11 angelegt. Das Ergebnis 40 Während der ersten beiden Fälle kann sich die ist, daß beide Eingänge der UND-Schaltung 84 »auf« Summe der in die Eingänge X und Y eingegebenen sind und diese durch die ODER-Schaltung 85 einen Zahlen von 10 bis 15 bewegen. Während des dritten »auf«-Ausgang, einen Übertrag an die ODER-Schal- Falles kann sich die Summe der Zahlen von 16 bis 18 tung 44 und dann an die Verzögerungsschaltung 14 bewegen. Der dritte Fall ist ein Spezialfall, bei dem gibt. Auf Grund der »auf«-Eingaben an und der 45 nicht nur die 6-Korrektur eingeführt werden muß, »nieder«-Ausgaben von den Invertern76 und 78 er- sondern auch während der Zeit 8 B ein Übertrag erscheint bei 33 ein »nieder«-Ausgang. zeugt werden muß. Dieser Übertrag zur Zeit 8 B wird Aus dem Vorhergegangenen ist ersichtlich, daß das vom Trigger T_c entwickelt. Wenn der Trigger T₁. den 6-Korrektur-System 15 in binärer Weise (011 0) eine obengenannten »auf«-Ausgang an die ODER-Schaldezimale »6« zu der binären Summe addiert hat, die 5° tung 112 anlegt, legt er gleichzeitig durch einen Leiter durch die 4-Bit-Verzögerungsschaltung 13 in das 118 einen »auf«-Eingang an die UND-Schaltung 48. Addierwerk 11 gegeben wurde. Zur Zeit 8 B ist der Zur Zeit 8 B sind beide Eingänge der UND-Schaltung Ausgang aus der UND-Schaltung 47 »nieder«, da der auf und legen dann an die ODER-Schaltung 44 einen entsprechende Eingang aus der ODER-Schaltung 42 »auf«-Eingang, der in die Verzögerungsschaltung 14 ebenfalls »nieder« ist. 55 eingegeben werden soll. Somit legt zur Zeitig' die Es soll jetzt die Arbeitsweise des Korrektursystems 1-Bit-Verzögerung 14 über die Leiter 116 und 31 15 unter der zweiten Bedingung beschrieben werden, einen »auf «-Eingang an das Addierwerk 11, das darnämlich wenn zur Zeit A A der Ausgang bei 33 des auf in derselben Weise anspricht wie auf die ÜberAddierwerks 11 »auf« ist. Die Operationen sind mit tragseingänge, die früher beschrieben wurden, denen der vorhergegangenen Bedingung identisch, mit 60 Ehe wir die Beschreibung des 6-Korrektur-Systems der Ausnahme, daß die drei Eingänge zu der UND- 15 abschließen, soll bemerkt werden, daß während Schaltung39 alle »auf« sind zur ZeitAA und nicht des später zu beschreibenden Subtraktionsvorganges zur Zeit 2A, wie im vorhergegangenen Fall. Im der Eingang zu der UND-Schaltung 91 »nieder« ist, übrigen wendet das 6-Korrektur-System während der und zwar auf Grund des »nieder«-Einganges bei Lei-Zeit B die 6-Korrektur in der Weise an, wie sie in der 65 ter 90, der mit dem Ausgang von Inverter 86 verbun- »Six-Correction«-Linie der Fig. 2 gezeigt ist. den ist. Deshalb werden die Trigger T_a und T_b wäh-Im Falle der dritten Bedingung, wo zur Zeit 8 A rend des Subtraktionsvorganges unwirksam gemacht, beide Eingänge X und Y »auf« sind, ist sofort er- Dies entspricht insofern der Theorie, als die Binär-

Dezimal-6-Korrektur nur als Ergebnis eines »Entleihens« verwendet werden soll.

Ein »Entleihen« wird immer nötig, wenn der Subtrahend, der auf Eingang Y gegeben wird, größer ist als der Minuend, der bei X eingeführt wurde. Tritt dieser Fall ein, so erscheint an Schaltung 34 ein »auf«-Ausgang, der an die 1-Bit-Verzögerungsschaltung 14 angelegt wird. Tritt das Entleihen zur Zeit 8 A ein, wird zur Zeit IB durch die Verzögerungsschaltung 14 ein »auf«-Ausgang erzeugt, der dann durch die UND-Schaltung 115 angelegt wird, um den oberen rechten Ausgang des Triggers T_c am Ende der Zeit IB einzuschalten. Dementsprechend wird während der Zeiten 2 B und 4 B die 6-Korrektur an die Subtrahiereinheit 11 angelegt, und zur Zeit 85 werden an die UND-Schaltung 44 zwei »auf«-Eingänge angelegt, die durch die ODER-Schaltung 44 einen »auf«-Eingang an die Verzögerungsschaltung 14 geben. Somit erscheint während des folgenden Ganges in der Zeit IA' ein Entleiheingang, der über die Leiter 116 und 31 an die Subtrahiereinheit 11 angelegt wird, wobei das Entliehene der nächsthöheren Dezimalstelle entnommen wird.

Die 1-Bit-Verzögerungsschaltung

Wie bereits erläutert wurde, ist die 1-Bit-Verzögerungsschaltung 14 zu dem Zweck vorgesehen, eine »1«, einen »auf«-Eingang für ein Bit zu speichern sowie zur Erzeugung eines »auf«-Ausganges im nächsten Bit, um die »1« während des nächsten Bits an das System zu liefern. Genauer gesagt wird, wenn an die ODER-Schaltung 44 ein »auf«-Eingang angelegt wird, ein »auf«-Eingang an die UND-Schaltung 121 gelegt. Ebenfalls an die UND-Schaltung 121 werden über die Leiter 98, 99 und 122 die Synchronisationsimpulse gelegt. Dementsprechend wird, wenn ein »auf«-Eingang nach der ODER-Schaltung 44 auftritt, am rechten unteren Eingang des Triggers T ein »auf«-Eingang erzeugt, der bei Beendigung eines Synchronisationsimpulses umgeschaltet wird, um für eine UND-Schaltung 123 einen »auf«-Ausgang zu erzeugen. Wenn der nächste Synchronisationsimpuls auftritt, wird er über die Schalter 98, 99, 122 und 124 an die UND-Schaltung 123 angelegt, um einen Ausgang zu erzeugen, der an den Leiter 116 angelegt wird. Beim Verschwinden eines »auf«-Ausganges an der ODER-Schaltung 44 erzeugt der Inverter 125 einen »auf«-Ausgang für eine UND-Schaltung 126. Diese UND-Schaltung wird durch einen der Synchronisationsimpulse leitend und legt einen »auf«- Eingang an die linke untere Eingangsschaltung, der am Ende des Synchronisationsimpulses umschaltet, um einen »nieder«-Ausgang an seine Ausgangsschaltung zu legen, die mit der UND-Schaltung 123 verbunden ist. Somit wird ein Einer-Eingang für ein Bit gespeichert oder verzögert und dann an die Ausgangsleitung 116 gegeben.

Der Prüfbit-Zähler 16

Wie bereits früher beschrieben, spricht der Prüfbit-Zähler 16 nur während der Zeit AB auf die X- und Γ-Eingangsschaltungen an, da die beiden UND-Schaltungen 23 und 24 nur während der Zeit AB »auf«-Eingänge an eine ihrer beiden Eingangsschaltungen erhalten können. Wenn zur Zeit AB am F-Eingang ein Prüfbit erscheint, wird durch die UND-Schaltung 23 ein »auf«-Eingang an einen Inverter 130 gelegt und ein »auf«-Eingang an eine UND-Schaltung 131. Der »auf«-Eingang am Inverter 130 erzeugt einen »nieder«-Eingang an einer UND-Schaltung 132. Wenn zu der Zeit, in der der Y-Eingang »auf« ist, ein Prüfbit ebenfalls am X-Eingang erscheint, wird an die UND-Schaltung 24 ein »auf«-Eingang angelegt. Das Ergebnis ist das Anlegen eines »auf«-Einganges an einen Inverter 133, der einen »nieder«-Eingang an einer UND-Schaltung 131 erzeugt. Somit ist zu sehen, daß, wenn die EingängeAT und Y beide auf sind, beide Eingänge zu der ODER-Schaltung 134 »nieder« sind. Ein »nieder«-Ausgang aus der ODER-Schaltung 134, der an einen Inverter 135 angelegt wird, erzeugt einen »auf«-Ausgang, der an eine UND-Schaltung 136 angelegt wird. Der »nieder«-Ausgang der ODER-Schaltung 134 verhindert die Übertragung von Impulsen durch eine UND-Schaltung 137, deren anderer Eingang mit einem Inverter 138 verbunden ist. Ob die UND-Schaltung 136 leitend ist oder nicht, hängt da-

ao von ab, ob an ihrem anderen Eingang, der mit der Leitung 51 verbunden ist, ein »auf«- oder »nieder«- Eingang angelegt wird. Erscheint zur Zeit AB ein Übertrag (oder ein »Entliehen«) am Ausgang der 1-Bit-Verzögerung, so wird über eine UND-Schaltung 45 ein »auf«-Eingang an den Leiter 51 und damit an die UND-Schaltung 136 angelegt. Dies ergibt einen »auf«-Eingang einer ODER-Schaltung 139, die über einen Leiter 52 an den Prüfbit-Generator 17 angelegt wird.

Zusammengefaßt, wenn die drei Eingänge X, Y und 51 des Schalters 16 zur Zeit AB »auf« sind, so ergibt dies einen »auf«-Ausgang aus dem Prüfbit-Zähler 16. Sind die Eingänge X und Y »auf« und der Eingang 51 »nieder«, ist der Ausgang des Prüfbit-Zählers 16 »nieder«. Ist der Ausgang der 1-Bit-Verzögerung 14 »nieder«, so ergibt sich am Zähler 16 ein »auf«-Ausgang, wenn sich entweder an Y oder an X, jedoch nicht an beiden ein »auf«-Eingang befindet. Sind beide Eingänge Y und X »nieder« und ist ein »auf«-Ausgang der 1-Bit-Verzögerung 14 vorhanden, so ergibt sich ein »auf«-Ausgang aus dem Zähler 16. Somit ist ersichtlich, daß der Prüfbit-Zähler einen »auf«-Ausgang erzeugt, wenn die angelegten Bits in ungerader Anzahl (eins oder drei) vorhanden sind und einen »nieder«-Ausgang bei einer geraden Anzahl (null oder zwei) der zugeführten Bits. Außerdem ist in Verbindung mit dem Eingang 51 zum Zähler 16 aus der 1-Bit-Verzögerung 14 zu bemerken, daß der 7Ά\ι\&τ 16 in der Lage ist, während der ganzen Zeit A und während der ganzen Zeit B mit Ausnahme von 1B Impulse aufzunehmen. Während der Zeit IB macht der Inverter 46 die UND-Schaltung 45 nichtleitend. Zu allen anderen Zeiten werden jedoch eventuelle »auf«-Ausgänge aus der 1-Bit-Verzögerung 14 direkt durch die UND-Schaltung 45 und den Leiter 51 an die UND-Schaltung 136 gelegt, die immer leitend ist außer einer Möglichkeit des Nichtleitendseins während der Zeit AB. Somit ist mit Ausnahme der Zeiten IB und AB der Ausgang an dem Leiter 52 »auf« oder »nieder«, entsprechend einem »auf« oder »nieder«-Eingang an Leiter 51. Der Prüfbit-Zähler 16 berücksichtigt demnach alle Zählimpulse, d. h. positive oder negative Überträge, aus der 1-Bit-Verzögerung 14, mit Ausnähme solcher, die zur Zeit IB erscheinen. Jeder Ausgang aus der Verzögerungsschaltung 14 zur Zeit 1B erzeugt nämlich mittels des UND-Kreises 115 des Triggers T_c in der Korrekturschaltung 15 einen

209 520/237

positiven oder negativen Übertrag, der zur Zeit 8 B wieder in die Verzögerungsschaltung 14 eingegeben wird und somit an ihrem Ausgang mit einer Gesamtverzögerung von vier Bits wieder erscheint.

Im Zusammenwirken mit dem Prüfbit-Zähler 16 dient der Prüfbit-Generator 17 dazu, unter Berücksichtigung der Prüfbits der Summandenziffern die am Ausgang 12 sich ergebenden Summenziffern über die ODER-Schaltung 37 ebenfalls mit den richtigen Prüfbits zu versehen.

Der Prüfbit-Generator 17 Der Prüfbit-Generator 17 hat vier Eingänge, einen

140 und den dritten und vierten über die Leiter 141 und 149 an die Ausgänge 4 A und XB der Taktgeberschaltung. Der Eingangsleiter 140 legt einen »ausgegeben, den Trigger T₅ nicht vor dem Ende der Zeit B umschaltet. Durch Anlegen des Eingangs aus dem Leiter 140 an einen binären Eingang zum Trig-

der« bleibt, bis er wieder am Ende der Zeit B' umgeschaltet wird. Somit übernimmt der Trigger T_f jetzt die Funktion der Speicherung der ungeraden Zählung, die er soeben durchgeführt hat.

Wenn am Ende der Zeit B der Trigger T_s umgeschaltet wird, erzeugt er aus seiner oberen linken Schaltung d einen »auf«-Ausgang, der an die UND-Schaltung 147 sowie an die UND-Schaltungen 144 und 145 angelegt wird. Das Ergebnis ist zum Teil der ίο Übertrag der Eingangsschaltung 52 von der UND-Schaltung 143 nach der UND-Schaltung 144. Auf diese Weise werden die Eingangsimpulse aus dem Prüfbit-Zähler 16 nun über die UND-Schaltung 144 an den binären Eingang des Triggers T_e angelegt, der

aus dem Zähler 16 über den Leiter 52, einen aus dem 15 nun die Zählfunktion für die Prüfbit-Zählung des Ausgang B der Taktgeberschaltung über den Leiter nächsten Wortes (in Fig. 7 des zweiten) übernimmt.

Bis jetzt wurde noch nicht der Zweck der Eingangsschaltung 141 aus dem Ausgang 4 A des Taktgebersystems 50 beschrieben. Der Eingangsleiter 151 Eingang an den binären Eingang des Triggers T_s ao erzeugt eine »auf«-Eingabe für die UND-Schaltungen während der ganzen Zeit ff, der aber, wie oben an- 147 und 148 zur Zeit AA. Wenn zur Zeit 4A' eine

der beiden UND-Schaltungen ihre verbleibenden zwei Eingänge »auf« hat, wird an die ODER-Schaltung 37 ein »auf«-Ausgang angelegt, um in der

ger T_s wird der Trigger T_s am Ende der Zeit B aus 25 Systemausgangssohaltung des Anschlusses 12 zur Zeit dem Zustand, in dem er sich dann befindet, in den 4A' ein Prüfbit zu erzeugen. Da früher angenommen entgegengesetzten Zustand umgeschaltet. Der Prüf- wurde, daß der Ausgang d des Triggers T_f am Ende bit-Generator 17 schließt nicht nur den Schalttrigger der Zeit Β »nieder« sei, so wird zur Zeit 4 A', wenn T_s, sondern auch zwei Zähltrigger T_e und T_f ein. beide anderen Eingänge zur UND-Schaltung 147

Zum Zwecke der vorliegenden Beschreibung wird 30 »auf« sind, an die ODER-Schaltung 37 kein »auf«- angenommen, daß sich der Schalttrigger T_s in einem Eingang angelegt. Das Prüfbit, das zur Zeit 4A' am Zustand befinde, bei dem ein »auf«-Ausgang bei c an Anschluß 12 erzeugt wird, ist eine »0«. Wäre am die UND-Schaltung 143 angelegt wird, ein »auf«-Aus- Trigger T_f eine gerade Zählung vorhanden gewesen gang an d aus dem Trigger T_f und ein »nieder«-Aus- mit einem »auf«-Ausgang an die UND-Schaltung gang bei d von Trigger T_e. Eine der Eigenschaften 35 147, so wäre zur Zeit 4A' das Prüfbit »auf« gewesen, der vorliegenden Erfindung ist es, daß, wenn einer d. h., es hätte einer »1« in binärer Ausdrucksweise der Trigger T_e und T₁ zählt, der andere die vorher- entsprochen. Die obige Beschreibung trifft gleichfalls gegangene Zählung speichert. Unter den angenom- auf die Operation des Triggers T_e als Zähler und auf menen Bedingungen ist der Trigger T_f zählend und den Prüfbit-Ausgang aus der UND-Schaltung 148 zu, der Trigger T_e speichernd. Somit legt, wenn sich am 40 der zur Zeit 4 A" auftritt.

Leiter 52 ein »auf«-Eingang befindet, die UND- Man wird sich noch erinnern, daß die UND-Schal-

Schaltungl43 an den binären Eingang des Triggers tungl47 zur Zeit 4A' zwei »auf«-Eingänge hat und Tf einen »auf«-Eingang an, der beim Verschwinden der dritte die Verbindung zum Ausgang d der Trigdes Impulses bei d einen »nieder«-Ausgang anlegt. ger ist. Somit wird die gespeicherte Zählung aus Trig-Beim Erscheinen des nächsten Bits im 1-Zustand 45 ger T₁ ausgelesen. Der Trigger T_f wird zur Zeit IB' wird der Trigger T_f in den angenommenen Zustand zurückgestellt, weil an seinen linken unteren Einzurückgebracht zur Anlegung eines »auf«-Einganges gang b ein »auf«-Eingang angelegt wird, der wie folgt an die UND-Schaltung 147. Somit ist zu sehen, daß erzielt wird: Zur Zeit IB' wird über die Leitung 149 für jede gerade Zählung an d des Zähltriggers T_f ein ein »auf«-Eingang an die UND-Schaltung 145 ange- »auf «-Ausgang erscheint. Die Zählung wird während 50 legt. Der andere Eingang zu dieser UND-Schaltung des Erscheinens eines Wortes durchgeführt, d. h. 145 ist auf »auf«, weil er mit dem Ausgang d des

Triggers T_s verbunden ist. Somit wird aus der UND-Schaltung 145 ein »auf«-Eingang b des Triggers T_f angelegt, um am Ausgang rf einen »auf«-Ausgang zu erzielen, d. h. um ihn in die zuerst angenommene Stellung zurückzubringen.

In ähnlicher Weise ist der obere rechte Ausgang c des Schalttriggers T_s am Ende des zweiten Wortes, das der Beendigung der Zeitß' entspricht, »auf«.

durchgeführt wurde. In Übereinstimmung mit der 60 Dadurch wird die UND-Schaltung 146 leitend ge-Fig. 7 soll angenommen werden, daß die Bit-Zählung macht, so daß sie zur Zeit IB" einen »auf«-Eingang - - - - ■ _an (Jg_n Eingang £ d_es Triggers T_e anlegt, um ihn zu

rückzustellen.

Zusammengefaßt arbeiten der Prüfbit-Zähler 16 und der Prüf bit-Generator 17 in Verbindung mit dem System als Ganzes, um an den Ausgang 12 in der Prüfbit-Stellung eines jeden Ausgangswortes immer dann ein Prüfbit anzulegen, wenn sich in dem nume-

während der gesamten Zeit A (numerischer Teil) und während der ganzen Zeit B (Prüfteil), da der Trigger T_s nicht aus seinem angenommenen Zustand verändert wird bis zum Ende der Zeit B.

Am Ende der Zeit B hat der Trigger T₁ an d entweder einen »auf «-Ausgang oder einen »nieder«-Ausgang, je nachdem, ob während der Erscheinung des ersten Wortes eine gerade oder ungerade Zählung

am Ende der Zeit B ungerade war. Deshalb ist der Ausgang aus Trigger T_f »nieder«. Am Ende der Zeit B schaltet der Trigger T_s um. Deshalb ist einer der Eingänge zur UND-Schaltung 143 dann »nieder« und bleibt so während des ganzen erscheinenden Wortes aus dem Grunde, weil der Schalttrigger T_s mit seiner rechten oberen c-Ausgangsschaltung »nie-

21 22

rischen Teil eines jeden am letzten Systemausgang Zur Zeit IA" findet ein »auf«-Ausgang aus der am Anschluß 12 erscheinenden Ausgangswortes eine Verzögerungsschaltung 14 aus dem Zähler 16 statt, gleiche Anzahl von Einsen befindet. In dem oben be- der durch die UND-Schaltung 143 an den binären schriebenen Beispiel erscheint am letzten Systemaus- Eingang des Triggers T₁ gegeben wird. Dieser Triggang eine ungerade Zahl von Einsen in allen nume- 5 ger T, schaltet am Ende der Zeit IA" um, um bei d rischen Teilen der drei Ausgangswörter. Dementspre- einen »nieder«-Ausgang zu erzeugen. Dieser »niechend ist das Prüfbit während der Zeiten AA', AA" der«-Ausgang wird zur Zeit AA'" ausgelesen. Zur und AA'" (letztere ist nicht gezeigt) eine »0«. Zeit 4A" wird der »nieder«-Ausgang des Speicher-Bezugnehmend auf Fig. 7 ist nun zu sehen, daß im triggers T_e als Prüfbit »0« ausgelesen. Am Ende der angenommenen Beispiel während der Zeit A aus der io Zeit IB" wird der Trigger T_e zurückgestellt.
1-Bit-Verzögerungsschaltung 14 vier »nieder«-Aus- _
gänge kommen. Dementsprechend hat der Zähltrig- ^Die Taktgeberschaltung
ger Tf während der Zeit A einen »auf«-Ausgang. Zur Aus Fig. 4 ist zu ersehen, daß die Taktgeberschal-Zeit 4 A ist ein »nieder«-Eingang für jede der UND- tung 50 gewisse Ähnlichkeiten mit der 4-Bit-Verzö-SchaYtiragen 147 und 148 vorhanden. Der »nieder«- 15 gerungsschaltung 13 hat, d. h., sie enthält Trigger T₁, Eingang für die UND-Schaltung 147 kommt aus dem T₂, T₄ und T₈, die entsprechend dem 1-, 2-, 4-, Ausgang d des Triggers T_s, und der »nieder«-Eingang 8-Kode benannt worden sind, zusammen mit einem für die UND-Schaltung 148 kommt aus dem Aus- zusätzlichen Trigger T_AB. Durch diese Benennung gang d des Triggers T_e (der angenommene Ausgangs- wird es leichter sein, der Operationsfolge, die die zustand des Triggers). Deshalb ist das Prüfbit zur 20 Impulse während der bestimmten obengenannten Zeit4A eine »0«. Zur Zeit Iß legt die UND-Schal- Zeiten erzeugen, zu folgen.

tung 146 einen Rückstellimpuls an den Speicher- Zur Zeit IA findet ein Ausgang aus dem Trigger

trigger T_e an, der am Ende der Zeit Iß für einen T_AB nach dem Leiter/i statt. Ebenfalls findet am

»auf«-Ausgang bei d zurückgestellt wird. Der Trig- Leiter 1 des Triggers T₁ ein »auf «-Ausgang statt. Die

ger T₁ zählt weiter, da das Ende der Zeit B noch 25 übrigen Trigger haben an den Leitern 2, 4 und 8

nicht gekommen ist. »nieder«-Ausgänge sowie »auf«-Ausgänge aus jeder

Der Prüfbit-Zähler 16 erhält bis zur Zeit 4 B »nie- ihrer oberen linken Ausgangsschaltungen. Somit wird der«-Eingänge. Dann werden vom Eingang^ an die zur Zeit IA nur der eine Ausgang, der bereits als an UND-Schaltung 24 »auf«-Eingänge angelegt und Leiter A angelegt beschrieben wurde, benötigt,
ebenfalls aus der 1-Bit-Verzögerung 14 an die UND- 30 Zur Zeit 1A wurde über die Leiter 98 und 150 Schaltung 136. Deshalb ist der Ausgang bei 52 »nie- aus dem Oszillator 100 ein Synchronisationsimpuls der«. Zur Zeit 8B findet ein »auf«-Eingang an den an einen der Eingänge der UND-Schaltung 152 anZähler 16 aus der Verzögerungsschaltung 14 statt. gelegt. Aus dem Ausgangsleiter 1 des Triggers T₁ Somit erscheint ein »auf«-Ausgang bei Ausgang 52, wird ebenfalls ein »auf«-Eingang an die UND-Schalder als »auf «-Eingang an die UND-Schaltung 143 ge- 35 tung 152 angelegt. Obwohl über die UND-Schaltung geben wird in Verbindung mit der »auf «-Eingabe aus 152 an den Trigger T₂ ein Impuls angelegt wird, wird dem Ausgang c des Triggers T_s. Der Trigger T_f schal- man sich erinnern, daß dieser Trigger nicht umschaltet am Ende der Zeit 8 B um, um bei d einen »nie- tet, ehe der Synchronisationsimpuls verschwunden ist. der«-Ausgang zu erzeugen. Nun schaltet der Trig- Am Ende der Zeit IA endet auch der Synchronisager T_s (Ende der Zeit B), um den Trigger T_e als Zähl- 40 tionsimpuls, und der Trigger T₂ schaltet um, damit trigger einzuschalten. Zur 7.QiIAA' wird das Prüfbit an seinen Ausgangsleiter 2 ein »auf «-Ausgang erzeugt »0« aus dem Ausgang d des Speichertriggers T₁ über wird.

den UND-Kreis 147 und den ODER-Kreis 37 zur Es ist zu beachten, daß während der Zeit 1A an

Ausgangsklemme 12 ausgelesen. die UND-Schaltung 155 zwei »auf«-Eingänge ange-

Zu den Zeiten IA', 2A', AA' und 8/4' findet ein 45 legt wurden, einer davon war ein Synchronisations-Ausgang aus der Verzögerungsschaltung 14 statt. impuls und der andere der »auf«-Ausgang aus dem Dementsprechend wird der Zähltrigger T₄ betätigt, oberen linken Ausgang des Triggers T₈. Somit legt und zwar eine gerade Zahl von Betätigungen, um die UND-Schaltung 155 einen »auf«-Eingang an den während der Zeit 4' bis zur Zeit AB einen »auf «-Aus- linken unteren Eingang, der bei Beendigung des Syngang an die UND-Schaltung 148 anzulegen. 50 chronisationsimpulses den Trigger T_x umschaltet, um

Zur Zeit IB' stellen die zwei »auf«-Eingänge an an seinem Ausgangsleiter 1 einen »nieder«-Ausgang die UND-Schaltung 145 den Trigger T₁ zurück mit zu erzeugen und einen »auf «-Eingang an einen der Ausgang d »auf«; zur Zeit AB' ist der Γ-Eingang des Eingänge der UND-Schaltung 156 anzulegen. Wäh-Zählers 16 sowie dessen Eingang 51 »auf«. Dement- rend der Zeit 2A erscheint der Synchronisationssprechend findet ein »nieder«-Ausgang aus dem Lei- 55 impuls an der UND-Schaltung 156 und ebenfalls an ter 52 auf dem Generator 17 statt. der UND-Schaltung 153. Sie legen an die Trigger T₂

Zur Zeit 8B' wird ein »auf «-Eingang aus der Ver- und T₄ jeweils Eingänge an, die am Ende der Zeit 2 A

zögerungsschaltung 14 über die Leitung 51 angelegt, wirksam werden, um den Trigger T₂ zur Er-

um einen »auf«-Ausgang aus dem Zähler 16 zu er- zeugung eines »nieder«-Ausganges an den Lei-

zeugen. Dieser »auf «-Ausgang wird an die UND- 60 ter 2 umzuschalten und Trigger T₄ umzuschalten, um

Schaltung 144 angelegt, der am Ende der Zeit 8B' einen »auf«-Ausgang bei Leiter 2 zu erzeugen. Es ist

den Trigger T_e umschalten läßt, damit bei d ein »nie- zu beachten, daß der Leiter 4 eine Verbindung nach

der«-Ausgang erzeugt wird. Dieser »nieder«-Ausgang einer UND-Schaltung 161 hat, um dort einen »auf«-

wird zur Zeit 4 A" ausgelesen. Eingang anzulegen. Ebenso wird vom Ausgangs-

Da jetzt das Ende der Zeit B' eingetreten ist, schal- 65 leiter .4 an Trigger T_AB ein »auf «-Eingang angelegt

tet der Trigger T_s um, um die in Trigger T_e gespei- zur Erzeugung der Taktgeberimpulse während der

cherte Zählung zu verlassen und durch den Trigger Zeit 4 A, wobei der Ausgang aus der UND-Schaltung

T₁ die nächste Zählung zu beginnen. 161 als AA bezeichnet wird.

Wenn der nächste Synchronisationsimpuls angelegt wird, ist er durch die UND-Schaltungen 154 und 157 derart wirksam, daß er bei seiner Beendigung die Trigger T₄ und T₉ umschaltet. Somit legt der Trigger T₈ durch seinen Ausgangsleiter 8 einen Impuls während der Zeit 8^4 an.

Ebenfalls über seinen Ausgangsleiter 8 und über den Leiter 165 legt der Trigger T₈ einen »auf«-Eingang an den Binäreingang des Triggers T_AB an.

Ausgang anzulegen. Daraufhin schaltet der Trigger T_AB um, um einen »nieder«-Ausgang bei Leiter .4 und einen »auf«-Ausgang an Leiter B zu erzeugen. Dies bezeichnet den Beginn des »auf«-Ausgangs für den Leiter B, wie er an die oben beschriebenen Steuerkreise gelegt wird.

ses Signal aus dem Eingang des Inverters 72 entnommen wird. Symbolisch heißt das, daß anstatt eine UND-Schaltung 81 leitend gemacht wird, wenn sich ein »1« anzeigender »auf«-Eingang bei X befindet, die UND-Schaltung 89 bei X leitend gemacht wird, d. h. wenn der Eingang bei X »nieder« ist, also eine »0« darstellt. Die Änderung der Arbeitsweise wird allen Ansprüchen der Subtraktion gerecht, und gleicherweise ändert die Blockierung der UND-Schaltung

Der nächste Synchronisationsimpuls wird durch die 10 91 die Operation des 6-Korrektur-Systems in der Art, UND-Schaltungen 151 und 158 wirksam, so daß wie sie nun beschrieben wird, nach seinem Verschwinden der Trigger T₈ umschal- Während des Subtrahierungsvorganges wird die

tet, um an seinen Ausgangsleiter 8 einen »nieder«- Binär-Dezimal-6-Korrektur nur angewendet, wenn

ein Entleihvorgang von einer Dezimalstelle nach der nächsthöheren Dezimalstelle stattfindet. Dementsprechend wird durch das Blockieren der UND-Schaltung 91 durch den »nieder«-Ausgang des Inverters 86 nur dann eine 6-Korrektur erzeugt, wenn das Entleihverfahren angewendet wird, wie z.B. durch

Bei einem »auf«-Ausgang am Ausgangsleiter 1 des 20 einen »auf«-Ausgang, aus der I-Bit-Übertragung 14 Triggers T₁ ist ersichtlich, daß ein »auf«-Eingang an nach der UND-Schaltung 115 zur Zeit IB. Wenn die UND-Schaltung 159 angelegt wird, die ebenfalls dieser »auf«-Entleihausgang so an die UND-Schaleinen »auf«-Eingang aus dem Leiter B des Triggers tung 115 angelegt wird, so wird zur entsprechenden T_AB erhält. Somit legt die UND-Schaltung 159 einen Zeit eine dezimale sechs von dem Unterschied, der »auf«-Eingang während der Zeit IB an ihren Leiter 35 dann an das Addier-Subtrahier-Werk 11 gegeben Iß an. wird, abgezogen.

Durch die nacheinander erscheinende Wirkung der Die obigen Operationen werden durch numerische

UND-Schaltungen 152, 155, 153, 156; 154, 157 er- Beispiele erklärt. Wenn 9 von 14 subtrahiert wird, zeugen die Trigger T₂, T₄, T₈ nacheinander zu den wird die 6-Ko'rrektur nicht angewandt. Somit bildet Zeiten 2B, AB und 8B »auf«-Ausgänge. Der Aus- 3° die Zahl 14, wie sie durch den Eingang Z angelegt gangsleiter 4 des Triggers T₄ legt einen »auf«-Ein- wird, den Minuenden wie folgt: Olli. Der Subtragang an die UND-Schaltung 160. Diese UND-Schal- hend von 9 wird wie folgt in binärer Form an den tung hat einen zweiten Eingang, der auf Grund seiner Eingang Y gegeben: 1001. Das obige Problem wird Verbindung mit dem Leiter B des Triggers T_AB »auf« nun durch das Rechensystem der vorliegenden Erfinist. Dementsprechend liefert der Leiter 4ß einen 35 dung gelöst. Man erinnert sich, daß an X ein »nie- »auf«-Eingang an den Inverter 26 der Fig. 5 und an der«-Eingang ist, entsprechend dem O-Eingang für die UND-Schaltungen 23 und 24 der Fig. 6. Auf ahn- das 1-Bit, und ein »auf«-Eingang bei Y, entsprechend liehe Weise wird aus der UND-Schaltung 162 für dem 1-Eingang für das 1-Bit. Der Unterschied erihren Leiter 8B ein »auf«-Ausgang erzeugt. scheint als »auf«-Ausgang bei 33 und ebenfalls als

Am Ende der Zeit B wird der Trigger T₈ wieder 40 »auf«-Eingang bei 34, einen Entleihvorgang darumgeschaltet und veranlaßt den Trigger T_AB, in sei- stellend. Wenn Y »auf« und X »nieder« ist, wird der nen Ursprungszustand zurückzukehren für den Be- »auf«-Eingang über die UND-Schaltung 19, die ginn der Zeit A'. Die Trigger T₁, T₂, T₄ und T₈ arbei- ODER-Schaltung 27, dann nach der UND-Schaltung ten wieder nacheinander, um zu" den Zeiten IA', 74, der ODER-Schaltung 75, der UND-Schaltung 77 2A', AA' und 8 A' Ausgänge zu erzeugen. Am Ende +5 und durch die ODER-Schaltung 88 nach dem Ausder Zeit 8 A' wird der Trigger T_AB umgeschaltet, und gang 33 übertragen. Der »auf«-Eingang bei Y wird

über die Leiter 87 und 88 an die UND-Schaltung 83 gelegt. Diese UND-Schaltung 83 wird durch die »auf«-Eingänge an der UND-Schaltung 98 leitend, die durch die ODER-Schaltung 82 einen »auf«-Eingang an die UND-Schaltung 83 legt, um durch die ODER-Schaltung 85 den »auf«-Ausgang für die Entleih-Ausgabe-Schaltung 34 zu erzeugen. Somit wird dieser »auf«-Ausgang bei 34 durch die ODER-Schal-

und von Zahlen, die am Z-Eingang erscheinen, die- 55 tung 44 in die 1-Bit-Verzögerungsschaltung 14 einnen soll, so ist es nur nötig, den Schalter 25 zu schlie- gegeben.

ßen. Dies kann nach Wunsch von Hand oder auto- Der nächste Gang, der zur Zeit 2 A stattfindet,

matisch in Verbindung mit anderen Systemen ge- schließt das Anlegen eines »auf «-Einganges an X und schehen. Nach dem Schließen des Schalters 25 wird eines »nieder«-Einganges an Y für die entsprechenein »auf«-Eingang an einen Steuerkreis geliefert, der, ^6o den 2-Bits des Kodes ein sowie durch die 1-Bit-Verwie bemerkt werden wird, einen »auf«-Eingang an die zögerungsschaltung 14 einen »auf«-Entleiheingang UND-Schaltung 89 legt und einen »nieder«-Eingang
an die UND-Schaltung 81 und die UND-Schaltung
91 des 6-Korrektur-Systems 15 erzeugt. Die Änderung des Leitendmachen der UND-Schaltung 89 an ⁶5
Stelle der UND-Schaltung 81 hat die Wirkung, daß
dem Ausgang des Inverters 72 ein Signal für die
UND-Schaltung 89 entnommen wird, anstatt daß die-

die Trigger erzeugen zu den Zeiten Iß', 2B', AB' und 8 B' »auf«-Ausgänge. In ähnlicher Weise setzen die Trigger während der folgenden Zeiten A und B die Taktgeberimpulskette fort.

Das Addier-Subtrahier-Werk 11

Wenn das Addier-Subtrahier-Werk 11 zur Subtraktion von Zahlen, die am F-Eingang erscheinen,

über die Leitung 31. Sind der Minuend und die Entleiheingänge »auf« und der Subtrahendeingang »nieder«, erscheint an 33 und auch an 34 ein O-Ausgang. Zur Zeit AA ist der Eingang Z erneut »auf«, und die Entleiheingänge Y sind »nieder« für die entsprechenden 4-Bits, um bei 33 einen »auf«-Ausgang zu erzeugen. Zur Zeit 8 A sind beide Eingänge Z und Y

»auf«, um bei 33 einen »nieder«-Ausgang zu erzeugen sowie einen »nieder«-Ausgang am Entleihausgang 34.

Wie im Falle der früher beschriebenen Addition werden die Ergebnisse der Subtraktion durch die UND-Schaltung 35 an die 4-Bit-Verzögerungsschaltung 13 angelegt, so daß zur Zeit 1B die oben aufgezeichnete Differenz in Serie an das Addier-Subtrahier-Werk 11 wieder angelegt wird. Da der Entleihausgang zur Zeit 8/4 »nieder« war, wird aus der l-Bit-Verzögerungssschaltung 14 zur Zeit IB kein »auf«-Ausgang erzeugt, der Trigger T_c wird nicht umgeschaltet, und keine binär verschlüsselte Dezimalzahl 6 wird abgezogen. Das Addier-Subtrahier-Werk 11 subtrahiert von der wiedereingegebenen Differenz eine binär verschlüsselte dezimale »0«, um die ursprüngliche Differenz von 1010 auszulesen, welches die binäre Antwort 5, die sich aus der Subtrahierung von 9 von 14 ergibt, darstellt.

Wäre die Aufgabe gewesen, 14 von 9 zu subtrahieren, wäre eine andere Operation nötig gewesen. Bei diesem Beispiel ist zur Zeit 1/4 der Z-Eingang »auf« und der Y-Eingang »nieder«, um bei 33 einen »auf«-Ausgang und bei 34 einen »nieder«-Ausgang zu erzeugen. Zur Zeit 2 A ist der X-Eingang »nieder« und der F-Eingang »auf«. Dadurch wird bei 33 ein »auf«-Ausgang und auch beim Entleihausgang 34 ein »auf«-Ausgang erzeugt. Dieser wird in die 1-Bit-Verzögerungsschaltung 14 eingegeben, so daß sich zur Zeit 4 A, wenn ein »nieder«-Eingang nach X und ein »auf«-Eingang nach Y gegeben wird, auch an 31 ein »auf«-Eingang befindet, der einen »nieder«-Ausgang bei 33 und einen »auf«-Ausgang bei 34 erzeugt. Dieser »auf«-Ausgang bei Entleihausgang 34 wird wiederum in die 1-Bit-Verzögerungsschaltung 14 gegeben, so daß er zur Zeit 8/4, wenn sowohl X als auch Y und der Entleiheingang »auf« sind, bei 33 ein »auf«-Ausgang und bei 34 ein Entleih- oder »auf«-Ausgang erzeugt. Der »auf«-Ausgang bei 34 wird wiederum an die Verzögerungsschaltung 14 gegeben.

Zur Zeit IB wird der letzgenannte Entleihausgang, der in die Verzögerungsschaltung 14 eingegeben wurde, über die Leitung 116 an die UND-Schaltung 115 gegeben, die gleichzeitig einen »auf«-Eingang zur Zeit IB aus der Taktgeberschaltung 50 erhält. Somit wird am Ende der Zeit 1B der Trigger T_c umgeschaltet, um einen »auf«-Eingang an die ODER-Schaltung 112 und somit an die UND-Schaltung 47 zu legen. Somit wird, während die Differenz aus der 4-Bit-Verzögerungsschaltung 13 ausgelesen wird, davon die 6-Korrektur abgezogen, die in binärer Schreibung 0110 ist. Das Ergebnis dieser Subtraktion (1101 minus 0110) wird einen Ausgang von 1010 erzeugen, was die binäre Form von 5 darstellt, wobei 5 die richtige Antwort auf die Subtraktion von 14 von 9 darstellt. Zusätzlich legt der Trigger T₁. einen »auf«-Ausgang an die UND-Schaltung 48 an, die veranlaßt wird, zur Zeit 8 B zu leiten und einen »auf«- Eingang an die 1-Bit-Verzögerungsschaltung 14 anzulegen. Der sich ergebende »auf«~Ausgang aus der Verzögerungsschaltung 14 zur Zeit 1,4' wird an den Entleiheingang 31 des Addier-Subtrahier-Werks 11 gelegt und entleiht eine »1« vom 1-Bit der nächsthöheren Dezimalstelle.

Man ist der Ansicht, daß es nach der obigen genauen Beschreibung der Arbeitsweise jedes der Hauptteile des Systems der Fig. 4 bis 6 unnötig ist, über die Tabelle der Fig. 7 hinaus ein Beispiel zu verfolgen, das alle einzelnen Komponenten dieses Systems einschließt.

Es muß verstanden werden, daß die UND-Schaltungen in vielen Fällen als Tore oder Torschaltungen für bestimmte Komponenten wirken. So wirken z. B. die UND-Schaltungen 23 und 24 des Prüfbit-Zählers als Torschaltungen für diesen Zähler. Die UND- und ODER-Schaltungen werden von den in der Technik Bewanderten gut verstanden, und es können beliebige Arten der verschiedenen Formen dieser Schaltungen verwendet werden. Dies trifft gleichfalls für die Triggerschaltungen zu. Viele Beispiele der verschiedenen Komponenten können in einschlägigen Handbüchern gefunden werden.

Nochmals bezugnehmend auf das System der Fig. 4 bis 6, das jetzt als Addition arbeitet, liefert die Arbeitstabelle der Fig. 7 nicht nur die Eingänge bei Y und X, sondern auch die entsprechenden Ausgänge in binärer Ausdrucksweise an den verschiedenen bedeutenden Punkten des Systems, die bereits ausführlich diskutiert wurden. Die Fig. 7 schließt gleichfalls die Ausgänge der Taktgeberschaltung 50 ein zuzusammen mit den Ausgängen aus den Triggerschaltungen, die als Teil des Prüfbit-Generators 17 aufgeführt sind. In der Beschreibung des Generators wurde die Art, in der die Prüfbits erzeugt und an den Ausgang 12 angelegt wurden, ausführlich dargestellt.

Claims (4)

PATENTANSPRÜCHE:

1. Binär-dezimales Serie-Serie-Rechenwerk, das dem in einem ersten binären Rechenkreis aus den Binärziffern jedes Dezimalziffernpaares gebildeten binären Rechenergebnis in Abhängigkeit von seiner Größe nach einer Verzögerung von vier Binärstellen einen Korrekturwert hinzufügt, da durch gekennzeichnet, daß die binären Saldoziffern aus einem binären Volladdierer/Subtrahierer (Saldierer 11) über ein vierstufiges Verzögerungsglied (13) bekannter Art während des dem Wertabschnitt (Bits IA, 2A, AA, 8/4) jedes Summandenziffernpaares folgenden Prüf abschnitts (Bits Iß, 2B, 4B, SB) dem einen Summandeneingang (30) desselben Saldierers (11) und gleichzeitig seinem zweiten Summandeneingang (29) unter Steuerung durch eine Korrekturschaltung (15) die Korrekturzahl zugeführt sowie seinem Saldoausgang (33, 12) die korrigierten Saldoziffern entnommen werden, ferner gekennzeichnet durch eine Prüfschaltung (16, 17), die während des zum nächsten Summandenziffernpaar gehörenden Wertabschnitts (4/4') die dem korrigierten Saldo entsprechende Prüfziffer erzeugt.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfschaltung (16, 17) einen Prüfbit-Zähler (16) enthält, dem während jedes Prüf abschnitts (1, 2, 4, 8B) die binären Prüfziffern (Paritätsbits 4 B) beider Summandenziffern über Auswählschalter (23, 24) sowie während des Wert- und des Prüf abschnitts (A, B) mit Ausnahme des Zeitpunkts 1B die verzögerten binären Überträge aus dem 1-Bit-Verzögerungskreis (14) über einen weiteren Auswählschalter (45) zugeführt werden und der nur bei einer ungeraden Anzahl (eins, drei) gleichzeitiger Binärziffern 1

' " 209 520/237

an seinen drei Eingängen (51, aus 23, 24) einen Binärausgang 1 (52) an einen Prüfbit-Generator (17) weiterleitet, der seinerseits nur bei einer geraden Anzahl dieser Eingänge (53) eine binäre Prüfziffer 1 für die korrigierte Saldenziffer (am Ausgang 12) während des anschließenden Wertabschnitts (A', AA') liefert.

3. Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß der Prüfbit-Generator (17) zwei bistabile Zählglieder (T _e, T_f) ent- ίο hält, die unter Steuerung durch ein bistabiles Schaltglied (T₅) während aufeinanderfolgender vollständiger Dezimalziffernintervalle (Wert- und Prüfabschnitte A, B bzw. A', B'...) abwechselnd die Binäreingänge 1 zählen bzw. den Zählwert zur Ausgabe speichern.

4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß dieBinär-Dezimal-6-Korrektur-Schaltung (15) das Vorhandensein mindestens einer der ihr über Auswählschalter (39 bzw. 40

bzw. 115) zugeführten Saldo-Binärziffern 2 oder 4 bzw. 8 bzw. eines verzögerten positiven oder negativen Binärübertrages (bei IB) aus der höchsten Saldo-Binärstelle (SA) mittels bistabiler Speicherglieder (T_a bzw. T_b bzw. T_c) registriert, von denen entweder das Übertrag-Speicherglied (T_c) allein (bei Subtraktion) oder gemeinsam mit den den Saldoziffern 2 und 4 bzw. 8 zugeordneten Speichergliedern (T₀ bzw. T₀) bei Addition während des Prüfabschnitts (B) ein die Binärziffern 2 und 4 an den zweiten Summandeneingang (29) des Saldierers (11) legendes Schaltglied (47) steuern.

In Betracht gezogene Druckschriften:

Deutsche Auslegeschrift Nr. 1032 577;
»Electronic Engineering«, 25. Oktober 1953, S. 410 bis 416.

In Betracht gezogene ältere Patente:
Deutsches Patent Nr. 1090 453.

Hierzu 2 Blatt Zeichnungen

O 209 520/237 3.62