DE112019006320T5

DE112019006320T5 - Sensor-anordnung und verfahren zur dunkelzählungsauslöschung

Info

Publication number: DE112019006320T5
Application number: DE112019006320.0T
Authority: DE
Inventors: Ravi Kumar Adusumalli; Sudhakar Singamala
Original assignee: Ams AG
Current assignee: Ams Osram AG
Priority date: 2018-12-21
Filing date: 2019-11-25
Publication date: 2021-10-14
Also published as: CN113228516A; US20220060649A1; WO2020126336A1; US11330216B2

Abstract

Sensoranordnung zur Lichterfassung für die Licht-zu-Frequenz-Wandlung. Die Sensoranordnung enthält eine Fotodiode, einen Analog-Digital-Wandler (ADC), der so betrieben werden kann, dass er als Reaktion auf ein erstes Taktsignal (CLK1) eine Zerhackungstechnik durchführt und einen Fotostrom (IPD) in ein digitales Komparatorausgangssignal (LOUT) umwandelt. Der ADC enthält einen Sensoreingang, der mit der Fotodiode gekoppelt ist, einen Ausgang zum Bereitstellen des digitalen Komparatorausgangssignals (LOUT), einen Integrator, der einen Integratoreingang enthält, der mit dem Sensoreingang gekoppelt ist und betreibbar ist, um ein Integratoreingangssignal zu empfangen, einen ersten Satz von Zerhackungsschaltern, der mit einem ersten Verstärker gekoppelt ist, einen zweiten Satz von Zerhackungsschaltern, der elektrisch mit einem Ausgang des ersten Verstärkers gekoppelt ist und elektrisch mit Eingangsanschlüssen eines zweiten Verstärkers gekoppelt ist, und einen Integratorausgang, der ein Integratorausgangssignal (OPOUT) bereitstellt.

Description

HINTERGRUND
In der modernen Unterhaltungselektronik (z. B. Smartphones) kommen zunehmend viele verschiedene Sensoren zum Einsatz, die oft im selben Gerät enthalten sind. In einer bestimmten Anwendung werden Umgebungslichtsensoren für die Displaysteuerung verwendet, wobei diese Sensoren die Helligkeit des Umgebungslichts messen. Abhängig von der Helligkeit des Umgebungslichts kann die Displaybeleuchtung angepasst und Strom gespart werden. Ist z. B. das Umgebungslicht hell, kann eine höhere Hintergrundbeleuchtung für das Anzeigefeld erforderlich sein. Ist das Umgebungslicht jedoch geringer, kann eine geringere Hintergrundbeleuchtung für das Anzeigefeld ausreichend sein. Durch dynamisches Anpassen der Helligkeit des Anzeigefeldes helfen die Umgebungslichtsensoren dem Anzeigefeld, die Betriebsleistung zu optimieren.
Einige Umgebungslichtsensoren enthalten Halbleiterübergänge, um ein Sensorsignal zur Erkennung von einfallendem Licht zu erzeugen. Die Licht-zu-Elektronen-Umwandlung ist typisch für Halbleiterübergänge. Manchmal verwenden Umgebungslichtsensoren separate Schaltungen für die Signalerfassung und -verarbeitung. Zum Beispiel können Umgebungslichtsensoren Fotodioden und ladungsausgleichende Analog-Digital-Wandler verwenden. Lichtsensoren werden unter dunklem Glas angebracht, was eine größere Photodiodenfläche erfordert, um die erforderliche Empfindlichkeit für eine gegebene elektrische Verstärkung des Lichtsensors zu erhalten. Eine größere Diodenfläche bedeutet einen größeren Leckstrom, mit dem Ergebnis, dass die Empfindlichkeit des Lichtsensors für die Messung bei schwachem Licht begrenzt ist.
ZUSAMMENFASSUNG
Diese Spezifikation beschreibt Technologien zur Optimierung der Auslöschung des Dunkelstroms bei jeder Messung des Umgebungslichtsensors (ALS) mit einem automatischen Nullvorgang während der Initialisierung durch die Verwendung von Zerhackungsschaltern zur genauen Messung von schwachem Licht.
Im Allgemeinen kann ein innovativer Aspekt des in dieser Spezifikation beschriebenen Gegenstands in einer Sensoranordnung zur Lichterfassung und Temperaturerfassung verkörpert werden, die eine Fotodiode, einen Analog-Digital-Wandler (ADC), der so betreibbar ist, dass er als Reaktion auf ein erstes Taktsignal (CLK1) eine Zerhackungstechnik durchführt, und so betreibbar ist, dass er einen von der Fotodiode erzeugten Fotostrom (IPD) in ein digitales Komparator-Ausgangssignal (LOUT) umwandelt, wobei der ADC einen mit der Fotodiode gekoppelten Sensoreingang, einen Ergebnisausgang zum Bereitstellen des digitalen Komparator-Ausgangssignals (LOUT) einen Integrator mit einem Integratoreingang, der mit dem Sensoreingang gekoppelt ist und so betrieben werden kann, dass er ein Integratoreingangssignal empfängt, einen ersten und einen zweiten Verstärker, einen ersten Satz von Zerhackungsschaltern, die elektrisch mit Eingangsanschlüssen des ersten Verstärkers gekoppelt sind, einen zweiten Satz von Zerhackungsschaltern, die elektrisch mit einem Ausgang des ersten Verstärkers gekoppelt sind und elektrisch mit Eingangsanschlüssen des zweiten Verstärkers gekoppelt sind und einen Integratorausgang, der ein Integratorausgangssignal (OPOUT) bereitstellt, und eine Signalverarbeitungseinheit, die mit dem Ergebnisausgang des Analog-Digital-Wandlers gekoppelt und so konfiguriert ist, dass sie aus dem digitalen Komparatorausgangssignal (LOUT) ein digitales Ausgangssignal (ADC-COUNT) bestimmt. Einige Implementierungen umfassen eines oder mehrere der folgenden Merkmale.
In einigen Implementierungen ist der ADC so betreibbar, dass er vor der Durchführung des Zerhackens der Technik eine Anfangsphase durchführt, die das Anwenden einer groben Auto-Null-Operation vor einem Start einer Integrationszeit (T_INT) für einen Integrationszyklus und das Anwenden einer ersten Reset-/Initialisierungsphase umfasst, die den ADC zurücksetzt und die Signalerfassung zu Beginn der Integrationszeit (T_INT) für den Integrationszyklus initialisiert.
In einigen Implementierungen ist der ADC so betreibbar, dass er im Anschluss an die Durchführung der Anfangsphase eine erste Zerhackungstechnik durchführt, die das Anwenden einer ersten Zerhackungsphase an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern umfasst, wobei die erste Zerhackungsphase mit einer ersten Polarität angewendet wird, und das Anwenden zu einem Halbwertszeitstempel und ohne den Integrationszyklus zu stoppen, eine zweite Phase des Zerhackens an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern anwendet, wobei der Halbwertszeitstempel einen Halbwertspunkt der Integrationszeit (T_INT) anzeigt, wobei die zweite Phase des Zerhackens mit einer zweiten Polarität angewendet wird und wobei die zweite Polarität entgegengesetzt zu der ersten Polarität ist.
In einigen Implementierungen ist der ADC so betreibbar, dass er im Anschluss an die Durchführung der Anfangsphase eine zweite Zerhackungstechnik durchführt, die das Anwenden einer ersten Zerhackungsphase an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern zu einem Halbwertszeitpunkt umfasst, wobei der Halbwertszeitpunkt einen Halbwertspunkt einer Integrationszeit (T_INT) für den Integrationszyklus anzeigt, wobei die erste Zerhackungsphase mit einer ersten Polarität angewendet wird, Anwenden einer zweiten Rücksetz-/Initialisierungsphase, die den ADC zurücksetzt und die Signalerfassung am Halbzeitpunkt der Integrationszeit (T_INT) für den Integrationszyklus neu initialisiert wird, wobei die zweite Rücksetz-/Initialisierungsphase den Integrationszyklus stoppt und eine Polarität des Integratorausgangs ändert, und Anwenden, nach der zweiten Rücksetz-/Initialisierungsphase, einer zweiten Phase des Zerhackens an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern, wobei die zweite Phase des Zerhackens mit der ersten Polarität angewendet wird. In einigen Implementierungen beinhaltet das Ändern der Polarität des Integratorausgangs von einer ersten Polarität zu einer zweiten Polarität das Schalten des Ausgangs des ersten Satzes von Zerhackungsschaltern für die Eingangsanschlüsse des ersten Verstärkers und das Schalten des Ausgangs des zweiten Satzes von Zerhackungsschaltern für die Eingangsanschlüsse des zweiten Verstärkers.
In einigen Implementierungen enthält die Signalverarbeitungseinheit einen ersten Zähler mit einem ersten Takteingang, der mit dem Ergebnisausgang gekoppelt ist und einen ersten Rücksetzeingang umfasst, einen zweiten Zähler, der einen zweiten Takteingang und einen zweiten Rücksetzeingang umfasst, und eine Logik/Berechnungsmaschine, die einen Berechnungseingang umfasst, der mit einem ersten Zählerausgang des ersten Zählers und einem zweiten Zählerausgang des zweiten Zählers gekoppelt ist, wobei der erste Zähler so betreibbar ist, dass er das erste Taktsignal (CLK1) am ersten Takteingang empfängt und den asynchronen Zählwert (C1) in Abhängigkeit von dem ersten Taktsignal (CLK1) erzeugt, der zweite Zähler so betreibbar ist, dass er das zweite Taktsignal (CLK2) am zweiten Takteingang empfängt und den Zeitzählwert (C2) in Abhängigkeit von dem zweiten Taktsignal (CLK2) erzeugt, und die Logik-/Berechnungsmaschine betreibbar ist, um den asynchronen Zählwert (C1) und den Zeitzählwert (C2) zu empfangen und das digitale Ausgangssignal (ADC-COUNT) aus dem asynchronen Zählwert (C1) und dem Zeitzählwert (C2) zu berechnen.
In einigen Implementierungen enthält die Sensoranordnung außerdem einen verriegelten Komparator, der das Integratorausgangssignal (OPOUT) empfängt und das digitale Komparatorausgangssignal (LOUT) bereitstellt. In einigen Implementierungen enthält die Sensoranordnung eine digitale Steuerschaltung, die so betrieben werden kann, dass sie jeden Schalter so steuert, dass er in Abhängigkeit von einem Taktzyklus zwischen einem offenen Zustand und einem geschlossenen Zustand umschaltet. In einigen Implementierungen umfasst das digitale Ausgangssignal (ADC-COUNT) eine asynchrone Zählung (C1), die eine ganzzahlige Anzahl von Zählungen in Abhängigkeit von dem ersten Taktsignal (CLK1) und eine fraktionierte Zeitzählung (C2) in Abhängigkeit von einem zweiten Taktsignal (CLK2) umfasst. In einigen Implementierungen ist das digitale Ausgangssignal (ADC-COUNT) indikativ für den von der Fotodiode erzeugten Fotostrom. In einigen Implementierungen ist die Signalverarbeitungseinheit so konfiguriert, dass sie auf der Grundlage der Zeitzählung eine durchschnittliche Integrationsperiode bestimmt, die eine Modulation im digitalen Komparatorausgangssignal (LOUT) anzeigt.
Im Allgemeinen kann ein innovativer Aspekt des in dieser Spezifikation beschriebenen Gegenstands in einem Verfahren verkörpert werden, das das Erzeugen eines Fotostroms (IPD) durch eine Offset-Spannung über einer Fotodiode, das Umwandeln des Fotostroms (IPD) in ein digitales Komparator-Ausgangssignal (LOUT) in Abhängigkeit von einem ersten Taktsignal (CLK1) durch einen Analog-Digital-Wandler (ADC) und auf der Grundlage einer während eines Integrationszyklus durchgeführten Zerhackertechnik umfasst, wobei der ADC einen Integrator enthält, der einen ersten Satz von Zerhackungsschaltern, die elektrisch mit Eingangsanschlüssen eines ersten Verstärkers gekoppelt sind, einen zweiten Satz von Zerhackungsschaltern, die elektrisch mit einem Ausgang des ersten Verstärkers und elektrisch mit Eingangsanschlüssen eines zweiten Verstärkers gekoppelt sind, und einen Integratorausgang enthält, der ein Integratorausgangssignal (OPOUT) bereitstellt. Das Verfahren umfasst ferner das Bestimmen eines asynchronen Zählwerts (C1), der eine ganzzahlige Anzahl von Zählwerten umfasst, auf der Grundlage des digitalen Komparator-Ausgangssignals (LOUT) in Abhängigkeit von dem ersten Taktsignal (CLK1), das Bestimmen eines Bruchteil-Zeit-Zählwerts (C2) auf der Grundlage des digitalen Komparator-Ausgangssignals (LOUT) in Abhängigkeit von einem zweiten Taktsignal (CLK2) und das Berechnen eines digitalen Ausgangssignals (ADC-COUNT) auf der Grundlage des asynchronen Zählwerts (C1) und des Bruchteil-Zeit-Zählwerts (C2), das den von der Photodiode erzeugten Photostrom anzeigt.
Einige Implementierungen beinhalten eines oder mehrere der folgenden Merkmale.
In einigen Implementierungen hebt die Umwandlung des Fotostroms basierend auf einer Zerhackungstechnik die Offsetspannung über der Fotodiode auf.
In einigen Implementierungen umfasst das Verfahren ferner, vor der Durchführung der Zerhacktechnik, die Durchführung einer Anfangsphase, die das Anwenden einer groben Auto-Null-Operation vor einem Start einer Integrationszeit (T_INT) für den Integrationszyklus umfasst, und das Anwenden einer ersten Rücksetz-/Initialisierungsphase, die den ADC zurücksetzt und die Signalerfassung zu Beginn der Integrationszeit (T_INT) für den Integrationszyklus initialisiert wird.
In einigen Implementierungen umfasst die Zerhackungstechnik im Anschluss an die Durchführung der Anfangsphase eine erste Zerhackungstechnik, die das Anwenden einer ersten Zerhackungsphase an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern umfasst, wobei die erste Zerhackungsphase mit einer ersten Polarität angewendet wird, und das Anwenden, zu einem Halbwertszeitstempel und ohne den Integrationszyklus zu stoppen, eine zweite Zerhackungsphase an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern anlegt, wobei der Halbwertszeitstempel einen Halbwertspunkt der Integrationszeit (T_INT) anzeigt, wobei die zweite Zerhackungsphase mit einer zweiten Polarität angelegt wird und wobei die zweite Polarität entgegengesetzt zur ersten Polarität ist.
In einigen Implementierungen umfasst die Zerhackungstechnik im Anschluss an die Durchführung der Anfangsphase eine zweite Zerhackungstechnik, die das Anwenden einer ersten Zerhackungsphase an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern zu einem Halbwertszeitpunkt umfasst, wobei der Halbwertszeitpunkt einen Halbwertszeitpunkt einer Integrationszeit (T_INT) für den Integrationszyklus angibt, wobei die erste Zerhackungsphase mit einer ersten Polarität angewendet wird, Anwenden einer zweiten Rücksetz-/Initialisierungsphase, die den ADC zurücksetzt und die Signalerfassung am Halbzeitpunkt der Integrationszeit (T_INT) für den Integrationszyklus neu initialisiert wird, wobei die zweite Rücksetz-/Initialisierungsphase den Integrationszyklus stoppt und eine Polarität des Integratorausgangs ändert, und Anwenden, nach der zweiten Rücksetz-/Initialisierungsphase, einer zweiten Phase des Zerhackens an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern, wobei die zweite Phase des Zerhackens mit der ersten Polarität angewendet wird. In einigen Implementierungen beinhaltet das Ändern der Polarität des Integratorausgangs von einer ersten Polarität zu einer zweiten Polarität das Schalten des Ausgangs des ersten Satzes von Zerhackungsschaltern für die Eingangsanschlüsse des ersten Verstärkers und das Schalten des Ausgangs des zweiten Satzes von Zerhackungsschaltern für die Eingangsanschlüsse des zweiten Verstärkers.
In einigen Implementierungen wird durch Ändern der Polarität des Integratorausgangs von einer ersten Polarität zu einer zweiten Polarität durch Umschalten der Eingänge von jedem Satz von Zerhackungsschaltern für jeden Eingangsanschluss für jeden Verstärker die Offsetspannung über der Fotodiode eliminiert.
Einige Ausführungsformen des in dieser Spezifikation beschriebenen Gegenstands können so implementiert werden, dass sie einen oder mehrere der folgenden Vorteile realisieren. Durch die Verwendung der offengelegten Schaltungsanordnung mit zwei Sätzen von Chopping-Schaltern kann der Dunkelstrom für jede Messung aufgehoben werden. Darüber hinaus ist diese Technik nützlich, um die Dunkelzählung für den gesamten Temperaturbereich mit einem Auto-Null-Vorgang zu Beginn der Integration zu erhalten, wodurch die Sensoranordnung in der Lage ist, niedrige Lichtpegel genauer zu messen. Außerdem kann die Auto-Zero-Zeit in einigen Fällen aufgrund der geringeren Auto-Zero-Digital-Analog-Wandler-Auflösung (DAC) deutlich reduziert werden. Darüber hinaus kann die Sensoranordnung in einigen Fällen auch die Anforderungen an das Rauschen in der Auto-Null-Phase aufgrund einer großen DAC-Schrittgröße verringern. Die in dieser Offenlegung beschriebene Sensoranordnung kann auch leicht in eine bestehende Architektur integriert werden.
Die Sensoranordnung kann sowohl für Licht- als auch für Temperaturerfassungsanwendungen verwendet werden, indem der gleiche Signalpfad für die Sensorsignalerfassung genutzt wird. Durch die Verwendung des gleichen Signalpfades für beide Sensoren kann die Siliziumfläche der Sensoranordnung klein gehalten werden. Dadurch kann die Sensoranordnung in einigen Fällen kostengünstiger hergestellt werden.
Vorzugsweise wird das Verfahren während einer Gesamtintegrationszeit ausgeführt, um aufeinanderfolgende Erfassungszyklen durchzuführen, wobei das Sensorsignal so integriert wird, dass mittels des Analog-Digital-Wandlers gespeicherte Ladung aufgebaut wird, bis die aufgebaute Ladung ein erstes Referenzpotential erreicht. Wenn das erste Referenzpotential erreicht ist, wird die aufgebaute Ladung mit einer Referenzladung während einer bestimmten Zeit (z. B. einem Taktzyklus) entladen. Die Anzahl der Zählungen liefert eine Darstellung des Sensorsignals.
Die Details einer oder mehrerer Ausführungsformen des in dieser Spezifikation beschriebenen Gegenstands sind in den begleitenden Zeichnungen und der nachfolgenden Beschreibung dargelegt. Weitere Aspekte, Merkmale und Vorteile werden aus der Beschreibung, den Zeichnungen und den Ansprüchen ersichtlich.
Figurenliste

ist eine Beispielimplementierung einer Sensoranordnung zur Lichtsensorik.
sind eine Beispielimplementierung einer Sensoranordnung zur Lichterfassung mit zwei Sätzen von Zerhackungsschaltern.
sind Blockdiagramme von drei beispielhaften Umgebungslichtsensorzuständen für Sensoranordnungen zur Lichterfassung.
sind Zeitdiagramme von pulsweitenmodulierten Steuerwellenformen für Sensoranordnungen zur Lichtabtastung.

DETAILLIERTE BESCHREIBUNG
Diese Offenlegung beschreibt eine Lichtsensorarchitektur zur Optimierung der Aufhebung des Dunkelstroms bei jeder Messung des Umgebungslichtsensors (ALS) mit einer Auto-Null-Operation (AZ) während der Initialisierung durch die Verwendung von Zerhackungsschaltern zur genauen Messung niedriger Lichtpegel. Die LichtsensorArchitektur hat Anwendungen wie einen Umgebungslichtsensor oder einen Farbsensor, bei denen ein Lichtsensor zur Messung des Lichtpegels verwendet wird. Da Lichtsensoren unter dunklem Glas platziert werden, wird eine größere Photodiodenfläche benötigt, um eine bestimmte Empfindlichkeit für eine gegebene elektrische Verstärkung des Lichtsensors zu erreichen. Eine größere Fotodiodenfläche wiederum erhöht den Leckstrom, und ein Anstieg des Leckstroms schränkt die Fähigkeit ein, niedrige Lichtpegel genau zu erkennen.
Eine längere Auto-Nullzeit und höhere Dunkelströme verursachen Probleme in den Lichtsensoranwendungen. Diese beiden Faktoren schränken die Lichtmessung bei sehr geringen Lichtverhältnissen ein. Einige Licht-Frequenz-Architekturen, die in Lichtsensor-Geräten verwendet werden, verwenden verschiedene Auto-Null-Digital-Analog-Wandler (DAC), um eine verbesserte Dunkelstrom-Performance zu erreichen, indem der Spannungsoffset über der Fotodiode reduziert wird. Selbst ein kleiner Rest-(µV-Offset über der Fotodiode kann bei hohen Temperaturen eine große Dunkelzählung verursachen. Ein 12-Bit-AZ-DAC kann Probleme mit der Wiederholbarkeit des AZ-DAC-Codes haben und eine längere AZ-Zeit als gewünscht aufweisen. Das Problem mit der Wiederholbarkeit des AZ-DAC liegt darin, dass das niederwertigste Bit (LSB) des DACs unterhalb des Rauschpegels liegt. Wenn Sie also die Anzahl der DAC-Bits erhöhen, um den Spannungsoffset über der Fotodiode zu reduzieren, werden diese Probleme tendenziell noch verschärft.
Dieses Dokument beschreibt eine Anordnung, die die Auslöschung des Dunkelstroms in kürzerer Zeit genauer optimiert, indem die Auflösung des AZ-DAC verringert wird. Eine größere DAC-Schrittweite kann die Wiederholbarkeit des AZ-Codes und die Rauschanforderungen des AZ-DACs verbessern. Zusätzlich ermöglicht ein Integratorverstärker mit zwei Sätzen von Chopping-Schaltern die Verwendung des größeren LSB des AZ-DAC und hebt den Dunkelstrom für jede Messung auf. Aufgrund der Zerhackung durch die beiden Sätze von Zerhackungsschaltern wirken sich verbleibende Offset-Spannungsänderungen mit der Temperatur und der Versorgungsspannung nach dem AZ nicht auf die Dunkelzählung aus, so dass der Lichtsensor sehr genau niedriges Licht messen kann.
Diese Funktionen sowie weitere Funktionen werden im Folgenden näher beschrieben.
ist eine beispielhafte Implementierung einer optischen Sensoranordnung 100. Die Sensoranordnung 100 umfasst eine Fotodiode 105 und einen Analog-Digital-Wandler (ADC) 101 (hier auch als Wandler 101 bezeichnet). Die Sensoranordnung 100 umfasst außerdem eine Signalverarbeitungseinheit 102. Der Wandler 101 und die Signalverarbeitungseinheit 102 sind zu einem Licht-Frequenz-Wandler zusammengefasst, der als integrierte Schaltung ausgeführt sein kann.
In einigen Ausführungsformen ist die Fotodiode 105 als externes Bauteil mit dem integrierten Schaltkreis verbunden. Alternativ kann die Fotodiode 105 in einigen Ausführungsformen ein Teil der integrierten Schaltung sein. Der Licht-Frequenz-Wandler und die Fotodiode können als eine optische Sensoranordnung betrachtet werden. In einigen Ausführungsformen wird die optische Sensoranordnung als Umgebungslichtsensor verwendet.
Die Fotodiode 105 ist mit einem Eingang 107 des Konverters 101 gekoppelt. Der Konverter 101 enthält einen Integrator 120, der seinerseits einen Verstärker 130, einen Integratoreingang 121 und einen Integratorausgang 122 enthält. Der Verstärker 130 enthält einen Verstärkereingang 131, der mit dem Eingang 107 des Wandlers 101 verbunden ist, der wiederum mit dem Integratoreingang 121 verbunden ist. In einigen Implementierungen ist der Verstärkereingang 131 als invertierender Eingang ausgeführt. Alternativ kann der Verstärkereingang 131 als nicht-invertierender Eingang implementiert sein. Der Verstärker 130 enthält einen weiteren Verstärkereingang 132, der z. B. als nicht-invertierender Eingang ausgebildet ist. Die Fotodiode 105 verbindet den Eingang 107 der Wandleranordnung 101 mit einem Bezugspotentialanschluss. Eine erste Vorspannungsquelle VREFIN koppelt den weiteren Verstärkereingang 132 mit dem Bezugspotentialanschluss. Ein Integrationskondensator 104 des Integrators 120 koppelt den Verstärkereingang 131 mit einem Verstärkerausgang 133 des Verstärkers 130.
Der Wandler 101 enthält einen Komparator 136 mit einem Komparatoreingang 137, der mit dem Verstärkerausgang 133 verbunden ist. Der Komparatoreingang 137 ist z. B. als nichtinvertierender Eingang ausgeführt. Ein weiterer Komparatoreingang 138 des Komparators 136 ist z. B. als invertierender Eingang ausgebildet. Eine Referenzspannungsquelle VREFC verbindet den weiteren Komparatoreingang 138 mit dem Bezugspotentialanschluss. Ein Ausgang 139 des Komparators 136 ist mit einer digitalen Steuerschaltung 110 verbunden. Die digitale Steuerschaltung 110 enthält einen Steuereingang 111 und eine Steuerlogik sowie einen oder mehrere Taktgeneratoren.
Weiterhin enthält die Umrichteranordnung 101 einen Referenzkondensator 103. Der Referenzkondensator 103 ist über einen Referenzschalter 115 der Wandleranordnung 101 mit dem Eingang 107 des Wandlers 101 gekoppelt. Somit ist der Referenzkondensator 103 über den Referenzschalter 115 mit dem Verstärkereingang 131 gekoppelt. Ein Steuerausgang 113 der digitalen Steuerschaltung 110 ist mit einem Steueranschluss des Referenzschalters 115 verbunden. Die erste Vorspannungsquelle VREFIN ist mit dem Referenzkondensator 103 gekoppelt.
Der Referenzkondensator 103 liefert einen variablen Kapazitätswert CREF. Der Kapazitätswert CREF des Referenzkondensators 103 wird durch ein weiteres Kondensator-Steuersignal eingestellt. Der integrierende Kondensator 104 und der Referenzkondensator 103 können z. B. für unterschiedliche Umgebungslicht-Sensorverstärkungen programmiert werden.
Der Wandler 101 enthält außerdem mehrere zusätzliche Schalter, die an der Rückstellung und dem Ladungsdumping während des Integrationsprozesses beteiligt sind: den Referenzschalter 115 und die ersten bis dritten Referenzschalter 114, 116, 117. Der erste Referenzschalter 114 koppelt die erste Vorspannungsquelle VREFIN an eine erste Elektrode des Referenzkondensators 103. Der Referenzschalter 115 koppelt die erste Elektrode des Referenzkondensators 103 an den Verstärkereingang 131. Der zweite Referenzschalter 116 koppelt eine zweite Elektrode des Referenzkondensators 103 an einen Referenzpotentialanschluss. Der dritte Referenzschalter 117 koppelt den Knoten 106 an die zweite Elektrode des Referenzkondensators 103. Die Referenzquelle VREF erzeugt über eine Spannungsteilerschaltung, die durch zwei Widerstände 108, 109 gebildet wird, eine zweite Referenzspannung VGAIN am Knoten 106. Zum Laden des Referenzkondensators 103 werden durch ein erstes und zweites Referenzschaltersignal S1, S2 der erste und zweite Referenzschalter 114, 116 geschlossen und der dritte Referenzschalter 117 sowie der Referenzschalter 115 geöffnet. Das erste und das zweite Referenzschaltersignal S1, S2 sind z. B. nicht überlappende Taktsignale. Zum Dumpen des Ladungspakets QREF an den Verstärkereingang 131 werden durch das erste und das zweite Referenzschaltersignal S1, S2 der erste und der zweite Referenzschalter 114, 116 geöffnet und der dritte Referenzschalter 117 und der Referenzschalter 115 geschlossen.
Der Komparator 136 kann z. B. als verriegelter Komparator ausgeführt sein. Der Komparator 136 hat einen Ausgang 139, der mit einem ersten Latch-Eingang 143 eines Latchs 140 verbunden ist. Das Latch 140 enthält einen zweiten Latch-Eingang 141 zum Empfang des ersten Taktsignals CLK1. Ein Latch-Ausgang 142 ist mit dem Ergebnisausgang 112 des Wandlers 101 und mit der digitalen Steuerschaltung 110 verbunden.
Der Komparator 136 und das Latch 140 werden als ein verriegelter Komparator betrieben. Das Latch 140 gibt das Komparatorausgangssignal LOUT zu bestimmten Zeitpunkten, die durch das erste Taktsignal CLK1 definiert sind, am Ausgang 112 aus. Aufgrund des ersten Taktsignals CLK1 vergleicht der verriegelte Komparator die Ausgangsspannung VOUT des Verstärkers 130 nur in bestimmten Intervallen des CLK1 mit der Vorspannung VREF2.
Die Signalverarbeitungseinheit 102 ist mit einem Ergebnisausgang 112 des Konverters 101 verbunden. Die Signalverarbeitungseinheit 102 enthält außerdem einen ersten Zähler 150, einen zweiten Zähler 155 und eine Logik-/Berechnungseinheit 160. Der erste Zähler 150 hat einen ersten Takteingang 151, der mit dem Ergebnisausgang 112 verbunden ist. Außerdem hat der erste Zähler 150 einen ersten Rücksetzeingang 152. In ähnlicher Weise verfügt der zweite Zähler 155 über einen zweiten Takteingang 156 und einen zweiten Rücksetzeingang 157. Ein erster Zählerausgang 153 des ersten Zählers 150 und ein zweiter Zählerausgang 158 des zweiten Zählers 155 sind jeweils mit einem Berechnungseingang 161 bzw. 162 der Logik-/Berechnungseinheit 160 verbunden. Schließlich enthält die Logik-/Berechnungsmaschine 160 einen Berechnungsausgang 163. Die Signalverarbeitungseinheit 102 kann, zumindest teilweise, als Mikrocontroller implementiert sein.
Die Sensorsignalerfassung wird durch Anlegen eines Eingangssteuersignals ADC_ON und eines Integrationszeitsignals STINT an den Steuereingang 111 der digitalen Steuerschaltung 110 initialisiert. Zusätzlich kann dem Steuereingang 111 ein erstes Taktsignal CLK1 zugeführt werden. Das erste Taktsignal CLK1 kann von einem Taktgenerator bereitgestellt werden und/oder von der digitalen Steuerschaltung 110 erzeugt werden. Vorzugsweise wird die Sensoranordnung 100 gelöscht, bevor die Signalerfassung fortgesetzt wird. Wenn das Eingangssteuersignal ADC_ON am Steuereingang 111 anliegt, wird der Betrieb des Wandlers 101 ausgelöst. Die erste Vorspannungsquelle VREFIN liefert die Verstärker-Referenzspannung VREFIN an den Referenzkondensator 103. Der Referenzkondensator 103 erzeugt ein Ladungspaket QREF. Das Ladungspaket QREF hat einen Wert gemäß $Qref = {Vref}_{,in} \cdot_{Cref}$
wobei C_ref ein Kapazitätswert des Referenzkondensators 103 ist und Vref,_in ein Spannungswert der Verstärker-Referenzspannung ist. Die digitale Steuerschaltung 110 liefert ein Referenzschaltersignal S2 an den Referenzschalter 115. Nach dem Schließen des Referenzschalters 115 wird das Ladungspaket QREF an den Integrationsknoten 134 angelegt. Außerdem werden der erste und zweite Zähler 150, 155 durch Anlegen eines Rücksetzsignals SRESET an den ersten bzw. zweiten Rücksetzeingang 152, 157 zurückgesetzt.
Abhängig von einem Eingangssteuersignal ADC ON und nachdem die Sensoranordnung 100 in einen Ausgangszustand gesetzt oder gelöscht wurde, startet die Fotodiode 105 die Signalerfassung und erzeugt einen Fotostrom IPD. Der Wert des Fotostroms hängt von der Intensität des auf die Fotodiode 105 einfallenden Lichts ab. Der Fotostrom IPD fließt durch die Fotodiode 105 und den Eingang 107 des Wandlers 101. Die Fotodiode 105, der Verstärkereingang 131 und der integrierende Kondensator 104 sind jeweils mit einem Integrationsknoten 134 verbunden. Zusätzlich ist der Referenzkondensator 103 über den Referenzschalter 115 mit dem Integrationsknoten 134 gekoppelt. Der Sensorstrom IPD fließt vom Integrationsknoten 134 zum Bezugspotentialanschluss mit einem positiven Wert. Am Verstärkereingang 131 und damit auch am Integrationsknoten 134 wird eine Eingangsspannung VNEG abgegriffen. Die erste Vorspannungsquelle VREFIN liefert eine Verstärker-Referenzspannung VREFIN an den weiteren Verstärkereingang 132. Der Verstärker 130 erzeugt eine Ausgangsspannung VOUT am Verstärkerausgang 133.
Ist der Referenzschalter 115 geöffnet, wird der Fotostrom IPD am Integrationskondensator 104 integriert. Die Ausgangsspannung VOUT steigt mit der Zeit t wie folgt an: $VOUT =_{IPD} t \cdot CINT$
wobei IPD ein Wert des Fotostroms ist und CINT einen Kapazitätswert des integrierenden Kondensators 104 bezeichnet.
Die Ausgangsspannung VOUT des Verstärkers 130 liegt an dem Komparatoreingang 137 an. Die Referenzspannungsquelle VREF erzeugt eine Vorspannung VREF2, die dann als Komparator-Referenzspannung VREFC an den Komparatoreingang 138 angelegt wird. Der Komparator 136 erzeugt ein Komparatorausgangssignal LOUT basierend auf den Werten des Ausgangssignals VOUT und der Komparatorreferenzspannung VREFC. Das Komparator-Ausgangssignal LOUT hat einen ersten logischen Wert, wenn die Ausgangsspannung VOUT größer als die Komparator-Referenzspannung VREFC ist, und hat einen zweiten logischen Wert, wenn die Ausgangsspannung VOUT kleiner als die Komparator-Referenzspannung VREFC ist. Das Komparatorausgangssignal LOUT wird der digitalen Steuerschaltung 110 zur Verfügung gestellt.
Während der Signalerfassung zählt die Signalverarbeitungseinheit 102 die Impulse des Komparatorausgangssignals LOUT. Grundsätzlich wird die Zählung durch den ersten Zähler 150 durchgeführt. Zusammen können der Wandler 101 und der erste Zähler 150 als Modulator erster Ordnung betrachtet werden, der einen asynchronen Zählwert COUNT-1 (im Folgenden mit C1 abgekürzt) erzeugt. Der asynchrone Zählwert C1 ist direkt proportional zum Fotostrom IPD, der auf dem Integrationskondensator 104 integriert wird (innerhalb einer Fehlerspanne). Gemäß einigen Implementierungen kann der asynchrone Zählwert C1 fehleranfällig sein, was von der Signalverarbeitungsmaschine 40 berücksichtigt wird. Der erste Zähler 150 liefert den asynchronen Zählwert C1. Dieser Zähler umfasst jedoch nur eine ganzzahlige Anzahl von Einzelzählungen.
Der zweite Zähler 155 kann als freilaufender Zähler betrachtet werden, der mit einem zweiten Taktsignal CLK2 arbeitet, das am zweiten Takteingang 156 empfangen wird. Das zweite Taktsignal CLK2 kann von einem Taktgenerator (nicht dargestellt) und/oder von der digitalen Steuerschaltung 110 bereitgestellt werden. Der zweite Zähler 155 wird durch den Empfang des Komparatorausgangssignals LOUT am zweiten Rücksetzeingang 157 zurückgesetzt. Der zweite Zähler 155 erzeugt eine Zeitzählung COUNT-2 (im Folgenden mit C2 abgekürzt), die eine Zeitspanne zwischen benachbarten Perioden oder Zeitintervallen der asynchronen Zählung C1 auflöst. In einigen Implementierungen ist das zweite Taktsignal CLK2 mit einer höheren Frequenz im Vergleich zum ersten Taktsignal CLK1 implementiert. Beispielsweise kann das erste Taktsignal CLK1 eine Rechteckfunktion mit einer Frequenz von 737 kHz haben, und das zweite Taktsignal CLK2 kann eine Rechteckfunktion mit einer Frequenz von 2 MHz haben. Alternativ können auch andere Taktsignalfrequenzen für das erste Taktsignal CLK1 und das zweite Taktsignal CLK2 verwendet werden.
In einigen Implementierungen initialisiert und beendet der digitale Regelkreis 110 auch die Signalerfassung nach Durchlauf der Integrationszeit (T_INT). Die Integrationszeit (T_INT) wird am digitalen Steuerkreis 110 in Abhängigkeit von einem Integrationszeitsignal eingestellt.
In einigen Implementierungen entfällt die erste Vorspannungsquelle VREFIN, und die Verstärker-Referenzspannung VREFIN ist Null.
Wie erörtert, besteht das grundlegende Funktionsprinzip einer ALS-Schaltung, wie der in dargestellten Sensoranordnung 100, darin, dass der ladungsausgleichende Analog-Digital-Wandler (ADC) den Photonenstrom von der Photodiode erfasst und in einen ALS-Zählwert (ADC-COUNT) umwandelt. Die ALS-Zählung basiert auf einer Ladungserhaltungsgleichung : $ADC_COUNT = (Tint * Ipd) / (_{Cref} * Vref)$
wobei Tint eine Gesamtumwandlungszeit, Ipd ein Wert des Fotostroms, Cref der Kapazitätswert des Referenzkondensators, Vref die Referenzspannung ist. Während einer vollständig dunklen Lichtbedingung erzeugt die Fotodiode im Idealfall keinen Strom, und die Anzahl der ADC-Zählungen ist Null. In tatsächlichen Implementierungen jedoch, wenn die Spannung über der Fotodiode nicht Null ist, ist die Fotodiode PD leckend, und der Leckstrom wird basierend auf der Leckstromgleichung berechnet: $Ileck =_{IS} * [e {(Vneg/ (kT/q))}^{- 1}]$
wobei „Ileak“ der Leckstrom, „is“ der Sättigungsstrom in Sperrrichtung (oder Skalenstrom) und „Vneg“ der Wert der Eingangsspannung ist. „kT/q“ ist die Boltzmann-Konstante, k, mal Temperatur, T, geteilt durch die Elektronenladung, q, die auch als thermische Spannung VT bekannt ist. Der Leckstrom kann mit steigender Temperatur exponentiell ansteigen und würde somit Probleme für den Umgebungslichtsensor verursachen. Zum Beispiel kann eine endliche Dunkelzählung (Dark COUNT: ADC_COUNT bei Licht Null) vorhanden sein und die Leistung des Sensors nach unten begrenzen: $Dunkel_COUNT = (Tint * Ileak) / (_{Cref} * Vref)$
Dieser Leckstrom ist bei 70 Grad mit der höchsten Verstärkung (z. B. 512x) sehr hoch. Der Leckstrom kann ein begrenzender Faktor für die Leistung des Umgebungslichtsensors (ALS) sein, wie z. B. die Sensoranordnung 100. Die gesamte ALS-Messzeit für jeden ALS-Integrationszyklus kann mit der Gleichung berechnet werden: $ALS-Messzeit = AZ_Zeit + Init_Zeit + ALS_Integration_Zeit$
wobei Init_Time eine Initialisierungszeit ist und unabhängig von der Verstärkung eine feste Zeit ist (z. B. 100µs), und AZ DAC und ALS_Integration_Time eine feste Zeit ist (z. B. 100ms). AZ Time ist die Auto-Zero-Zeit, und die Auto-Zero-Zeit variiert mit der Anzahl der Bits im AZ DAC und dem Algorithmus, der zum Finden des AZ-Codes verwendet wird. Je höher z. B. die Anzahl der Bits im AZ-DAC ist, desto höher ist die AZ-Zeit. Je höher die Anzahl der DAC-Bits ist, desto höher ist die Overhead-Zeit bei der ALS-Messung, was der Ursprung der größten Overhead-Zeit bei ALS-Messungen sein kann.
In einigen Implementierungen kann ein Benutzer die Integrationszeit programmieren. Zum Beispiel kann gemäß einigen Implementierungen ein Bereich der Integrationszeit (T_INT) von 2,78ms bis 1400ms variieren. Alternativ kann auch ein anderer Bereich von Integrationszeiten verwendet werden.
Eine Sensoranordnung (und entsprechende Zeitdiagramme), die zwei Sätze von Zerhackungsschaltern und zwei verschiedene Zerhackungstechniken verwendet, um den Dunkelstrom auszulöschen und die Auto-Nullzeit mit geringerer AZ-DAC-Auflösung zu reduzieren, wird im Folgenden unter Bezugnahme auf beschrieben.
ist eine beispielhafte Implementierung einer optischen Sensoranordnung 200. Die Sensoranordnung 200 hat eine ähnliche Topologie wie die in gezeigte Sensoranordnung 100, mit der Ausnahme, dass der Analog-Digital-Wandler (ADC) 201 (hier auch als Wandler 201 bezeichnet) einen anderen Integrator 220 als den für diskutierten Integrator 120 enthält. Beispielsweise umfasst die Sensoranordnung 200 eine Fotodiode 205, einen Wandler 201 (mit einem anderen Integrator 220) und eine Signalverarbeitungseinheit 202, die derjenigen der Sensoranordnung 100 ähnlich ist. Es kann also davon ausgegangen werden, dass die gleichen Komponenten in , mit Ausnahme der hier in Bezug auf den Integrator 220 diskutierten Komponenten, mit den unter Bezugnahme auf diskutierten Komponenten vergleichbar sind.
In einigen Implementierungen wird die Sensoranordnung 200 zur Licht-zu-Frequenz-Wandlung für die Lichterfassung verwendet. Der Wandler 201 hängt von einem ersten Taktsignal (CLK1) ab und ist so konfiguriert, dass er einen von der Fotodiode 205 erzeugten Fotostrom (IPD) in das digitale Komparatorausgangssignal (LOUT) umwandelt. Die ADC-Anordnung 201 umfasst einen Sensoreingang 207 zum Anschluss der Fotodiode 205, einen Ergebnisausgang 212 zum Bereitstellen des digitalen Komparatorausgangssignals (LOUT) an die Signalverarbeitungseinheit 202 und einen Integrator 220.
Die Signalverarbeitungseinheit 202 entspricht der Signalverarbeitungseinheit 102 von . Die Signalverarbeitungseinheit 202 ist mit einem Ergebnisausgang 212 des Konverters 201 verbunden. Die Signalverarbeitungseinheit 202 umfasst ferner einen ersten Zähler, einen zweiten Zähler und eine Logik-/Berechnungsmaschine 260. Die Signalverarbeitungseinheit 202 kann, zumindest teilweise, als Mikrocontroller implementiert sein. Die Signalverarbeitungseinheit 202 ist so konfiguriert, dass sie aus dem digitalen Komparator-Ausgangssignal (LOUT) ein digitales Ausgangssignal (ADC-COUNT) bestimmt, das einen asynchronen Zählwert (C1) umfasst, der eine ganzzahlige Anzahl von Zählwerten in Abhängigkeit von dem ersten Taktsignal (CLK1) umfasst und einen Bruchteil eines Zeitzählwertes (C2) in Abhängigkeit von einem zweiten Taktsignal (CLK2) einschließt. Das digitale Ausgangssignal (ADC-COUNT) ist bezeichnend für den von der Fotodiode 205 erzeugten Fotostrom.
In einigen Implementierungen umfasst der Integrator 220 einen Integratoreingang 221, der elektrisch mit dem Sensoreingang 207 gekoppelt ist, um ein Integratoreingangssignal zu empfangen, und einen Integratorausgang 222 zur Erzeugung eines Integratorausgangssignals (OPOUT). Der Integrator 220 umfasst einen ersten Satz von Zerhackerschaltern 270, die mit einem ersten Verstärker 275 verbunden sind. Der erste Satz von Zerhackungsschaltern 270 ist in weiter dargestellt und umfasst Zerhackungsschalter 223a, 223b, 224a und 224b. Der erste Satz von Zerhackungsschaltern ist so ausgelegt, dass er das Eingangssignal des Integrators an den Eingängen 271, 272 des Verstärkers 275 zerhackt. Die Ausgänge 273, 274 des Verstärkers 275 sind mit dem zweiten Verstärker 285 verbunden.
Der Integrator 220 enthält außerdem den zweiten Satz von Zerhackungsschaltern 280, die mit einem zweiten Verstärker 285 verbunden sind. Der zweite Satz von Zerhackungsschaltern 280 ist in weiter dargestellt und umfasst Zerhackungsschalter 225a, 225b, 226a und 226b. Der zweite Satz von Zerhackungsschaltern 280 ist so ausgelegt, dass er das Ausgangssignal des ersten Verstärkers 275 an den Eingängen 281, 282 des zweiten Verstärkers 285 zerhackt. Der Ausgang des Verstärkers 285 ist mit dem Integratorausgang 222 verbunden, der wiederum mit dem Eingang 237 des Komparators 236 verbunden ist. Gemäß einer Implementierung ist der zweite Satz von Zerhackerschaltern 280 so konfiguriert, dass er die Polarität des Ausgangs des ersten Satzes von Zerhackerschaltern 270 umschaltet. Das Umschalten der Polarität wird hier als Chopping-Technik-2 bezeichnet.
Der Komparator 236 und das Latch 240 werden als ein verriegelter Komparator betrieben. Das Latch 240 gibt das Komparatorausgangssignal LOUT zu bestimmten Zeitpunkten, die durch das erste Taktsignal CLK1 definiert sind, an den Ausgang 212 aus. Aufgrund des ersten Taktsignals CLK1 vergleicht der verriegelte Komparator nur in bestimmten Intervallen des CLK1 die Ausgangsspannung VOUT des Integrators 220 mit der Vorspannung VREF2.
In einigen Implementierungen wird der Wandler 201 mit einer Chopping-Technik betrieben. Gemäß einigen Implementierungen kann die verwendete Zerhackungstechnik durch eine digitale Steuerschaltung 210 gesteuert werden. Die in dieser Offenlegung beschriebenen Zerhackungstechniken werden im Folgenden unter Bezugnahme auf dargestellt und diskutiert.
sind Blockdiagramme von drei beispielhaften Umgebungslichtsensorzuständen für Sensoranordnungen zur Lichterfassung. Insbesondere zeigt das Blockdiagramm 310 als Beispiel für einen Umgebungslichtsensorzustand, der von einer Sensoranordnung verwendet wird, die keine Zerhackungsschaltungen verwendet, wie die Sensoranordnung 100. und zeigen Blockdiagramme 320 bzw. 330 als Beispiel für Umgebungslichtsensorzustände, die von einer Sensoranordnung verwendet werden, die Zerhackungsschaltungen verwendet, wie z. B. die Sensoranordnung 200, gemäß einer Zerhackungstechnik.
Der Zustand des Umgebungslichtsensors in beginnt im Startblock 311 während einer Umgebungslichtsensormessung während einer Gesamtintegrationszeit (T_INT). Als nächstes werden in Block 312 gemischte segmentierte (grobe) und binär gewichtete (feine) Operationen von einem DAC, wie z. B. dem Wandler 101 der Sensoranordnung 100, als Auto-Null-Operation zu Beginn der Integration vor einer Reset-/Initialisierungsphase angewendet.
In Block 313 erfolgt im Anschluss an die Grob- und Feinnullstellung eine Reset-/Initialisierungsphase der Umgebungslichtsensormessung. Beispielsweise wird die Sensorsignalerfassung durch Anlegen eines Eingangssteuersignals ADC_ON und eines Integrationszeitsignals STINT an den Steuereingang 111 der digitalen Steuerschaltung 110 für den Wandler 101 in initialisiert. Gemäß einigen Implementierungen kann die Signalerfassung, nachdem der Wandler zurückgesetzt wurde, initialisiert werden, indem das Eingangssteuersignal ADC_ON von Low auf High gesetzt wird. Gleichzeitig geht das Integrationszeitsignal STINT von Low auf High und der Wandler, wie z. B. die Wandleranordnung 101, startet den Betrieb.
Der Integrationsvorgang des Umgebungslichtsensors beginnt in Block 314, nach der Reset-/Initialisierungsphase. Beispielsweise wird der von der Fotodiode 105 erzeugte Fotostrom IPD durch den Integrator 120 integriert, der den Verstärker 130 und den Integrationskondensator 104 umfasst, wie oben mit Bezug auf erläutert. Der Fotostrom IPD wird am Integrationsknoten 134 integriert und die Ausgangsspannung VOUT steigt während der Integration an. Der Komparator 136 überwacht die Ausgangsspannung VOUT des Integrators, die die Ausgangsspannung VOUT des Verstärkers 130 ist. Wenn die Ausgangsspannung VOUT größer als die Komparator-Referenzspannung VREFC ist, ist das Komparator-Ausgangssignal LOUT hoch und ein Ladungspaket (z. B. Qref = Vref,in-Cref) wird in den Integrationsknoten 134 abgelassen. Das Ausgangssignal LOUT wird am ersten Zähler empfangen und der asynchrone Zähler C1 wird um einen Zähler erhöht.
Die ADC_COUNT-Ausgabe der Umgebungslichtsensormessung von einer Logik-/Berechnungs-Engine, z. B. der Logik-/Berechnungs-Engine 160 der Signalverarbeitungseinheit 102 für , wird in Block 315 gespeichert. Der Zustand des Umgebungslichtsensors in endet am Endblock 316, nachdem die Integrationszeit (T_INT) abgelaufen ist, was das Ende einer Umgebungslichtsensormessung kennzeichnet. Beispielsweise initialisiert die digitale Steuerschaltung 110 nicht nur, sondern beendet auch die Signalerfassung nach Ablauf der Integrationszeit (T_INT). Gemäß einigen Implementierungen wird die Integrationszeit (T_INT) am digitalen Steuerkreis 110 in Abhängigkeit vom Integrationszeitsignal STINT eingestellt.
zeigt das Blockdiagramm 320 als Beispiel für den Zustand eines Umgebungslichtsensors, der von einer Sensoranordnung verwendet wird, die Zerhackungsschaltungen verwendet, wie z. B. die Sensoranordnung 200, gemäß einer ersten Zerhackungstechnik.
Der Zustand des Umgebungslichtsensors für die erste Chopping-Technik beginnt am Startblock 321 während einer Umgebungslichtsensormessung während einer Gesamtintegrationszeit (T_INT). Anschließend beginnt in den Blöcken 322 und 323 eine Anfangsphase, bevor ein Zerhackungsverfahren angewendet wird. Insbesondere wird in Block 322 eine segmentierte (grobe) Operation von einem DAC, wie z. B. dem Wandler 201 der Sensoranordnung 200, als eine Auto-Null-Operation zu Beginn der Integration vor einer Reset-/Initialisierungsphase angewendet.
In Block 323 erfolgt im Anschluss an den groben Auto-Null-Betrieb eine Reset-/Initialisierungsphase der Umgebungslicht-Sensormessung. Beispielsweise wird die Sensorsignalerfassung durch Anlegen eines Eingangssteuersignals ADC_ON und eines Integrationszeitsignals STINT an den Steuereingang der digitalen Steuerschaltung 210 für den Wandler 201 in initialisiert. Gemäß einigen Implementierungen kann die Signalerfassung, nachdem der Wandler 201 zurückgesetzt wurde, initialisiert werden, indem das Eingangssteuersignal ADC_ON von Low auf High gesetzt wird. Gleichzeitig geht das Integrationszeitsignal STINT von low auf high über und der Wandler 201 startet den Betrieb.
Gemäß einigen Implementierungen verwendet die Sensoranordnung 200 einen AZ-DAC mit einem höheren LSB (z. B. 1 LSB =∼100µV) für die Chopping-Techniken. Der automatische Nullabgleich wird in der Initialisierungsphase des Blocks 323 durchgeführt, wodurch die Offset-Spannung an der Fotodiode 205 auf ein angemessenes Niveau gebracht werden kann (z. B. unter ~100(µV). Unterhalb der Offset-Spannung ist die V-I-Charakteristik der Diode linear und kann daher die Zerhackungstechniken in der Integrationszeit (T_INT) verwenden, um den Dunkelstrom zu löschen.
Der Integrationsvorgang des Umgebungslichtsensors für die erste Zerhackungstechnik beginnt in Block 324, nach der Anfangsphase, die die Anwendung einer groben Auto-Null-Operation (Block 322) und die Anwendung der Reset/Initialisierungsphase (Block 323) umfasst. Jede der hier beschriebenen Zerhackungstechniken basiert auf der Integrationszeit (T_INT) für den Integrationszyklus. Dies ist der kontinuierliche Prozess und wendet den Restoffset über die Fotodiode mit beiden Polaritäten an und mittelt den Offset-Effekt auf die Fotodiode aus und eliminiert den Dunkelstrom für jede Messung. Die Zerhackungstechniken werden innerhalb der Schleife des Integrators 220 angewendet und stellen keine Probleme mit dem Einschwingverhalten des Integrators 220 dar.
Insbesondere bei der ersten Zerhackungstechnik beginnt die Integration mit einer ersten Phase der Zerhackung durch den Integrator 220 sowohl am ersten Satz von Zerhackungsschaltern 270 als auch am zweiten Satz von Zerhackungsschaltern 280 im Block 325. Die erste Phase des Abschneidens wird als „ALS-Integration mit Chop 0“ bezeichnet und wird hier auch als „Chop 0“ bezeichnet. Die erste Phase der Zerhackung wird mit einer ersten Polarität angewendet. Zum Beispiel ein +Ve-Offset an den Eingangsklemmen des ersten Verstärkers in Chop 0. Die Integration erfolgt zunächst ähnlich wie in Block 324 bis zur Hälfte der Gesamtintegrationszeit (T__INT). Danach wird für die zweite Hälfte der Integrationszeit (T_INT) gechoppt, ohne die Integration bei Block 325 zu stoppen. Wegen des Restes wird der Offset über die Diode mit beiden Polaritäten angelegt. Der von der Fotodiode 205 erzeugte Fotostrom IPD wird beispielsweise durch den Integrator 220 integriert, der den Verstärker 230 und den integrierenden Kondensator 204 enthält. Der Fotostrom IPD wird am Integrationsknoten integriert und die Ausgangsspannung VOUT steigt während der Integration an. Der Komparator 236 überwacht die Ausgangsspannung VOUT des Integrators, die die Ausgangsspannung VOUT des Verstärkers 230 ist. Wenn die Ausgangsspannung VOUT größer als die Komparator-Referenzspannung VREFC ist, ist das Komparator-Ausgangssignal LOUT hoch und ein Ladungspaket (z. B. Qref = Vref,in-Cref) wird in den Integrationsknoten abgelassen. Das Ausgangssignal LOUT wird am ersten Zähler empfangen und der asynchrone Zähler C1 wird um einen Zähler erhöht.
Die Zählung wird von der Signalverarbeitungseinheit 202 während der gesamten Umwandlungszeit (T_INT) fortgesetzt, jedoch wird zur Hälfte der Integrationszeit (T_INT) die zweite Phase der Zerhackung durch den Integrator 220 sowohl am ersten Satz von Zerhackungsschaltern 270 als auch am zweiten Satz von Zerhackungsschaltern 280 im Block 325 (z. B. Chop 1) angewendet. Die zweite Phase der Zerhackung wird als „ALS-Integration mit Chop 1“ bezeichnet und wird hier auch als „Chop 1“ bezeichnet. Die zweite Phase der Zerhackung wird mit einer anderen Polarität angewendet als die erste Polarität der ersten Phase der Zerhackung. Zum Beispiel würde ein +Ve-Offset über die Eingangsanschlüsse des ersten Verstärkers in Chop 0 während der ersten Phase des Choppings zu einem -Ve-Offset über die Eingangsanschlüsse des ersten Verstärkers in Chop 1 während der zweiten Phase des Choppings führen. Die Integration wird im Block 325 fortgesetzt, aber wenn das Choppen nach der Hälfte der Integrationszeit (T_INT) angewendet wird, kann dies zu einer kleinen Änderung der Ausgangsspannung und der Steigung der Integration auf der Grundlage des Leckstroms führen, was eine Dunkelzählung unter Null einführen könnte. Die erste Zerhackungstechnik wird mit Bezug auf weiter beschrieben.
Die ADC_COUNT-Ausgabe der Umgebungslichtsensormessung von einer Logik-/Berechnungs-Engine, z. B. der Logik-/Berechnungs-Engine 260 der Signalverarbeitungseinheit 202, wird in Block 326 gespeichert. Der Zustand des Umgebungslichtsensors in endet am Endblock 327, nachdem die Integrationszeit (T_INT) abgelaufen ist, was das Ende einer Umgebungslichtsensormessung kennzeichnet. Beispielsweise initialisiert die digitale Steuerschaltung 210 die Signalerfassung nicht nur, sondern beendet sie auch, nachdem die Integrationszeit (T_INT) abgelaufen ist. Gemäß einigen Implementierungen wird die Integrationszeit (T_INT) am digitalen Steuerkreis 210 in Abhängigkeit von einem Integrationszeitsignal STINT eingestellt.
zeigt das Blockdiagramm 330 als Beispiel für den Zustand eines Umgebungslichtsensors, der von einer Sensoranordnung verwendet wird, die Zerhackungsschaltungen verwendet, wie z. B. die Sensoranordnung 200, gemäß einer zweiten Zerhackungstechnik.
Der Zustand des Umgebungslichtsensors für die erste Chopping-Technik beginnt am Startblock 331 während einer Umgebungslichtsensormessung während einer Gesamtintegrationszeit (T_INT). Anschließend beginnt in den Blöcken 332 und 333 eine Anfangsphase, bevor ein Zerhackungsverfahren angewendet wird. Insbesondere wird in Block 332 eine segmentierte (grobe) Operation von einem DAC, wie z. B. dem Wandler 201 der Sensoranordnung 200, als eine Auto-Null-Operation zu Beginn der Integration vor einer Reset-/Initialisierungsphase angewendet.
Eine erste Reset-/Initialisierungsphase der Umgebungslichtsensormessung erfolgt nach der groben Auto-Null-Operation in Block 333. Beispielsweise wird die Sensorsignalerfassung durch Anlegen eines Eingangssteuersignals ADC_ON und eines Integrationszeitsignals STINT an den Steuereingang der digitalen Steuerschaltung 210 für den Wandler 201 in initialisiert. Gemäß einigen Implementierungen kann die Signalerfassung, nachdem der Wandler 201 zurückgesetzt wurde, initialisiert werden, indem das Eingangssteuersignal ADC_ON von Low auf High gesetzt wird. Gleichzeitig geht das Integrationszeitsignal STINT von low auf high über und der Wandler 201 startet den Betrieb.
Gemäß einigen Implementierungen verwendet die Sensoranordnung 200 einen AZ-DAC mit einem höheren LSB (z. B. 1 LSB =∼100µV) für die Chopping-Techniken. Der automatische Nullabgleich wird in der ersten Initialisierungsphase des Blocks 333 durchgeführt, wodurch die Offset-Spannung an der Fotodiode 205 auf ein vernünftiges Niveau gebracht werden kann (z. B. unter ~100µV). Unterhalb des Offsets ist die V-I-Charakteristik der Diode linear und kann daher die Zerhackungstechniken in der Integrationszeit (T_INT) verwenden, um den Dunkelstrom zu löschen.
Der Integrationsvorgang des Umgebungslichtsensors für die zweite Chopping-Technik beginnt in Block 334, nach der Anfangsphase, die die Anwendung einer groben Auto-Null-Operation (Block 332) und die Anwendung der Reset/Initialisierungsphase (Block 333) umfasst. Jede der hier beschriebenen Zerhackungstechniken basiert auf der Integrationszeit (T INT). Dies ist der kontinuierliche Prozess und wendet den Restoffset über die Fotodiode mit beiden Polaritäten an und mittelt den Offset-Effekt auf die Fotodiode aus und eliminiert den Dunkelstrom für jede Messung. Die Zerhackungstechniken werden innerhalb der Schleife des Integrators 220 angewendet und stellen keine Probleme mit dem Einschwingverhalten des Integrators 220 dar.
Insbesondere bei der zweiten Zerhackungstechnik beginnt die Integration mit einer ersten Phase der Zerhackung durch den Integrator 220 sowohl am ersten Satz von Zerhackungsschaltern 270 als auch am zweiten Satz von Zerhackungsschaltern 280 im Block 325. Die erste Phase des Abschneidens wird als „ALS-Integration mit Chop 0“ bezeichnet und wird hier auch als „Chop 0“ bezeichnet. Die erste Phase der Zerhackung wird mit einer ersten Polarität angewendet. Zum Beispiel ein +Ve-Offset über die Eingangsklemmen des ersten Verstärkers in Chop 0. Die Integration erfolgt zunächst ähnlich wie in Block 324 bis zur Hälfte der Gesamtintegrationszeit (T_INT). Danach wird für die zweite Hälfte der Integrationszeit (T_INT) gechoppt, ohne die Integration bei Block 325 zu stoppen. Wegen des Restes wird der Offset über die Diode mit beiden Polaritäten angelegt. Der von der Fotodiode 205 erzeugte Fotostrom IPD wird beispielsweise durch den Integrator 220 integriert, der den Verstärker 230 und den integrierenden Kondensator 204 umfasst. Der Fotostrom IPD wird am Integrationsknoten integriert und die Ausgangsspannung VOUT steigt während der Integration an. Der Komparator 236 überwacht die Ausgangsspannung VOUT des Integrators, die die Ausgangsspannung VOUT des Verstärkers 230 ist. Wenn die Ausgangsspannung VOUT größer als die Komparator-Referenzspannung VREFC ist, ist das Komparator-Ausgangssignal LOUT hoch und ein Ladungspaket (z. B. Qref = Vref,in-Cref) wird in den Integrationsknoten abgelassen. Das Ausgangssignal LOUT wird am ersten Zähler empfangen und der asynchrone Zähler C1 wird um einen Zähler erhöht.
In Block 335 erfolgt eine zweite Reset-/Initialisierungsphase der Umgebungslichtsensormessung bei der Hälfte der Integrationszeit (T_INT), bevor eine zweite Phase der Zerhackung (z. B. Chop 1) angewendet wird. Beispielsweise wird die Sensorsignalerfassung durch Anlegen eines Eingangssteuersignals ADC_ON und eines Integrationszeitsignals STINT an den Steuereingang der digitalen Steuerschaltung 210 für den Wandler 201 in neu initialisiert. Gemäß einigen Implementierungen kann nach dem Zurücksetzen des Wandlers 201 die Signalerfassung neu initialisiert werden, indem das Eingangssteuersignal ADC_ON von Low auf High gesetzt wird. Gleichzeitig wechselt das Integrationszeitsignal STINT von Low auf High und der Wandler 201 startet den Betrieb.
Nach der zweiten Reset-/Initialisierungsphase wird eine neue Umgebungslichtsensormessung eingeleitet, eine zweite Phase des Choppings wird dann für die zweite Hälfte der Integrationszeit (T INT) bei Block 336 angewendet (z. B. Chop 1). Die zweite Phase der Zerhackung wird als „ALS-Integration mit Chop 1‟ bezeichnet und wird hier auch als „Chop 1“ bezeichnet. Da die zweite Reset-/Initialisierungsphase in Block 335 angewendet wurde, wird die zweite Phase der Zerhackung mit der gleichen Polarität wie die erste Phase der Zerhackung angewendet. Zum Beispiel würde ein +Ve-Offset an den Eingangsklemmen des ersten Verstärkers in Chop 0 während der ersten Phase des Choppings zu einem +Ve-Offset an den Eingangsklemmen des ersten Verstärkers in Chop 1 während der zweiten Phase des Choppings führen. Wegen des Restes wird der Offset über die Diode mit beiden Polaritäten angelegt. Die Zählung wird von der Signalverarbeitungseinheit 202 über die gesamte Wandlungszeit T_INT fortgesetzt. Die Integration wird im Block 336 fortgesetzt, jedoch kann durch die Anwendung des Choppings nach der Hälfte der Integrationszeit (T_INT) nach der zweiten Rücksetz-/Initialisierungsphase die Ausgangsänderung beim Einschalten der Ausgangssignalinformation eliminiert werden, wenn das Schalten in Chopping-Schaltern erfolgt. Die zweite Zerhackungstechnik wird unter Bezugnahme auf weiter beschrieben.
Die ADC_COUNT-Ausgabe der Umgebungslichtsensormessung von einer Logik-/Berechnungs-Engine, z. B. der Logik-/Berechnungs-Engine 260 der Signalverarbeitungseinheit 202, wird in Block 337 gespeichert. Der Zustand des Umgebungslichtsensors in endet am Endblock 338, nachdem die Integrationszeit (T_INT) abgelaufen ist, was das Ende einer Umgebungslichtsensormessung kennzeichnet. Beispielsweise initialisiert die digitale Steuerschaltung 210 nicht nur, sondern beendet auch die Signalerfassung, nachdem die Integrationszeit (T_INT) abgelaufen ist. Gemäß einigen Implementierungen wird die Integrationszeit (T_INT) am digitalen Steuerkreis 210 in Abhängigkeit von einem Integrationszeitsignal STINT eingestellt.
zeigt ein beispielhaftes Zeitdiagramm 400A von Signalen der beispielhaften Ausführungsform einer idealen optischen Sensoranordnung mit idealen Wellenformen und einem idealen erwarteten ADC-Code von 4 für die Schaltung von . Die Zeichnung zeigt die verschiedenen Signale und den Betrieb eines Licht-zu-Frequenz-Wandlers. Dargestellt sind das erste Taktsignal CLK1 und das zweite Taktsignal CLK2. Im dargestellten Beispiel sind die Taktsignale als Rechteckfunktionen mit einer Frequenz von 737 kHz bzw. 2 MHz realisiert. Diese Werte sind nur als Beispiele zu betrachten und sind nicht auf diese exakten Werte beschränkt. Typischerweise wird die Frequenz des ersten Taktsignals CLK1 niedriger gewählt als die Frequenz des zweiten Taktsignals CLK2. Weiterhin zeigt die Zeichnung die Ausgangsspannung VOUT des Integrators, wie z. B. des Integrators 120 oder 220. Schließlich zeigt den asynchronen Zähler C1 und den Zeitzähler C2. Die Signale sind als Funktionen der Zeit (t) dargestellt. Da die Signalerfassung für eine bestimmte Integrationszeit (T_INT) abläuft, wird die Integrationszeit (T_INT) als Referenzmittel dargestellt.
Das grundlegende Funktionsprinzip einer optischen Sensoranordnung basiert auf dem Konzept eines ladungsausgleichenden Wandlers. Der Konverter 101 sammelt Licht, das von der Fotodiode 105 in einen Fotostrom IPD umgewandelt wird, der durch mehrere Schritte in Zählwerte umgewandelt wird. Idealerweise ist die Anzahl der Zählungen C1, die während der Integrationszeit (T_INT) gemessen werden, ein direktes Maß für den Fotostrom IPD. Der resultierende asynchrone Zählwert C1 wird mit verschiedenen Fehlerschätzungen ergänzt, die aus dem Zeitzählwert C2 abgeleitet werden können.
Das grundlegende Funktionsprinzip wird durch die verschiedenen Komponenten der optischen Sensoranordnung realisiert. Der Wandler 101 ist als Ladungsausgleichswandler ausgeführt und dient der Umwandlung des Fotostroms IPD in einen digitalen Zählwert in Form des digitalen Ausgangssignals ADC-COUNT. Der Fotostrom IPD wird in den Integrationsknoten 134 integriert und der Integrationskondensator 104 erzeugt die Eingangsspannung VNEG. Wenn die in den Integrationskondensator 104 integrierte Ladung größer ist als das Einheitsladungspaket QREF, wird die Ladung am Integrationskondensator 104 um ein Einheitsladungspaket verringert und der erste Zähler 150 um einen logischen Wert erhöht. Das Integrationszeitsignal STINT bestimmt eine Integrationszeit (T_INT). Durch die Integration des Fotostroms IPD während der Integrationszeit (T_INT) ergibt der asynchrone Zähler C1 ein Maß für die Intensität des auf die Fotodiode 105 einfallenden Lichts. Die Integrationszeit (T_INT) kann z.B. 100ms betragen. Alternativ kann die Integrationszeit (T_INT) eine andere Zeitspanne sein (z. B. ein Vielfaches einer Periode des ersten Taktsignals CLK1). In dieser Ausführungsform ist die Komparator-Referenzspannung VREFC konstant und gleich der Vorspannung VREF2.
Ein beispielhafter Messzyklus kann die folgenden Vorgänge umfassen. Zunächst wird der Wandler 101 zurückgesetzt, wenn das Eingangssteuersignal ADC_ON niedrig ist. Das Zurücksetzen des Wandlers 101 kann das Löschen der Fotodiode 105, das Löschen des Integrationskondensators 104, das Zurücksetzen der Eingangsspannung VNEG auf die Verstärker-Referenzspannung VREFIN und das Zurücksetzen der Ausgangsspannung VOUT auf die erste Referenzspannung VREF1 und damit niedriger als die Komparator-Referenzspannung VREFC beinhalten. Infolgedessen ist das Komparator-Ausgangssignal LOUT niedrig. Der Referenzkondensator 103 wird mit dem Ladungspaket QREF vollständig aufgeladen und vom Integrationsknoten 134 getrennt. Der erste und zweite Zähler 150, 155 werden gelöscht, so dass das digitale Ausgangssignal am Rechenausgang 163 0 ist. Das zweite Referenzschaltersignal S2, das am Referenzschalter 115 anliegt, ist low.
Nachdem der Wandler zurückgesetzt wurde, kann die Signalerfassung initialisiert werden, indem das Eingangssteuersignal ADC_ON von low auf high gesetzt wird. Gleichzeitig geht das Integrationszeitsignal STINT von low auf high über und der Wandler 101 nimmt den Betrieb auf. Der von der Fotodiode 105 erzeugte Fotostrom IPD wird von einem Integrator integriert, der den Verstärker 130 und den integrierenden Kondensator 104 umfasst. Der Fotostrom IPD wird am Integrationsknoten 134 integriert und die Ausgangsspannung VOUT steigt während der Integration an. Der Komparator 136 überwacht die Ausgangsspannung VOUT des Integrators, die die Ausgangsspannung VOUT des Verstärkers 130 ist. Wenn die Ausgangsspannung VOUT größer ist als die Komparator-Referenzspannung VREFC, ist das Komparator-Ausgangssignal LOUT high und ein Ladungspaket (Qref = Vref,in-Cref) wird in den Integrationsknoten 134 abgelassen. Das Ausgangssignal LOUT wird am ersten Zähler empfangen und der asynchrone Zähler C1 wird um einen Zähler erhöht.
Nach dem Ladungsdumping wird die Ausgangsspannung VOUT um den Wert Vref,in-Cref/Cint reduziert. Die Ausgangsspannung VOUT fällt wieder auf einen niedrigen Wert zurück, d. h., der Pegel der ersten Referenzspannung VREF1 ist niedriger als die Komparator-Referenzspannung VREFC, und steigt wieder an. Die Ladungspaketschaltung (z. B. der Referenzkondensator 103) wird vom Integrationsknoten 134 getrennt und kehrt in einen Wiederaufladungsmodus zurück. Eine Anzahl N von Dumpings wird um einen Zähler erhöht. Die Ausgangsspannung VOUT schwankt zwischen der ersten Referenzspannung VREF1 und der Bias-Spannung VREF2. Dieser Vorgang ist durch eine Charge-Dumping-Periode CDP gekennzeichnet und wiederholt sich so lange, bis die Integrationszeit (T_INT) abgelaufen ist und das Signal STINT von High auf Low wechselt. Während der Integrationszeit (T_INT) ist das Signal STINT high, und die Zählerstände werden vom ersten Zähler 150 akkumuliert. Der Zählerwert C1 ist gleich der Anzahl N der Dumpings und liefert ein erstes Maß für die Intensität des einfallenden Lichts. Der asynchrone Zählerstand C1 ist gleich der Anzahl N der Dumpings, die vom ersten Zähler 150 gezählt werden. Die Anzahl N der Dumpings ist gleich den Zählungen des ersten Zählers 150 des Konverters 101, die über den durch die Integrationszeit (T_INT) definierten Zeitraum erzeugt werden.
Wie in gezeigt, sind vier ideale Integrationsperioden von C2 dargestellt, die dem erwarteten ADC-Code von 4 folgen. Die Zeitzählung C2 wird über den zweiten Rücksetzeingang 157 jedes Mal zurückgesetzt, wenn eine volle Ladungsabwurfperiode abgeschlossen ist. Der zweite Zähler 155 löst eine Periode zwischen benachbarten Zählungen im asynchronen Zähler C1 auf. So wird jedes Mal, wenn ein Integrationszyklus abgeschlossen ist und eine Ladung entladen wird, die Anzahl N der Entladungen durch den ersten Zähler 150 um eine Zählung im asynchronen Zähler C1 erhöht. Der zweite Zähler 155 erzeugt den Zeitzähler C2, der als Digitalwert eine Zeitspanne oder Dauer für den jeweiligen Integrationszyklus bestimmt.
zeigt ein beispielhaftes Zeitdiagramm 400B von Signalen der beispielhaften Ausführungsform einer optischen Sensoranordnung mit einem ADC-Code von 5 und einer +Ve-Offsetbedingung für die Schaltung von . Die Zeichnung zeigt die verschiedenen Signale und den Betrieb eines Licht-zu-Frequenz-Wandlers. In ist die Ausgangsspannung VOUT des Integrators 120 dargestellt. Außerdem sind der asynchrone Zähler C1 und der Zeitzähler C2 dargestellt. Die Signale sind als Funktionen der Zeit t dargestellt. Da die Signalerfassung für eine bestimmte Integrationszeit (T_INT) abläuft, wird die Integrationszeit (T_INT) als Bezugsgröße dargestellt. Wie in gezeigt, sind fünf Integrationsperioden von C2p dargestellt, die dem ADC-Code von 5 folgen.
Nicht abgebildet in sind das erste Taktsignal CLK1 und das zweite Taktsignal CLK2. Es kann jedoch für diese Beispielimplementierungen davon ausgegangen werden, dass die Taktsignale ebenfalls als Rechteckfunktionen mit einer Frequenz von 737 kHz bzw. 2 MHz implementiert sind. Diese Werte sind nur als Beispiele zu betrachten und sind nicht auf diese exakten Werte beschränkt. Typischerweise wird die Frequenz des ersten Taktsignals CLK1 niedriger gewählt als die Frequenz des zweiten Taktsignals CLK2.
zeigt ein beispielhaftes Zeitdiagramm 400C von Signalen der beispielhaften Ausführungsform einer optischen Sensoranordnung mit einem ADC-Code von 3 und einer -Ve-Offsetbedingung für die Schaltung von . Die Zeichnung zeigt die verschiedenen Signale und den Betrieb eines Licht-zu-Frequenz-Wandlers. In ist die Ausgangsspannung VOUT des Integrators 120 dargestellt. Außerdem sind der asynchrone Zähler C1 und der Zeitzähler C2 dargestellt. Die Signale sind als Funktionen der Zeit t dargestellt. Da die Signalerfassung für eine bestimmte Integrationszeit (T_INT) abläuft, wird die Integrationszeit (T_INT) als Bezugsgröße dargestellt. Wie in gezeigt, sind drei Integrationszeiten von C2n dargestellt, die dem ADC-Code von 3 folgen.
zeigt ein beispielhaftes Zeitdiagramm 400D von Signalen der beispielhaften Ausführungsform einer optischen Sensoranordnung mit einem ADC-Code von 4 für die Schaltung von , die mit dem ersten Zerhackungsverfahren arbeitet. Insbesondere wird die erste Chopping-Technik von verwendet. Das Diagramm 400D veranschaulicht die verschiedenen Signale und den Betrieb eines Licht-Frequenz-Wandlers. Dargestellt in ist die Ausgangsspannung VOUT des Integrators 220. Außerdem sind der asynchrone Zähler C1 und der Zeitzähler C2 dargestellt. Die Signale sind als Funktionen der Zeit t dargestellt. Da die Signalerfassung für eine bestimmte Integrationszeit (T_INT) abläuft, wird die Integrationszeit (T_INT) als Bezugsgröße dargestellt. Wie in gezeigt, sind vier Integrationsperioden dargestellt, die dem ADC-Code von 4 folgen. Die erste Zerhackungstechnik wird in implementiert, wobei eine erste Phase der Zerhackung (Chop 0) am Integrator 220 bis zum Halbzeitpunkt 404 der Integrationszeit (T_INT) implementiert wird. Die erste Phase der Zerhackung (Chop 0) wird mit einer ersten Polarität angelegt, z. B. einem +Ve-Offset über die Eingangsanschlüsse des ersten Verstärkers. Dann wird eine zweite Phase der Zerhackung (Chop 1) am Integrator 220 am Halbwertspunkt 404 implementiert, ohne den Integrationszyklus zu stoppen. Die zweite Phase der Zerhackung wird mit einer zweiten Polarität angelegt, die der ersten Polarität entgegengesetzt ist, z. B. ein -Ve-Offset über die Eingangsanschlüsse des ersten Verstärkers. Aufgrund des Wechsels von der ersten Phase des Zerhackens (Chop 0) zur zweiten Phase des Zerhackens (Chop 1) gibt es eine kleine Änderung in der Ausgangsspannung und der Steigung der Integration basierend auf dem Leckstrom, und die kleine Änderung in der Ausgangsspannung kann eine Dunkelzählung unter Null einführen (siehe Kreis 402). Auch wegen der Implementierung der zweiten Phase des Zerhackens am Halbwertspunkt 404 sind die Integrationsperioden zeitlich unterschiedlich lang. Die ersten beiden Integrationsperioden C2p und die letzte Integrationsperiode C2n sind vergleichbar mit den Integrationsperioden von bzw. . Da jedoch das Choppen während der dritten Integrationsperiode stattfindet, kann diese Integrationsperiode als dargestellt werden: $(C2p + C2n) / 2.$
zeigt ein beispielhaftes Zeitdiagramm 400E von Signalen der beispielhaften Ausführungsform einer optischen Sensoranordnung mit einem ADC-Code von 4 für die Schaltung von , die in einem zweiten Zerhackungsverfahren arbeitet. Insbesondere wird das zweite Zerhackungsverfahren von verwendet. Das Diagramm 400E zeigt die verschiedenen Signale und den Betrieb eines Licht-zu-Frequenz-Wandlers. Dargestellt in ist die Ausgangsspannung VOUT des Integrators 220. Außerdem sind der asynchrone Zähler C1 und der Zeitzähler C2 dargestellt. Die Signale sind als Funktionen der Zeit t dargestellt. Da die Signalerfassung für eine bestimmte Integrationszeit (T_INT) abläuft, wird die Integrationszeit (T_INT) als Bezugsgröße dargestellt. Wie in gezeigt, sind vier Integrationsperioden dargestellt, die dem ADC-Code von 4 folgen. In wird die zweite Zerhackungstechnik implementiert, bei der eine erste Phase der Zerhackung (z. B. Chop 0) am Integrator 220 bis zum halben Punkt 404 der Integrationszeit (T_INT) implementiert wird. Dann wird eine Reset-/Initialisierungsphase implementiert, wobei der ADC zurückgesetzt und die Signalerfassung am Halbwertspunkt 404 neu initialisiert wird, wodurch das System zwei Messungen des Umgebungslichtsensors durchführt: „Messung 1“ und „Messung 2“, wie in gezeigt. Die zweite Reset-/Initialisierungsphase stoppt den Integrationszyklus und ändert eine Polarität des Integratorausgangs. Eine zweite Phase der Zerhackung (Chop 1) wird dann während der „Messung 2“ am Integrator 220 durchgeführt. Durch den Wechsel von der ersten Phase der Zerhackung, zur Reset-/Initialisierungsphase und dann zur zweiten Phase der Zerhackung wird die Änderung des Ausgangssignals während des Umschaltens (z. B. die Änderung der Steilheit bei der ersten Zerhackungstechnik in der Mitte - Kreis 402) auf die Information des Ausgangssignals bei der Umschaltung der Zerhackungsschalter eliminiert. Da die Reset-/Initialisierungsphase die Polarität des Integratorausgangs geändert hat, wird außerdem die zweite Phase der Zerhackung (Chop 1) am ersten Satz von Zerhackungsschaltern und am zweiten Satz von Zerhackungsschaltern mit der gleichen Polarität der ersten Phase der Zerhackung angewendet. Außerdem sind die Integrationsperioden aufgrund der Durchführung der Reset-/Initialisierungsphase und der beiden unterschiedlichen Phasen des Choppings unterschiedlich lang. Die ersten beiden Integrationsperioden C2p in der ersten Hälfte der Integrationszeit (T_INT) und die erste Integrationsperiode C2n in der zweiten Hälfte der Integrationszeit (T_INT) nach der Rücksetzphase sind vergleichbar mit den Integrationsperioden der bzw. . Da jedoch die Reset-/Initialisierungsphase auftritt, werden die letzten beiden Perioden in jeder Messperiode halbiert und können dargestellt werden als: C2p/2 bzw. C2n/2.
Gemäß einigen Implementierungen beinhaltet das Ändern der Polarität des Integratorausgangs von einer ersten Polarität zu einer zweiten Polarität das Schalten des Ausgangs des ersten Satzes von Zerhackungsschaltern für die Eingangsanschlüsse des ersten Verstärkers und das Schalten des Ausgangs des zweiten Satzes von Zerhackungsschaltern für die Eingangsanschlüsse des zweiten Verstärkers. Das Ändern der Polarität des Integratorausgangs von einer ersten Polarität zu einer zweiten Polarität durch Umschalten der Eingänge von jedem Satz von Zerhackungsschaltern für jeden Eingangsanschluss für jeden Verstärker eliminiert die Offsetspannung über der Fotodiode.
Obwohl diese Spezifikation viele spezifische Implementierungsdetails enthält, sollten diese nicht als Einschränkungen des Umfangs von Merkmalen oder dessen, was beansprucht werden kann, verstanden werden, sondern als Beschreibungen von Merkmalen, die für bestimmte Ausführungsformen spezifisch sind. Bestimmte Merkmale, die in dieser Spezifikation im Zusammenhang mit einzelnen Ausführungsformen beschrieben sind, können auch in Kombination in einer einzigen Ausführungsform implementiert werden. Umgekehrt können verschiedene Merkmale, die im Zusammenhang mit einer einzelnen Ausführungsform beschrieben werden, auch in mehreren Ausführungsformen separat oder in jeder geeigneten Unterkombination implementiert werden. Darüber hinaus können, obwohl Merkmale oben als in bestimmten Kombinationen wirkend beschrieben und sogar ursprünglich als solche beansprucht werden, ein oder mehrere Merkmale aus einer beanspruchten Kombination in einigen Fällen aus der Kombination herausgenommen werden, und die beanspruchte Kombination kann auf eine Unterkombination oder Variation einer Unterkombination gerichtet sein.
Auch wenn in den Zeichnungen Vorgänge in einer bestimmten Reihenfolge dargestellt sind, ist dies nicht unbedingt so zu verstehen, dass diese Vorgänge in der gezeigten Reihenfolge oder in sequenzieller Reihenfolge ausgeführt werden müssen oder dass alle dargestellten Vorgänge ausgeführt werden müssen, um die gewünschten Ergebnisse zu erzielen. Unter bestimmten Umständen können Multitasking und Parallelverarbeitung vorteilhaft sein. Darüber hinaus ist die Trennung verschiedener Systemkomponenten in den oben beschriebenen Ausführungsformen nicht so zu verstehen, dass eine solche Trennung in allen Ausführungsformen erforderlich ist, und es ist davon auszugehen, dass die beschriebenen Programmkomponenten und Systeme im Allgemeinen zusammen in ein einziges Softwareprodukt integriert oder in mehrere Softwareprodukte verpackt werden können.
Es wurden also bestimmte Ausführungsformen des Gegenstands beschrieben. In einigen Fällen können die in den Ansprüchen genannten Handlungen in einer anderen Reihenfolge ausgeführt werden und dennoch wünschenswerte Ergebnisse erzielen. Darüber hinaus erfordern die in den begleitenden Figuren dargestellten Prozesse nicht unbedingt die dargestellte Reihenfolge oder die sequentielle Reihenfolge, um wünschenswerte Ergebnisse zu erzielen. In bestimmten Implementierungen können Multitasking und Parallelverarbeitung vorteilhaft sein. Dementsprechend fallen andere Implementierungen in den Anwendungsbereich der folgenden Ansprüche.
Was beansprucht wird, ist:

Claims

Sensoranordnung zur Licht-zu-Frequenz-Wandlung, umfassend: eine Fotodiode; einen Analog-Digital-Wandler (ADC), der so betreibbar ist, dass er als Reaktion auf ein erstes Taktsignal (CLK1) eine Zerhackungstechnik durchführt, und der so betreibbar ist, dass er einen von der Photodiode erzeugten Photostrom (IPD) in ein digitales Komparator-Ausgangssignal (LOUT) umwandelt, wobei der ADC umfasst: einen Sensoreingang, der mit der Fotodiode gekoppelt ist; einem Ergebnisausgang zur Bereitstellung des digitalen Komparator-Ausgangssignals (LOUT); einen Integrator, bestehend aus: einen Integratoreingang, der mit dem Sensoreingang gekoppelt ist und zum Empfang eines Integratoreingangssignals dient; einen ersten und einen zweiten Verstärker; einen ersten Satz von Zerhackerschaltern, die elektrisch mit den Eingangsanschlüssen des ersten Verstärkers gekoppelt sind; einen zweiten Satz von Zerhackungsschaltern, die elektrisch mit einem Ausgang des ersten Verstärkers und elektrisch mit Eingangsanschlüssen des zweiten Verstärkers gekoppelt sind; und einem Integrator-Ausgang, der ein Integrator-Ausgangssignal (OPOUT) liefert; und eine Signalverarbeitungseinheit, die mit dem Ergebnisausgang des ADC gekoppelt und so konfiguriert ist, dass sie aus dem digitalen Komparatorausgangssignal (LOUT) ein digitales Ausgangssignal (ADC-COUNT) bestimmt.
. Sensoranordnung nach Anspruch 1, wobei der ADC so betreibbar ist, dass er vor der Durchführung des Zerhackens der Technik eine Anfangsphase durchführt, die Folgendes umfasst: Anwenden einer groben Auto-Null-Operation vor einem Start einer Integrationszeit (T_INT) für einen Integrationszyklus; und Anwendung einer ersten Reset-/Initialisierungsphase, die den ADC zurücksetzt und die Signalerfassung wird zu Beginn der Integrationszeit (T_INT) für den Integrationszyklus initialisiert.
Sensoranordnung nach Anspruch 2, wobei der ADC so betreibbar ist, dass er im Anschluss an die Durchführung der Anfangsphase ein erstes Zerhackungsverfahren durchführt, das Folgendes umfasst: Anlegen einer ersten Phase des Zerhackens an den ersten Satz von Zerhackschaltern und den zweiten Satz von Zerhackschaltern, wobei die erste Phase des Zerhackens mit einer ersten Polarität angelegt wird; und Anwenden einer zweiten Phase des Zerhackens an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern zu einem Halbwertszeitstempel und ohne den Integrationszyklus zu stoppen, wobei der Halbwertszeitstempel einen Halbwertspunkt der Integrationszeit (T_INT) anzeigt, wobei die zweite Phase des Zerhackens mit einer zweiten Polarität angewendet wird, wobei die zweite Polarität entgegengesetzt zur ersten Polarität ist.
Sensoranordnung nach Anspruch 2, wobei der ADC so betreibbar ist, dass er im Anschluss an die Durchführung der Anfangsphase ein zweites Zerhackungsverfahren durchführt, das Folgendes umfasst: Anwenden einer ersten Phase des Zerhackens an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern zu einem Halbwertszeitpunkt, wobei der Halbwertszeitpunkt einen Halbwertspunkt einer Integrationszeit (T_INT) für den Integrationszyklus anzeigt, wobei die erste Phase des Zerhackens mit einer ersten Polarität angewendet wird; Anwenden einer zweiten Rücksetz-/Initialisierungsphase, die den ADC zurücksetzt und die Signalerfassung am Halbzeitpunkt der Integrationszeit (T_INT) für den Integrationszyklus neu initialisiert wird, wobei die zweite Rücksetz-/Initialisierungsphase den Integrationszyklus stoppt und eine Polarität des Integratorausgangs ändert; und Anlegen einer zweiten Phase der Zerhackung an den ersten Satz von Zerhackungsschaltern und den zweiten Satz von Zerhackungsschaltern nach der zweiten Rücksetz-/Initialisierungsphase, wobei die zweite Phase der Zerhackung mit der ersten Polarität angelegt wird.
Sensoranordnung nach Anspruch 4, wobei das Ändern der Polarität des Integratorausgangs umfasst: Schalten des Ausgangs des ersten Satzes von Zerhackerschaltern für die Eingangsanschlüsse des ersten Verstärkers; und Schalten des Ausgangs des zweiten Satzes von Zerhackerschaltern für die Eingangsklemmen des zweiten Verstärkers.
Sensoranordnung nach Anspruch 1, wobei die Signalverarbeitungseinheit umfasst: einen ersten Zähler mit einem ersten Takteingang, der mit dem Ergebnisausgang gekoppelt ist und einen ersten Rücksetzeingang umfasst; einen zweiten Zähler mit einem zweiten Takteingang und einem zweiten Rücksetzeingang; und eine Logik-/Berechnungsmaschine mit einem Berechnungseingang, der mit einem ersten Zählerausgang des ersten Zählers und einem zweiten Zählerausgang des zweiten Zählers gekoppelt ist; wobei: der erste Zähler betreibbar ist, um das erste Taktsignal (CLK1) am ersten Takteingang zu empfangen und den asynchronen Zählwert (C1) in Abhängigkeit vom ersten Taktsignal (CLK1) zu erzeugen; der zweite Zähler so betreibbar ist, dass er das zweite Taktsignal (CLK2) am zweiten Takteingang empfängt und die Zeitzählung (C2) in Abhängigkeit von dem zweiten Taktsignal (CLK2) erzeugt; und die Logik-/Berechnungsmaschine kann den asynchronen Zählwert (C1) und den Zeitzählwert (C2) empfangen und das digitale Ausgangssignal (ADC-COUNT) aus dem asynchronen Zählwert (C1) und dem Zeitzählwert (C2) berechnen.
Sensoranordnung nach Anspruch 1, die ferner einen verriegelten Komparator umfasst, der das Integrator-Ausgangssignal (OPOUT) empfängt und das digitale Komparator-Ausgangssignal (LOUT) bereitstellt.
Sensoranordnung nach Anspruch 1, die ferner eine digitale Steuerschaltung umfasst, die so betrieben werden kann, dass sie jeden Schalter so steuert, dass er in Abhängigkeit von einem Taktzyklus zwischen einem offenen Zustand und einem geschlossenen Zustand umschaltet.
Sensoranordnung nach Anspruch 1, wobei das digitale Ausgangssignal (ADC-COUNT) einen asynchronen Zählwert (C1) umfasst, der eine ganzzahlige Anzahl von Zählwerten in Abhängigkeit von dem ersten Taktsignal (CLK1) und einen gebrochenen Zeitzählwert (C2) in Abhängigkeit von einem zweiten Taktsignal (CLK2) umfasst.
Sensoranordnung nach Anspruch 1, wobei das digitale Ausgangssignal (ADC-COUNT) den von der Fotodiode erzeugten Fotostrom anzeigt.
Sensoranordnung nach Anspruch 1, wobei die Signalverarbeitungseinheit so konfiguriert ist, dass sie auf der Grundlage der Zeitzählung eine durchschnittliche Integrationsperiode bestimmt, die eine Modulation im digitalen Komparatorausgangssignal (LOUT) anzeigt.
Verfahren zur Licht-Frequenz-Wandlung, umfassend: Erzeugen eines Fotostroms (IPD) durch eine Offsetspannung an einer Fotodiode; Umwandeln des Fotostroms (IPD) in ein digitales Komparatorausgangssignal (LOUT) in Abhängigkeit von einem ersten Taktsignal (CLK1) durch einen Analog-Digital-Wandler (ADC) und basierend auf einer während eines Integrationszyklus durchgeführten Zerhackungstechnik, wobei der ADC einen Integrator aufweist, der umfasst: einen ersten Satz von Zerhackerschaltern, die elektrisch mit den Eingangsanschlüssen eines ersten Verstärkers gekoppelt sind; einen zweiten Satz von Zerhackungsschaltern, die elektrisch mit einem Ausgang des ersten Verstärkers und elektrisch mit Eingangsanschlüssen eines zweiten Verstärkers gekoppelt sind; und einem Integrator-Ausgang, der ein Integrator-Ausgangssignal (OPOUT) liefert; Bestimmen, basierend auf dem digitalen Komparator-Ausgangssignal (LOUT), eines asynchronen Zählwerts (C1), der eine ganzzahlige Anzahl von Zählwerten in Abhängigkeit von dem ersten Taktsignal (CLK1) umfasst; Bestimmen, basierend auf dem digitalen Komparator-Ausgangssignal (LOUT), einer Bruchteilzeitzählung (C2) in Abhängigkeit von einem zweiten Taktsignal (CLK2); und Berechnen eines digitalen Ausgangssignals (ADC-COUNT), das den von der Fotodiode erzeugten Fotostrom anzeigt, auf der Grundlage des asynchronen Zählwerts (C1) und des Teilzeitzählwerts (C2).
Verfahren nach Anspruch 12, wobei die Umwandlung des Fotostroms auf der Grundlage der Zerhackungstechnik die Offsetspannung an der Fotodiode aufhebt.
Verfahren nach Anspruch 12, das ferner umfasst, dass vor der Durchführung der Zerkleinerungstechnik eine Anfangsphase durchgeführt wird, die umfasst: Anwenden einer groben Auto-Null-Operation vor einem Start einer Integrationszeit (T_INT) für den Integrationszyklus; und Anwendung einer ersten Reset-/Initialisierungsphase, die den ADC zurücksetzt und die Signalerfassung wird zu Beginn der Integrationszeit (T_INT) für den Integrationszyklus initialisiert.
Verfahren nach Anspruch 14, wobei nach der Durchführung der Anfangsphase die Zerkleinerungstechnik eine erste Zerkleinerungstechnik umfasst, wobei die erste Zerkleinerungstechnik umfasst: Anlegen einer ersten Phase des Zerhackens an den ersten Satz von Zerhackschaltern und den zweiten Satz von Zerhackschaltern, wobei die erste Phase des Zerhackens mit einer ersten Polarität angelegt wird; und Anwenden einer zweiten Phase des Zerhackens an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern zu einem Halbwertszeitstempel und ohne den Integrationszyklus zu stoppen, wobei der Halbwertszeitstempel einen Halbwertspunkt der Integrationszeit (T_INT) anzeigt, wobei die zweite Phase des Zerhackens mit einer zweiten Polarität angewendet wird, wobei die zweite Polarität entgegengesetzt zu der ersten Polarität ist.
Verfahren nach Anspruch 14, wobei nach der Durchführung der Anfangsphase die Zerkleinerungstechnik eine zweite Zerkleinerungstechnik umfasst, wobei die zweite Zerkleinerungstechnik umfasst: Anwenden einer ersten Phase des Zerhackens an dem ersten Satz von Zerhackungsschaltern und dem zweiten Satz von Zerhackungsschaltern zu einem Halbwertszeitpunkt, wobei der Halbwertszeitpunkt einen Halbwertspunkt einer Integrationszeit (T_INT) für den Integrationszyklus anzeigt, wobei die erste Phase des Zerhackens mit einer ersten Polarität angewendet wird; Anwenden einer zweiten Rücksetz-/Initialisierungsphase, die den ADC zurücksetzt und die Signalerfassung am Halbwertspunkt der Integrationszeit (T_INT) für den Integrationszyklus neu initialisiert wird, wobei die zweite Rücksetz-/Initialisierungsphase den Integrationszyklus stoppt und eine Polarität des Integratorausgangs ändert; und Anlegen einer zweiten Phase der Zerhackung an den ersten Satz von Zerhackungsschaltern und den zweiten Satz von Zerhackungsschaltern nach der zweiten Rücksetz-/Initialisierungsphase, wobei die zweite Phase der Zerhackung mit der ersten Polarität angelegt wird.
Verfahren nach Anspruch 16, wobei das Ändern der Polarität des Integratorausgangs von einer ersten Polarität zu einer zweiten Polarität umfasst: Schalten des Ausgangs des ersten Satzes von Zerhackerschaltern für die Eingangsanschlüsse des ersten Verstärkers; und Schalten des Ausgangs des zweiten Satzes von Zerhackerschaltern für die Eingangsklemmen des zweiten Verstärkers.
Verfahren nach Anspruch 17, wobei das Ändern der Polarität des Integratorausgangs von einer ersten Polarität zu einer zweiten Polarität durch Schalten der Eingänge von jedem Satz von Zerhackungsschaltern für jeden Eingangsanschluss für jeden Verstärker jeweils die Offsetspannung über der Fotodiode eliminiert.