DE112018004934T5

DE112018004934T5 - Nanoleistungs-kapazitäts-digital-wandler

Info

Publication number: DE112018004934T5
Application number: DE112018004934.5T
Authority: DE
Inventors: Paul M. Walsh; Dermot MacSweeney; Said Hussaini; Hui Jiang; Kofi Makinwa
Original assignee: Cypress Semiconductor Corp
Current assignee: Cypress Semiconductor Corp
Priority date: 2017-09-07
Filing date: 2018-08-09
Publication date: 2020-06-10
Also published as: US11531424B2; CN111052059A; WO2019050653A1; CN111052059B; US20190072597A1; US20230120634A1

Abstract

Es wird ein asynchroner Kapazitäts-Digital-Wandler (CDC) beschrieben, der während inaktiver Perioden (wenn kein leitfähiges Objekt in Kontakt mit oder in der Nähe der Erfassungselektroden ist) einen Betrieb mit sehr niedrigem Leistungsverbrauch ermöglicht. Der asynchrone Betrieb des CDC stellt eine Kapazitäts-Digital-Umwandlung ohne die Verwendung von Systemressourcen und leistungsintensiveren Schaltungselementen bereit.

Description

VERWANDTE ANMELDUNGEN
Diese Anmeldung ist eine internationale Anmeldung der nicht provisorischen US-Anmeldung Nr. 15/938,976 , eingereicht am 28. März 2018, die die Priorität und den Vorteil der provisorischen US-Patentanmeldungen Nr. 62/555,504 , eingereicht am 7. September 2017, und Nr. 62/585,043 , eingereicht am 13. November 2017, beansprucht, die hierin alle durch Bezugnahme in ihrer Gesamtheit einbezogen sind.
GEBIET DER ERFINDUNG
Die vorliegende Offenbarung betrifft allgemein das Erfassen von elektrischen Eigenschaften und insbesondere das Erfassen von Kapazitätsschwankungen.
STAND DER TECHNIK
Rechenvorrichtungen, wie etwa Notebook-Computer, Personal Data Assistants (PDA), Kioske und Mobiltelefone, weisen Benutzerschnittstellenvorrichtungen auf, die auch als HID-Schnittstellenvorrichtungen (HID = Human Interface Device) bekannt sind. Eine Art einer Benutzerschnittstellenvorrichtung ist ein Berührungssensor-Pad (auch gemeinhin als ein Touchpad bezeichnet), das verwendet werden kann, um die Funktion einer Maus eines Personal Computers (PC) zu emulieren. Ein Berührungssensor-Pad repliziert die X/Y-Bewegung einer Maus, indem es zwei definierte Achsen verwendet, die eine Sammlung von Sensorelektroden enthalten, die die Position eines oder mehrerer Objekte, wie etwa eines Fingers oder Stifts, erkennen. Das Berührungssensor-Pad stellt eine Benutzerschnittstellenvorrichtung bereit, um Funktionen wie etwa das Positionieren eines Zeigers oder das Auswählen eines Gegenstands auf einer Anzeige durchzuführen. Eine andere Art einer Benutzerschnittstellenvorrichtung ist ein Berührungsbildschirm. Berührungsbildschirme, auch als Touchscreens, Berührungsfenster, Berührungsfelder oder Touchscreen-Felder bekannt, sind transparente Anzeigeauflagen, die es gestatten, eine Anzeige als eine Eingabevorrichtung zu verwenden, sodass die Tastatur und/oder die Maus als die primäre Eingabevorrichtung für eine Interaktion mit den Inhalten der Anzeige entfernt werden. Andere Benutzerschnittstellenvorrichtungen umfassen Tasten, Schieber usw., die verwendet werden können, um Berührungen, Tippbewegungen, Ziehbewegungen und andere Gesten zu erkennen.
Für die Implementierung dieser und anderer Arten von Benutzerschnittstellenvorrichtungen werden zunehmend Kapazitätserfassungssysteme verwendet, die funktionieren, indem sie an Elektroden erzeugte elektrische Signale, die Änderungen der Kapazität widerspiegeln, erfassen. Solche Änderungen der Kapazität können ein Berührungsereignis oder das Vorhandensein eines leitfähigen Objekts, wie etwa eines Fingers, nahe den Elektroden anzeigen. Die Kapazitätsänderungen der Erfassungselektroden können dann durch eine elektrische Schaltung gemessen werden, die die an den kapazitiven Erfassungselementen gemessenen Kapazitäten in digitale Werte umwandelt, damit diese durch eine Host-Vorrichtung interpretiert werden. Erfassungsschaltungen und die Steuer- und Verarbeitungsschaltungen, die sie befähigen, können mehr Leistung verbrauchen und mehr Zeit beanspruchen, als es für manche Anwendungen tragbar ist. Ein schnelles Erfassungsverfahren mit niedrigem Leistungsverbrauch ist deshalb wünschenswert.
Figurenliste

1 illustriert ein Kapazitätsmesssystem gemäß einer Ausführungsform.
2 illustriert einen asymmetrischen asynchronen Kapazitäts-Digital-Wandler (CDC, Capacitance-to-Digital Converter) gemäß einer Ausführungsform.
3A illustriert ein Verfahren zum Bestimmen eines für eine Kapazität repräsentativen digitalen Codes gemäß einer Ausführungsform.
3B illustriert ein Verfahren zum Erkennen eines Vorhandenseins oder einer Nähe eines leitfähigen Objekts an einer Erfassungselektrode basierend auf einer digitalen Umwandlung gemäß einer Ausführungsform.
4 illustriert Kapazitäten und Signalwerte, die einer asymmetrischen asynchronen Kapazitäts-Digital-Umwandlung entsprechen, gemäß einer Ausführungsform.
5A illustriert einen differentiellen asynchronen CDC gemäß einer Ausführungsform.
5B illustriert Kapazitäten und Signalwerte, die einer differentiellen asynchronen Kapazitäts-Digital-Umwandlung entsprechen, gemäß einer Ausführungsform.
6A illustriert Kapazitäten einer differentiellen Kapazitäts-Digital-Umwandlung gemäß einer Ausführungsform.
6B illustriert Kapazitäten einer pseudo-differentiellen Kapazitäts-Digital-Umwandlung gemäß einer Ausführungsform.
7 illustriert einen differentiellen asynchronen CDC, der einen Zoom-Kondensator umfasst, gemäß einer Ausführungsform.
8A-B illustrieren ein Grob-/Feinbinärzählerkonzept gemäß einer Ausführungsform.
9 illustriert einen kombinierten Grob-/Feinbinärzähler gemäß einer Ausführungsform.
10A illustriert einen Flankendetektor gemäß einer Ausführungsform.
10B illustriert eine Oszillationsschleife zur Verwendung mit dem asynchronen CDC gemäß einer Ausführungsform.
10C illustriert eine Fertig-Logik zur Verwendung beim Bestimmen des Abschlusses einer Umwandlung durch den asynchronen CDC gemäß einer Ausführungsform.
11 A illustriert einen Niederfrequenz-Relaxationsoszillator für den asynchronen CDC gemäß einer Ausführungsform.
11B illustriert Wellenformen und Signale, die dem Niederfrequenz-Relaxationsoszillator für den asynchronen CDC entsprechen, gemäß einer Ausführungsform.
12 illustriert den Leistungsverbrauch in den analogen und digitalen Bereichen des asynchronen CDC.

Die Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung werden durch die unten dargelegte detaillierte Beschreibung in Verbindung mit den Zeichnungen offensichtlicher. In den Zeichnungen geben gleiche Bezugszeichen im Allgemeinen identische, funktional ähnliche und/oder strukturell ähnliche Elemente an.
ÜBERSICHT
Eine erste Ausführungsform der vorliegenden Erfindung kann ein CDC sein, der einen Komparator umfasst, der mit einer Erfassungselektrode und einem Referenzsignal gekoppelt ist. Ein kapazitiver Digital-Analog-Wandler (DAC, Digital-to-Analog Converter) kann mit der Erfassungselektrode und mit dem Eingang des Komparators gekoppelt sein und durch einen Zähler, der über eine Logikschaltung mit dem Ausgang des Komparators gekoppelt ist, gesteuert werden. In dieser Ausführungsform kann eine Kapazitätsänderung durch eine Verarbeitungsschaltung erkannt werden, indem Werte des Zählers von einem Zeitpunkt zu einem anderen verglichen werden.
Eine zweite Ausführungsform der vorliegenden Erfindung kann ein CDC sein, der einen Komparator umfasst, der mit einem Paar Erfassungselektroden oder anderen ähnlichen Eingängen gekoppelt ist. Ein Paar kapazitiver DACs kann mit der Erfassungselektrode oder ähnlichen Eingängen und mit den entsprechenden Eingängen des Komparators gekoppelt und durch einen Zähler, der über eine Logikschaltung mit dem Ausgang des Komparators gekoppelt ist, gesteuert werden. Die kapazitiven DACs können durch komplementäre Signale gesteuert werden. In dieser Ausführungsform kann eine Kapazitätsänderung durch eine Verarbeitungsschaltung erkannt werden, indem Werte des Zählers von einem Zeitpunkt zu einem anderen verglichen werden.
Eine dritte Ausführungsform der vorliegenden Erfindung kann ein Verfahren zum Erkennen einer Kapazitätsänderung an einer Erfassungselektrode sein, indem zuerst ein Signal an die Erfassungselektrode angelegt und dann das Signal mit einem Referenzsignal verglichen wird. Das angelegte Signal kann dann basierend auf dem Vergleich inkrementiert oder dekrementiert werden, bis eine Toggle-Bedingung erreicht ist, wobei zu diesem Zeitpunkt ein Zählerwert gespeichert wird, der mit dem Signal, bei dem die Toggle-Bedingung erreicht wird, assoziiert ist.
DETAILLIERTE BESCHREIBUNG
Diese Patentbeschreibung offenbart eine oder mehrere Ausführungsformen, die die Merkmale dieser Erfindung einbeziehen. Die offenbarte(n) Ausführungsform(en) dient/dienen lediglich dazu, die vorliegende Erfindung beispielhaft zu erläutern. Der Umfang der vorliegenden Erfindung ist nicht auf die offenbarte(n) Ausführungsform(en) begrenzt. Die vorliegende Erfindung wird durch die angehängten Ansprüche definiert.
Die beschriebene(n) Ausführungsform(en) und Bezugnahmen in der Patentbeschreibung auf „eine Ausführungsform“, „ein Ausführungsbeispiel“ usw. geben an, dass die beschriebene(n) Ausführungsform(en) bestimmte Merkmale, Strukturen oder Eigenschaften umfassen können, wobei aber nicht jede Ausführungsform die bestimmten Merkmale, Strukturen oder Eigenschaften notwendigerweise umfassen muss. Darüber hinaus beziehen sich solche Sätze nicht notwendigerweise auf dieselbe Ausführungsform. Ferner versteht es sich, dass, wenn bestimmte Merkmale, Strukturen oder Eigenschaften in Verbindung mit einer Ausführungsform beschrieben werden, ein Fachmann in der Lage ist, solche Merkmale, Strukturen oder Eigenschaften in Verbindung mit anderen Ausführungsformen, ob explizit beschrieben oder nicht, umzusetzen.
1 illustriert ein kapazitives Erfassungssystem 100 zum Erkennen des Vorhandenseins eines leitfähigen Objekts an oder in der Nähe von Erfassungselektroden 101.1-101.4. Das kapazitive Erfassungssystem 100 kann eine Schaltung 103 umfassen, die einen Kapazitäts-Digital-Wandler (CDC) 110 umfasst, der durch einen Timer 115, der auch Taktungs- und/oder Steuersignale für einen Multiplexer 120 bereitstellen kann, ausgelöst oder befähigt werden kann. Der Multiplexer 120 kann über ein analoges Filter 125 mit einem Eingang des CDC 110 und mit Ein-/Ausgängen (E/As) 105.1-105.4 einer Schaltung 103 gekoppelt sein. Die E/As 105.1-105.4 können mit den Erfassungselektroden 101.1-101.4 gekoppelt sein, sodass die Erfassungselektroden 101.1-101.4 über die E/As 105.1-105.4, den Multiplexer 120 und das analoge Filter 125 mit dem CDC 110 gekoppelt sind. Der Ausgang des CDC 110 kann mit einem digitalen Filter 127 gekoppelt sein. In verschiedenen Ausführungsformen können das analoge Filter 125 und das digitale Filter 127 verwendet werden, um die Häufigkeit irrtümlicher Berührungs- oder Näheereignisse, die durch Umgebungsrauschen, Rauschen durch menschliche Körper oder andere Systemstörungen verursacht werden können, zu reduzieren. Der Ausgang des digitalen Filters 127 kann mit einer Verarbeitungsschaltung (nicht gezeigt) zur Verarbeitung des Ausgangs des CDC 110 gekoppelt sein.
Obwohl in 1 vier Erfassungselektroden illustriert sind, können je nach Anwendungsanforderungen mehr oder weniger Erfassungselektroden implementiert werden. Zusätzlich können, obwohl die Ausführungsform des Kapazitätserfassungssystems 100 einen einzelnen CDC für alle Erfassungselektroden illustriert, unterschiedliche Anzahlen von CDCs implementiert werden. In einer Ausführungsform kann für jede Erfassungselektrode ein CDC implementiert werden. In einer anderen Ausführungsform können Erfassungselektroden zusammengefasst sein und einem einer Vielzahl von CDCs entsprechen, die konfiguriert sein können, um simultan zu arbeiten.
2 illustriert den CDC 110 aus 1 in einer asymmetrischen asynchronen Konfiguration 210 (im Folgenden als CDC 210 bezeichnet). Der CDC 210 kann einen Komparator 220 umfassen, der einen Eingang, der mit einer Referenzspannung (V_REF ) gekoppelt ist, und einen anderen Eingang, der mit einer Erfassungselektrode 201 mit einer Kapazität Cs gekoppelt ist, aufweist. Die Erfassungselektrode 201 kann den Erfassungselektroden 101.1-101.4 aus 1 entsprechen. In einer Ausführungsform kann die Erfassungselektrode 201 über einen E/A 205 mit dem CDC 210 gekoppelt sein, wie in 1 beschrieben. Der Eingang des Komparators 220, der mit der Erfassungselektrode 201 gekoppelt ist, kann auch mit einem kapazitiven Digital-Analog-Wandler (KapDAC) 225 gekoppelt sein. Der KapDAC 225 kann eine Anzahl von Kondensatoren (C₀-2^N-1C₀) und Steuerschaltkreise umfassen, sodass eine Kapazität des KapDAC 225 als Reaktion auf Steuersignale während eines Betriebs des CDC 210 geändert werden kann. Der KapDAC 225 kann auch als Strom-DAC oder einfach „DAC“ bezeichnet werden. Ausgänge des Komparators 220 können mit einer Logik 230 gekoppelt sein, die mit einem Binärzähler 240 gekoppelt sein kann. In anderen Ausführungsformen können Zähler verwendet werden, die nicht binär sind. Der Ausgang (Data) des Binärzählers 240 kann mit einem Eingang eines UND-Gatters 245 gekoppelt sein, um den KapDAC 225 zu steuern, falls ein Reset-Signal (Rst) nicht aktiviert ist. Die Werte des KapDAC 225 und die Kapazität der Erfassungselektrode Cs können an dem Eingang des Komparators 220 ein Signal Vs ergeben. Vs kann wie folgt ausgedrückt werden: $V_{S} = \frac{D * C_{0}}{C_{S} + (2^{N} - 1) * C_{0}} * V_{d d} = \frac{D * C_{0}}{C_{S} * C_{D A C}} * V_{d d},$
wobei D der durch den Binärzähler bereitgestellte digitale Code (Data) ist, C₀ der Kondensator mit dem niedrigstwertigen Bit (LSB, Least Significant Bit) ist, C_DAC die Gesamtkapazität des KapDAC 225 ist und Cs die Kapazität der Erfassungselektrode 201 ist.
3A illustriert ein Verfahren 301 zum Betreiben des CDC 210. In Schritt 310 inkrementiert zunächst die Logik 230 den Binärzähler 240, was den Wert des KapDAC 225 an dem Eingang des Komparators 220 erhöht. Hierdurch wird das Signal Vs an dem Eingang des Komparators 220 erhöht. In Schritt 315 wird Vs mit VREF verglichen. Falls Vs nicht gleich oder größer als VREF ist, wird der Binärzähler 240 in Schritt 310 erneut inkrementiert und wird der Vergleich wiederholt. Falls Vs gleich oder größer als VREF ist, wird der Binärzähler 240 in Schritt 320 dekrementiert. Falls V_S während einer vorgeschriebenen Anzahl von Zyklen um VREF toggelt, sodass in Schritt 325 eine Toggle-Bedingung erkannt wird, wird der Binärzählercode in Schritt 330 gespeichert. Falls nicht, geht der Inkrementierungs-/Dekrementierungsprozess weiter, bis eine Toggle-Bedingung um VREF erkannt wird und der Zählerwert in Schritt 330 gespeichert wird.
3B illustriert ein Verfahren 302 zum Erkennen des Vorhandenseins oder der Nähe eines leitfähigen Objekts zu der Erfassungselektrode 201. Zuerst wird der in Schritt 330 des Verfahrens 301 gespeicherte Wert in Schritt 340 in den Binärzähler 240 geladen. Falls in Schritt 345 Vs nicht größer als oder gleich VREF ist, wird der Binärzähler 240 in Schritt 356 inkrementiert und wird der Vergleich wiederholt. Falls Vs gleich oder größer als VREF ist, wird der Binärzähler 240 in Schritt 354 dekrementiert und wird der Vergleich ebenfalls wiederholt. In jeder Phase wird bestimmt, ob in Schritt 355 der V_S-Wert um VREF toggelt (ob eine Toggle-Bedingung erreicht ist). Falls bei der Bestimmung, dass Vs um VREF toggelt, der Zählerwert der gleiche wie der in Schritt 330 des Verfahrens 300 gespeicherte Wert ist, wird in den Schritten 365 und 370 keine Kapazitätsänderung erkannt. Falls in Schritt 375 die Änderung des Binärzählerwerts größer als ein Schwellenwert ist, wird in Schritt 380 ein leitfähiges Objekt an oder in der Nähe der Erfassungselektrode erkannt. Falls in Schritt 375 der Binärzählerwert nicht größer als der Schwellenwert ist, dann wird in Schritt 390 kein leitfähiges Objekt an oder in der Nähe der Erfassungselektrode erkannt. In verschiedenen Ausführungsformen kann der neu bestimmte Zählerwert, der nach dem Erkennen des Toggelns in Schritt 355 erkannt wird, gespeichert werden und den in Schritt 330 des Verfahrens 300 gespeicherten Zählerwert ersetzen. Das Verfahren aus 3B kann den Binärzählerwert nach jeder Umwandlung speichern, sodass der vorherige Binärzählerwert zum Start jeder Umwandlung in dem CDC 210 geladen ist.
4 illustriert eine grafische Darstellung 400 des Signals Vs an dem Eingang des Komparators 220 während des Betriebs des CDC 210. Nach dem Aktivieren des Reset-Signals Rst wird V_S durch einen sukzessiven Betrieb des Komparators und das Inkrementieren oder Dekrementieren des Binärzählers inkrementiert. Sobald V_S V_REF erreicht, wird der Binärzähler dekrementiert und inkrementiert, während V_S um VREF toggelt. Nach einer gewissen Anzahl von Zyklen, in denen Vs um VREF toggelt, wird der Wert des Binärzählers gespeichert. In der grafischen Darstellung aus 4 wird der Wert des Binärzählers gespeichert, sobald Vs viermal um VREF getoggelt ist. Obwohl vier Toggle-Vorgänge illustriert sind, würde ein durchschnittlicher Fachmann verstehen, dass mehr oder weniger Toggle-Vorgänge verwendet werden könnten. Weniger Toggle-Vorgänge können in einer schnelleren Reaktion resultieren, aber mehr Toggle-Vorgänge resultieren in einer besseren hysteretischen Steuerung. Wie oben angemerkt, kann der Binärzählerwert der vorherigen Umwandlung am Start jeder Umwandlung geladen sein. In einer anderen Ausführungsform kann, falls ein Sensor aktiv ist (bestimmt wird, dass ein leitfähiges Objekt an oder in der Nähe der Erfassungselektrode ist), das Speichern des Binärzählerwerts ausgesetzt werden, um sicherzustellen, dass das leitfähige Objekt während sukzessiver Umwandlungszyklen erkannt wird, solange es in Kontakt mit oder in der Nähe der Erfassungselektrode bleibt.
In einer Ausführungsform kann der CDC 210 verwendet werden, um die Sensorkapazität zu quantisieren. Nach einem Umwandlungszyklus kann CS wie folgt ausgedrückt werden: $C_{S} = D_{o u t} * 2 * C_{0} - C_{D A C}$
5A illustriert eine differentielle Architektur für einen CDC 500, die einen differentiellen asynchronen CDC ergibt. Zwei Erfassungselektroden 501 und 502 können über E/As 505 bzw. 506 mit Eingängen eines Komparators 520 gekoppelt sein. In einer Ausführungsform kann eine der Elektroden eine Dummy-Elektrode oder eine feste Kapazität sein, die so positioniert ist, dass sich ihre Kapazität in der Nähe eines leitfähigen Objekts (wie etwa eines Fingers) nicht ändert. KapDACs 525 und 526 können mit den Eingängen, die den Erfassungselektroden 501 und 502 entsprechen, gekoppelt sein und ähnlich wie der KapDAC 225 aus 2 arbeiten. Der KapDAC 525 kann durch ein Datensignal (Data) von einem Binärzähler 540 gesteuert werden, während der KapDAC 526 durch ein Data_bar-Signal von dem Binärzähler 540 gesteuert werden kann. Data_bar kann ein zu Data komplementäres Signal sein, sodass die Signale, die an den Eingängen des Komparators 540 hinzugefügt werden, die den Erfassungselektroden 501 und 502 entsprechen, entgegengesetzt sind.
Eine Logik 530, die mit dem Ausgang des Komparators 540 gekoppelt ist, kann eine Feedback-Schleife bilden, sodass das Inkrementieren und Dekrementieren des Binärzählers 540 das Signal an dem Komparatoreingang, das der Erfassungselektrode 501 (V_S1 ) entspricht, zwingt, dem Signal an dem Komparatoreingang, das der Erfassungselektrode 502 (V_S2 ) entspricht, zu gleichen. V_S1 und V_S2 sind dann nur an dem Mittelcode des Binärzählers 540 gleich. Falls eine Änderung der Kapazität ungleich null auftritt, weicht der Zählercode um einen Wert, der proportional zu der Änderung der Kapazität ist, von seinem Mittelcode ab. Diese Beziehung kann wie folgt ausgedrückt werden: $Δ C = D_{o u t} [2 C_{0} (1 + \frac{C_{S}}{C_{D A C}})] - (C_{D A C} + C_{S}),$
wobei D_OUT der Ausgang des Binärzählers 540 ist. D_OUT ist in 5A als „Data“ dargestellt.
Der absolute Wert der Kapazitätsänderung kann von dem Wert des LSB der KapDACs 525 und 526 folgendermaßen linear abgeleitet werden: $L S B = 2 C_{0} (1 + \frac{C_{S}}{C_{D A C}})$
Die Linearität gilt bei vollständig differentiellen Signalen +/-ΔC, die die Basiskapazität beider Sensoren überlagern. Das heißt, dass die Kapazitätsänderung (ΔC) an beiden Erfassungselektroden identisch ist. Dies kommt selten vor. In vielen Systemen ist die Kapazitätsänderung durch ein leitfähiges Objekt in Kontakt mit oder in der Nähe einer Erfassungselektrode an einer Erfassungselektrode größer als an einer anderen. Falls nur Tasten verwendet werden, kann die Kapazitätsänderung nur an einer einzelnen Erfassungselektrode vorhanden sein. Und falls mehrere Erfassungselektroden leitfähige Objekte an sich oder in ihrer Nähe aufweisen, machen es die physikalischen Eigenschaften jeder Erfassungselektrode und ihrer Umgebung unwahrscheinlich, dass der Idealfall (perfekte Linearität) erzielt wird.
5B illustriert die Kapazität und die daraus resultierenden Signale an den differentiellen Elektroden 501 und 502. Nach dem Aktivieren des Rst-Signals erhöht sich die Spannung V_S1 an einem Eingang des Komparators 520 und C_S1 . Die Spannung V_S2 erhöht sich an dem anderen Eingang des Komparators 520 und C_S2 . Jedes Signal toggelt (erreicht eine Toggle-Bedingung) und der Binärzählerwert wird gespeichert. Falls sich die Kapazität nicht ändert, wird die Toggle-Bedingung sofort erkannt. Falls sich die Kapazität ändert, werden V_S1 und V_S2 inkrementiert/dekrementiert, bis die Toggle-Bedingung erneut erreicht ist, und der Binärzählerwert wird für nachfolgende Umwandlungen gespeichert.
In Fällen, in denen sich die Kapazität nur bei einer einzelnen Erfassungselektrode ändert, kann der CDC in einem pseudo-differentiellen Modus arbeiten, der den CDC nichtlinear macht. Jedoch kann die Nichtlinearität vernachlässigbar sein, wenn die Kapazitätsänderung an der Erfassungselektrode relativ zu der Gesamtkapazität des KapDAC klein ist. Die 6A und 6B illustrieren die Kapazitätsunterschiede, die im differentiellen Modus und im pseudo-differentiellen Modus gemessen werden.
6A illustriert eine differentielle Messung 600 durch einen CDC 610, bei der sich an beiden Erfassungselektroden 601 und 602, die mit Eingängen 605 bzw. 605 gekoppelt sind, die Kapazität um ΔC ändert, jedoch in entgegengesetzten Richtungen, sodass: $\frac{Δ C}{D_{o u t}} \propto 2 C_{0} (1 + \frac{C_{S}}{C_{D A C}}) .$
6B illustriert eine pseudo-differentielle Messung 620 eines CDC 620, bei der sich nur an einer einzelnen Erfassungselektrode 601, die mit dem Eingang 605 gekoppelt ist, die Kapazität um ΔC ändert. Die Kapazität der Erfassungselektrode 602, die über den Eingang 606 mit dem CDC 610 gekoppelt ist, bleibt konstant. Die Änderung der Kapazität kann deshalb wie folgt ausgedrückt werden: $\frac{Δ C}{D_{o u t}} \propto 2 C_{0} (1 + \frac{C_{S}}{C_{D A C}} + \frac{Δ C}{2 C_{D A C}}) .$
Da ΔC viel kleiner als der Wert des KapDAC (C_DAC ) ist, ist die Änderung des Leistungsverhaltens des CDC, wenn dieser in dem pseudo-differentiellen Modus arbeitet, kaum bemerkbar. In anderen Ausführungsformen können sich beide Kapazitäten ändern, ist jedoch das an jede Kapazität angelegte ΔC unterschiedlich. In diesem Fall kann der pseudo-differentielle Betrieb angewendet werden.
Ist der Wert der Basis- oder parasitären Kapazität hoch, kann es zu lange dauern, bis der Kondensator auf den Mittelcode des Komparators geladen/entladen wird. In diesem Fall kann ein Zoom-Kondensator verwendet werden, um an den Erfassungselektroden ein Stufenspannungssignal bereitzustellen. 7 illustriert einen CDC 700 mit Zoom-Kondensatoren 755 und 756, die mit den Erfassungselektroden 501 bzw. 502 gekoppelt sind. Die Kapazität Cz des Zoom-Kondensators kann verwendet werden, um die Gleichtaktspannung an dem Eingang des Komparators 520 zu erhöhen. Hierdurch kann sichergestellt werden, dass die Werte von V_S1 und V_S2 im Gleichtaktbereich des Komparators 520 bleiben, auch wenn die parasitäre oder Basiskapazität der Erfassungselektroden hoch ist. Die Wirkung der Zoom-Kapazität auf die Signale an den Eingängen des Komparators kann wie folgt ausgedrückt werden: $V_{S 1} = \frac{C_{Z} + D_{o u t} C_{0}}{C_{Z} + C_{D A C} + C_{S} + Δ C} V_{d d}$
$V_{S 2} = \frac{C_{Z} + \bar{D_{o u t}} C_{0}}{C_{Z} + C_{D A C} + C_{S} - Δ C} V_{d d}$
Die Verwendung eines Zoom-Kondensators kann auch die Auflösung der Umwandlung verbessern. Die Verwendung des Zoom-Kondensators kann die Verwendung einiger der Bits der KapDACs 525 und 526 überflüssig machen, indem das Inkrementieren/Dekrementieren des Codes, das bei den größeren Kapazitäten für das Erreichen des Mittelcodes des Komparators notwendig ist, übersprungen wird. Die Verbesserung bezüglich der Auflösung der Umwandlung kann gezeigt werden als: $\frac{Δ C}{D_{o u t}} \propto 2 C_{0} (1 + \frac{C_{S} + \frac{C_{D A C}}{2}}{C_{Z} + \frac{C_{D A C}}{2}}) .$
Die tatsächliche Spannungsänderung (Signal) an den Komparatoreingängen wird deshalb wie folgt ausgedrückt: $Δ V = \frac{C_{0}}{C_{S} + C_{Z} + C_{D A C}} .$
Zur Erläuterung sei angemerkt, dass ein Zoom-Kondensator eine Gleichtaktkapazität (eine Kapazität, die an beiden Erfassungselektroden besteht) kompensieren kann, während der KapDAC verwendet wird, um die differentielle Kapazität in einen digitalen Wert (den Zählerwert) umzuwandeln, und durch den Zählerausgang gesteuert wird.
Weitere Leistungsoptimierung
Da für Mittelcodeübergänge mehr Leistung als für LSB-Übergänge des KapDAC erforderlich ist, kann ein Grob-/Feinbetrieb eingesetzt werden, um einen größeren Bereich von LSB-Übergängen zu ermöglichen, bevor ein Mittelcodeübergang erforderlich ist. Das heißt, dass ein Grob-/Feinabtastbetrieb die Frequenz, mit der eine kleine Kapazitätsänderung an einer Erfassungselektrode einen Mittelcodeübergang verursacht, reduzieren kann. Der KapDAC kann in einen 4-Bit-Grob-KapDAC und einen 6-Bit-Fein-KapDAC unterteilt werden. Der 6-Bit-Fein-KapDAC kann einen Bereich aufweisen, der äquivalent zu zwei Grob-KapDAC-LSBs ist. In verschiedenen anderen Ausführungsformen können unterschiedliche Auflösungen von Grob- und Fein-KapDACs verwendet werden.
Die 8A und 8B illustrieren Ausführungsformen eines Grob- und Feinbetriebs. 8A illustriert einen Fein-KapDAC 801, wobei ein Bereich von zwei LSBs eines Grob-KapDAC auf dem zweiten Bit des Grob-KapDAC 811 zentriert ist. Der Fein-KapDAC hat seinen höchsten Wert, wenn alle Bits des Fein-KapDAC „hoch“ sind. In der nächsten Stufe, die in 8B illustriert ist, wird der Grob-KapDAC 811 inkrementiert und wird der Fein-KapDAC 802 auf seinen Mittelcode gesetzt. Die Verwendung dieser Grob-/Feinüberlappung kann die maximalen Schaltverluste von dem KapDAC um das 16-fache reduzieren. In einigen Ausführungsformen können Fein-KapDACs eine größere Überlappung mit Grob-KapDACs haben, sodass ein Fein-KapDAC drei Bits eines Grob-KapDAC überlappt.
Um den oben beschriebenen Grob-/Feinbetrieb umzusetzen, können separate verkettete Binärzähler für den Grob-KapDAC und den Fein-KapDAC implementiert werden. 9 illustriert einen kombinierten Binärzähler 940 für die Grob- und Fein-KapDACs. Ein Feinbinärzähler 941 kann ein Steuersignal („Auf/Ab“) zum Inkrementieren oder Dekrementieren des Zählerwerts und einen Takteingang („Clk“) zum Befähigen des Inkrementierens/Dekrementierens aufweisen. Durch das Inkrementieren oder Dekrementieren des Feinbinärzählers 941 wird der KapDAC-Wert um ein LSB (C₀ ) erhöht oder verringert, bis der Code von dem Feinbinärzähler 63 oder 0 ist und der KapDAC-Wert deshalb 63C₀ oder 0 ist. Wenn dies auftritt, kann der Grobbinärzähler 942 durch das Empfangen des Auf/Ab-Signals und das Aufweisen eines befähigten Eingangs von dem Feinbinärzähler 941 inkrementiert oder dekrementiert werden. Falls der Feinbinärzähler 941 einen Wert von 63 oder 0 aufweist, was bedeutet, dass er gesättigt oder komplett aus ist, kann der Grobbinärzähler 942 inkrementiert oder dekrementiert und der Feinbinärzähler 941 auf seinen Mittelcode zurückgesetzt werden. Das heißt, dass das MSB des Feinbinärzählers auf 1 gesetzt und die restlichen Bits auf null gesetzt werden.
Tabelle 1 illustriert, wie sich der Binärzähler über die Grob- und Feinbinärzähler erhöht. Tabelle 1.

Zeit 4-Bit-Grob 6-Bit-Fein KapDAC

1 0 0 1 0 1 1 1 1 1 0 126C₀

2 0 0 1 0 1 1 1 1 1 1 127C₀

3 0 0 1 1 1 0 0 0 0 0 128C₀
Wenn das Ziel ein Betrieb mit niedrigem Leistungsverbrauch ist, sollten andere Systemkomponenten auch im Hinblick auf den Leistungsverbrauch optimiert werden. Statt einen hochfrequenten Takt zu implementieren, der eventuell mehr Leistung als nötig verbraucht, kann der CDC der vorliegenden Erfindung eine asynchrone Logikschleife für den Zähler und den Komparator einsetzen.
10A illustriert eine Ausführungsform eines Flankendetektors 1000, der einen Komparator 1040 mit differentiellen Eingängen und Ausgängen umfasst. Die differentiellen Ausgänge sind mit Invertierern 1042 gekoppelt, die ihrerseits mit einem ODER-Gatter 1044 gekoppelt sind. Der Ausgang von einem der Invertierer wird dem D-Eingang eines Flip-Flops (F/F) 1046 bereitgestellt. Der Ausgang des ODER-Gatters 1040 ist mit dem Takt des F/F gekoppelt, welches dem KapDAC das Auf/Ab-Signal (Inkrementieren/Dekrementieren) bereitstellen kann.
10B illustriert eine Oszillationsschleife 1001, die den Flankendetektor 1000 aus 10A umfasst, der mit einem ersten Puffer 1052 (Verzögerung 1) gekoppelt ist, dessen Ausgang mit einem UND-Gatter 1053 gekoppelt ist. Ist ein Fertig-Signal nicht aktiviert (siehe unten stehende 10C), wird dem KapDAC ein Taktsignal bereitgestellt (wie in 9 gezeigt). Der Ausgang des UND-Gatters 1053 wird durch einen Invertierer 1054 invertiert und durch einen zweiten Puffer 1056 (Verzögerung 2) erneut verzögert. In einer Ausführungsform kann die zweite Verzögerung durch den zweiten Puffer 1056 eine Anzahl von kaskadierten Puffern sein. In der Ausführungsform in 10B werden vier Puffer verwendet. Ein durchschnittlicher Fachmann würde verstehen, dass je nach gewünschter Verzögerung mehr oder weniger Puffer implementiert werden können. In einer anderen Ausführungsform können Verzögerungen programmierbar sein, um sich an verschiedene System- und Timing-Anforderungen anzupassen. Basierend auf Programmeinstellungen können mehr oder weniger Puffer verwendet werden. Der Ausgang der zweiten Verzögerung wird zusammen mit einem Abtastsignal von einem niederfrequenten Takt (siehe unten stehende 11) in ein UND-Gatter 1057 eingegeben. Falls das Abtastsignal aktiviert ist und der Ausgang der zweiten Verzögerung „hoch“ ist, wird dem Komparator 1040 des Flankendetektors 1000 ein Steuersignal bereitgestellt und wird der Vergleich der Signale an den Komparatoreingängen erneut ausgeführt. Dadurch wird die Oszillationsschleife erneut gestartet.
10C illustriert eine Schaltung 1002 zum Erzeugen des Fertig-Signals an dem UND-Gatter 1053 der Oszillationsschleife 1001 aus 10B. Ein Flankengenerator 1060 empfängt das Auf/Ab-Signal von dem F/F 1046 des Flankendetektors 1000 (aus 10A). Das Signal wird durch einen Invertierer 1062 invertiert und mit dem gleichen Signal in ein UND-Gatter 1064 eingegeben. Die Verzögerung des Invertierers 1062 erzeugt einen Puls, der das erste F/F 1071 taktet. Zwei zusätzliche F/Fs, 1072 und 1073, sind in Reihe gekoppelt, wobei ihre Q-Ausgänge mit einem Eingang eines UND-Gatters 1080 gekoppelt sind. Wenn alle drei F/Fs „hoch“ ausgeben, wird ein Fertig-Signal aktiviert und wird das Taktsignal für den KapDAC (siehe 10B) gestoppt.
Weitere Leistungseinsparungen können durch die Verwendung eines niederfrequenten Takts erzielt werden. 11A illustriert einen Relaxationsoszillator 1100 mit niedrigem Leistungsverbrauch, der als der niederfrequente Takt fungiert. Einem Integrationskondensator CINT 1120 wird eine Stromquelle 1110 bereitgestellt, die die Spannung über den Integrationskondensator mit einer folgenden Rate vergrößert: $R a t e = \frac{I_{r e f}}{C_{i n t}}$
Ein zeitkontinuierlicher Komparator 1140 kann den Integrationskondensator jedes Mal, wenn die Spannung V_INT über den Integrationskondensator VREF kreuzt, zurücksetzen. Der Ausgang des Komparators 1140 ist mit einem F/F 1150 gekoppelt, welches das Abtastsignal an den CDC ausgibt (siehe den Eingang des UND-Gatters 1057 aus 10B).
11B illustriert Wellenformen für die verschiedenen Spannungssignale und Ausgänge des Relaxationsoszillators 1100 mit niedrigem Leistungsverbrauch. VINT wird mit der Rate von I_REF/C_INT erhöht und wird zurückgesetzt, wenn sie VREF erreicht. Der Ausgang des Komparators V_OUT ist jedes Mal „hoch“, wenn VINT VREF kreuzt. Das Abtastsignal wird bei jedem Komparatorausgangspuls geändert. Die Periode des Relaxationsoszillators mit niedrigem Leistungsverbrauch kann wie folgt ausgedrückt werden: $T_{P e r i o d e} = \frac{V_{r e f}}{I_{r e f}} C_{i n t} & & T_{d} < < T_{P e r i o d e},$
wobei T_d die Komparatorverzögerung ist, T_Periode die Oszillationsperiode ist und V_REF und I_REF die Referenzspannung bzw. der Referenzstrom sind. Ein F/F kann dem Ausgang des Komparators zu 50 % hinzugefügt werden, indem die Frequenz des Komparators durch 2 geteilt wird.
12 illustriert einen Graphen 1200 des Stromverbrauchs für analoge und digitale Schaltkreise des CDC. Wenn der CDC keine Änderung der Kapazität erkennt (kein leitfähiges Objekt ist an oder in der Nähe der Erfassungselektroden. Der analoge Leistungsverbrauch 1201 beträgt ungefähr 25 nA bei einer niedrigen Taktfrequenz (1 kHz). Der digitale Leistungsverbrauch 1202 für die digitalen Abschnitte der Schaltung beträgt weniger als 20 nA. Erhöht sich die Änderung der Kapazität, erhöhen sich auch der analoge Leistungsverbrauch 1201 und der digitale Leistungsverbrauch 1202. Jedoch verbringt eine Erfassungsvorrichtung den Großteil ihres Lebens im Leerlauf, in dem sich die Kapazität nicht ändert. Deshalb kann die Ruheleistung der entscheidende Faktor für den Gesamtleistungsverbrauch eines Kapazitätserfassungssystems sein. Ein Leistungsverbrauch, der proportional zu der Kapazitätsänderung ist, kann die Batterielebensdauer bei Vorrichtungen, die nicht mit dem Stromnetz verbunden sind, drastisch erhöhen.
Es wird ferner anerkannt werden, dass zur Interpretation der Ansprüche die detaillierte Beschreibungssektion verwendet werden soll und nicht etwa die Übersichts- und Zusammenfassungssektionen. Die Übersichts- und Zusammenfassungssektionen können eine oder mehrere, aber nicht alle Ausführungsbeispiele der vorliegenden Erfindung, wie sie von dem/den Erfinder(n) gesehen werden, darlegen und sollen die vorliegende Erfindung und die angehängten Ansprüche somit in keiner Weise begrenzen.
Ausführungsformen der vorliegenden Erfindung sind oben mit Hilfe funktionaler und schematischer Blockdiagramme beschrieben worden, die die Implementierung von spezifizierten Funktionen und deren Beziehungen illustrieren. Die Grenzen dieser Funktionsbaublöcke sind hierin zur Vereinfachung der Beschreibung zufällig definiert worden. Andere Grenzen können definiert werden, solange die spezifizierten Funktionen und deren Beziehungen angemessen durchgeführt werden.
Die vorhergehende Beschreibung der spezifischen Ausführungsformen legt die allgemeine Natur der Erfindung so vollständig offen, dass andere durch das Anwenden ihres Fachwissens solche spezifischen Ausführungsformen für verschiedene Anwendungen ohne übermäßiges Experimentieren problemlos modifizieren und/oder anpassen können, ohne von dem allgemeinen Konzept der vorliegenden Erfindung abzuweichen. Deshalb sind solche Anpassungen und Modifizierungen, basierend auf den hierin präsentierten Lehren und Anleitungen, als innerhalb der Bedeutung und des Bereichs von Äquivalenten der offenbarten Ausführungsformen eingeschlossen zu verstehen. Es versteht sich, dass die Ausdrucksweise oder Terminologie hierin der Beschreibung dient und nicht als begrenzend betrachtet werden sollte, sodass die Terminologie oder Ausdrucksweise der vorliegenden Patentbeschreibung von Fachleuten im Licht der Lehren und Anleitungen zu interpretieren ist.
Die Breite und der Umfang der vorliegenden Erfindung sollten durch keines der oben beschriebenen Ausführungsbeispiele begrenzt werden, sondern sollten nur gemäß den folgenden Ansprüchen und ihren Äquivalenten definiert werden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 15938976 [0001]
US 62555504 [0001]
US 62/585043 [0001]

Claims

Ein Kapazitäts-Digital-Wandler (CDC, Capacitance-to-Digital Converter), der Folgendes beinhaltet: einen Komparator, der einen ersten Eingang, der mit einer Erfassungselektrode gekoppelt ist, und einen zweiten Eingang, der mit einem Referenzsignal gekoppelt ist, aufweist; einen kapazitiven Digital-Analog-Wandler (DAC, Digital-to-Analog Converter), der mit dem ersten Eingang des Komparators gekoppelt ist, wobei der kapazitive DAC dazu dient, ein Signal an die Erfassungselektrode anzulegen; und einen Zähler, um dem kapazitiven DAC Steuersignale bereitzustellen, wobei der Binärzähler Logiksignale von einer Logikeinheit, die mit einem Ausgang des Komparators gekoppelt ist, empfängt, wobei eine Kapazitätsänderung durch eine Verarbeitungseinheit erkannt wird, wenn sich ein erster Wert des Zählers wesentlich von einem zweiten Wert des Binärzählers unterscheidet.
CDC gemäß Anspruch 1, wobei der zweite Wert des Zählers einer Basiskapazität der Erfassungselektrode entspricht.
CDC gemäß Anspruch 1, wobei die Logikeinheit bestimmt, ob der Zähler inkrementiert oder dekrementiert werden soll.
CDC gemäß Anspruch 1, wobei der kapazitive DAC einen kapazitiven Grob-DAC und einen kapazitiven Fein-DAC beinhaltet, die mit dem Ausgang des Zählers gekoppelt sind.
CDC gemäß Anspruch 4, wobei der kapazitive Grob-DAC einen ersten Satz DAC-Werte beinhaltet und der kapazitive Fein-DAC einen zweiten Satz DAC-Werte beinhaltet und wobei der erste Satz DAC-Werte und der zweite Satz DAC-Werte mindestens einen überlappenden Wert aufweisen.
CDC gemäß Anspruch 1, der ferner eine Oszillationsschleife beinhaltet, wobei die Oszillationsschleife Folgendes beinhaltet: den Komparator; ein erstes Verzögerungselement, das mit einem Eingang des Komparators gekoppelt ist; ein zweites Verzögerungselement, das mit einem Ausgang des ersten Verzögerungselements gekoppelt ist; und ein Logikelement, das mit einem Ausgang des zweiten Verzögerungselements gekoppelt ist, wobei das Logikelement dazu dient, den Komparator zu initiieren.
CDC gemäß Anspruch 1, der ferner einen Zoom-Kondensator, der mit dem ersten Eingang des Komparators gekoppelt ist, beinhaltet, wobei der Zoom-Kondensator dazu dient, ein Stufensignal an den ersten Eingang des Komparators anzulegen.
Ein Kapazitäts-Digital-Wandler (CDC), der Folgendes beinhaltet: einen Komparator, der einen ersten Eingang, der mit einer ersten Erfassungselektrode gekoppelt ist, und einen zweiten Eingang, der mit einer zweiten Erfassungselektrode gekoppelt ist, aufweist; einen ersten kapazitiven Digital-Analog-Wandler (DAC), der mit dem ersten Eingang des Komparators gekoppelt ist, wobei der kapazitive DAC dazu dient, ein erstes Signal an die erste Erfassungselektrode anzulegen; einen zweiten kapazitiven Digital-Analog-Wandler (DAC), der mit dem zweiten Eingang des Komparators gekoppelt ist, wobei der kapazitive DAC dazu dient, ein zweites Signal an die zweite Erfassungselektrode anzulegen; und einen Zähler, um dem ersten und zweiten kapazitiven DAC Steuersignale bereitzustellen, wobei der Zähler Logiksignale von einer Logikeinheit empfängt, die mit einem Ausgang des Komparators gekoppelt ist, wobei eine Kapazitätsänderung durch eine Verarbeitungseinheit erkannt wird, wenn sich ein erster Wert des Zählers wesentlich von einem zweiten Wert des Zählers unterscheidet.
CDC gemäß Anspruch 8, wobei ein erstes Steuersignal an den ersten kapazitiven DAC von dem Zähler zu einem zweiten Steuersignal an den zweiten kapazitiven DAC von dem Zähler komplementär ist.
CDC gemäß Anspruch 8, wobei die Logikeinheit bestimmt, ob der Zähler inkrementiert oder dekrementiert werden soll.
CDC gemäß Anspruch 8, wobei der erste und zweite kapazitive DAC jeweils einen kapazitiven Grob-DAC und einen kapazitiven Fein-DAC beinhalten, die mit dem Ausgang des Zählers gekoppelt sind.
CDC gemäß Anspruch 11, wobei die kapazitiven Grob-DACs einen ersten Satz DAC-Werte beinhalten und die kapazitiven Fein-DACs einen zweiten Satz DAC-Werte beinhalten und wobei der erste Satz DAC-Werte und der zweite Satz DAC-Werte mindestens einen überlappenden Wert aufweisen.
CDC gemäß Anspruch 8, der ferner einen ersten Zoom-Kondensator, der mit dem ersten Eingang des Komparators gekoppelt ist, und einen zweiten Zoom-Kondensator, der mit dem zweiten Eingang des Komparators gekoppelt ist, beinhaltet, wobei der erste und zweite Zoom-Kondensator dazu dienen, ein erstes und zweites Stufensignal an den ersten und zweiten Eingang des Komparators anzulegen.
CDC gemäß Anspruch 8, wobei die Logikeinheit Folgendes beinhaltet: einen ersten Invertierer, der zwischen einem ersten Ausgang des Komparators und einem ersten Eingang eines ODER-Gatters gekoppelt ist; einen zweiten Invertierer, der zwischen einem zweiten Ausgang des Komparators und einem zweiten Eingang des ODER-Gatters gekoppelt ist; und ein D-Flip-Flop (F/F), das mit dem ersten Eingang des ODER-Gatters und dem Ausgang des ODER-Gatters gekoppelt ist, wobei das D-F/F dazu dient, dem Zähler Inkrementierungs- oder Dekrementierungssignale bereitzustellen.
Ein Verfahren zum Erkennen einer Änderung der Kapazität an einer Erfassungselektrode, wobei das Verfahren Folgendes beinhaltet: Anlegen eines Signals an die Erfassungselektrode; Vergleichen des Signals an der Erfassungselektrode mit einem Referenzsignal; falls das Signal an der Erfassungselektrode kleiner als das Referenzsignal ist, Erhöhen des an die Erfassungselektrode angelegten Signals; Wiederholen der Schritte des Anlegens des Signals, des Vergleichens des Signals und des Erhöhens des Signals, bis das Signal größer als das Referenzsignal ist; wenn das Signal größer als das Referenzsignal ist, Verringern des an die Erfassungselektrode angelegten Signals; falls eine Toggle-Bedingung nicht erkannt wird, Wiederholen der Schritte des Anlegens des Signals, des Vergleichens des Signals, des Erhöhens des Signals und des Verringerns des Signals, bis eine Toggle-Bedingung erkannt wird; und Speichern eines ersten digitalen Werts, der für das Signal, bei dem die Toggle-Bedingung erkannt wird, repräsentativ ist.
Verfahren gemäß Anspruch 15, das ferner Folgendes beinhaltet: Anlegen eines Signals, das dem gespeicherten ersten digitalen Wert entspricht, an die Erfassungselektrode; und falls eine Toggle-Bedingung erkannt wird, Bestimmen, dass keine Kapazitätsänderung aufgetreten ist.
Verfahren gemäß Anspruch 16, das ferner Folgendes beinhaltet: falls eine Toggle-Bedingung nicht erkannt wird, Erhöhen oder Verringern des Signals, bis eine Toggle-Bedingung erkannt wird; und Speichern eines zweiten digitalen Werts, der für das Signal, bei dem die Toggle-Bedingung erkannt wird, repräsentativ ist.
Verfahren gemäß Anspruch 17, das ferner Folgendes beinhaltet: Vergleichen des zweiten digitalen Werts mit dem ersten digitalen Wert; und falls eine Differenz zwischen dem ersten digitalen Wert und dem zweiten digitalen Wert groß genug ist, Bestimmen, dass ein leitfähiges Objekt an der Erfassungselektrode vorhanden ist.
Ein Verfahren zum Erkennen einer Änderung der Kapazität einer Erfassungselektrode, wobei das Verfahren Folgendes beinhaltet: Anlegen eines ersten vorgegebenen Signals an die Erfassungselektrode; Vergleichen eines resultierenden Signals, das von dem ersten vorgegebenen Signal und einer Kapazität der Erfassungselektrode abgeleitet wird, mit einem Referenzsignal; und falls das resultierende Signal dem Referenzsignal im Wesentlichen ähnlich ist, Bestimmen keiner Kapazitätsänderung der Erfassungselektrode.
Verfahren gemäß Anspruch 19, das ferner Folgendes beinhaltet: falls das resultierende Signal dem Referenzsignal im Wesentlichen nicht ähnlich ist, Anlegen eines zweiten Signals an die Erfassungselektrode; Vergleichen eines resultierenden Signals, das von dem zweiten Signal und einer Kapazität der Erfassungselektrode abgeleitet wird, mit einem Referenzsignal; und Quantifizieren der Änderung der Kapazität durch Vergleichen des zweiten Signals und des ersten vorgegebenen Signals.