CN111052059B - 毫微功率电容到数字转换器 - Google Patents

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Abstract

描述了一种异步电容到数字转换器(CDC)，其在非活动期间(当没有导电物体与感测电极接触或在感测电极附近时)允许非常低功率的操作。CDC的异步操作提供电容到数字转换而无需使用系统资源和更多的功率密集型电路元件。

Description

毫微功率电容到数字转换器
相关申请
本申请是于2018年3月28日提交的美国非临时申请号15/938,976的国际申请，其要求于2017年9月7日提交的美国临时专利申请号62/555,504和于2017年11月13日提交的62/585,043的优先权和利益，这三个申请都通过引用被全部整体并入本文。
技术领域
本公开通常涉及电特性感测，且更具体地涉及感测电容变化。
背景
计算设备例如笔记本计算机、个人数据助理(PDA)、信息亭和移动手持话机具有用户接口设备，其也被称为人机接口设备(HID)。一种类型的用户接口设备是触摸传感器垫(通常也被称为触摸板)，其可用于模拟个人计算机(PC)鼠标的功能。触摸传感器垫通过使用两个定义的轴来复制鼠标X/Y移动，这两个轴包含检测一个或更多个对象例如手指或触笔的位置的传感器电极的集合。触摸传感器垫提供用于执行例如定位指针或在显示器上选择项目的功能的用户接口设备。另一种类型的用户接口设备是触摸屏(touch screen)。也被称为触摸屏(touchscreens)、触摸窗口、触摸面板或触摸屏面板的触摸屏是允许显示器用作输入设备的透明显示器覆盖层，去除了作为用于与显示器的内容交互作用的主要输入设备的键盘和/或鼠标。其他用户接口设备包括可用于检测触摸、轻敲、拖动和其他手势的按钮、滑块等。
电容感测系统越来越多地用于实现这些和其他类型的用户接口设备，并且通过在感测电极上产生的反映电容的变化的电信号来起作用。电容的这种变化可以指示触摸事件或者在电极附近的导电对象例如手指的存在。感测元件的电容变化可以然后由电路测量，该电路将从电容感测元件测量的电容转换为由主机设备解释的数字值。与一些应用可以提供的功率和时间相比，感测电路以及实现它们的控制和处理电路可能消耗更多的功率并花费更多的时间。因此，快速、低功率感测方法是需要的。
附图说明
图1示出了根据一个实施例的电容测量系统。
图2示出了根据一个实施例的单端异步电容到数字转换器(CDC)。
图3A示出了根据一个实施例的确定表示电容的数字代码的方法。
图3B示出了根据一个实施例的基于数字转换来检测在感测电极上的导电对象的存在或接近的方法。
图4示出了根据一个实施例的对应于单端异步电容到数字转换的电容和信号值。
图5A示出了根据一个实施例的差分异步CDC。
图5B示出了根据一个实施例的对应于差分异步电容到数字转换的电容和信号值。
图6A示出了根据一个实施例的差分电容到数字转换的电容。
图6B示出了根据一个实施例的伪差分电容到数字转换的电容。
图7示出了根据一个实施例的包括变焦电容器(zoom capacitor)的差分异步CDC。
图8A-B示出了根据一个实施例的粗/细二进制计数器方案。
图9示出了根据一个实施例的组合粗/细二进制计数器。
图10A示出了根据一个实施例的边缘检测器。
图10B示出了根据一个实施例的供异步CDC使用的振荡回路。
图10C示出了根据一个实施例的用于在确定由异步CDC完成转换时使用的完成逻辑。
图11A示出了根据一个实施例的用于异步CDC的低频张弛振荡器。
图11B示出了根据一个实施例的对应于异步CDC的低频张弛振荡器的波形和信号。
图12示出了在异步CDC的模拟和数字域中的功率消耗。
当结合附图被理解时，本发明的实施例的特征和优点将从下面阐述的详细描述变得更明显。在附图中，相似的参考数字一般指示相同的、在功能上相似的和/或在结构上相似的元件。
概述
本发明的第一实施例可以是包括耦合到感测电极和参考信号的比较器的CDC。电容数模转换器(DAC)可以耦合到感测电极和比较器的输入端，并由通过逻辑电路耦合到比较器的输出端的计数器控制。在该实施例中，电容变化可以由处理电路通过比较从一个时间到另一时间的计数器的值来检测。
本发明的第二实施例可以是CDC，CDC包括耦合到一对感测电极或其他类似输入端的比较器。一对电容DAC可以耦合到感测电极或类似输入段以及比较器的相应输入端，并由计数器控制，该计数器通过逻辑电路耦合到比较器的输出端。电容DAC可以由互补信号控制。在该实施例中，电容变化可以由处理电路通过比较从一个时间到另一时间的计数器的值来检测。
本发明的第三实施例可以是通过首先向感测电极施加信号且然后将该信号与参考信号进行比较来检测在感测电极上的电容的变化的方法。所施加的信号可以基于该比较而递增或递减，直到触发条件(toggle condition)被达到为止，此时与在触发条件被达到时的信号相关联的计数器值被存储。
详细描述
本说明书公开了合并本发明的特征的一个或更多个实施例。所公开的实施例仅仅举例说明本发明。本发明的范围不限于所公开的实施例。本发明由附到其的权利要求限定。
所描述的实施例以及在说明书中对“一个实施例”、“实施例”、“示例性实施例”等的提及指示所描述的实施例可包括特定的特征、结构或特性，但每个实施例可以不一定包括特定的特征、结构或特性。此外，这样的短语不一定指同一实施例。此外，当关于实施例描述特定的特征、结构或特性时，应理解，关于其它实施例——不管是否被明确地描述——影响这种特征、结构或特性是在本领域中的技术人员的知识范围内的。
图1示出了用于检测在感测电极101.1-101.4上或附近的导电对象的存在的电容感测系统100。电容感测系统100可以包括电路103，电路103包括电容到数字转换器(CDC)110，其可以由定时器115触发或启用，定时器115还可以向复用器120提供时钟和/或控制信号。复用器120可以通过模拟滤波器125耦合到CDC 110的输入端，并耦合到电路103的输入端/输出端(I/O)105.1-105.4。IO 105.1-105.4可以耦合到感测电极101.1-101.4，使得感测电极101.1-101.4通过IO 105.1-105.4、复用器120和模拟滤波器125耦合到CDC 110。CDC110的输出端可以耦合到数字滤波器127。在各种实施例中，模拟滤波器125和数字滤波器127可用于减少可能由环境噪声、人体噪声或其他系统干扰引起的错误触摸或接近事件的频率。数字滤波器127的输出端可以耦合到用于处理CDC 110的输出的处理电路(未示出)。
虽然在图1中示出了四个感测电极，但更多或更少的感测电极可以根据应用要求来实现。此外，尽管电容感测系统100的实施例示出了用于所有感测电极的单个CDC，但不同数量的CDC可以被实现。在一个实施例中，可以为每个感测电极实现一CDC。在另一个实施例中，感测电极可以被分组在一起，并且对应于可以被配置为同时操作的多个CDC中的一个。
图2示出了在单端异步配置210中的图1的CDC 110(在下文中被称为CDC 210)。CDC210可以包括比较器220，该比较器220具有耦合到参考电压(VREF)的输入端和耦合到具有电容CS的感测电极201的另一输入端。感测电极201可以对应于图1的感测电极101.1-101.4。在一个实施例中，感测电极201可以通过I/O 205耦合到CDC 210，如图1所述。耦合到感测电极201的比较器220的输入端也可以耦合到电容数模转换器(CapDAC)225。CapDAC 225可以包括多个电容器(C0-2N-1C0)和控制电路，使得CapDAC 225的电容可以在CDC 210的操作期间响应于控制信号而改变。CapDAC 225也可以被称为电流DAC或仅仅“DAC”。比较器220的输出端可以耦合到逻辑230，逻辑230可以耦合到二进制计数器240。在其他实施例中，可以使用非二进制的计数器。二进制计数器240的输出(数据)可以耦合到与门245的输入端，用于在复位信号(Rst)不是有效的时控制CapDAC 225。CapDAC 225的值和感测电极的电容CS可以在比较器220的输入端上产生信号VS。VS可以由下式给出：
其中D是由二进制计数器提供的数字代码(数据)，C0是最低有效位(LSB)电容器，CDAC是CapDAC 225的总电容，而CS是感测电极201的电容。
图3A示出了用于操作CDC 210的方法310。逻辑230在步骤310中首先使二进制计数器240递增，这增加了在比较器220的输入端上的CapDAC 225的值。这增加了在比较器220的输入端上的信号VS。在步骤315中将VS与VREF进行比较。如果VS不等于或大于VREF，则二进制计数器240在步骤310中再次递增，并且重复该比较。如果VS等于或大于VREF，则二进制计数器240在步骤320中递减。如果VS在规定数量的周期内在VREF左右被触发，使得触发条件在步骤325中被检测到，则二进制计数器代码在步骤330中被存储。如果否，递增/递减过程继续，直到在VREF左右的触发条件被检测到为止，并且计数器值在步骤330中被存储。
图3B示出了用于检测导电对象对感测电极201的存在或接近的方法302。首先，来自方法301的步骤330的所存储的值在步骤340中被加载到二进制计数器240中。如果在步骤345中VS不大于或等于VREF，则二进制计数器240在步骤356中递增，并且重复该比较。如果VS等于或大于VREF，则二进制计数器240在步骤354中递减，并且也重复该比较。在每个阶段确定VS的值是否在步骤355中在VREF左右被触发(触发条件被达到)。在步骤365和370中，如果在确定VS在VREF左右触发时的计数器值与来自方法300的步骤330的所存储的值相同，则没有电容变化被检测到。如果在步骤375中二进制计数器值的变化大于阈值，则在步骤380中，导电对象在感测电极上或附近被检测到。在步骤375中，如果二进制计数器值不大于阈值，则在步骤390中，没有导电对象在感测电极上或附近被检测到。在各种实施例中，在触发在步骤355中被检测到之后，检测到的新近确定的计数器值可以被存储，并替换在方法300的步骤330中存储的计数器值。图3B的方法可以在每次转换之后存储二进制计数器值，使得CDC 210在每次转换开始时被加载有先前的二进制计数器值。
图4示出了在CDC 210的操作期间在比较器220的输入端上的信号VS的曲线图400。在复位信号Rst是有效的之后，通过比较器和二进制计数器递增或递减的连续操作使VS递增。一旦VS达到VREF，二进制计数器就在VS在VREF左右触发时递减和递增。在某个数量的周期——其中VS在VREF左右触发——之后，二进制计数器的值被存储。在图4的曲线图中，一旦VS在VREF左右触发四次，二进制计数器的值就被存储。虽然示出了四次触发，但本领域中的普通技术人员将理解，更多或更少的触发可以被使用。更少的触发可以导致更快的响应，但更多的触发将导致更好的滞后控制。如上所述，前一转换的二进制计数器值可以在每次转换开始时被加载。在另一个实施例中，如果传感器是活动的(导电对象被确定为在感测电极上或附近)，则二进制计数值的存储可以被暂停以确保导电对象在连续的转换周期中被检测到，只要它保持与感测电极接触或在感测电极附近。
在一个实施例中，CDC 210可用于量化传感器电容。在一个转换周期之后，CS可由下式给出：
CS＝Dout*2*C0-CDAC
图5A示出了用于创建差分异步CDC的CDC 500的差分架构。两个感测电极501和502可以分别通过IO 505和506耦合到比较器520的输入端。在一个实施例中，电极之一可以是虚拟电极或固定电容，其被定位成使得它的电容在导电对象(例如手指)接近时不改变。CapDAC 525和526可以耦合到对应于感测电极501和502的输入端，并且与图2的CapDAC225类似地操作。CapDAC 525可以由来自二进制计数器540的数据信号(数据)控制，而CapDAC526可以由来自二进制计数器540的数据信号控制。数据可以是数据的互补信号，使得被添加到对应于感测电极501和502的比较器520的输入端的信号是相反的。
耦合到比较器520的输出端的逻辑530可以形成反馈回路，使得二进制计数器540的递增和递减迫使在对应于感测电极501(VS1)的比较器输入端上的信号等于在对应于感测电极502(VS2)的比较器输入端上的信号。VS1和VS2仅在二进制计数器540的中间码(midcode)处是相等的。如果存在电容的非零变化，计数器代码从它的中间码偏离与电容的变化成比例的值。这个关系可以由下式给出：
其中DOUT是二进制计数器540的输出。在图5A中，DOUT可以被表示为“数据”。
电容变化的绝对值可以通过下式从CapDAC 525和526的LSB的值线性地导出：
线性度对叠加在两个传感器的基线电容上的全差分信号+/-ΔC适用。也就是说，在两个感测电极上的电容变化(ΔC)是相同的。这是罕见的。在许多系统中，来自与感测电极接触或在感测电极附近的导电对象的电容变化在一个感测电极上比在另一个感测电极上更大。如果只有按钮被使用，则电容变化可以只存在于单个感测电极上。而且如果多个感测电极具有存在于它们上或附近的导电对象，则每个感测电极及其环境的物理性质使理想情况(完美的线性度)被实现变得不可能。
图5B示出了在差分电极501和502上的电容和总信号。在Rst信号是有效的之后，电压VS1在比较器520的输入端和CS1上增加。电压VS2在比较器520的另一个输入端和CS2上增加。每个信号触发(达到触发条件)并且二进制计数器值被存储。如果电容不改变，触发条件被立即检测。如果电容确实改变，VS1和VS2将递增/递减，直到触发条件被再次达到为止并且二进制计数器值被存储用于后续转换。
在电容仅针对单个感测电极改变的情况下，CDC可以在伪差分模式中操作，使CDC成为非线性的。然而，当在感测电极上的电容变化相对于CapDAC的总电容是小的时，非线性度可以是可忽略的。图6A和6B示出了在差分模式和伪差分模式中测量的电容的差异。
图6A示出了由CDC 610进行的差分测量600，其中分别耦合到输入端605和605的两个感测电极601和602使它们的电容改变了ΔC，但在相反的方向上，使得：
图6B示出了CDC 620的伪差分测量620，其中只有耦合到输入端605的单个感测电极601使它的电容改变了ΔC。通过输入端606耦合到CDC610的感测电极602的电容保持恒定。因此，电容的变化可由下式给出：
因为ΔC比CapDAC的值(CDAC)小得多，存在当在伪差分模式中操作时CDC的性能的几乎可忽略的变化。在其他实施例中，两个电容都可以改变，但施加到每个电容的ΔC是不同的。在这种情况下，可以应用伪差分操作。
当基线或寄生电容的值是高的时，将电容器向上/向下充电至比较器中间码可能花费太长时间。在这种情况下，变焦电容器可以用于在感测电极上提供阶跃电压信号。图7示出了具有分别耦合到感测电极501和502的变焦电容器755和756的CDC 700。变焦电容器的电容CZ可用于增加在比较器520的输入端处的共模电压。这可以确保VS1和VS2的值保持在比较器520的共模范围内，即使感测电极的寄生或基线电容是高的。变焦电容对比较器的输入端上的信号的影响可由下式给出：
变焦电容器的使用也可以提高转换的分辨率。通过跳过与达到比较器的中间码所必需的较大电容相关联的代码的递增/递减，使用变焦电容器可以避免CapDAC 525和526的一些位的使用。可以通过下式看到转换的分辨率的提高：
因此，在比较器输入端上的电压(信号)的实际变化由下式给出：
为清楚起见，变焦电容器可以补偿共模电容(在两个感测电极上存在的电容)，而CapDAC用于将差分电容转换为数字值(计数器值)并由计数器输出控制。
另外的功率优化
因为与CapDAC的LSB转换所需的功率相比，中间码转换需要更多的功率，所以在中间码转换被需要之前粗/细操作可以用来允许LSB转换的更大范围。也就是说，粗/细扫描操作可以减小在感测电极上的小电容变化引起中间码转换的频率。CapDAC可分为4位粗CapDAC和6位细CapDAC。6位细CapDAC也许具有相当于两个粗CapDAC LSB的范围。在各种其他实施例中，可以使用粗CapDAC和细CapDAC的不同分辨率。
图8A和8B示出了粗和细操作的实施例。图8A示出了具有以粗CapDAC 811的第二位为中心的粗CapDAC的两个LSB的范围的细CapDAC 801。当细CapDAC的所有位都是高的时，细CapDAC在它的最高值处。为了移动到下一个级别，如图8B所示，然后粗CapDAC 811递增，以及细CapDAC 802被设置到它的中间码。使用这个粗/细重叠可以将来自CapDAC的最大开关损耗降低16倍。在一些实施例中，细CapDAC可以具有与粗CapDAC的更大的重叠，使得细CapDAC与粗CapDAC的三位重叠。
为了实现上述粗/细操作，可以实现用于粗CapDAC和细CapDAC的单独链接的二进制计数器。图9示出了粗和细CapDAC的组合二进制计数器940。细二进制计数器941可以具有用于使计数器值递增或递减的控制信号(“向上/向下”)和实现递增/递减的时钟输入(“Clk”)。使细二进制计数器941递增或递减将CapDAC值增加或减小了1LSB(C0)，直到来自细二进制计数器的代码为63或0以及因此CapDAC值为63C0或0为止。当这出现时，粗二进制计数器942可以通过接收向上/向下信号并具有来自细二进制计数器941的使能输入来递增或递减。如果细二进制计数器941具有63或0的值，意味着它是饱和的或完全关闭，则粗二进制计数器942可以递增或递减，并且细二进制计数器941复位到它的中间码。也就是说，细二进制计数器的MSB被设置为1，且其余位被设置为两个零。
表1示出了二进制计数器关于粗和细二进制计数器来增加。
表1
当目标是低功率操作时，其他系统部件也应针对功率消耗被优化。不是实现可能消耗比所必需的更多功率的高频时钟，本发明的CDC可以为计数器和比较器采用异步逻辑环路。
图10A示出了包括具有差分输入端和输出端的比较器1040的边缘检测器1000的实施例。差分输出端耦合到逆变器1042，逆变器1042又耦合到或门1044。逆变器之一的输出被提供到触发器(F/F)1046的D输入端。或门1044的输出端耦合到F/F的时钟，其可以向CapDAC提供向上/向下(递增/递减)信号。
图10B示出了包括耦合到第一缓冲器1052(延迟1)的图10A的边缘检测器1000的振荡回路1001，第一缓冲器1052的输出端耦合到与门1053。当完成信号不是有效的时(见下图10C)，时钟信号被提供到CapDAC(如图9所示)。与门1053的输出由逆变器1054反转，并通过第二缓冲器1056再次被延迟(延迟2)。在一个实施例中，由第二缓冲器1056进行的第二延迟可以是多个级联缓冲器。在图10B的实施例中，使用四个缓冲器。本领域中的普通技术人员将理解，根据期望的延迟，可以实现更多或更少的缓冲器。在另一个实施例中，延迟可以是可编程的以调整到各种系统和定时要求。基于程序设置，可以使用更多或更少的缓冲器。第二延迟的输出与来自低频时钟(见下图11)的扫描信号一起被输入到与门1057。如果扫描信号是有效的并且第二延迟的输出是高的，则控制信号被提供到边缘检测器1000的比较器1040，并且在比较器输入端上的信号的比较被再次执行。这再次开始振荡回路。
图10C示出了用于在图10B的振荡回路1001的与门1053上产生完成信号的电路1002。边缘发生器1060从边缘检测器1000的F/F 1046(来自图10A)接收向上/向下信号。该信号由逆变器1062反转，并与该相同的信号一起被输入到与门1064。逆变器1062的延迟产生对第一F/F 1071计时的脉冲。两个附加的F/F 1072和1073串联地耦合，它们的Q输出端耦合到与门1080的输入端。当所有三个F/F输出高电平时，完成信号是有效的，且CapDAC的时钟信号(见图10B)停止。
通过使用低频时钟可以实现另外的功率节省。图11A示出了充当低频时钟的低功率张弛振荡器1100。电流源1110被提供到积分电容器CINT 1120，其以下式给出的速率使在积分电容器两端的电压斜升：
每当在积分电容器两端的电压VINT越过(across)VREF时，连续时间比较器1140可以使积分电容器复位。比较器1140的输出端耦合到F/F 1150，该F/F 1150将扫描信号输出到CDC(见图10B的与门1057的输入端)。
图11B示出了低功率张弛振荡器1100的各种电压信号和输出的波形。VINT以IREF/CINT的速率增加，并在它达到VREF时复位。在每次VINT越过VREF的情况下，比较器的输出VOUT是高的。扫描信号在每个比较器输出脉冲处改变。低功率张弛振荡器的周期可以由下式给出：
其中Td是比较器延迟，Tperiod是振荡周期，以及VREF和IREF分别是参考电压和参考电流。通过将比较器的频率除以2，可以将F/F加到比较器的输出达到50％。
图12示出了CDC的模拟和数字电路的电流消耗的曲线图1200。当CDC检测到没有电容的变化时(在传感电极上或附近没有导电对象)。模拟功率消耗1201在低时钟频率(1kHz)处约为25nA。电路的数字部分的数字功率消耗1202小于20nA。当电容的变化增加时，模拟功率消耗1201和数字功率消耗1202增加。然而，感测设备将它的大部分寿命花费在空闲状态中，其中电容不改变。因此，静态功率可以是电容感测系统的总功率消耗的主要因素。与电容变化成比例的功率消耗可以极大地增加未连接到市电的设备的电池寿命。
将进一步认识到，详细描述章节而不是概述和摘要章节被规定为用来解释权利要求。概述和摘要章节可阐述如由本发明人设想的本发明的一个或更多个示例性实施例而不是所有示例性实施例，并且因此并不意欲以任何方式限制本发明和所附权利要求。
上面借助于说明指定功能及其关系的实现的功能和示意性框图来描述本发明的实施例。为了描述的方便，在本文任意地定义这些功能构造块的边界。可以定义可选的边界，只要指定功能及其关系被适当地执行。
特定实施例的前述描述将全面地揭示本发明的一般性质，使得其他人可通过应用在本领域的技能内的知识来容易对各种应用修改和/或改编这样的特定实施例，而没有过度的实验，不偏离本发明的一般概念。因此，基于本文提出的教导和指导，此类改编和修改被规定为在所公开的实施例的等同物的含义或范围内。应当理解，短语或术语在本文用于描述而非限制的目的，使得本说明书的术语或短语将由技术人员根据所述教导和指导来被解释。
本发明的广度和范围并不由任何上述示例性实施例限制，而应当仅仅根据下面的权利要求以及它们的等同物来限定。

Claims (10)

1.一种电容到数字转换器CDC，包括：
比较器，其具有耦合到感测电极的第一输入端和耦合到参考信号的第二输入端；
电容数模转换器DAC，其耦合到所述比较器的所述第一输入端，所述电容数模转换器DAC用于向所述感测电极施加信号；以及
计数器，其用于向所述电容数模转换器DAC提供控制信号，所述计数器从耦合到所述比较器的输出端的逻辑单元接收逻辑信号，
其中当所述计数器的第一值与所述计数器的第二值实质上不同时，电容变化由处理单元检测，
其中所述电容数模转换器DAC包括耦合到所述计数器的输出端的粗电容DAC和细电容DAC，
其中所述粗电容DAC包括第一组DAC值，以及所述细电容DAC包括第二组DAC值，以及
其中所述第一组DAC值和所述第二组DAC值具有至少一个重叠值。
2.根据权利要求1所述的CDC，其中所述计数器的所述第二值对应于所述感测电极的基线电容。
3.根据权利要求1所述的CDC，其中所述逻辑单元确定是使所述计数器递增还是递减。
4.根据权利要求1所述的CDC，还包括振荡回路，所述振荡回路包括：
第一延迟元件，其耦合到所述比较器的输出端；
第二延迟元件，其耦合到所述第一延迟元件的输出端；以及
逻辑元件，其耦合到所述第二延迟元件的输出端，所述逻辑元件用于启动所述比较器。
5.根据权利要求1所述的CDC，还包括耦合到所述比较器的所述第一输入端的变焦电容器，所述变焦电容器用于将阶跃信号施加到所述比较器的所述第一输入端上。
6.一种电容到数字转换器CDC，包括：
比较器，其具有耦合到第一感测电极的第一输入端和耦合到第二感测电极的第二输入端；
第一电容数模转换器DAC，其耦合到所述比较器的所述第一输入端，所述第一电容数模转换器DAC用于将第一信号施加到所述第一感测电极；
第二电容数模转换器DAC，其耦合到所述比较器的所述第二输入端，所述第二电容数模转换器DAC用于将第二信号施加到所述第二感测电极；以及
计数器，其用于向所述第一电容数模转换器DAC和所述第二电容数模转换器DAC提供控制信号，所述计数器从耦合到所述比较器的输出端的逻辑单元接收逻辑信号，
其中当所述计数器的第一值与所述计数器的第二值实质上不同时，电容变化由处理单元检测，
其中所述第一电容数模转换器DAC和所述第二电容数模转换器DAC每个包括耦合到所述计数器的输出端的粗电容DAC和细电容DAC，
其中所述粗电容DAC包括第一组DAC值，并且所述细电容DAC包括第二组DAC值，以及
其中所述第一组DAC值和所述第二组DAC值具有至少一个重叠值。
7.根据权利要求6所述的CDC，其中从所述计数器到所述第一电容数模转换器DAC的第一控制信号与从所述计数器到所述第二电容数模转换器DAC的第二控制信号互补。
8.根据权利要求6所述的CDC，其中所述逻辑单元确定是使所述计数器递增还是递减。
9.根据权利要求6所述的CDC，还包括耦合到所述比较器的所述第一输入端的第一变焦电容器和耦合到所述比较器的所述第二输入端的第二变焦电容器，所述第一变焦电容器和所述第二变焦电容器用于将第一阶跃信号和第二阶跃信号施加到所述比较器的所述第一输入端和所述第二输入端上。
10.根据权利要求6所述的CDC，其中所述逻辑单元包括：
第一逆变器，其耦合在所述比较器的第一输出端和或门的第一输入端之间；
第二逆变器，其耦合在所述比较器的第二输出端和所述或门的第二输入端之间；以及
D触发器F/F，其耦合到所述或门的所述第一输入端和所述或门的输出端，所述D触发器F/F用于向所述计数器提供递增或递减信号。
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