DE112018001904T5 - Nachbehandlung zum verringern von shuntingvorrichtungen für ein physisches ätzverfahren - Google Patents

Nachbehandlung zum verringern von shuntingvorrichtungen für ein physisches ätzverfahren Download PDF

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Abstract

Ein Verfahren zum Ätzen einer Magnettunnelverbindungs- (MTJ) Struktur wird beschrieben. Ein Stapel von MTJ-Schichten wird auf einer unteren Elektrode bereitgestellt. Eine obere Elektrode wird auf dem MTJ-Stapel bereitgestellt. Die obere Elektrode ist strukturiert. Danach wird der MTJ-Stapel, der nicht durch die strukturierte obere Elektrode abgedeckt wird, oxidiert oder nitriert. Dann wird der MTJ-Stapel strukturiert, um eine MTJ-Vorrichtung zu bilden, wobei eine neue Seitenwandabscheidung, die sich an Seitenwänden der MTJ-Vorrichtung bildet, nicht leitfähig ist, und wobei ein Teil der Dielektrikumsschicht an horizontalen Flächen an der unteren Elektrode verbleibt.

Description

  • TECHNISCHER BEREICH
  • Diese Anwendung bezieht sich auf das allgemeine Feld der Magnettunnelverbindungen (MTJ) und genauer auf Ätzverfahren zum Bilden von MTJ-Strukturen.
  • ALLGEMEINER STAND DER TECHNIK
  • Eine typische MTJ, die durch einen chemischen Ätzprozess geätzt wird, weist einen Seitenwandschaden auf, der möglicherweise durch Sauerstoff oder andere Chemikalien nach dem Ätzprozess durch Sauerstoff verursacht wurde. Rein physische Ätzprozesse wie Ionenstrahlätzen (IBE) können Seitenwandschaden minimieren. Ein Nachteil des physischen Ätzprozesses ist jedoch die erneute Abscheidung von Material von der unteren Elektrode an der Seitenwand und von MTJ-Materialien an den MTJ-Seitenwänden. Die erneute Seitenwandabscheidung der unteren Elektrode führt zu einem Shuntingpfad um die MTJ-Seitenwand und dann zu einem geringen Ertrag für den MRAM-Chip.
  • Mehrere Patente lehren Verfahren zum Verringern von Shunting. Diese umfassen die US-Patente 9,257,638 (Tan et al), U.S.-Patent 7,043,823 (Childress et al), U.S.-Patent 8,981,507 (Takahashi et al), U.S.-Patent 6,798,626 (Hayashi et al), 8,045,299 (Fontana, Jr et al), 8,673,654 (Hong et al) und U.S.-Patentanmeldung 2016/0079308 (Ito). U.S.-Patent 8,045,299 (Fontana, Jr et al - HGST) lehrt Ätzen und dann Oxidieren des MTJ-Stapels oder Hinzufügen von Ozon oder Wasser zu dem Ätzverfahren zum Oxidieren des Neuabscheidungsmaterials.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Es ist ein Ziel dieser Offenbarung, einen verbesserten Ätzprozess zur Bildung von MTJ-Strukturen bereitzustellen.
  • Noch ein weiteres Ziel der vorliegenden Offenbarung ist das Bereitstellen eines Ätzprozesses, der das Shunting von MTJ-Vorrichtungen verringert.
  • Den Zielen dieser Offenbarung entsprechend wird ein Verfahren zum Ätzen einer magnetischen Tunnelverbindungs- (MTJ) Struktur erreicht. Ein Stapel von MTJ-Schichten wird auf einer unteren Elektrode bereitgestellt. Eine obere Elektrode wird auf dem MTJ-Stapel bereitgestellt. Die obere Elektrode ist strukturiert. Danach wird der MTJ-Stapel, der nicht durch die strukturierte obere Elektrode abgedeckt wird, oxidiert oder nitriert. Dann wird der MTJ-Stapel strukturiert, eine MTJ-Vorrichtung zu bilden, wobei eine neue Seitenwandabscheidung, die sich an Seitenwänden der MTJ-Vorrichtung bildet, nicht leitfähig ist.
  • Figurenliste
  • In den beiliegenden Zeichnungen, die einen wesentlichen Abschnitt dieser Beschreibung bilden, ist gezeigt:
    • 1, 2, 3A und 4A illustrieren im Querschnitt Repräsentationsschritte in einer ersten bevorzugten Ausführungsform dieser Offenbarung.
    • 1, 2, 3B und 4B illustrieren im Querschnitt Repräsentationsschritte in einer zweiten bevorzugten Ausführungsform dieser Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Für die meisten rein physischen Ätzprozesse (wie etwa IBE) erfährt die Seitenwand immer ein schweres Neuabscheidungsproblem, da die Nebenprodukte des geätzten Materials nicht flüchtig sind. Um zu verhindern, dass das Neuabscheidungsmaterial um die MTJ-Seitenwand ein Shuntingpfad für die MTJ wird, wenden wir eine Oberflächenbehandlung mit Sauerstoff an, um das mögliche Neuabscheidungsmaterial von leitfähig zu nichtleitfähig zu ändern. Dieser Schritt stellt sicher, dass jede Neuabscheidung nicht leitfähig ist und nicht zu Shunting der MTJ-Vorrichtungen führt.
  • Nun wird speziell mit Verweis auf 1 bis 4 die neue Offenbarung ausführlich beschrieben. Eine untere Elektrode 12 ist an dem Substrat 10 gebildet, wie in 1 gezeigt. Nun werden Schichten auf der unteren Elektrode abgeschieden, um eine Magnettunnelverbindung zu bilden. Die Schichten 14 umfasst die MTJ-Schichten, einschließlich einer oder mehrerer Seed-Schichten, gepinnte Schichten, Tunnelbarriereschichten und freie Schichten, wie in der Technik üblich ist. Schließlich wird eine obere Elektrode 16 auf den MTJ-Schichten 14 abgeschieden.
  • Eine Photoresistmaske 25 wird über der oberen Elektrode ausgebildet. Wie in 2 gezeigt, ist die obere Elektrode unter Verwendung der Photoresistmaske 25 strukturiert.
  • Nun wird ein weiterer Nachbehandlungsprozess in der Mitte des Ätzprozesses hinzugefügt. Nach dem Definieren der oberen Elektrode 16 und vor dem hauptsächlichen physischen Ätzen zum Definieren eines MTJ-Bereichs wird vorzugsweise eine Oxidierungsbehandlung 27 ausgeführt, um den gesamten freiliegenden MTJ-Bereich zu oxidieren, wobei der freiliegende MTJ-Bereich, der nicht durch die strukturierte obere Elektrode bedeckt ist, oxidiert 20 und damit nicht leitfähig wird, wie in 3A dargestellt. Das heißt, der gesamte Stapel, der nicht durch die obere Elektrodenhartmaske bedeckt ist, wird oxidiert, einschließlich der Abdeckschicht, der freien Schicht, der gepinnten Schicht, der Seed-Schicht und so weiter. Dies stellt sicher, dass die gesamte Neuabscheidung nach dem IBE-Ätzen noch immer nichtleitfähig ist, um einen Shuntingpfad zu verhindern.
  • Oxidieren des neu abgeschiedenen Materials nach dem Ätzen ist nicht wünschenswert, weil der Sauerstoff die MTJ-Vorrichtung beschädigen kann. Es ist schwer, die Durchdringungstiefe des Oxids zu steuern. Oxidieren vor dem Ätzen verursacht dieses Problem nicht, weil nach dem Ätzen aller Sauerstoff entfernt ist.
  • Nach dem Behandlungsprozess wird ein physisches Ätzen aufgebracht, um den MTJ-Bereich zu definieren, wie in 4A dargestellt. Die weitere Behandlung eliminiert die Seitenwandneuabscheidung nicht, aber wir können sicherstellen, dass das Neuabscheidungsmaterial 22 nicht leitfähig ist und daher nicht zu einem Shuntingpfad über die MTJ-Barriere führt. Der Großteil des geätzten Materials sollte während des Ätzprozesses ausgepumpt werden, aber auch, wenn eine gewisse Menge an Neuabscheidung an der MTJ-Seitenwand entsteht, wird diese nicht zu einem Shuntingpfad, das sie nicht leitfähig ist.
  • Abhängig von der Prozessintegration könnte die untere Elektrode vor der Abscheidung der MTJ-Schichten strukturiert werden. Oder die untere Elektrode können nach dem Strukturieren der MTJ-Vorrichtung strukturiert werden. Wir können das Neuabscheidungshuntingproblem von der unteren Elektrode eliminieren, wenn wir die Oxidierungsleistung und/oder Zeit zum Oxidieren des unteren Elektrodenabschnitts, der nicht durch die obere Elektrodenhartmaske bedeckt ist, erhöhen, bevor wir das MTJ-Ätzen ausführen, wie in 3B gezeigt. Dann, wenn wir die untere Elektrode strukturieren, werden alle Neuabscheidung 22 auf horizontalen Flächen der unteren Elektrodenschicht bei diesem Ätzen entfernt. Einige Neuabscheidung können an Seitenwänden des MTJ-Stapels auftreten, aber dies ist nicht leitfähiges Material 22, wie in 4B gezeigt.
  • Die Nachbehandlung kann in einer Vielzahl verschiedener Möglichkeiten aufgebracht werden. Diese können umfassen: 1) Natürliche Oxidierung durch Einführen von Sauerstoff oder Stickstoffgas, 2) Oxidierung oder Nitrierung mit Plasmahilfe oder Ionenhilfe oder 3) Behandlung mit einer Flüssigkeit wie Wasser oder einem Lösungsmittel. Es kann notwendig sein, die Behandlung mehrfach aufzubringen, um sicherzustellen, dass das gesamte metallische Material in dem MTJ-Stapel in Oxid oder Nitrid umgewandelt ist, sodass es nicht leitfähig wird.
  • In Option 1 wird Sauerstoff oder Stickstoff vor dem MTJ-Ätzen in eine Kammer eingeführt, die den Wafer enthält. Wenn der MTJ-Stapel nicht sehr dick ist, ist die natürliche Oxidierung oder Nitrierung möglicherweise nicht ausreichend, um den gesamten MTJ-Stapel, der durch die obere Elektrodenhartmaske bedeckt ist, in nicht leitfähiges Material umzuwandeln.
  • In Option 2 kann Plasmaoxidation oder Nitrierung reines O2, reines N2 oder eine Mischung aus O2 und N2 verwenden. Die Plasmaoxidierung, Nitrierung oder das gemischte O2/N2 kann optional mit einem Edelgas wie Ar, Xe und dergleichen erfolgen. Die O2- oder N2-Implantierung könnte ausgeführt werden, um das Material umzuwandeln. Alternativ kann O2- oder N2-Ionenstrahlbestrahlung Oxidation oder Nitrierung der freiliegenden Schicht ausführen.
  • In Option 3 könne Wasser oder ein Lösungsmittel, das etwa -OH oder -NH enthält, die freiliegenden Schichten in Oxide oder Nitride umwandeln.
  • Da die MTJ-Schichten oxidiert oder nitriert werden, bevor das hauptsächliche physische Ätzen erfolgt, sollte kein verbleibendes Sauerstoff- oder Stickstoffgas in dem Bereich verblieben, wenn das MTJ-Ätzen abgeschlossen ist. Dies verringert den Schaden durch Sauerstoff oder Stickstoff an den MTJ-Seitenwänden.
  • Wenn auch die bevorzugte Ausführungsform dieser Offenbarung illustriert wurde, und diese Form ausführlich beschrieben wurde, ist es für einen Fachmann leicht zu erkennen, dass verschiedene Änderungen daran möglich sind, ohne vom Geist der Offenbarung oder vom Umfang der beiliegenden Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 9257638 [0003]
    • US 7043823 [0003]
    • US 8981507 [0003]
    • US 6798626 [0003]
    • US 8045299 [0003]
    • US 8673654 [0003]
    • US 2016/0079308 [0003]

Claims (13)

  1. Verfahren zum Ätzen einer Magnettunnelverbindungs- (MTJ) Struktur, umfassend: Bereitstellen eines Stapels von MTJ-Schichten auf einer unteren Elektrode; Bereitstellen einer oberen Elektrode auf dem MTJ-Stapel; Strukturieren der oberen Elektrode; danach Oxidieren oder Nitrieren des MTJ-Stapels, der nicht durch die strukturierte obere Elektrode bedeckt ist; danach Strukturieren des MTJ-Stapels zum Bilden einer MTJ-Vorrichtung, wobei jede Seitenwandneuabscheidung, die an Seitenwänden der MTJ-Vorrichtung gebildet ist, nicht leitfähig ist.
  2. Verfahren nach Anspruch 1, wobei der MTJ-Stapel unter Anwendung eines physischen Ätzprozesses strukturiert wird.
  3. Verfahren nach Anspruch 1, wobei das Oxidieren oder Nitrieren durch natürliche Oxidation oder natürliche Nitrierung erfolgt.
  4. Verfahren nach Anspruch 1, wobei das Oxidieren oder Nitrieren durch Oxid- oder Nitridplasma oder Ionenstrahlverfahren erfolgt, die reines O2 oder reines N2 oder O2 oder N2 mit einem oder mehr Edelgasen gemischt umfassen.
  5. Verfahren nach Anspruch 1, wobei das Oxidieren oder Nitrieren durch Auftragen von Wasser oder einem sauerstoff- oder stickstoffhaltigen Lösungsmittel erfolgt.
  6. Verfahren nach Anspruch 1, wobei das Oxidieren oder Nitrieren wiederholt wird, bis das Metall in dem MTJ-Stapel, das nicht durch die strukturierte obere Elektrode bedeckt ist, vollständig in Oxid oder Nitrid umgewandelt ist.
  7. Verfahren nach Anspruch 1, ferner umfassend das Oxidieren oder Nitrieren der unteren Elektrode, die nicht durch die strukturierte obere Elektrode bedeckt ist.
  8. Verfahren zum Ätzen einer Magnettunnelverbindungs- (MTJ) Struktur, umfassend: Bereitstellen eines Stapels von MTJ-Schichten auf einer unteren Elektrode; Bereitstellen einer oberen Elektrode auf dem MTJ-Stapel; Strukturieren der oberen Elektrode; danach Oxidieren oder Nitrieren des MTJ-Stapels und der unteren Elektrode, die nicht durch die strukturierte obere Elektrode bedeckt sind; danach Strukturieren des MTJ-Stapels zum Bilden einer MTJ-Vorrichtung, wobei jede Seitenwandneuabscheidung, die an Seitenwänden der MTJ-Vorrichtung gebildet ist, nicht leitfähig ist; und danach Strukturieren der unteren Elektrode, wobei jede Seitenwandneuabscheidung an Seitenwänden der MTJ-Vorrichtung nicht leitfähig ist.
  9. Verfahren nach Anspruch 8, wobei der MTJ-Stapel unter Anwendung eines physischen Ätzprozesses strukturiert wird.
  10. Verfahren nach Anspruch 8, wobei das Oxidieren oder Nitrieren durch natürliche Oxidation oder natürliche Nitrierung erfolgt.
  11. Verfahren nach Anspruch 8, wobei das Oxidieren oder Nitrieren durch Oxid- oder Nitridplasma oder Ionenstrahlverfahren erfolgt, die reines O2 oder reines N2 oder O2 oder N2 mit einem oder mehr Edelgasen gemischt umfassen.
  12. Verfahren nach Anspruch 8, wobei das Oxidieren oder Nitrieren durch Auftragen von Wasser oder einem sauerstoff- oder stickstoffhaltigen Lösungsmittel erfolgt.
  13. Verfahren nach Anspruch 8, wobei das Oxidieren oder Nitrieren wiederholt wird, bis das Metall in dem MTJ-Stapel und der unteren Elektrode, die nicht durch die strukturierte obere Elektrode bedeckt sind, vollständig in Oxid oder Nitrid umgewandelt ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297746B2 (en) 2017-04-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Post treatment to reduce shunting devices for physical etching process
US10461251B2 (en) * 2017-08-23 2019-10-29 Everspin Technologies, Inc. Method of manufacturing integrated circuit using encapsulation during an etch process
US10680168B2 (en) * 2018-04-06 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Ion beam etching fabricated sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices
US10886461B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Highly physical etch resistive photoresist mask to define large height sub 30nm via and metal hard mask for MRAM devices
CN111864058B (zh) * 2020-07-29 2023-04-18 浙江驰拓科技有限公司 存储位元的制备方法及mram的制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798626B2 (en) 1999-05-31 2004-09-28 Nec Corporation Magnetoresistive effect element having a ferromagnetic tunnel junction film with an oxide or nitride of a metallic material
US7043823B2 (en) 2002-06-17 2006-05-16 Ibm Method of manufacturing a current-perpendicular-to-plane magnetoresistive device with oxidized free layer side regions
US8045299B2 (en) 2004-05-28 2011-10-25 Hitachi Global Storage Technologies Netherlands B.V. Method and apparatus for oxidizing conductive redeposition in TMR sensors
US8673654B2 (en) 2004-06-30 2014-03-18 Headway Technologies, Inc. Underlayer for high performance magnetic tunneling junction MRAM
US8981507B2 (en) 2011-06-28 2015-03-17 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile memory device
US9257638B2 (en) 2014-03-27 2016-02-09 Lam Research Corporation Method to etch non-volatile metal materials
US20160079308A1 (en) 2014-09-11 2016-03-17 Yuichi Ito Semiconductor memory device and manufacturing method thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6355956A (ja) 1986-08-27 1988-03-10 Hitachi Ltd イオンビ−ム加工方法
US6485989B1 (en) * 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
US6893893B2 (en) * 2002-03-19 2005-05-17 Applied Materials Inc Method of preventing short circuits in magnetic film stacks
US7183130B2 (en) 2003-07-29 2007-02-27 International Business Machines Corporation Magnetic random access memory and method of fabricating thereof
US7936027B2 (en) * 2008-01-07 2011-05-03 Magic Technologies, Inc. Method of MRAM fabrication with zero electrical shorting
US8445346B2 (en) * 2009-11-03 2013-05-21 Macronix International Co., Ltd. Method of reducing wordline shorting
JP2013016587A (ja) 2011-07-01 2013-01-24 Toshiba Corp 磁気抵抗効果素子及びその製造方法
JP5659181B2 (ja) 2012-03-21 2015-01-28 株式会社東芝 磁気抵抗効果素子の製造方法
US9105490B2 (en) * 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
JP5918108B2 (ja) * 2012-11-16 2016-05-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
TWI517463B (zh) 2012-11-20 2016-01-11 佳能安內華股份有限公司 磁阻效應元件之製造方法
US20140210021A1 (en) * 2013-01-25 2014-07-31 Qualcomm Incorporated Method and apparatus for ameliorating peripheral edge damage in magnetoresistive tunnel junction (mtj) device ferromagnetic layers
US20140295579A1 (en) 2013-03-29 2014-10-02 T3Memory, Inc. Method of patterning mtj stack
US9006849B2 (en) 2013-04-07 2015-04-14 Yimin Guo Hybrid method of patterning MTJ stack
CN106062945B (zh) 2014-03-11 2019-07-26 东芝存储器株式会社 磁存储器和制造磁存储器的方法
JP6139444B2 (ja) * 2014-03-18 2017-05-31 株式会社東芝 磁気抵抗効果素子、磁気抵抗効果素子の製造方法及び磁気メモリ
US10003017B2 (en) * 2014-09-18 2018-06-19 Toshiba Memory Corporation Etching apparatus and etching method
KR20160135044A (ko) * 2015-05-15 2016-11-24 삼성전자주식회사 패턴 형성 방법, 이를 이용한 자기기억소자의 제조방법, 및 이를 이용하여 제조된 자기기억소자
US9887350B2 (en) * 2015-05-31 2018-02-06 Headway Technologies, Inc. MTJ etching with improved uniformity and profile by adding passivation step
US9472753B1 (en) * 2015-06-02 2016-10-18 HGST Netherlands B.V. Method for fabricating MRAM bits on a tight pitch
KR102473663B1 (ko) * 2015-10-01 2022-12-02 삼성전자주식회사 자기 터널 접합 구조체를 포함하는 반도체 소자 및 그의 형성 방법
KR102384908B1 (ko) * 2015-11-25 2022-04-08 삼성전자주식회사 자성 패턴 세정 조성물, 자성 패턴 형성 방법 및 자기 메모리 장치의 제조 방법
US20180079308A1 (en) 2016-09-16 2018-03-22 Adomani, Inc. Accessory plate for electric vehicle and methods of converting an internal combustion engine vehicle into an electric vehicle
US10297746B2 (en) 2017-04-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Post treatment to reduce shunting devices for physical etching process

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798626B2 (en) 1999-05-31 2004-09-28 Nec Corporation Magnetoresistive effect element having a ferromagnetic tunnel junction film with an oxide or nitride of a metallic material
US7043823B2 (en) 2002-06-17 2006-05-16 Ibm Method of manufacturing a current-perpendicular-to-plane magnetoresistive device with oxidized free layer side regions
US8045299B2 (en) 2004-05-28 2011-10-25 Hitachi Global Storage Technologies Netherlands B.V. Method and apparatus for oxidizing conductive redeposition in TMR sensors
US8673654B2 (en) 2004-06-30 2014-03-18 Headway Technologies, Inc. Underlayer for high performance magnetic tunneling junction MRAM
US8981507B2 (en) 2011-06-28 2015-03-17 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile memory device
US9257638B2 (en) 2014-03-27 2016-02-09 Lam Research Corporation Method to etch non-volatile metal materials
US20160079308A1 (en) 2014-09-11 2016-03-17 Yuichi Ito Semiconductor memory device and manufacturing method thereof

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