DE112017007834T5 - Multiplizierende verzögerungsregelschleife (mdll) und verfahren zur mittelwertbildung von ringoszillatorsignalen zur jitterkompensation - Google Patents

Multiplizierende verzögerungsregelschleife (mdll) und verfahren zur mittelwertbildung von ringoszillatorsignalen zur jitterkompensation Download PDF

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Abstract

Hierin werden generell Aspekte der vorliegenden Offenbarung einer multiplizierenden Verzögerungsschleifenschaltung (MDLL) und von Kommunikationsvorrichtungen beschrieben. Die MDLL-Schaltung kann einen Multiplexer und einen Ringoszillator umfassen. Der Ringoszillator kann eine Kaskade von Verzögerungselementen umfassen. Der Multiplexer kann ein Referenztaktsignal empfangen und kann ein Ringoszillatorausgangssignal aus einem letzten Verzögerungselement der Kaskade von Verzögerungselementen empfangen. Der Multiplexer kann, als ein Ringoszillatoreingangssignal, entweder das Referenztaktsignal oder das Ringoszillatorausgangssignal auswählen. Der Ringoszillator kann eine Jitterschätzung mindestens teilweise basierend auf einem Vergleich zwischen Ausgangssignalen von zwei bestimmten Verzögerungselementen der Kaskade bestimmen. Der Ringoszillator kann Verzögerungsreaktionen der Verzögerungselemente der Kaskade mindestens teilweise basierend auf der Jitterschätzung kompensieren.

Description

  • TECHNISCHES GEBIET
  • Aspekte der vorliegenden Offenbarung betreffen drahtlose Kommunikationen. Manche Aspekte der vorliegenden Offenbarung betreffen Kommunikationsvorrichtungen. Manche Aspekte der vorliegenden Offenbarung betreffen mobile Vorrichtungen. Manche Aspekte der vorliegenden Offenbarung betreffen stationäre Vorrichtungen. Manche Aspekte der vorliegenden Offenbarung betreffen Ringoszillatoren. Manche Aspekte der vorliegenden Offenbarung betreffen multiplizierende Verzögerungsregelschleifen (Multiplying Delay Lock Loops; MDLLs). Manche Aspekte der vorliegenden Offenbarung betreffen Phasenrauschkompensation. Manche Aspekte der vorliegenden Offenbarung betreffen Jitterkompensation.
  • HINTERGRUND
  • In manchen Fällen können Basisstationen und mobile Vorrichtungen in einem Funkfrequenz- (RF) Bereich oder einem anderen Frequenzbereich arbeiten. Bei solch einem Betrieb können diverse Schwierigkeiten auftreten, wie etwa Phasenrauschen, Jitter und/oder andere Beeinträchtigungen. In manchen Fällen können diese und andere Beeinträchtigungen die Leistung der Vorrichtungen negativ beeinflussen. Dementsprechend besteht ein genereller Bedarf an Verfahren und Systemen zur Ermöglichung von Kommunikation in diesen und anderen Szenarien.
  • Figurenliste
    • 1 veranschaulicht eine beispielhafte Maschine gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 2 ist ein Blockdiagramm einer Funkarchitektur gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 3 veranschaulicht eine Frontendmodulschaltung zur Verwendung in der Funkarchitektur der 2 gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 4 veranschaulicht eine Funk-IC-Schaltung zur Verwendung in der Funkarchitektur der 2 gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 5 veranschaulicht eine Basisbandverarbeitungsschaltung zur Verwendung in der Funkarchitektur der 2 gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 6 veranschaulicht den Betrieb eines Kommunikationsverfahrens gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 7 veranschaulicht eine beispielhafte multiplizierende Verzögerungsregelschleifenschaltung (MDLL) gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 8 veranschaulicht eine beispielhafte MDLL-Schaltung gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 9 veranschaulicht einen beispielhaften Ringoszillator gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 10 veranschaulicht eine beispielhafte Jitterschätzschaltung gemäß manchen Aspekten der vorliegenden Offenbarung;
    • 11 veranschaulicht einen beispielhaften stochastischen Zeit-Digital-Wandler (Stochastic Time to Digital Converter; STDC) gemäß manchen Aspekten der vorliegenden Offenbarung; und
    • 12 veranschaulicht eine beispielhafte Jitterkompensationsschaltung gemäß manchen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Beschreibung und die Zeichnungen veranschaulichen hinreichend spezifische Aspekte der vorliegenden Offenbarung, um Fachleuten die Ausübung in der Praxis zu ermöglichen. Andere Aspekte der vorliegenden Offenbarung können strukturelle, logische, elektrische, Prozess- und andere Veränderungen beinhalten. Teile und Merkmale mancher Aspekte der vorliegenden Offenbarung können in anderen Aspekten der vorliegenden Offenbarung beinhaltet sein oder durch diese ersetzt werden. Aspekte der vorliegenden Offenbarung, die in den Ansprüchen dargelegt sind, umfassen alle verfügbaren Äquivalente dieser Ansprüche.
  • 1 veranschaulicht ein Blockdiagramm einer beispielhaften Maschine gemäß manchen Aspekten der vorliegenden Offenbarung. Die Maschine 100 ist eine beispielhafte Maschine an der jedwede eine oder mehrere der hierin erläuterten Techniken und/oder Methoden durchgeführt wird bzw. werden. In alternativen Aspekten der vorliegenden Offenbarung kann die Maschine 100 als eine eigenständige Vorrichtung arbeiten oder mit anderen Maschinen (z.B. vernetzt) verbunden sein. In einer Netzwerkbereitstellung kann die Maschine 100 in der Kapazität einer Servermaschine, einer Clientmaschine oder beides in Server-Client-Netzwerkumgebungen arbeiten. In einem Beispiel kann die Maschine 100 als eine Peer-Maschine in einer Peer-to-Peer (P2P) (oder anderer verteilter) Netzwerkumgebung dienen. Die Maschine 100 kann ein(e) Zugriffspunkt (Access Point; AP), Station (STA), Benutzergerät (User Equipment; UE), entwickelter Knoten-B (eNB), mobile Vorrichtung, Basisstation, Personal Computer (PC), Tablet-PC, Set-Top-Box (STB), persönlicher digitaler Assistent (PDA), Mobiltelefon, Smartphone, Webanwendung, Netzwerkrouter, Schalter oder Brücke oder jedwede Maschine sein, die dazu fähig ist, Anweisungen (sequenziell oder anderweitig) auszuführen, die Aktionen, die von dieser Maschine durchzuführen sind, spezifizieren. Ferner muss, während nur eine einzelne Maschine veranschaulicht ist, der Begriff „Maschine“ auch so aufgefasst werden, als dass er eine Sammlung von Maschinen beinhaltet, die individuell oder gemeinsam einen Satz (oder mehrere Sätze) von Anweisungen ausführen, um eine oder mehrere der hierin erläuterten Methoden durchzuführen, wie etwa Cloud-Computing, Software as a Service (SaaS), andere Computerclusterkonfigurationen.
  • Beispiele, wie hierin beschrieben, können Logik oder eine Anzahl von Komponenten, Modulen oder Mechanismen beinhalten oder damit arbeiten. Module sind greifbare Entitäten (z.B. Hardware), die dazu fähig sind, bestimmte Operationen durchzuführen, und können auf eine gewisse Weise konfiguriert oder angeordnet sein. In einem Beispiel können Schaltungen (z.B. intern oder in Bezug auf externe Einheiten, wie andere Schaltungen) in einer bestimmten Weise als ein Modul angeordnet sein. In einem Beispiel kann die Gesamtheit oder ein Teil eines oder mehrerer Computersysteme (z.B. ein eigenständiges, Client- oder Server-Computersystem) oder ein oder mehrere Hardware-Prozessoren durch Firmware oder Software (z.B. Anweisungen, ein Anwendungsteil oder eine Anwendung) als ein Modul konfiguriert sein, das zur Ausführung bestimmter Operationen dient. In einem Beispiel kann sich die Software auf einem maschinenlesbaren Medium befinden. In einem Beispiel veranlasst die Software, wenn sie von der zugrundeliegenden Hardware des Moduls ausgeführt wird, dass die Hardware die spezifizierten Operationen durchführt.
  • Dementsprechend versteht sich der Begriff „Modul“ als eine greifbare Einheit umfassend, sei es eine Einheit, die physisch hergestellt ist, speziell konfiguriert (z.B. fest verdrahtet) oder vorübergehend (z.B. transitorisch) konfiguriert (z.B. programmiert) ist, um auf eine spezifizierte Weise zu arbeiten oder einen Teil oder alle der hierin erläuterten Operationen durchzuführen. Betrachtet man Beispiele, in denen Module temporär konfiguriert sind, so muss jedes der Module nicht zu irgendeinem Zeitpunkt instanziiert werden. Wenn die Module beispielsweise einen Allzweckhardwareprozessor umfassen, der mit Hilfe von Software konfiguriert wurde, kann der Allzweckhardwareprozessor zu unterschiedlichen Zeiten als jeweils unterschiedliche Module konfiguriert sein. Software kann dementsprechend einen Hardwareprozessor konfigurieren, um beispielsweise ein bestimmtes Modul zu einem Zeitpunkt zu konstituieren und ein anderes Modul zu einem anderen Zeitpunkt zu konstituieren.
  • Die Maschine (z.B. Computersystem) 100 kann einen Hardwareprozessor 102 (z.B. eine zentrale Verarbeitungseinheit (CPU), eine Grafikverarbeitungseinheit (GPU), einen Hardwareprozessorkern oder eine Kombination davon), einen Hauptspeicher 104 und einen statischen Speicher 106 beinhalten, von denen manche oder alle miteinander über eine gegenseitige Verbindung (z.B. Bus) 108 kommunizieren können. Die Maschine 100 kann ferner eine Anzeigeeinheit 110, eine alphanumerische Eingabevorrichtung 112 (z.B. eine Tastatur) und eine Benutzeroberflächen-(UI)-Navigationsvorrichtung 114 (z.B. eine Maus) beinhalten. In einem Beispiel können die Anzeigeeinheit 110, Eingabevorrichtung 112 und UI-Navigationsvorrichtung 114 eine Touchscreenanzeige sein. Die Maschine 100 kann zusätzlich eine Speichervorrichtung (z.B. ein Laufwerk) 116, eine Signalerzeugungsvorrichtung 118 (z.B. einen Lautsprecher), eine Netzwerkschnittstellenvorrichtung 120 und ein oder mehrere Sensoren 121, wie etwa ein Global Positioning System (GPS) Sensor, Kompass, Beschleunigungsmesser oder anderer Sensor, beinhalten. Die Maschine 100 kann eine Ausgabesteuerung 128 beinhalten, wie etwa eine serielle (z.B. Universal Serial Bus (USB)), parallele oder andere verdrahtete oder drahtlose (z.B. Infrarot (IR), Nahfeldkommunikation (NFC) usw.) Verbindung, um mit einer oder mehreren Peripherievorrichtungen (z.B. einem Drucker, Kartenleser usw.) zu kommunizieren oder diese zu steuern.
  • Die Speichervorrichtung 116 kann ein maschinenlesbares Medium 122 beinhalten, auf dem ein oder mehrere Sätze von Datenstrukturen oder Anweisungen 124 (z.B. Software) gespeichert sind, die eine oder mehrere der hierin beschriebenen Techniken oder Funktionen verkörpern oder verwenden. Die Anweisungen 124 können sich während ihrer Ausführung durch die Maschine 100 auch ganz oder mindestens teilweise in dem Hauptspeicher 104, im statischen Speicher 106 oder im Hardwareprozessor 102 befinden. In einem Beispiel können eine oder jedwede Kombination von dem Hardwareprozessor 102, dem Hauptspeicher 104, dem statischen Speicher 106 oder der Speichervorrichtung 116 maschinenlesbare Medien konstituieren. In manchen Aspekten der vorliegenden Offenbarung kann das maschinenlesbare Medium ein nichtflüchtiges, computerlesbares Speichermedium sein oder beinhalten.
  • Obwohl das maschinenlesbare Medium 122 als ein einzelnes Medium veranschaulicht ist, kann der Begriff „maschinenlesbares Medium“ ein einzelnes Medium oder mehrere Medien (z.B. eine zentralisierte oder verteilte Datenbank und/oder zugeordnete Zwischenspeicher (Caches) und Server) beinhalten, die konfiguriert sind, eine oder mehrere Anweisungen 124 zu speichern. Der Begriff „maschinenlesbares Medium“ kann jedwedes materielles Medium beinhalten, das dazu fähig ist, Anweisungen zur Ausführung durch die Maschine 100, die die Maschine 100 veranlassen, eine oder mehrere der Techniken der vorliegenden Offenbarung durchzuführen, zu speichern, zu kodieren oder zu tragen, oder dazu fähig ist, Datenstrukturen, die von solchen Anweisungen verwendet werden oder diesen zugeordnet sind, zu speichern, zu kodieren oder zu tragen. Nicht einschränkende Beispiele für ein maschinenlesbares Medium können Festkörperspeicher und optische und magnetische Medien beinhalten. Konkrete Beispiele für maschinenlesbare Medien können beinhalten: nichtflüchtiger Speicher, wie etwa Halbleiterspeichervorrichtungen (z.B. elektrisch programmierbarer Nur-Lese-Speicher (EPROM), elektrisch löschbarer programmierbarer Nur-Lese-Speicher (EEPROM)) und Flash-Speichervorrichtungen; Magnetplatten, wie etwa interne Festplatten und Wechselplatten; magnetoptische Platten; Direktzugriffsspeicher (RAM); und CD-ROM und DVD-ROM Platten. In manchen Beispielen können maschinenlesbare Medien nichtflüchtige maschinenlesbare Medien beinhalten. In manchen Beispielen können maschinenlesbare Medien maschinenlesbare Medien beinhalten, die kein transitorisches Ausbreitungssignal sind.
  • Die Anweisungen 124 können ferner über ein Kommunikationsnetzwerk 126 unter Verwendung eines Übertragungsmediums über die Netzwerkschnittstellenvorrichtung 120, die jedwede einer Anzahl von Transferprotokollen (z.B. Frame Relay, Internet Protocol (IP), Transmission Control Protocol (TCP), User Datagram Protocol (UDP), Hypertext Transfer Protocol (HTTP) usw.) nutzt, gesendet oder empfangen werden. Beispiele für Kommunikationsnetzwerke können, unter anderem, ein lokales Netzwerk (LAN), ein Weitverkehrsnetzwerk (WAN), ein Paketdatennetzwerk (z. B. das Internet), Mobilfunknetze (z. B. Zellularnetze), einfache alte Telefonnetze (POTS) und drahtlose Datennetzwerke (z. B. Institute of Electrical and Electronics Engineers (IEEE) 802.11 Familie von Standards, bekannt als Wi-Fi®, IEEE 802.16 Familie von Standards, bekannt als WiMax®), IEEE 802.15.4 Familie von Standards, eine Long Term Evolution (LTE) Familie von Standards, eine Universal Mobile Telecommunications System (UMTS) Familie von Standards, Peer-to-Peer (P2P) Netzwerke beinhalten. In einem Beispiel kann die Netzwerkschnittstellenvorrichtung 120 eine oder mehrere physische Buchsen (z.B. Ethernet, koaxial oder Telefonbuchsen) oder eine oder mehrere Antennen beinhalten, um mit dem Kommunikationsnetzwerk 126 zu verbinden. In einem Beispiel kann die Netzwerkschnittstellenvorrichtung 120 eine Vielzahl von Antennen beinhalten, um drahtlos unter Verwendung von Single-Input Multiple-Output (SIMO), Multiple-Input Multiple-Output (MIMO) oder Multiple-Input Single-Output (MISO) Techniken zu kommunizieren. In manchen Beispielen kann die Netzwerkschnittstellenvorrichtung 120 drahtlos unter Verwendung von Multiple User MIMO-Techniken kommunizieren. Unter dem Begriff „Übertragungsmedium“ ist jedes greifbare Medium zu verstehen, das in der Lage ist, Anweisungen zur Ausführung durch die Maschine 100 zu speichern, zu kodieren oder zu tragen, und digitale oder analoge Kommunikationssignale oder andere immaterielle Medien beinhaltet, um die Kommunikation dieser Software zu ermöglichen.
  • Aspekte der vorliegenden Offenbarung können in einem von Hardware, Firmware und Software oder einer Kombination davon implementiert sein. Aspekte der vorliegenden Offenbarung können auch als Anweisungen implementiert sein, die auf einer computerlesbaren Speichervorrichtung gespeichert sind, die von mindestens einem Prozessor zum Durchführen der hierin beschriebenen Operationen gelesen und ausgeführt werden können. Eine computerlesbare Speichervorrichtung kann jedweden nicht-transitorischen Mechanismus zum Speichern von Informationen in einer Form, die von einer Maschine (z. B. einem Computer) lesbar ist, umfassen. Eine computerlesbare Speichervorrichtung kann beispielsweise Nur-Lese-Speicher (ROM), Direktzugriffsspeicher (RAM), Magnetplattenspeichermedien, optische Speichermedien, Flash-Speicher-Vorrichtungen und andere Speichervorrichtungen und -medien umfassen. Manche Aspekte der vorliegenden Offenbarung können einen oder mehrere Prozessoren beinhalten und können mit Anweisungen konfiguriert sein, die auf einer computerlesbaren Speichervorrichtung gespeichert sind.
  • Wie hierin verwendet, kann sich der Begriff „Schaltung“ auf eine anwendungsspezifische integrierte Schaltung (Application Specific Integrated Circuit; ASIC), eine elektronische Schaltung, einen Prozessor (geteilt, dediziert oder Gruppe) und/oder Speicher (geteilt, dediziert oder Gruppe), der bzw. die ein oder mehrere Software- oder Firmwareprogramme ausführt bzw. ausführen, eine kombinatorische Logikschaltung und/oder andere geeignete Hardwarekomponenten, die die beschriebene Funktionalität bereitstellen, beziehen, Teil davon sein, oder diese beinhalten. In manchen Aspekten der vorliegenden Offenbarung kann die Schaltung oder Funktionen, die der Schaltung zugeordnet sind, durch ein oder mehrere Software- oder Firmwaremodule implementiert sein. In manchen Aspekten der vorliegenden Offenbarung können Schaltungen Logik beinhalten, die mindestens teilweise in Hardware betreibbar ist. Hierin beschriebene Aspekte der vorliegenden Offenbarung können in einem System implementiert sein, das jedwede geeignet konfiguriert Hardware und/oder Software verwendet.
  • 2 ist ein Blockdiagramm einer Funkarchitektur 200 gemäß manchen Aspekten der vorliegenden Offenbarung. Funkarchitektur 200 kann Funk-Frontend-Modul (FEM) Schaltung 204, Funk-IC-Schaltung 206 und Basisbandverarbeitungsschaltung 208 beinhalten. Funkarchitektur 200, wie gezeigt, beinhaltet sowohl Wireless Local Area Network (WLAN) Funktionalität als auch Bluetooth (BT) Funktionalität, obwohl Aspekte der vorliegenden Offenbarung nicht so eingeschränkt sind. In dieser Offenbarung werden „WLAN“ und „Wi-Fi“ synonym verwendet.
  • Es ist zu beachten, dass die Funkarchitektur 200 und in 3 bis 5 gezeigte Komponenten WLAN und BT zwar unterstützen können, Aspekte der vorliegenden Offenbarung aber nicht auf WLAN oder BT beschränkt sind. In manchen Aspekten der vorliegenden Offenbarung können zwei Technologien, die von der Funkarchitektur 200 unterstützt werden, WLAN oder BT beinhalten oder auch nicht. Es können auch andere Technologien unterstützt werden. In manchen Aspekten der vorliegenden Offenbarung können WLAN und eine zweite Technologie unterstützt werden. In manchen Aspekten der vorliegenden Offenbarung können BT und eine zweite Technologie unterstützt werden. In manchen Aspekten der vorliegenden Offenbarung können zwei andere Technologien als WLAN und BT unterstützt werden. Darüber hinaus kann die Funkarchitektur 200 in manchen Aspekten der vorliegenden Offenbarung erweitert sein, um mehr als zwei Protokolle, Technologien und/oder Standards zu unterstützen. Aspekte der vorliegenden Offenbarung sind auch nicht auf die in 2 bis 5 veranschaulichten Frequenzen beschränkt.
  • FEM-Schaltung 204 kann eine WLAN- bzw. Wi-Fi- FEM-Schaltung 204a und eine Bluetooth (BT) FEM-Schaltung 204b beinhalten. Die WLAN-FEM-Schaltung 204a kann einen Empfangssignalpfad beinhalten, der eine Schaltung umfasst, die konfiguriert ist, an WLAN RF-Signalen zu arbeiten, die von einer oder mehreren Antenne(n) 201 empfangen werden, um die empfangenen Signale zu verstärken und um die verstärkten Versionen der empfangenen Signale an die WLAN Funk-IC-Schaltung 206a zur weiteren Verarbeitung bereitzustellen. Die BT-FEM-Schaltung 204b kann einen Empfangssignalpfad beinhalten, der eine Schaltung beinhalten kann, die konfiguriert ist, an BT RF-Signalen zu arbeiten, die von einer oder mehreren Antenne(n) 202 empfangen werden, um die empfangenen Signale zu verstärken und um die verstärkten Versionen der empfangenen Signale an die BT Funk-IC-Schaltung 206b zur weiteren Verarbeitung bereitzustellen. FEM-Schaltung 204a kann auch einen Sendesignalweg beinhalten, der eine Schaltung beinhalten kann, die konfiguriert ist, WLAN-Signale zu verstärken, die von der Funk-IC-Schaltung 206a für drahtlose Übertragung durch eine oder mehrere der Antennen 201 bereitgestellt werden. Darüber hinaus kann die FEM-Schaltung 204b auch einen Sendesignalweg beinhalten, der eine Schaltung beinhalten kann, die konfiguriert ist, BT-Signale zu verstärken, die von der Funk-IC-Schaltung 206b für drahtlose Übertragung durch die eine oder mehreren Antennen bereitgestellt werden. In der Ausführungsform der 2 sind Aspekte der vorliegenden Offenbarung, obwohl FEM 204a und FEM 204b als voneinander verschieden gezeigt sind, nicht so beschränkt und beinhalten in ihrem Umfang die Verwendung eines FEM (nicht gezeigt), das einen Sendepfad und/oder einen Empfangspfad sowohl für WLAN- als auch BT-Signale beinhaltet, oder die Verwendung von einer oder mehreren FEM-Schaltungen, wobei mindestens manche der FEM-Schaltungen Sende- und/oder Empfangssignalpfade sowohl für WLAN- als auch BT-Signale teilen.
  • Funk-IC-Schaltung 206, wie gezeigt, kann WLAN-Funk-IC-Schaltung 206a und BT-Funk-IC-Schaltung 206b beinhalten. Die WLAN-Funk-IC-Schaltung 206a kann einen Empfangssignalpfad beinhalten, der eine Schaltung zum Abwärtskonvertieren von WLAN RF-Signalen beinhalten kann, die von der FEM-Schaltung 204a empfangen werden, und Basisbandsignale an WLAN-Basisbandverarbeitungsschaltung 208a bereitstellen. BT-Funk-IC-Schaltung 206b kann wiederum einen Empfangssignalpfad beinhalten, der eine Schaltung zum Abwärtskonvertieren von BT RF-Signalen beinhalten kann, die von der FEM-Schaltung 204b empfangen werden, und Basisbandsignale an die BT-Basisbandschaltung 208b bereitstellen. WLAN-Funk-IC-Schaltung 206a kann ebenfalls einen Sendesignalweg beinhalten, der eine Schaltung zum Aufwärtskonvertieren von WLAN-Basisbandsignalen beinhaltet, die von der WLAN-Basisbandverarbeitungsschaltung 208a bereitgestellt werden, und WLAN-RF-Ausgangssignale an die FEM-Schaltung 204a für nachfolgende drahtlose Übertragung durch die eine oder mehreren Antennen 201 bereitstellen. BT-Funk-IC-Schaltung 206b kann auch einen Sendesignalweg beinhalten, der eine Schaltung zum Aufwärtskonvertieren von BT-Basisbandsignalen beinhaltet, die von der BT-Basisbandverarbeitungsschaltung 208b bereitgestellt werden, und BT-RF-Ausgangssignale an die FEM-Schaltung 204b für nachfolgende drahtlose Übertragung durch die eine oder mehreren Antennen 201 bereitstellen. In der Ausführungsform der 2 sind Aspekte der vorliegenden Offenbarung, obwohl IC-Schaltungen 206a und 206b als voneinander verschieden gezeigt sind, nicht so beschränkt und beinhalten in ihrem Umfang die Verwendung einer Funk-IC-Schaltung (nicht gezeigt), die einen Sendesignalpfad und/oder einen Empfangssignalpfad sowohl für WLAN- als auch BT-Signale beinhaltet, oder die Verwendung von einer oder mehreren Funk-IC-Schaltungen, wobei mindestens manche der Funk-IC-Schaltungen Sende- und/oder Empfangssignalpfade sowohl für WLAN- als auch BT-Signale teilen.
  • Basibandverarbeitungsschaltung 208 kann eine WLAN-Basisbandverarbeitungsschaltung 208a und eine BT-Basisbandverarbeitungsschaltung 208b beinhalten. Die WLAN-Basisbandverarbeitungsschaltung 208a kann einen Speicher beinhalten, wie beispielsweise einen Satz von RAM-Arrays in einem Fast-Fourier-Transformator- oder einem inversen Fast-Fourier-Transformatorblock (nicht gezeigt) der WLAN-Basisbandverarbeitungsschaltung 208a. Jede von WLAN-Basisbandschaltung 208a und der BT-Basisbandschaltung 208b kann ferner einen oder mehrere Prozessoren und Steuerlogik zum Verarbeiten der Signale, die von dem entsprechenden WLAN- oder BT-Empfangssignalweg der Funk-IC-Schaltung 206 empfangen wurden, beinhalten, und auch um entsprechende WLAN- oder BT-Basisbandsignale für den Sendesignalpfad der Funk-IC-Schaltung 206 zu erzeugen. Jede der Basisbandverarbeitungsschaltungen 208a und 208b kann ferner eine physikalische Schicht (PHY) und mittlere Zugriffssteuerschicht (MAC) Schaltung beinhalten und kann ferner eine Schnittstelle mit Anwendungsprozessor 210 zum Erzeugen und Verarbeiten der Basisbandsignale und zum Steuern von Operationen der Funk-IC-Schaltung 206 bilden.
  • Immer noch unter Bezugnahme auf 2 kann WLAN-BT Koexistenzschaltung 213 gemäß der gezeigten Ausführungsform Logik beinhalten, die eine Schnittstelle zwischen der WLAN-Basisbandschaltung 208a und der BT-Basisbandschaltung 208b bereitstellt, um Verwendungsfälle zu ermöglichen, die WLAN- und BT-Koexistenz erfordern. Zusätzlich kann ein Schalter 203 zwischen der WLAN-FEM-Schaltung 204a und der BT-FEM-Schaltung 204b bereitgestellt werden, um Schalten zwischen den WLAN- und BT-Funkfunktionen gemäß Anwendungsbedarf zu ermöglichen. Zusätzlich beinhalten Aspekte der vorliegenden Offenbarung, obwohl die Antennen 201 als jeweils mit der WLAN-FEM-Schaltung 204 und der BT-FEM-Schaltung 204b verbunden gezeigt sind, in ihrem Umfang das Teilen von einer oder mehreren Antennen zwischen WLAN- und BT-FEMs oder die Bereitstellung von mehr als einer Antenne, die jeweils mit FEM 204a bzw. 204b verbunden sind.
  • In manchen Aspekten der vorliegenden Offenbarung können die FrontendModulschaltung 204, die Funk-IC-Schaltung 206 und Basisbandverarbeitungsschaltung 208 auf einer einzelnen Funkkarte bereitgestellt werden, wie etwa drahtloser Funkkarte 202. In manchen anderen Aspekten der vorliegenden Offenbarung können die eine oder mehreren Antennen 201, die FEM-Schaltung 204 und die Funk-IC-Schaltung 206 auf einer einzelnen Funkkarte bereitgestellt werden. In manchen anderen Aspekten der vorliegenden Offenbarung können die Funk-IC-Schaltung 206 und die Basisbandverarbeitungsschaltung 208 auf einem einzelnen Chip oder einer integrierten Schaltung (IC), wie etwa IC 212, bereitgestellt werden.
  • In manchen Aspekten der vorliegenden Offenbarung kann die drahtlose Funkkarte 202 eine WLAN-Funkkarte beinhalten und sie kann für Wi-Fi-Kommunikationen konfiguriert sein, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. In manchen dieser Aspekte der vorliegenden Offenbarung kann die Funkarchitektur 200 konfiguriert sein, um orthogonale Frequenzdivisionsmultiplex- (OFDM) oder orthogonale Frequenzdivisionsmultiplex-Vielfachzugriffs- (OFDMA) Kommunikationssignale über einen Mehrträgerkommunikationskanal zu empfangen und zu senden. Die OFDM- bzw. OFDMA-Signale können eine Vielzahl orthogonaler Unterträger umfassen.
  • In manchen dieser Mehrträger-Aspekten der vorliegenden Offenbarung kann Funkarchitektur 200 Teil einer Wi-Fi-Kommunikationsstation (STA) sein, wie etwa ein drahtloser Zugangspunkt (AP), eine Basisstation oder eine mobile Vorrichtung mit einer Wi-Fi-Vorrichtung. In manchen dieser Aspekte der vorliegenden Offenbarung kann Funkarchitektur 200 konfiguriert sein, Signale gemäß spezifischen Kommunikationsstandards und/oder Protokollen zu senden und zu empfangen, wie etwa jedwede der Institute of Electrical and Electronics Engineers (IEEE) Standards, einschließlich 802.11n-2009, IEEE 802.11-2012, 802.11n-2009, 802.11ac und/oder 802.1 lax Standards und/oder vorgeschlagenen Spezifikationen für WLAN, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. Funkarchitektur 200 kann auch geeignet sein, Kommunikationen in Übereinstimmung mit anderen Techniken und Standards zu senden und/oder zu empfangen.
  • In manchen Aspekten der vorliegenden Offenbarung kann die Funkarchitektur 200 für High-Efficiency (HE) Wi-Fi (HEW) Kommunikationen gemäß dem IEEE 802.1 1ax Standard konfiguriert sein. In diesen Aspekten der vorliegenden Offenbarung kann die Funkarchitektur 200 konfiguriert sein, in Übereinstimmung mit einer OFDMA-Technik zu kommunizieren, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist.
  • In manchen anderen Aspekten der vorliegenden Offenbarung kann die Funkarchitektur 200 konfiguriert sein, Signale, die unter Verwendung von einer oder mehreren anderen Modulationstechniken gesendet werden, wie etwa Spread Spectrum Modulation (z.B. Direct Sequence Code Division Multiple Access (DS-CDMA) und/oder Frequency Hopping Code Division Multiple Access (FH-CDMA)) Time-Division Multiplexing (TDM) Modulation und/oder Frequency-Division Multiplexing (FDM) Modulation, zu senden und zu empfangen, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist.
  • In manchen Aspekten der vorliegenden Offenbarung, wie ferner in 2 gezeigt, kann die BT-Basisbandschaltung 208b mit einem Bluetooth (BT) Konnektivitätsstandard konform sein, wie etwa Bluetooth, Bluetooth 4.0 oder Bluetooth 5.0 oder jedweder anderen Iteration des Bluetooth Standards. In Aspekten der vorliegenden Offenbarung, die BT-Funktionalität beinhalten, wie beispielsweise in 2 gezeigt, kann die Funkarchitektur 200 konfiguriert sein, eine BT synchronverbindungsorientierte (SCO) Verbindung oder eine BT-Low-Energy (BT LE) Verbindung herzustellen. In manchen der Aspekte der vorliegenden Offenbarung, die Funktionalität beinhalten, kann die Funkarchitektur 200 konfiguriert sein, eine erweiterte SCO (eSCO) Verbindung für BT-Kommunikationen herzustellen, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. In manchen dieser Aspekte der vorliegenden Offenbarung, die eine BT-Funktionalität beinhalten, kann die Funkarchitektur konfiguriert sein, sich in BT Asynchronous Connection-Less (ACL) Kommunikationen zu betätigen, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. In manchen Aspekten der vorliegenden Offenbarung können die Funktionen einer BT-Funkkarte und einer WLAN-Funkkarte, wie in 2 gezeigt, auf einer einzelnen drahtlosen Funkkarte, wie etwa einzelne drahtlose Funkkarte 202, kombiniert sein, obwohl Aspekte der vorliegenden Erfindung so nicht eingeschränkt sind, und in ihrem Umfang diskrete WLAN- und BT-Funkkarten beinhalten.
  • In manchen Aspekten der vorliegenden Offenbarung kann die Funkarchitektur 200 andere Funkkarten beinhalten, wie etwa eine zelluläre Funkkarte, die für zelluläre Funktionen konfiguriert ist (z.B. 3GPP, wie etwa LTE, LTE-Advanced oder 5G Kommunikationen).
  • In manchen IEEE 802.11 Aspekten der vorliegenden Offenbarung kann die Funkarchitektur 200 für Kommunikation über verschiedene Kanalbandbreiten konfiguriert sein, einschließlich Bandbreiten mit Mittenfrequenzen von etwa 900 MHz, 2,4 GHz, 5 GHz. In manchen Aspekten der vorliegenden Offenbarung können die Bandbreiten etwa 1 MHz, 2 MHz, 2,5 MHz, 4 MHz, 5MHz, 8 MHz, 10 MHz, 16 MHz, 20 MHz, 40 MHz, 80 MHz (mit zusammenhängenden Bandbreiten) oder 80+80MHz (160MHz) (mit nicht zusammenhängenden Bandbreiten) betragen. In manchen Aspekten der vorliegenden Offenbarung kann eine 320 MHz Kanalbandbreite verwendet werden. In manchen Aspekten der vorliegenden Offenbarung können die Bandbreiten etwa 2,16 GHz, 4,32 GHz, 6,48 GHz, 8,72 GHz und/oder ein anderer geeigneter Wert sein. Der Umfang der Aspekte der vorliegenden Offenbarung ist jedoch hinsichtlich der oben genannten Mittenfrequenzen bzw. Bandbreiten nicht eingeschränkt.
  • 3 veranschaulicht eine FEM-Schaltung 300 gemäß manchen Aspekten der vorliegenden Offenbarung. Die FEM-Schaltung 300 ist ein Beispiel für eine Schaltung, die zur Verwendung als die WLAN- und/oder BT-FEM-Schaltung 204a/204b (2) geeignet sein kann, obwohl auch andere Schaltungskonfigurationen geeignet sein können.
  • In manchen Aspekten der vorliegenden Offenbarung kann die FEM-Schaltung 300 einen TX/RX-Schalter 302 beinhalten, um zwischen Sendemodus und Empfangsmodus zu schalten. Die FEM-Schaltung 300 kann einen Empfangssignalpfad und einen Sendesignalpfad beinhalten. Der Empfangssignalpfad der FEM-Schaltung 300 kann einen rauscharmen Verstärker (LNA) 306 zum Verstärken empfangener RF-Signale 303 beinhalten und die verstärkten empfangenen RF-Signale 307 als eine Ausgabe (z.B. an die Funk-IC-Schaltung 206 bereitstellen (2)). Der Sendesignalweg der Schaltung 300 kann einen Leistungsverstärker (PA) zum Verstärken der RF-Signale 309 beinhalten (z.B. durch die Funk-IC-Schaltung 206 bereitgestellt) und einen oder mehrere Filter 312, wie etwa Bandpassfilter (BPFs), Tiefpassfilter (LPFs) oder andere Arten von Filtern, um RF-Signale 315 für nachfolgende Übertragung (z.B. durch eine oder mehrere der Antennen 201 (2)) zu erzeugen.
  • In manchen Dual-Modus-Aspekten der vorliegenden Offenbarung für Wi-Fi-Kommunikation kann die FEM-Schaltung 300 konfiguriert sein, entweder in dem 2,4 GHz Frequenzspektrum oder dem 5 GHz Frequenzspektrum zu arbeiten. In diesen Aspekten der vorliegenden Offenbarung kann der Empfangssignalweg der FEM-Schaltung 300 einen Empfangssignalwegduplexer 304 beinhalten, um die Signale aus jedem Spektrum zu trennen sowie um eine separate LNA 306 für jedes Spektrum bereitzustellen, wie gezeigt. In diesen Aspekten der vorliegenden Offenbarung kann der Sendesignalpfad der FEM-Schaltung 300 auch einen Leistungsverstärker 310 und einen Filter 312, wie etwa ein BPF, ein LPF oder eine andere Art von Filter für jedes Frequenzspektrum und einen Sendesignalwegduplexer 314 beinhalten, um die Signale von einem der unterschiedlichen Spektren auf einem einzelnen Sendeweg für nachfolgende Übertragung durch die eine oder mehreren der Antennen 201 bereitzustellen ( 2). In manchen Aspekten der vorliegenden Offenbarung können BT-Kommunikationen die 2,4 GHz Signalwege nutzen und können die gleiche FEM-Schaltung 300 nutzen, wie die, die für WLAN-Kommunikationen verwendet wird.
  • 4 veranschaulicht eine Funk-IC-Schaltung 400 gemäß manchen Aspekten der vorliegenden Offenbarung. Die Funk-IC-Schaltung 400 ist ein Beispiel für eine Schaltung, die zur Verwendung als die WLAN- oder BT-Funk-IC-Schaltung 206a/206b (2) geeignet sein kann, obwohl auch andere Schaltungskonfigurationen geeignet sein können.
  • In manchen Aspekten der vorliegenden Offenbarung kann die Funk-IC-Schaltung 400 einen Empfangssignalweg und einen Sendesignalweg beinhalten. Der Empfangssignalweg der Funk-IC-Schaltung 400 kann mindestens Mischerschaltung 402 beinhalten, wie beispielsweise Abwärtskonvertierungsmischerschaltung, Verstärkerschaltung 406 und Filterschaltung 408. Der Sendesignalweg der Funk-IC-Schaltung 400 kann mindestens Filterschaltung 412 und Mischerschaltung 414 beinhalten, wie beispielsweise Aufwärtskonvertierungsmischerschaltung. Funk-IC-Schaltung 400 kann auch Syntheseschaltung 404 zur Synthese einer Frequenz 405 zur Verwendung durch die Mischerschaltung 402 und die Mischerschaltung 414 beinhalten. Die Mischerschaltung 402 und/oder 414 können jeweils, gemäß manchen Aspekten der vorliegenden Offenbarung, konfiguriert sein, direkte Wandlungsfunktionalität bereitzustellen. Die letztere Art von Schaltung stellt im Vergleich zu Standard-Super-Heterodyn-Mischer-Schaltungen eine viel einfachere Architektur dar und jegliches Flickerrauschen, das durch diese hervorgerufen wird, kann beispielsweise durch Verwendung von OFDM-Modulation gemildert werden. 4 veranschaulicht nur eine vereinfachte Version einer Funk-IC-Schaltung und kann, obwohl nicht gezeigt, Aspekte der vorliegenden Offenbarung beinhalten, wobei jede der gezeigten Schaltungen mehr als eine Komponente beinhalten kann. Zum Beispiel kann bzw. können Mischerschaltung 420 und/oder 414 jeweils einen oder mehrere Mischer beinhalten und Filterschaltungen 408 und/oder 412 können jeweils einen oder mehrere Filter beinhalten, wie etwa ein oder mehrere BPFs und/oder LPFs je nach Anwendungsbedarf. Wenn Mischerschaltungen beispielsweise vom Typ Direktumwandlung sind, können sie jeweils zwei oder mehr Mischer beinhalten.
  • In manchen Aspekten der vorliegenden Offenbarung kann Mischerschaltung 402 konfiguriert sein, RF-Signale 307, die von der FEM-Schaltung 204 (2) empfangen werden, basierend auf der synthetisierten Frequenz 405, die von der Syntheseschaltung 404 bereitgestellt wird, abwärts zu konvertieren. Die Verstärkerschaltung 406 kann konfiguriert sein, die abwärtskonvertierten Signale zu verstärken, und die Filterschaltung 408 kann einen LPF beinhalten, der konfiguriert ist, unerwünschte Signale aus den abwärtskonvertierten Signalen zu entfernen, um Ausgabebasisbandsignale 407 zu erzeugen. Ausgangs-Basisbandsignale 407 können an die Basisbandverarbeitungsschaltung 208 (2) zur Weiterverarbeitung bereitgestellt werden. In manchen Aspekten der vorliegenden Offenbarung können die Ausgabebasisbandsignale 407 Nullfrequenz-Basisbandsignale sein, obwohl dies kein Erfordernis ist. In manchen Aspekten der vorliegenden Offenbarung kann Mischerschaltung 402 passive Mischer umfassen, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist.
  • In manchen Aspekten der vorliegenden Offenbarung kann die Mischerschaltung 414 konfiguriert sein, Eingangsbasisbandsignale 411 basierend auf der synthetisierten Frequenz 405, die von der Syntheseschaltung 404 bereitgestellt wird, aufwärts zu konvertieren, um RF-Ausgangssignale 309 für die FEM-Schaltung 204 zu erzeugen. Die Basisbandsignale 411 können von der Basisbandverarbeitungsschaltung 208 bereitgestellt und können von Filterschaltung 412 gefiltert werden. Die Filterschaltung 412 kann einen LPF oder einen BPF beinhalten, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist.
  • In manchen Aspekten der vorliegenden Offenbarung können die Mischerschaltung 402 und die Mischerschaltung 414 jeweils zwei oder mehr Mischer beinhalten und sie können jeweils mit Hilfe des Synthesizers 404 für Quadratur-Abwärtskonvertierung und/oder Aufwärtskonvertierung angeordnet sein. In manchen Aspekten der vorliegenden Offenbarung können die Mischerschaltung 402 und die Mischerschaltung 414 jeweils zwei oder mehr Mischer beinhalten, die jeweils für Bildunterdrückung (z.B. Hartley-Bildunterdrückung) konfiguriert sind. In manchen Aspekten der vorliegenden Offenbarung können die Mischerschaltung 402 und die Mischerschaltung 414 jeweils für direkte Abwärtskonvertierung und/oder direkte Aufwärtskonvertierung angeordnet sein. In manchen Aspekten der vorliegenden Offenbarung können die Mischerschaltung 402 und die Mischerschaltung 414 für Super-Heterodyn-Betrieb konfiguriert sein, obwohl dies kein Erfordernis ist.
  • Mischerschaltung 402 kann gemäß einer Ausführungsform umfassen: Quadratur-Passivmischer (z.B. für die In-Phase (I) und Quadratur-Phase (Q) Wege). In solch einer Ausführungsform kann RF-Eingangssignal 307 in 4 abwärtskonvertiert werden, um I- und Q-Basisbandausgangssignale bereitzustellen, die an den Basisbandprozessor zu senden sind.
  • Quadratur-Passivmischer können durch Null und neunzig Grad zeitvariierende LO-Schaltsignale angesteuert werden, die von einer Quadraturschaltung bereitgestellt werden, die konfiguriert sein kann, eine LO-Frequenz (fLO) von einem lokalen Oszillator oder einem Synthesizer zu empfangen, wie etwa LO-Frequenz 405 des Synthesizers 404 (4). In manchen Aspekten der vorliegenden Offenbarung kann die LO-Frequenz die Trägerfrequenz sein, während in anderen Aspekten der vorliegenden Offenbarung die LO-Frequenz ein Bruchteil der Trägerfrequenz sein kann (beispielsweise die Hälfte der Trägerfrequenz, ein Drittel der Trägerfrequenz). In manchen Aspekten der vorliegenden Offenbarung können die Null und neunzig Grad zeitvariierenden Schaltsignale von dem Synthesizer erzeugt werden, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht beschränkt ist.
  • In manchen Aspekten der vorliegenden Offenbarung können sich die LO-Signale im Arbeitszyklus (dem prozentualen Anteil einer Periode, in der das LO-Signal hoch ist) unterscheiden und/oder verschieben (Offset; die Differenz zwischen Startpunkten der Periode). In manchen Aspekten der vorliegenden Offenbarung können die LO-Signale einen 25 % Arbeitszyklus aufweisen und einen 50 % Offset. In manchen Aspekten der vorliegenden Offenbarung kann jeder Zweig der Mischerschaltung (z.B. der In-Phase (I) und Quadratur-Phase (Q) Weg) mit einem 25 % Arbeitszyklus arbeiten, was in einer signifikanten Reduzierung des Stromverbrauchs resultiert.
  • Das RF-Eingangssignal 307 (3) kann ein symmetrisches Signal umfassen, obwohl der Umfang der Aspekte der vorliegenden Offenbarung nicht in dieser Hinsicht eingeschränkt ist. Die I- und Q-Basisbandausgangssignale können an einen rauscharmen Verstärker, wie etwa Verstärkerschaltung 406 (4), oder an Filterschaltung 408 (4) bereitgestellt werden.
  • In manchen Aspekten der vorliegenden Offenbarung können die Ausgangsbasisbandsignale 407 und die Eingangsbasisbandsignale 411 analoge Basisbandsignale sein, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. In manchen alternativen Aspekten der vorliegenden Offenbarung können die Ausgabebasisbandsignale 407 und die Eingabebasisbandsignale 411 digitale Basisbandsignale sein. In diesen alternativen Aspekten der vorliegenden Offenbarung kann die Funk-IC-Schaltung eine Analog-Digital-Wandler (ADC) und eine Digital-Analog-Wandler (DAC) Schaltung beinhalten.
  • In manchen Dualmodusaspekten der vorliegenden Offenbarung kann eine separate Funk-IC-Schaltung zum Verarbeiten von Signalen für jedes Spektrum oder für andere Spektren, die hier nicht erwähnt wurden, bereitgestellt werden, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist.
  • In manchen Aspekten der vorliegenden Offenbarung kann die Syntheseschaltung 404 ein Bruchteil-N-Synthesizer oder ein Bruchteil N/N+1-Synthesizer sein, obwohl der Umfang der der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist, da auch andere Arten von Frequenzsynthesizern geeignet sein können. Syntheseschaltung 404 kann beispielsweise ein Delta-Sigma-Synthesizer, ein Frequenzmultiplikator oder ein Synthesizer sein, der eine Phasenregelschleife mit einem Frequenzteiler umfasst. Gemäß manchen Aspekten der vorliegenden Offenbarung kann die Syntheseschaltung 404 digitale Syntheseschaltungen beinhalten. Ein Vorteil der Verwendung einer digitalen Syntheseschaltung ist, dass, obwohl sie immer noch manche analoge Komponenten beinhalten kann, ihr Footprint viel stärker verkleinert werden kann als der Footprint einer analogen Syntheseschaltung. In manchen Aspekten der vorliegenden Offenbarung kann Frequenzeingabe in Syntheseschaltung 404 durch einen spannungsgesteuerten Oszillator (VCO) bereitgestellt werden, obwohl dies kein Erfordernis ist. Ferner kann entweder von der Basisbandverarbeitungsschaltung 208 (2) oder dem Anwendungsprozessor 210 (2), abhängig von der gewünschten Ausgangsfrequenz 405, eine Teilersteuereingabe bereitgestellt werden. In manchen Aspekten der vorliegenden Offenbarung kann eine Teilersteuereingabe (z.B. N) aus einer Nachschlagetabelle (z.B. innerhalb einer Wi-Fi-Karte) basierend auf einer Kanalnummer und einer Kanalmittenfrequenz, wie durch den Anwendungsprozessor 210 bestimmt oder angegeben, bestimmt werden.
  • In manchen Aspekten der vorliegenden Offenbarung kann die Syntheseschaltung 404 konfiguriert sein, eine Trägerfrequenz als die Ausgangsfrequenz 405 zu erzeugen, während in anderen Aspekten der vorliegenden Offenbarung die Ausgangsfrequenz 405 ein Bruchteil der Trägerfrequenz sein kann (z.B. die Hälfte der Trägerfrequenz, ein Drittel der Trägerfrequenz). In manchen Aspekten der Offenbarung kann die Ausgangsfrequenz 405 eine LO-Frequenz (fLO) sein.
  • 5 veranschaulicht ein Funktionsblockdiagramm einer Basisbandverarbeitungsschaltung 500 gemäß manchen Aspekten der vorliegenden Offenbarung. Die Basisbandverarbeitungsschaltung 500 ist ein Beispiel für eine Schaltung, die zur Verwendung als die Basisbandverarbeitungsschaltung 208 (2) geeignet sein kann, obwohl auch andere Schaltungskonfigurationen geeignet sein können. Die Basisbandverarbeitungsschaltung 500 kann einen Empfangsbasisbandprozessor (RX BBP) 502 zum Verarbeiten von Empfangsbasisbandsignalen 409, die von der Funk-IC-Schaltung 206 bereitgestellt werden ( 2), beinhalten und einen Sendebasisbandprozessor (TX BBP) 504 zum Erzeugen von Sendebasisbandsignalen 411 für die Funk-IC-Schaltung 206. Die Basisbandverarbeitungsschaltung 500 kann auch Steuerlogik 506 zum Koordinieren der Operationen der Basisbandverarbeitungsschaltung 500 beinhalten.
  • In manchen Aspekten der vorliegenden Offenbarung (z.B. wenn analoge Basisbandsignale zwischen der Basisbandverarbeitungsschaltung 500 und der Funk-IC-Schaltung 206 ausgetauscht werden) kann die Basisbandverarbeitungsschaltung 500 ADC 510 beinhalten, um analoge Basisbandsignale, die von der Funk-IC-Schaltung 206 empfangen werden, zu digitalen Basisbandsignalen zum Verarbeiten durch die RX BBP 502 zu wandeln. In diesen Aspekten der vorliegenden Offenbarung kann die Basisbandverarbeitungsschaltung 500 auch DAC 512 beinhalten, um digitale Basisbandsignale von dem TX BBP 504 in analoge Basisbandsignale zu wandeln.
  • In manchen Aspekten der vorliegenden Offenbarung, die OFDM-Signale oder OFDMA-Signale kommunizieren, wie etwa durch Basisbandprozessor 208a, kann der Sendebasisbandprozessor 504 konfiguriert sein, OFDM- oder OFMA-Signale, wie für Senden durch Durchführung einer inversen Fast-Fourier-Transformation (IFFT) angemessen, zu erzeugen. Der Empfangsbasisbandprozessor 502 kann konfiguriert sein, empfangene OFDM-Signale oder OFDMA-Signale durch Durchführen einer FFT zu verarbeiten. In manchen Aspekten der vorliegenden Offenbarung kann der Empfangsbasisbandprozessor 502 konfiguriert sein, das Vorhandensein eines OFDM-Signals oder OFDMA-Signals durch Durchführen einer Autokorrelation zu erkennen, eine Präambel zu erkennen, wie etwa als eine kurze Präambel, und durch Durchführen einer Kreuzkorrelation, um eine lange Präambel zu erkennen. Die Präambeln können Teil einer vorgegebenen Rahmenstruktur für Wi-Fi-Kommunikation sein.
  • Wieder unter Bezugnahme auf 2 können in manchen Aspekten der vorliegenden Offenbarung die Antennen 201 (2) jeweils eine oder mehrere Richtungs- oder Rundstrahlantennen umfassen, einschließlich, zum Beispiel, Dipolantennen, Monopolantennen, Patchantennen, Rahmenantennen, Mikrostreifenleiterantennen oder andere Arten von Antennen, die für das Senden von RF-Signalen geeignet sind. In manchen Multiple-Eingabe Multiple-Ausgabe (MIMO) Aspekten der vorliegenden Offenbarung können die Antennen effektiv getrennt sein, um räumliche Diversität und die unterschiedlichen Kanalcharakteristiken, die daraus resultieren können, auszunutzen. Antennen 201 können jeweils einen Satz von Phased-Array-Antennen beinhalten, obwohl Aspekte der vorliegenden Offenbarung so nicht eingeschränkt sind.
  • Obwohl die Funkarchitektur 200 als mehrere separate funktionale Elemente aufweisend veranschaulicht ist, können ein oder mehrere funktionale Elemente kombiniert und durch Kombinationen von Software-konfigurierten Elementen implementiert sein, wie etwa Verarbeitungselemente, einschließlich digitaler Signalprozessoren (DSPs) und/oder andere Hardwareelemente. Manche Elemente können beispielsweise einen oder mehrere Mikroprozessoren, DSPs, feldprogrammierbare Gate-Arrays (FPGAs), anwendungsspezifische integrierte Schaltungen (ASICs), funkfrequenzintegrierte Schaltungen (RFICs) und Kombinationen verschiedener Hardware und Logikschaltungen zum Durchführen mindestens der hierin beschriebenen Funktionen umfassen. In manchen Aspekten der vorliegenden Offenbarung können sich die funktionalen Elemente auf einen oder mehrere Prozesse beziehen, die auf einem oder mehreren Verarbeitungselementen laufen.
  • Aspekte der vorliegenden Offenbarung können in einem von Hardware, Firmware und Software oder einer Kombination davon implementiert sein. Aspekte der vorliegenden Offenbarung können auch als Anweisungen implementiert sein, die auf einer computerlesbaren Speichervorrichtung gespeichert sind, die von mindestens einem Prozessor zum Durchführen der hierin beschriebenen Operationen gelesen und ausgeführt werden können. Eine computerlesbare Speichervorrichtung kann jedweden nicht-transitorischen Mechanismus zum Speichern von Informationen in einer Form, die von einer Maschine (z. B. einem Computer) lesbar ist, umfassen. Eine computerlesbare Speichervorrichtung kann beispielsweise Nur-Lese-Speicher (ROM), Direktzugriffsspeicher (RAM), Magnetplattenspeichermedien, optische Speichermedien, Flash-Speicher-Vorrichtungen und andere Speichervorrichtungen und -medien umfassen. Manche Aspekte der vorliegenden Offenbarung können einen oder mehrere Prozessoren beinhalten und können mit Anweisungen konfiguriert sein, die auf einer computerlesbaren Speichervorrichtung gespeichert sind.
  • Gemäß manchen Aspekten der vorliegenden Offenbarung kann eine multiplizierende Verzögerungsregelschleifenschaltung (MDLL) Schaltung einen Multiplexer und einen Ringoszillator umfassen. Der Ringoszillator kann eine Kaskade von Verzögerungselementen umfassen. Der Multiplexer kann konfiguriert sein, ein Referenztaktsignal zu empfangen. Der Multiplexer kann ferner konfiguriert sein, ein Ringoszillatorausgangssignal von einem letzten Verzögerungselement der Kaskade von Verzögerungselementen zu empfangen. Der Multiplexer kann ferner konfiguriert sein, zur Eingabe in das Ringsoszillatoreingangssignal entweder das Referenztaktsignal oder das Ringoszillatorausgangssignal auszuwählen. Der Ringoszillator kann konfiguriert sein, an einem ersten Verzögerungselement der Kaskade das Ringoszillatoreingangssignal von dem Multiplexer zu empfangen. Der Ringoszillator kann ferner konfiguriert sein, eine Jitterschätzung mindestens teilweise basierend auf einem Vergleich zwischen Ausgangssignalen von zwei bestimmten Verzögerungselementen der Kaskade zu schätzen. Der Ringoszillator kann ferner konfiguriert sein, Verzögerungsreaktionen der Verzögerungselemente der Kaskade mindestens teilweise basierend auf der Jitterschätzung zu kompensieren. Der Ringoszillator kann ferner konfiguriert sein, das Ringoszillatorausgangssignal als ein Ausgangssignal der MDLL auszugeben. Diese Aspekte der vorliegenden Offenbarung werden im Folgenden ausführlicher beschrieben.
  • 6 veranschaulicht den Betrieb eines Kommunikationsverfahrens gemäß manchen Aspekten der vorliegenden Offenbarung. Es ist wichtig zu beachten, dass Aspekte der vorliegenden Offenbarung des Verfahrens 600 zusätzliche oder sogar weniger Operationen oder Prozesse im Vergleich zu dem, was in 6 veranschaulicht ist, beinhalten können. Darüber hinaus sind Aspekte der vorliegenden Offenbarung des Verfahrens 600 nicht zwangsläufig auf die in 6 gezeigte, chronologische Reihenfolge beschränkt. Bei der Beschreibung des Verfahrens 600 wird auf 1 bis 5 und 7 bis 12 Bezug genommen, obwohl es sich versteht, dass Verfahren 600 mit jedweden anderen geeigneten Systemen, Schnittstellen und Komponenten praktiziert werden kann.
  • In manchen Aspekten der vorliegenden Offenbarung kann eine Kommunikationsvorrichtung (einschließlich, aber nicht beschränkt auf die zuvor beschriebenen und in einer der 1 bis 5 gezeigten Vorrichtungen) eine oder mehrere Operationen des Verfahrens 600 durchführen, aber der Umfang der Aspekte der vorliegenden Offenbarung ist in dieser Hinsicht nicht eingeschränkt. In manchen Aspekten der vorliegenden Offenbarung kann eine Einrichtung einer Kommunikationsvorrichtung (einschließlich, aber nicht beschränkt auf die zuvor beschriebenen und in einer der 1 bis 5 gezeigten Vorrichtungen) eine oder mehrere Operationen des Verfahrens 600 durchführen, aber der Umfang der Aspekte der vorliegenden Offenbarung ist in dieser Hinsicht nicht eingeschränkt.
  • In manchen Aspekten der vorliegenden Offenbarung können die Operationen von einer oder mehreren Komponenten durchgeführt werden, einschließlich, aber nicht beschränkt auf Komponenten einer Kommunikationsvorrichtung und/oder eine Einrichtung einer Kommunikationsvorrichtung. Beispielhafte Komponenten/Schaltungen, die eine oder mehrere Operationen durchführen können, beinhalten, sind aber nicht beschränkt auf Verzögerungselemente, Ringsoszillatoren, MDLL-Schaltungen, Jitterschätzungsschaltungen, Jitterkompensationsschaltungen, stochastische Zeit-Digital-Wandler (STDCs), Mittelwertbildungsschaltungen und/oder andere.
  • In manchen Aspekten der vorliegenden Offenbarung können zwei oder mehr unterschiedliche Komponenten jeweils eine oder mehrere Operationen des Verfahrens 600 durchführen. Eine erste Komponente kann beispielsweise eine oder mehrere Operationen durchführen und eine zweite Komponente kann eine oder mehrere Operationen durchführen. Aspekte der vorliegenden Offenbarung sind nicht auf zwei Komponenten beschränkt. In einem nicht einschränkenden Beispiel kann ein Verzögerungselement eine oder mehrere Operationen des Verfahrens 600 durchführen und ein Multiplexer kann eine oder mehrere Operationen des Verfahrens 600 durchführen. In diesem Beispiel können das Verzögerungselement und der Multiplexer Teil einer Vorrichtung und/oder Einrichtung sein (wie etwa eine Kommunikationsvorrichtung und/oder Einrichtung einer Kommunikationsvorrichtung). Aspekte der vorliegenden Offenbarung sind jedoch nicht auf Kommunikationsvorrichtungen beschränkt, da jedwede Art von Vorrichtung in manchen Aspekten der vorliegenden Offenbarung verwendet werden kann.
  • In manchen Aspekten der vorliegenden Offenbarung können das Verfahren 600 und andere hierin beschriebene Verfahren durch eine STA und/oder einen AP durchgeführt werden, die angeordnet sind, in Übereinstimmung mit einem/einer 802.11 Standard, Protokoll und/oder Spezifikation und/oder WLAN-Standard, Protokoll und/oder Spezifikation zu arbeiten. In manchen Aspekten der vorliegenden Offenbarung können das Verfahren 600 und andere hierin beschriebene Verfahren durch einen eNB und/oder ein UE durchgeführt werden, die angeordnet sind, in Übereinstimmung mit einem/einer 3GPP LTE Standard, Protokoll und/oder Spezifikation und/oder anderem 3GPP Standard, Protokoll und/oder Spezifikation zu arbeiten. In manchen Aspekten der vorliegenden Offenbarung können das Verfahren 600 und andere hierin beschriebenen Verfahren von anderen Vorrichtungen durchgeführt werden, die angeordnet sein können oder nicht, um in Übereinstimmung mit einem Standard zu arbeiten. In manchen Aspekten der vorliegenden Offenbarung können das Verfahren 600 und andere hierin beschriebene Verfahren von einer Einrichtung einer Vorrichtung durchgeführt werden, wie etwa einer STA, einem AP, einem UE, einem eNB und/oder einer anderen Vorrichtung.
  • Es ist auch zu beachten, dass Aspekte der vorliegenden Offenbarung durch Bezugnahmen hierin (wie etwa in Beschreibungen des Verfahrens 600 und/oder anderen Beschreibungen hierin) nicht auf Übertragung, Empfang und/oder Austausch von Elementen, wie etwa Frames, Nachrichten, Anforderungen, Indikatoren, Signalen oder andere Elemente beschränkt sind. In manchen Aspekten der vorliegenden Offenbarung kann solch ein Element von Verarbeitungsschaltungen (wie etwa durch einen Basisbandprozessor, der in der Verarbeitungsschaltung beinhaltet ist) zur Übertragung erzeugt, kodiert oder anderweitig verarbeitet werden. Die Übertragung kann in manchen Fällen von einem Sendeempfänger oder einer anderen Komponente durchgeführt werden. In manchen Aspekten der vorliegenden Offenbarung kann solch ein Element von der Verarbeitungsschaltung (wie etwa von dem Basisbandprozessor) dekodiert, erkannt oder anderweitig verarbeitet werden. Das Element kann in manchen Fällen von einem Sendeempfänger oder einer anderen Komponente empfangen werden. In manchen Aspekten der vorliegenden Offenbarung können die Verarbeitungsschaltung und der Sendeempfänger in einer gleichen Einrichtung beinhaltet sein. Der Umfang der Aspekte der vorliegenden Offenbarung ist in dieser Hinsicht jedoch nicht eingeschränkt, da der Sendeempfänger in manchen Aspekten der vorliegenden Offenbarung separat von der Einrichtung sein kann, die die Verarbeitungsschaltung umfasst.
  • In manchen Aspekten der vorliegenden Offenbarung kann eine Ausgabe von einer ersten Komponente in eine zweite Komponente eingegeben werden. In manchen Fällen können die erste und die zweite Komponente direkt verbunden sein, wie etwa durch eine verdrahtete Verbindung; in diesem Fall kann die Ausgabe aus der ersten Komponente direkt in die zweite Komponente eingegeben werden. In manchen Fällen müssen die erste und die zweite Komponente nicht zwangsläufig direkt verbunden sein. Zum Beispiel können eine oder mehrere andere Komponenten in einem Pfad zwischen der ersten und der zweiten Komponente beinhaltet sein. Dementsprechend kann die Ausgabe aus der ersten Komponente in manchen Fällen von einer oder mehreren anderen Komponenten beeinflusst werden, bevor sie in die zweite Komponente eingegeben wird. In solchen Fällen kann die zweite Komponente die Ausgabe von der ersten Komponente indirekt empfangen. Ein Filter kann beispielsweise zwischen der ersten und der zweiten Komponente beinhaltet sein. Es versteht sich, dass Bezugnahmen auf Signale, Eingaben und/oder Ausgaben, die zwischen Komponenten ausgetauscht werden, in manchen Aspekten der vorliegenden Offenbarung direkte oder indirekte Austausche beinhalten können.
  • In manchen Aspekten der vorliegenden Offenbarung kann eine multiplizierende Verzögerungsregelschleifenschaltung (MDLL) Schaltung einen Multiplexer und einen Ringoszillator umfassen. Der Ringoszillator kann eine Kaskade von Verzögerungselementen umfassen. Die Kaskade der Verzögerungselemente kann ein erstes Verzögerungselement, ein letztes Verzögerungselement und ein oder mehrere andere Verzögerungselemente umfassen. In manchen Aspekten der vorliegenden Offenbarung kann die MDLL-Schaltung eine Jitterkompensationsschaltung umfassen. In einem nicht einschränkenden Beispiel kann die Jitterkompensationsschaltung einen oder mehrere stochastische Zeit-Digital-Wandler (STDCs) beinhalten. In manchen Aspekten der vorliegenden Offenbarung kann die Kaskade von Verzögerungselementen und die Jitterkompensationsschaltung Teil des Ringoszillators sein. In manchen Aspekten der vorliegenden Offenbarung kann die Jitterkompensationsschaltung (wie etwa der eine oder die mehreren STDCs) als Teil des Ringoszillators beinhaltet sein. Es ist zu beachten, dass die vorstehend erwähnten Komponenten (Multiplexer, Ringoszillator, Kaskadierung von Verzögerungselementen, Jitterkompensationsschaltung, STDCs) in manchen Aspekten der vorliegenden Offenbarung nicht zwangsläufig in der MDLL-Schaltung beinhaltet sein müssen.
  • In manchen Aspekten der vorliegenden Offenbarung kann eine Kommunikationsvorrichtung eines oder mehr umfassen von MDLL-Schaltung, Jitterkompensationsschaltung, einem Ringoszillator, einer Kaskade von Verzögerungselementen, einem Multiplexer, einem Sendeempfänger, und eine oder mehrere andere Komponenten. In manchen Aspekten der vorliegenden Offenbarung kann die MDLL-Schaltung eines oder mehreres beinhalten von Jitterkompensationsschaltung, einem Oszillatorring, einer Kaskade von Verzögerungselementen, einem Multiplexer und eine oder mehrere andere Komponenten.
  • Am Vorgang 605 kann der Multiplexer ein Referenztaktsignal empfangen. In manchen Aspekten der vorliegenden Offenbarung kann das Referenztaktsignal von einem Taktgeber, einem Referenztaktgeber, einem Oszillator, einem Referenzoszillator und/oder einer anderen Komponente empfangen werden.
  • Am Vorgang 610 kann der Multiplexer ein Ringoszillatorausgangssignal empfangen. In manchen Aspekten der vorliegenden Offenbarung kann der Multiplexer das Ringoszillatorausgangssignal von der Kaskade von Verzögerungselementen empfangen. In manchen Aspekten der vorliegenden Offenbarung kann der Multiplexer das Ringoszillatorausgangssignal (direkt oder indirekt) von einem letzten Verzögerungselement der Kaskade von Verzögerungselementen empfangen.
  • Am Vorgang 615 kann der Multiplexer als ein Ringoszillatoreingangssignal entweder das Referenztaktsignal oder das Ringoszillatorausgangssignal auswählen. In manchen Aspekten der vorliegenden Offenbarung kann der Multiplexer eine steigende Flanke des Referenztaktsignals erkennen. Der Multiplexer kann das Referenztaktsignal zur Eingabe in das Ringoszillatoreingangssignal in Reaktion auf das Erkennen der steigenden Flanke des Referenztaktsignals auswählen. Aspekte der vorliegenden Offenbarung sind jedoch nicht auf Erkennen der steigenden Flanke beschränkt, da auch andere Techniken (wie etwa Verwendung eines pulsierenden Signals, das auf dem Referenztaktsignal basieren kann oder nicht) verwendet werden können. In manchen Aspekten der vorliegenden Offenbarung kann der Multiplexer das Ringoszillatoreingangssignal zu Eingabe in das erste Verzögerungselement der Kaskade auswählen, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht beschränkt ist.
  • Am Vorgang 620 kann das Ringoszillatorsignal von dem Multiplexer an einem ersten Verzögerungselement der Kaskade empfangen werden. In manchen Aspekten der vorliegenden Offenbarung kann der Ringoszillator das Ringoszillatorsignal empfangen. In manchen Aspekten der vorliegenden Offenbarung kann ein Eingangssignal für die Kaskade (wie etwa eine Signaleingabe in das erste Verzögerungselement) mindestens teilweise auf einem Ausgangssignal der Kaskade basieren. Ein Ausgangssignal des letzten Verzögerungselements kann beispielsweise an das erste Verzögerungselement zurückgeführt werden. In manchen Aspekten der vorliegenden Offenbarung kann das Zurückführen von dem Multiplexer durchgeführt werden. Der Multiplexer kann beispielsweise das Ausgangssignal empfangen und kann das Ausgangssignal entweder als Rückkopplung an das erste Verzögerungselement bereitstellen oder das Referenztaktsignal an das erste Verzögerungselement bereitstellen.
  • Am Vorgang 625 können die Verzögerungselemente der Kaskade Ausgangssignale basierend auf den Eingangssignalen erzeugen. In manchen Aspekten der vorliegenden Offenbarung können die Verzögerungselemente der Kaskade die Eingangssignale verzögern, um die Ausgangssignale zu erzeugen. In manchen Aspekten der vorliegenden Offenbarung können die Ausgangssignale verzögerte Versionen der Eingangssignale sein. In manchen Aspekten der vorliegenden Offenbarung können die Ausgangssignale auf verzögerten Versionen der Eingangssignale basieren. In manchen Aspekten der vorliegenden Offenbarung können die Ausgangssignale auf den Eingangssignalen basieren, die von einem oder mehreren beeinflusst werden von: Verzögerung, Verzerrung, Verstärkung, Dämpfung, Skalierung, Inversion und/oder einem anderen Effekt. Es ist zu beachten, dass Aspekte der vorliegenden Offenbarung nicht auf eine Kaskade von Verzögerungselementen beschränkt sind. In einem nicht einschränkenden Beispiel kann eine Kaskade von Komponenten verwendet werden, die eine Kombination von einem oder mehreren Invertern und einem oder mehreren Verzögerungselementen beinhaltet. In einem anderen nicht einschränkenden Beispiel kann eine Kaskade von Komponenten verwendet werden, die einen oder mehrere Inverter beinhaltet und nicht zwangsläufig Verzögerungselemente beinhalten muss. In einem anderen nicht einschränkenden Beispiel kann eine Kaskade von Komponenten verwendet werden, die eine beliebige Anzahl (einschließlich Null, Eins oder eine andere) jedes der Folgenden beinhaltet: Verzögerungselemente, Inverter und/oder andere Komponente(n). Es ist auch zu beachten, dass eine Taktfrequenz eines Ausgangssignals der Kaskade (wie etwa eine Ausgabe des letzten Verzögerungselements, ein MDLL-Ausgangstaktsignal und/oder anderes Signal) in manchen Fällen invers zu einer Summe von Verzögerungen der Verzögerungselemente der Kaskade in Beziehung stehen kann.
  • Am Vorgang 630 kann eine Jitterschätzung bestimmt werden. In manchen Aspekten der vorliegenden Offenbarung kann die Jitterkompensationsschaltung die Jitterschätzung bestimmen, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. In manchen Aspekten der vorliegenden Offenbarung kann der Ringoszillator die Jitterschätzung bestimmen, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. In manchen Aspekten der vorliegenden Offenbarung können eine oder mehrere STDCs die Jitterschätzung bestimmen, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist.
  • In manchen Aspekten der vorliegenden Offenbarung kann die Jitterschätzung mindestens teilweise auf einem Vergleich zwischen Ausgangssignalen von zwei bestimmten Verzögerungselementen der Kaskade bestimmt werden. In einem nicht einschränkenden Beispiel kann die Jitterschätzung basierend auf einer Zeitdifferenz zwischen einer steigenden Flanke des Ausgangssignals von einem der bestimmten Verzögerungselemente und einer fallenden Flanke des Ausgangssignals des anderen der bestimmten Verzögerungselemente bestimmt werden. In einem anderen nicht einschränkenden Beispiel kann die Jitterschätzung basierend auf einer Zeitdifferenz bestimmt werden zwischen: einer steigenden Flanke des Ausgangssignals eines bestimmten Verzögerungselements und einer fallenden Flanke des Ausgangssignals des anderen bestimmten Verzögerungselements, steigenden Flanken der Ausgangssignale der jeweiligen Verzögerungselemente oder fallenden Flanken der Ausgangssignale der bestimmten Verzögerungselemente. In einem anderen nicht einschränkenden Beispiel können Zeitdifferenzen zwischen steigenden Flanken oder fallenden Flanken von Ausgangssignalen mehrerer Paare von Verzögerungselementen bestimmt werden. Die Jitterschätzung kann auf einem Durchschnitt der Zeitdifferenzen basieren. In einem anderen nicht einschränkenden Beispiel kann ein Vergleich zwischen einer steigenden Flanke des Ausgangssignals von einem Verzögerungselement und einer fallenden Flanke des Ausgangssignals eines anderen Verzögerungselements als Teil der Bestimmung der Jitterschätzung durchgeführt werden.
  • In manchen Aspekten der vorliegenden Offenbarung können die beiden bestimmten Verzögerungselemente, die für die Bestimmung der Jitterschätzung verwendet werden, innerhalb der Kaskade um die Hälfte einer Gesamtzahl von Verzögerungselementen der Kaskade beabstandet sein. Aspekte der vorliegenden Erfindung sind jedoch nicht auf diese konkrete Konfiguration beschränkt. Ein oder mehrere Paare von Verzögerungselementen können verwendet werden und jedwede geeignete Beabstandung(en) (in Bezug auf die Anzahl der Verzögerungselemente) kann verwendet werden. In einem nicht einschränkenden Beispiel können benachbarte Verzögerungselemente in einem oder mehreren der Paare verwendet werden. In einem anderen nicht einschränkenden Beispiel können zwei Paare unterschiedliche Beabstandungen aufweisen. Zwei Verzögerungselemente eines ersten Paares können beispielsweise um einen ersten Abstand beabstandet sein und zwei Verzögerungselemente eines zweiten Paares können um einen zweiten Abstand beabstandet sein. Dieses Beispiel kann auf mehr als zwei Beabstandungen erweitert werden. In einem anderen nicht einschränkenden Beispiel kann in den Paaren eine einheitliche Beabstandung verwendet werden.
  • In manchen Aspekten der vorliegenden Offenbarung kann der Ringoszillator einen stochastischen Zeit-Digital-Wandler (STDC) und eine Mittelwertbildungsschaltung umfassen. Der STDC kann in manchen Aspekten der vorliegenden Offenbarung Teil der Jitterkompensationsschaltung sein, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. Der STDC kann die Ausgangssignale von zwei bestimmten Verzögerungselementen empfangen. Der STDC kann eine oder mehrere Zeitdifferenzen zwischen einer steigenden Flanke des Ausgangssignals eines der bestimmten Verzögerungselemente und eine fallende Flanke des Ausgangssignals des anderen bestimmten Verzögerungselements bestimmen. Aspekte der vorliegenden Offenbarung sind nicht auf Zeitdifferenzen zwischen einer steigenden Flanke und einer fallenden Flanke beschränkt, da auch Zeitdifferenzen zwischen zwei steigenden Flanken oder zwei fallenden Flanken verwendet werden können. Die Mittelwertbildungsschaltung kann die Jitterschätzung basierend auf einem Mittelwert der Zeitdifferenzen, die von dem STDC bestimmt werden, bestimmen.
  • In manchen Aspekten der vorliegenden Offenbarung kann die Jitterkompensationsschaltung einen stochastischen Zeit-Digital-Wandler (STDC) und eine Mittelwertbildungsschaltung umfassen. Der STDC kann die Ausgangssignale von zwei Verzögerungselementen empfangen. In einem nicht einschränkenden Beispiel kann der STDC eine oder mehrere Zeitdifferenzen zwischen einer steigenden Flanke von einem der empfangenen Ausgangssignale und einer fallenden Flanke der anderen empfangenen Ausgangssignale bestimmen. In einem anderen nicht einschränkenden Beispiel kann der STDC eine oder mehrere Zeitdifferenzen zwischen einer steigenden Flanke der empfangenen Ausgangssignale und einer steigenden Flanke der anderen empfangenen Ausgangssignale bestimmen. In einem anderen nicht einschränkenden Beispiel kann der STDC eine oder mehrere Zeitdifferenzen zwischen einer fallenden Flanke von einem der empfangenen Ausgangssignale und einer fallenden Flanke der anderen empfangenen Ausgangssignale empfangen. Mittelwertbildungsschaltung kann die Jitterschätzung basierend auf einem Mittelwert der Zeitdifferenzen, die von dem STDC bestimmt werden, bestimmen.
  • Am Vorgang 635 können Verzögerungsreaktionen der Verzögerungselemente basierend auf der einen oder den mehreren Jitterschätzungen kompensiert werden. In manchen Aspekten der vorliegenden Offenbarung können Verzögerungsreaktionen von mindestens manchen der Verzögerungselemente angepasst, modifiziert und/oder anderweitig verändert werden, um die Jitterschätzung zu kompensieren. Eines oder mehrere von der Jitterkompensationsschaltung, der MDLL-Schaltung und/oder anderen Komponente(n) können die Kompensation durchführen. Aspekte der vorliegenden Offenlegung sind nicht auf Kompensation der Verzögerungsreaktionen der Verzögerungselemente beschränkt, da jedwede geeignete Kompensation durchgeführt werden kann. Es kann beispielsweise Kompensation der Kaskade der Verzögerungselemente durchgeführt werden. In manchen Aspekten der vorliegenden Offenbarung kann Kompensation von Signalen (wie etwa ein Ausgangstaktsignal, ein Eingangssignal zu der Kaskade, ein Rückkopplungssignal und/oder anderes Signal) durchgeführt werden.
  • In einem nicht einschränkenden Beispiel können die Verzögerungsreaktionen der Verzögerungselemente durch Modulation von Eingangsspannungen von Kondensatoren der Verzögerungselemente durchgeführt werden. Die Modulation kann mindestens teilweise auf dem geschätzten Jitter basieren. In manchen Aspekten der vorliegenden Offenbarung können andere Anpassungen an den Kondensatoren und/oder Signalen, die mit den Kondensatoren verbunden sind, durchgeführt werden, um den Jitter zu kompensieren. In manchen Aspekten der vorliegenden Offenbarung können Anpassungen an anderen Komponente(n) der Verzögerungselemente und/oder Signalen, die mit dieser/diesen Komponente(n) verbunden sind, durchgeführt werden, um den Jitter zu kompensieren.
  • Am Vorgang 640 kann der Ringoszillator das Ringoszillatorausgangssignal ausgeben. In manchen Aspekten der vorliegenden Offenbarung kann das letzte Verzögerungselement das Ringoszillatorausgangssignal ausgeben, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. In einem nicht einschränkenden Beispiel kann das letzte Verzögerungselement das Ausgangssignal von einem anderen Verzögerungselement der Kaskade, das dem letzten Verzögerungselement unmittelbar vorausgeht, empfangen. Das letzte Verzögerungselement kann das letzte Eingangssignal verzögern, um das Ringoszillatorausgangssignal zu erzeugen.
  • Am Vorgang 645 kann ein MDLL-Taktsignal erzeugt werden. Das MDLL-Taktsignal kann beispielsweise das Ringoszillatorausgangssignal sein oder auf diesem basieren. Der Ringoszillator, das letzte Verzögerungselement und/oder die MDLL-Schaltung können das MDLL-Taktsignal erzeugen. Es ist zu beachten, dass in manchen Aspekten der vorliegenden Offenbarung das MDLL-Taktsignal auf dem Ringoszillatorausgangssignal basieren kann und von einer oder mehreren anderen Komponenten verarbeitet werden kann. Es kann bzw. können beispielsweise ein Tiefpassfilter und/oder eine andere Komponente verwendet werden, um das Ausgangstaktsignal zu einem sinusförmigen Signal zu wandeln.
  • In manchen Aspekten der vorliegenden Offenbarung kann die MDLL-Schaltung ferner eine Frequenzregelschleife (FLL) umfassen. Die FLL kann konfiguriert sein, um ein FLL-Taktsignal zur Eingabe in die Verzögerungselemente auszugeben. In einem nicht einschränkenden Beispiel kann das FLL-Taktsignal als ein Ansteuersignal für die Verzögerungselemente verwendet werden. Eine Taktfrequenz des FLL-Taktsignals kann mindestens teilweise auf einem Frequenzvielfachen zwischen einer Zieltaktfrequenz des MDLL-Ausgangssignals und einer Taktfrequenz des Referenztaktsignals basieren. Die Zieltaktfrequenz des MDLL-Ausgangssignals kann beispielsweise ein Vielfaches der Taktfrequenz des Referenztaktsignals sein. In einem nicht einschränkenden Beispiel kann das Vielfache konfigurierbar sein, um eine ganze Zahl zu sein. In einem anderen nicht einschränkenden Beispiel kann das Vielfache konfigurierbar sein, ein Bruchteil und/oder ein Verhältnis von zwei ganzen Zahlen zu sein. In einem anderen nicht einschränkenden Beispiel kann das Vielfache konfigurierbar sein, eine ganze Zahl oder ein Bruchteil zu sein.
  • In manchen Aspekten der vorliegenden Offenbarung kann die MDLL-Schaltung als Bruchzahl-N-MDLL-Schaltung konfigurierbar zu sein, wenn das Frequenzvielfache für Bruchzahlen konfigurierbar ist. In manchen Aspekten der vorliegenden Offenbarung kann die MDLL-Schaltung als Ganzzahl-N-MDLL-Schaltung konfigurierbar zu sein, wenn das Frequenzvielfache auf ganzzahlige Zahlen beschränkt ist. In manchen Aspekten der vorliegenden Offenbarung kann die MDLL-Schaltung als Bruchzahl-N-MDLL-Schaltung oder Ganzzahl-N-MDLL-Schaltung konfigurierbar zu sein.
  • Es ist zu beachten, dass Aspekte der vorliegenden Offenbarung nicht auf die Verwendung von FLLs, wie vorstehend beschrieben, beschränkt sind. In manchen Aspekten der vorliegenden Offenbarung können andere geeignete Server, Regelkreise und/oder Komponenten verwendet werden.
  • In manchen Aspekten der vorliegenden Offenbarung kann die MDLL-Schaltung ferner einen Digital-Zeit-Wandler (DTC) umfassen. Der DTC kann konfiguriert sein, eine DTC-Eingabe zu empfangen, die eine Zielzeitdifferenz beinhaltet. Der DTC kann das Referenztaktsignal als ein Taktsignal erzeugen, für das eine Zeitdifferenz zwischen aufeinanderfolgenden steigenden Flanken auf der Zielzeitdifferenz basiert. In einem nicht einschränkenden Beispiel kann die DTC-Eingabe mehrere Bits beinhalten, die die Zielzeitdifferenz angeben. Ein vorbestimmter Zeitschritt (in Form von Mikrosekunden, Millisekunden oder einem anderen Intervall) kann beispielsweise verwendet werden und die Bits können eine Anzahl dieser Zeitschritte zwischen aufeinanderfolgenden steigenden Flanken angeben. Aspekte der vorliegenden Offenbarung sind nicht auf aufeinanderfolgende steigende Flanken beschränkt. In manchen Aspekten der vorliegenden Offenbarung können auch aufeinanderfolgende fallende Flanken verwendet werden. Zusätzlich können andere Referenzpunkte, Flanken oder andere Elemente verwendet werden.
  • In manchen Aspekten der vorliegenden Offenbarung kann ein verzögerungsmodulierter Referenztakt (wie etwa eine Ausgabe aus dem DTC) verwendet werden. Die Referenztaktsignaleingabe in den Multiplexer kann in manchen Aspekten der vorliegenden Offenbarung von einer Taktquelle (wie etwa einem Quarzoszillator, POLL und/oder einer anderen) stammen. Ein Signal von solch einer Taktquelle kann in manchen Aspekten der vorliegenden Offenbarung durch einen DTC vormoduliert sein.
  • In manchen Aspekten der vorliegenden Offenbarung kann eine Kommunikationsvorrichtung MDLL-Schaltung und einen Sendeempfänger umfassen. Die MDLL-Schaltung kann eine Kaskade von Verzögerungselementen, Jitterkompensationsschaltung und MDLL-Ausgabeschaltung umfassen. Ein letztes Verzögerungselement der Kaskade kann ein letztes Eingangssignal verzögern, um ein letztes Ausgangssignal zu erzeugen. Die Jitterkompensationsschaltung kann die Ausgangssignale von einem oder mehreren Paaren der Verzögerungselemente vergleichen, um eine Jitterschätzung zu bestimmen. Die Jitterkompensationsschaltung kann Verzögerungsreaktionen von mindestens manchen der Verzögerungselemente anpassen, um die Jitterschätzung zu kompensieren. Die MDLL-Schaltung kann ein MDLL-Ausgangstaktsignal basierend auf dem letzten Ausgangssignal aus dem letzten Verzögerungselement erzeugen. Der Sendeempfänger kann ein Basisbandsignal mit dem MDLL-Ausgangstaktsignal multiplizieren, um das Basisbandsignal zu einem Funkfrequenzbereich (RF) aufwärts zu konvertieren. Die MDLL-Schaltung kann ferner einen Multiplexer umfassen. Der Multiplexer kann ein Referenztaktsignal empfangen; kann das letzte Ausgangssignal von dem letzten Verzögerungselement empfangen; und kann, zur Eingabe in das erste Verzögerungselement als das erste Eingangssignal, entweder das letzte Ausgangssignal oder das Referenztaktsignal auswählen. Die Jitterkompensationsschaltung kann einen STDC und eine Mittelwertbildungsschaltung umfassen. Der STDC kann die Ausgangssignale von einem der Paare der Verzögerungselemente empfangen. Der STDC kann eine oder mehrere Zeitdifferenzen zwischen steigenden Flanken von einem der empfangenen Ausgangssignale und fallenden Flanken der anderen der empfangenen Ausgangssignale bestimmen. Die Mittelwertbildungsschaltung kann die Jitterschätzung zumindest teilweise basierend auf einem Mittelwert der Zeitdifferenzen, die von den STDCs bestimmt werden, bestimmen. Die Jitterkompensationsschaltung kann die Verzögerungsreaktionen durch Modulation von Eingangsspannungen der Kondensatoren der Verzögerungselemente anpassen. Die Modulation kann mindestens teilweise auf dem geschätzten Jitter basieren.
  • 7 veranschaulicht eine beispielhafte multiplizierende Verzögerungsregelschleifenschaltung (MDLL) gemäß manchen Aspekten der vorliegenden Offenbarung. 8 veranschaulicht eine beispielhafte MDLL-Schaltung gemäß manchen Aspekten der vorliegenden Offenbarung. 9 veranschaulicht einen beispielhaften Ringoszillator gemäß manchen Aspekten der vorliegenden Offenbarung. 10 veranschaulicht eine beispielhafte Jitterschätzschaltung gemäß manchen Aspekten der vorliegenden Offenbarung. 11 veranschaulicht einen beispielhaften stochastischen Zeit-Digital-Wandler (Stochastic Time to Digital Converter; STDC) gemäß manchen Aspekten der vorliegenden Offenbarung. 12 veranschaulicht eine beispielhafte Jitterkompensationsschaltung gemäß manchen Aspekten der vorliegenden Offenbarung. Es ist zu beachten, dass in 7 bis 12 gezeigte Beispiele in manchen Fällen manche oder alle der hierin beschriebenen Konzepte und Techniken veranschaulichen können, Aspekte der vorliegenden Offenbarung sind durch die Beispiele aber nicht eingeschränkt. Aspekte der vorliegenden Offenbarung sind beispielsweise nicht durch den Namen, die Anzahl, Art, Größe, Reihenfolge, Anordnung und/oder andere Aspekte der Operationen, Komponenten, Verbindungen, Signale, Eingangssignale, Ausgangssignale, Referenzsignale und andere Elemente, wie in 7 bis 12 gezeigt, eingeschränkt. Obwohl manche der in den Beispielen der 7 bis 12 gezeigten Elemente in einem Standard, wie etwa 802.11, 802.1 1ay, WLAN, 3GPP und/oder anderen, beinhaltet sein können, sind Aspekte der vorliegenden Offenbarung nicht auf Verwendung solcher Elemente, die in Standards beinhaltet sind, beschränkt.
  • Unter Bezugnahme auf das Beispiel in 7 kann ein Referenzsignal 710 als 718 in den Multiplexer 720 eingegeben werden. In manchen Aspekten der vorliegenden Offenbarung kann der Impulserzeuger 712 das Referenzsignal 710 als Eingabe empfangen und kann das Signal 718 erzeugen. Das Signal 716 kann auch in den Multiplexer 720 eingegeben werden, der eines der beiden Signale 716, 718 als das Ausgangssignal 725 zur Eingabe in die Kaskade von Verzögerungselementen (731-734) eingeben kann. Das Ausgangssignal 725 kann beispielsweise in das erste Verzögerungselement 731 der Kaskade eingegeben werden, obwohl der Umfang der Aspekte der vorliegenden Offenbarung in dieser Hinsicht nicht eingeschränkt ist. Das Signal 716 kann von dem letzten Verzögerungselement 734 der Kaskade empfangen werden. Das letzte Verzögerungselement 734 kann das Signal 760 ausgeben. Das Signal 760 kann in manchen Aspekten der vorliegenden Offenbarung ein MDLL-Ausgangssignal und/oder MDLL-Ausgangstaktsignal sein. Die Servoschleife 705 und der Frequenzteiler 707 können in manchen Aspekten der vorliegenden Offenbarung Synchronisationsoperation(en) für die Schaltung 700 bereitstellen.
  • Als ein nicht einschränkendes Beispiel können die Signale 740 und 741 (wie etwa steigende Flanken und/oder fallende Flanken) von dem STDC 742 verglichen werden und die Mittelwertbildungsschaltung 743 kann die Jitterschätzung 744 bestimmen. Die Signale 750 und 751 (wie etwa steigende Flanken und/oder fallende Flanken) können von dem STDC 752 verglichen werden und die Mittelwertbildungsschaltung 753 kann die Jitterschätzung 754 bestimmen. Kompensation für die Jitterschätzungen 744 und 754 können durchgeführt werden. In manchen Fällen kann eine kombinierte Jitterschätzung (wie etwa ein Mittelwert von 744 und 754) verwendet werden. Es ist zu beachten, dass die Mittelwertbildungsschaltung jedwede geeignete(n) Komponente(n), die den Mittelwert bestimmen können, beinhalten kann. Eine oder mehrere diskrete Komponenten, Verarbeitungsschaltung(en) und/oder andere Komponente(n) können beispielsweise verwendet werden.
  • In manchen Fällen können ringbasierte Oszillatoren kompakte lokale Oszillator (LO) Erzeugung ermöglichen, können aber eine signifikante Rauschleistungseinbuße im Vergleich zu induktorbasierten Architekturen aufweisen. Ringbasierte Oszillatoren können in Rückkopplungsschleifen für Phasen-/Frequenzstabilität eingebettet sein. PLLs können Abtastwerte der Oszillatorphase mit einer Referenz vergleichen und Schwankungen erfassen. In manchen Fällen können PLLs, aufgrund von Stabilitätsbeschränkungen und/oder aus einem oder mehreren anderen Gründen, Oszillatorrauschunterdrückung innerhalb einer begrenzten Bandbreite bereitstellen. Die Bandbreite kann in manchen Fällen beispielsweise auf weniger als ein Zehntel der Referenzfrequenz begrenzt sein.
  • In manchen Aspekten der vorliegenden Offenbarung können multiplizierende Delay-Locked-Loops (MDLLs) und Injection-Locked-Oszillatoren Oszillatorrauschunterdrückung über größere Bandbreiten (wie etwa bis zu einem Viertel der Referenzbandbreite) durch periodisches Ersetzen der Oszillatorflanke mit einer sauberen Referenzflanke bereitstellen. In manchen Fällen kann dies in dem Entfernen des akkumulierten Phasenrauschens pro Referenzperiode resultieren, wodurch eine breitere Rauschunterdrückungsbandbreite bereitgestellt wird als bei einer herkömmlichen PLL. Das In-Band-Rauschen kann durch den inkrementalen additiven Jitter jeder Querung des Ringoszillators begrenzt werden (entspricht dem Zyklusjitter des Oszillators). In manchen Fällen kann solch eine Leistung (in Bezug auf Rauschunterdrückungsbandbreite) für Standards mit relativ geringen Datenraten, wie etwa Bluetooth Low Energy oder Zigbee, ausreichend sein. Solch eine Leistung kann jedoch für Protokolle mit höheren Datenraten, wie etwa Wi-Fi, WLAN, zellular und/oder andere, nicht ausreichend sein. Phasenrauschziele und/oder Erfordernisse dieser Protokolle mit höherer Datenrate können mit EVM, SNR, aufsichtsrechtlichen Standards für Spektralemissionen, Multi-Radio-Koexistenz und Blockierungsprofilen und/oder einem oder mehreren anderen Faktoren zusammenhängen. In manchen Fällen kann es vorteilhaft und/oder notwendig sein, das additive Rauschen des Ringoszillators über eine größere Bandbreite als vorstehend beschrieben zu unterdrücken.
  • In manchen Aspekten der vorliegenden Offenbarung kann eine Phasenrauschen-(und/oder Jitter-) Schätzungs- und Kompensationstechnik für MDLLs Erweiterung einer Bandbreite, über die Ringoszillatorphasenrauschen unterdrückt werden kann, ermöglichen. Verwendung solcher Techniken in Standards mit höherer Datenrate kann in manchen Fällen möglich sein.
  • In manchen Aspekten der vorliegenden Offenbarung kann eine ringoszillatorbasierte Bruchzahl-N-MDLL eine oder mehrere Techniken verwenden, wie etwa: Breitbandschätzung des Oszillatorzyklusjitters durch Vergleichen der unterschiedlichen Phasen des Oszillators miteinander; stochastische TDC (STDC) basierte Messung des Zyklusjitters; Aufhebung des Phasenrauschens durch Modulation der Oszillatorverzögerung; und/oder eine oder mehrere andere Techniken.
  • Unter Bezugnahme auf 8 wird ein Beispiel einer Bruchteil-N multiplizierenden Verzögerungsregelschleife (MDLL) 800 gezeigt. Die Kernschaltung beinhaltet einen Ringoszillator 810, der auf eine Zielfrequenz eingestellt ist. Der Ringoszillator kann mehrere Verzögerungselemente 814 beinhalten. Es ist zu beachten, dass Aspekte der vorliegenden Offenbarung nicht auf Verwendung der Verzögerungselemente 814 beschränkt sind, da Verzögerungselemente, Inverter und/oder eine Kombination davon in manchen Aspekten der vorliegenden Offenbarung verwendet werden können. Der Ringoszillator 810 kann auch einen Multiplexer 812 beinhalten. Eine steigende (oder fallende) Flanke des Referenztaktes 805 erzeugt einen Impuls, der in die Verzögerungslinie (Verzögerungselemente) 814 des Ringoszillators 810 injiziert wird. Da dieser Impuls die Ringoszillatorverzögerungsstufen 814 quert, akkumuliert er Jitter, der auf jeder der Ausgangsflanken mit hoher Frequenz erscheint. Nach einer Anzahl von Zyklen der Ausgabe wird die vorherige Referenzflanke mit akkumuliertem Jitter durch einen neuen, sauberen referenzabgeleiteten Impuls (über den Multiplexer 812) ersetzt und der Prozess wiederholt sich. Da nachfolgende saubere Flanken des Referenztaktes 805 verwendet werden, um die intern erzeugte Flanke zu ersetzen, wird der akkumulierte Jitter zurückgesetzt. Eine Hilfsservo-/Rückkopplungsschleife 830 stellt die Frequenz des Ringoszillators 810 auf das korrekte Vielfache des Referenztaktes 805 durch Minimieren des Phasenfehlers zwischen der Referenz und der ersetzten Flanke ein. Ein Digital-Zeit-Wandler (DTC) 807, der eine Ringoszillatorperiode abdeckt, verzögert Referenzflanken um unterschiedliche Beträge, um die Multiplikation auf Bruchzahl-N-Synthese zu erweitern. In manchen Fällen kann ein Phasenrauschen (Jitter) der Ringoszillatoren mit einer Anzahl, Größe und/oder Leistungsaufnahme der Verzögerungselemente 814 zusammenhängen.
  • Unter Bezugnahme auf 9 beinhaltet eine beispielhafte Verzögerungslinie 900 mehrere Verzögerungselemente 901 bis 904. Details werden für das Verzögerungselement 903 gezeigt und es versteht sich, dass andere Elemente 901, 902, 904 und/oder andere ähnlich sein können oder nicht. Da jede Stufe in der Verzögerungslinie umschaltet, können das thermische Eigenrauschen und das Flickerrauschen in den Drain-Strömen der Pull-up/Pull-Down-Transistoren auf einem Lastkondensator (wie etwa Kondensator 905 des Verzögerungselements 903) akkumulieren. Dies hat den Effekt, dass die Zeitinstanz moduliert wird, zu der die Ausgangswellenform den Auslösepunkt der folgenden Stufe kreuzt. Während die Flanken sich durch den Ringoszillator 900 ausbreiten, fügt jede Stufe sukzessive ihren eigenen Jitter zu der Wellenform an ihrem Ausgang hinzu. Jitter in der Momentanperiode des Ringoszillators (Zyklusjitter) ist daher die Summe des unkorrelierten Jitters aus den Stufen, die den Ringoszillator konstituieren. Darüber hinaus werden die Flanken des Ringoszillators durch die Akkumulation des Jitters aus mehreren Querungen der unterschiedlichen Stufen des Rings bestimmt, wie in 950 gezeigt. Der Jitter 961 bis 963 kann für die Verzögerungselemente 951 bis 953 zunehmen/akkumulieren. Die Akkumulation kann in manchen Fällen in einem Phasenrauschprofil resultieren, das 1/(f^2) und/oder 1/(f^3) Regionen beinhaltet.
  • In manchen Fällen kann ein akkumulierter Jitter in einem Ringoszillator periodisch (wie etwa alle N Zyklen) durch den niedrigeren Jitter des sauberen Referenzimpulses zurückgesetzt werden. Dies kann in einem niedrigeren Phasenrauschen einer MDLL im Vergleich zu einer DPLL um die Schleifenbandbreite resultieren (typischerweise zwischen 100 kHz und einigen wenigen MHz). Bei großen Offset-Frequenzen (wie etwa >10 MHz) wird die Phasenrauschleistung aber immer noch von dem Ringoszillator eingestellt. Das hohe Phasenrauschen des Rings (im Vergleich zu einer LC-Oszillator-basierten PLL) kann für Spektralemissionen in benachbarten und alternativen Kanälen (ACLR) sowie zur Unterstützung von Duplexbetrieb, Multi-Radio-Koexistenz und aufsichtsrechtliche Spezifikationen herausfordernd sein.
  • In manchen Aspekten der vorliegenden Offenbarung kann Phasenrauschen bei größeren Offset-Frequenzen durch Messen des Perioden- (Zyklus) Jitters reduziert werden. Wenn die Variation jeder Periode (oder mindestens manche der Perioden) durch Vergleich jeder Oszillatorflanke mit der vorhergehenden Flanke gemessen wird, kann der Zyklusjitter mit sehr hoher Bandbreite (beschränkt durch Oszillatorfrequenz) extrahiert werden. Das Fehlersignal kann mit entgegengesetzter Polarität in die Stufen des Oszillators zurückgeführt werden, um den Fehler zu korrigieren. Für diese Technik kann die Verzögerung zwischen aufeinanderfolgenden Flanken des Oszillators mit ausreichender Auflösung gemessen werden. Bei einem 2,5 GHz Oszillator mit einem Periodenjitter in der Größenordnung von 100 bis 200 fs kann die Messschaltung beispielsweise einen Verzögerungsbereich von ~400ps und eine Auflösung in der Größenordnung von 30 bis 100 fs aufweisen. Zusätzlich kann diese Schaltung darauf beschränkt sein, keinen Jitter größer als ~100-200fs hinzuzufügen.
  • In einem nicht einschränkenden Beispiel können Phasenrauschmesssysteme in Spektrumanalysatoren, Signalquellenanalysatoren und Jittermessinstrumenten einen Verzögerungslinien-Diskriminator Ansatz verwenden (ein Beispiel, das in 10 gezeigt ist). Dieser Ansatz kann gegenüber direkteren Spektrummessungen in manchen Fällen einen oder mehrere Vorteile haben. Dieser Ansatz muss nicht zwangsläufig eine spektral reine Referenztaktquelle benötigen und kann dazu in der Lage sein, das Phasenrauschen über einen weiten Bereich von Offset-Frequenzen zu extrahieren.
  • In manchen Aspekten der vorliegenden Offenbarung kann der in Bezug auf 10 beschriebene Ansatz durch Ausnutzen der Ringoszillatorstufen als die Verzögerungslinie an die Ringoszillatoren angepasst werden. Man erwäge den Vergleich der Ausgaben unterschiedlicher Stufen des Ringoszillators (die beispielsweise in Quadratur sind) unter Verwendung eines Mischers. Die Tiefpassfilter-gefilterte Ausgabe kann das inkrementelle Phasenrauschen aus Querung eines Viertels der Ringoszillatorperiode beinhalten. Zur Messung des addierten Zyklusjitters einer MDLL kann ein Zeit-Digital-Wandler (TDC) (anstatt des Mischers 1015 in 10) die Zeitdifferenz zwischen aufeinanderfolgenden Flanken der Ausgabe extrahieren. Um die Jitteraddition aus dem TDC zu minimieren, ist es wünschenswert, eine kleine Verzögerung in der TDC zu überbrücken. Das Vorhandensein mehrerer Flanken in der Verzögerungslinie kann wiederum ausgenutzt werden, um Phasen aus der Verzögerungslinie zu entnehmen, die einen engen zeitlichen Abstand aufweisen. Ohne Verlust der Allgemeingültigkeit erwäge man eine Verzögerungslinie mit N Stufen, in der alternative Flanken aus der Hälfte der Verzögerungslinie verglichen werden. Bei der ersten Querung durch die Verzögerungslinie wird der Jitter am Ausgang der Stufe N/2 mit der nächstliegenden Flanke des sauberen, injizierten Impulses verglichen. Diese misst den zusätzlichen Jitter der halben Verzögerungslinie. Idealerweise sollten die zwei verglichenen Flanken gleichzeitig, aber mit entgegengesetzter Polarität auftreten. Zusätzlich zu dem zusätzlichen Jitter, bewegen Arbeitszyklusfehler und Fehlanpassung zwischen den Verzögerungszellen die beiden verglichenen Flanken relativ zueinander. Dies ist der dynamische Bereich, den der TDC möglicherweise handhaben kann und es wird erwartet, dass er in der Größenordnung von -1-2 ps liegt. Als nächstes kann die Ausgabe von Stufe N mit der nächstgelegenen Flanke aus Stufe N/2 verglichen werden, um den zusätzlichen Jitter aus den verbleibenden Stufen zu extrahieren. Das ist die Flanke, die in die Verzögerungslinie zurückgeführt wird. Durch sukzessives Vergleichen eng beabstandeter Flanken aus unterschiedlichen Stufen des Rings können so die korrelierten Komponenten des Zyklusjitters herausgefunden werden.
  • In manchen Aspekten der vorliegenden Offenbarung kann ein stochastischer Zeit-Digital-Wandler (STDC) eine Anordnung von Latches mit Daten- und Takteingaben, die parallelgeschaltet sind, beinhalten. Eine statistische Verteilung der Einrichtungszeiten in den Latches aufgrund zufälliger Fertigungsschwankungen können in manchen Fällen räumliche Mittelung ermöglichen. Jedes eine Latch zeigte eine Gaußsche Verteilung der Einrichtungszeiten. Wenn die Ausgaben der Latches aufsummiert werden, dann ist die Ausgabe eine Funktion der Eingabezeitdifferenz, wie in 11 gezeigt. Die Auflösung hängt von der statistischen Streuung der Einrichtungszeit und der Anzahl von Flip-Flops ab. In typischen fortschrittlichen CMOS-Prozessknoten können kleine STDCs (beispielsweise mit 8 bis 16 Latches) eine Rohauflösung von 0,5 ps mit einem Bereich von 5 bis 10 ps erzielen. Um die Auflösung des STDC auf besser als 0,1 ps zu verbessern, kann zeitliche Mittelung mehrerer Messungen verwendet werden.
  • In manchen Aspekten der vorliegenden Offenbarung können Jittermessungen für jede der mehreren Phasen eines Ringoszillators durchgeführt werden. Darüber hinaus können die Messungen in manchen Aspekten der vorliegenden Offenbarung gemittelt oder gefiltert werden. Die Korrektur kann beispielsweise in einigen Fällen einem schmalen Band gegenüber (wie etwa bei der Duplexbeabstandung) wünschenswert sein. Dies kann die höchsten Frequenzkomponenten des Jitters, die herausgefunden werden können, einschränken. Da die Messungen an der Oszillatorausgabefrequenz erfolgen und diese Technik auf die Verfolgung korrelierter Komponenten des Jitter beschränkt sein kann, kann ein Bereich von Offsets, für die die Technik anwendbar sein kann, eingeschränkt sein. Der Bereich kann in manchen Fällen beispielsweise weniger als 100 MHz sein.
  • Unter Bezugnahme auf 12 wird ein beispielhaftes Schema zum Aufheben des gemessenen Jitters durch Modulieren einer Verzögerungszelle mit entgegengesetzter Polarität gezeigt. Signale, die beispielsweise mit dem oder den Kondensator(en) 1215 verbunden sind, die mit Verzögerungselement 1210 verbunden sind, können moduliert werden. Zum Unterdrücken des Phasenrauschens kann die Korrektur innerhalb der Ringoszillatorschleife angewendet werden. Entweder ein explizierter DTC innerhalb der Schleife oder der Verzögerungsabstimmungsmechanismus für jedwede der Verzögerungszellen können hierfür wiedereingesetzt werden. Um dies zu erreichen ohne den Leistungs- und Jittereinbußen zusätzlicher DTCs zu unterliegen, kann die Korrektur durch Modulation eines Kondensators angewendet werden. Alternativ kann bei interpolierenden Verzögerungszellen in dem Ringoszillator Interpolationsgewichtsmodulation verwendet werden.
  • In Beispiel 1 kann multiplizierende Verzögerungsregelschleifenschaltung (MDLL) einen Multiplexer beinhalten. Die MDLL-Schaltung kann ferner einen Ringoszillator umfassen. Der Ringoszillator kann eine Kaskade von Verzögerungselementen umfassen. Der Multiplexer kann konfiguriert sein, ein Referenztaktsignal zu empfangen. Der Multiplexer kann ferner konfiguriert sein, ein Ringoszillatorausgangssignal von einem letzten Verzögerungselement der Kaskade zu empfangen. Der Multiplexer kann ferner konfiguriert sein, als ein Ringsoszillatoreingangssignal entweder das Referenztaktsignal oder das Ringoszillatorausgangssignal auszuwählen. Der Ringoszillator kann konfiguriert sein, an einem ersten Verzögerungselement der Kaskade das Ringoszillatoreingangssignal von dem Multiplexer zu empfangen. Der Ringoszillator kann ferner konfiguriert sein, eine Jitterschätzung mindestens teilweise basierend auf einem Vergleich zwischen Ausgangssignalen von zwei der Verzögerungselemente zu bestimmen. Der Ringoszillator kann ferner konfiguriert sein, Verzögerungsreaktionen der Verzögerungselemente mindestens teilweise basierend auf der Jitterschätzung zu kompensieren, um das Ringoszillatorausgangssignal zu erzeugen.
  • In Beispiel 2, der Gegenstand von Beispiel 1, wobei die Kaskade das erste Verzögerungselement, das letzte Verzögerungselement und ein oder mehrere andere Verzögerungselemente umfassen kann. Das letzte Verzögerungselement kann konfiguriert sein, als ein letztes Eingangssignal das Ausgangssignal von dem Verzögerungselement der Kaskade, das dem letzten Verzögerungselement unmittelbar vorausgeht, zu empfangen. Das letzte Verzögerungselement kann ferner konfiguriert sein, das letzte Eingangssignal zu verzögern, um das Ringoszillatorausgangssignal zu erzeugen.
  • In Beispiel 3, der Gegenstand eines oder einer Kombination der Beispiele 1 bis 2, wobei der Ringoszillator ferner konfiguriert sein kann, die Jitterschätzung basierend auf einer Zeitdifferenz zwischen einer steigenden Flanke eines Ausgangssignals eines ersten Verzögerungselements und einer fallenden Flanke eines Ausgangssignals eines zweiten Verzögerungselements zu bestimmen.
  • In Beispiel 4, der Gegenstand eines oder einer Kombination der Beispiele 1 bis 3, wobei der Ringoszillator ferner einen stochastischen Zeit-Digital-Wandler (STDC) und eine Mittelwertbildungsschaltung umfasst. Der STDC kann konfiguriert sein, Ausgangssignale der ersten und zweiten Verzögerungselemente zu empfangen. Der STDC kann ferner konfiguriert sein, eine oder mehrere Zeitdifferenzen zwischen einer steigenden Flanke des Ausgangssignals des ersten Verzögerungselements und einer fallenden Flanke des Ausgangssignals des zweiten Verzögerungselements zu bestimmen. Die Mittelwertbildungsschaltung kann konfiguriert sein, die Jitterschätzung basierend auf einem Mittelwert der Zeitdifferenzen, die von dem STDC bestimmt werden, zu bestimmen.
  • In Beispiel 5, der Gegenstand eines oder einer Kombination der Beispiele 1 bis 4, wobei der Ringoszillator ferner konfiguriert sein kann, die Jitterschätzung basierend auf einer Zeitdifferenz zu bestimmen zwischen: einer steigenden Flanke eines Ausgangssignals eines ersten Verzögerungselements und einer fallenden Flanke eines Ausgangssignals eines zweiten Verzögerungselements, steigenden Flanken von Ausgangssignalen von zwei der Verzögerungselemente oder fallenden Flanken von Ausgangssignalen von zwei der Verzögerungselemente.
  • In Beispiel 6, der Gegenstand eines oder einer Kombination der Beispiele 1 bis 5, wobei der Ringoszillator ferner konfiguriert sein kann, Zeitdifferenzen zwischen steigenden Flanken oder fallenden Flanken der Ausgangssignale mehrerer Paare der Verzögerungselemente zu bestimmen. Der Ringoszillator kann ferner konfiguriert sein, die Jitterschätzung basierend auf einem Mittelwert der Zeitdifferenzen zu bestimmen.
  • In Beispiel 7, der Gegenstand eines oder einer Kombination der Beispiele 1 bis 6, wobei die zwei Verzögerungselemente des Vergleichs innerhalb der Kaskade um die Hälfte einer Gesamtzahl von Verzögerungselementen der Kaskade beabstandet sein können.
  • In Beispiel 8, der Gegenstand eines oder einer Kombination der Beispiele 1 bis 7, wobei der Ringoszillator ferner konfiguriert sein kann, die Verzögerungsreaktionen durch Modulation von Eingangsspannungen der Kondensatoren der Verzögerungselemente anzupassen, wobei die Modulation zumindest teilweise auf dem geschätzten Jitter basiert.
  • In Beispiel 9, dem Gegenstand eines oder einer Kombination der Beispiele 1 bis 8, wobei der Multiplexer ferner konfiguriert sein kann, eine steigende Flanke des Referenztaktsignals zu erkennen. Der Multiplexer kann ferner konfiguriert sein, das Referenztaktsignal zur Eingabe in das Ringoszillatoreingangssignal in Reaktion auf das Erkennen der steigenden Flanke des Referenztaktsignals auszuwählen.
  • In Beispiel 10, der Gegenstand eines oder einer Kombination der Beispiele 1 bis 9, wobei eine Taktfrequenz des MDLL-Ausgangstaktsignals invers zu einer Summe der Verzögerungen der Verzögerungselemente der Kaskade in Bezug stehen kann.
  • In Beispiel 11, der Gegenstand eines oder einer Kombination der Beispiele 1 bis 10, wobei die MDLL-Schaltung ferner eine Frequenzregelschleife (FLL) beinhalten kann. Die FLL kann konfiguriert sein, um ein FLL-Taktsignal zur Eingabe in die Verzögerungselemente als ein Ansteuersignal auszugeben. Eine Taktfrequenz des FLL-Taktsignals kann mindestens teilweise auf einem Frequenzvielfachen zwischen einer Zieltaktfrequenz des MDLL-Ausgangssignals und einer Taktfrequenz des Referenztaktsignals basieren. Die MDLL-Schaltung kann als Bruchzahl-N-MDLL-Schaltung konfigurierbar sein, wenn das Frequenzvielfache für Bruchzahlen konfigurierbar ist. Die MDLL-Schaltung kann als Ganzzahl-N-MDLL-Schaltung konfigurierbar sein, wenn das Frequenzvielfache auf ganzzahlige Zahlen beschränkt ist.
  • In Beispiel 12, der Gegenstand eines oder einer Kombination der Beispiele 1 bis 11, wobei die MDLL-Schaltung ferner einen Digital-Zeit-Wandler (DTC) umfassen kann. Der DTC kann konfiguriert sein, eine DTC-Eingabe zu empfangen, die eine Zielzeitdifferenz beinhaltet. Der DTC kann ferner konfiguriert sein, das Referenztaktsignal als ein Taktsignal zu erzeugen, für das eine Zeitdifferenz zwischen aufeinanderfolgenden steigenden Flanken auf der Zielzeitdifferenz basiert.
  • In Beispiel 13 kann multiplizierende Verzögerungsregelschleifenschaltung (MDLL) eine Kaskade von Verzögerungselementen umfassen. Ein Eingangssignal für die Kaskade kann mindestens teilweise auf einem Ausgangssignal der Kaskade basieren. Ein MDLL-Ausgangstaktsignal kann zumindest teilweise auf dem Ausgangssignal der Kaskade basieren. Die MDLL-Schaltung kann ferner eine Jitterkompensationsschaltung umfassen. Die Jitterkompensationsschaltung kann konfiguriert sein, eine Jitterschätzung mindestens teilweise auf einem Vergleich zwischen den Ausgangssignalen von zwei der Verzögerungselemente der Kaskade basierend zu bestimmen. Die Jitterkompensationsschaltung kann ferner konfiguriert sein, Verzögerungsreaktionen von mindestens manchen der Verzögerungselemente anzupassen, um die Jitterschätzung zu kompensieren.
  • In Beispiel 14, der Gegenstand von Beispiel 13, wobei die MDLL-Schaltung ferner einen Multiplexer umfassen kann. Der Multiplexer kann konfiguriert sein, ein Referenztaktsignal zu empfangen. Der Multiplexer kann ferner konfiguriert sein, das Ausgangssignal der Kaskade zu empfangen. Der Multiplexer kann ferner konfiguriert sein, als das Eingangssignal für die Kaskade, entweder das Ausgangssignal der Kaskade oder das Referenztaktsignal auszuwählen.
  • In Beispiel 15, dem Gegenstand eines oder einer Kombination der Beispiele 13 bis 14, wobei der Multiplexer ferner konfiguriert sein kann, eine steigende Flanke des Referenztaktsignals zu erkennen. Der Multiplexer kann ferner konfiguriert sein, das Referenztaktsignal als das Eingangssignal für die Kaskade in Reaktion auf das Erkennen der steigenden Flanke des Referenztaktsignals auszuwählen.
  • In Beispiel 16, dem Gegenstand eines oder einer Kombination der Beispiele 13 bis 15, wobei der Vergleich zwischen den Ausgangssignalen der zwei Verzögerungselemente einen Vergleich einer steigenden Flanke eines der Ausgangssignale und einer fallenden Flanke des anderen der Ausgangssignale beinhaltet.
  • In Beispiel 17, der Gegenstand eines oder einer Kombination der Beispiele 13 bis 16, wobei die Jitterkompensationsschaltung ferner einen stochastischen Zeit-Digital-Wandler (STDC) und eine Mittelwertbildungsschaltung umfasst. Die zwei Verzögerungselemente der Kaskade für den Vergleich können ein erstes Verzögerungselement und ein zweites Verzögerungselement sein. Der STDC kann konfiguriert sein, die Ausgangssignale der ersten und zweiten Verzögerungselemente zu empfangen. Der STDC kann ferner konfiguriert sein, eine oder mehrere Zeitdifferenzen zwischen einer steigenden Flanke des Ausgangssignals des ersten Verzögerungselements und einer fallenden Flanke des Ausgangssignals des zweiten Verzögerungselements zu bestimmen. Die Mittelwertbildungsschaltung kann konfiguriert sein, die Jitterschätzung basierend auf einem Mittelwert der Zeitdifferenzen, die von dem STDC bestimmt werden, zu bestimmen.
  • In Beispiel 18, der Gegenstand eines oder einer Kombination der Beispiele 13 bis 17, wobei die Kaskade von Verzögerungselementen und die Jitterkompensationsschaltung Teil eines ringbasierten Oszillators sein können.
  • In Beispiel 19 kann eine Kommunikationsvorrichtung multiplizierende Verzögerungsschleifenschaltung (MDLL) und einen Sendeempfänger umfassen. Die MDLL-Schaltung kann eine Kaskade von Verzögerungselementen, Jitterkompensationsschaltung und MDLL-Ausgabeschaltung umfassen. Ein letztes Verzögerungselement der Kaskade kann konfiguriert sein, ein letztes Eingangssignal zu verzögern, um ein letztes Ausgangssignal zu erzeugen. Die Jitterkompensationsschaltung kann konfiguriert sein, die Ausgangssignale von einem oder mehreren Paaren der Verzögerungselemente zu vergleichen, um eine Jitterschätzung zu bestimmen. Die Jitterkompensationsschaltung kann ferner konfiguriert sein, Verzögerungsreaktionen von mindestens manchen der Verzögerungselemente anzupassen, um die Jitterschätzung zu kompensieren. Die MDLL-Schaltung kann konfiguriert sein, ein MDLL-Ausgangstaktsignal basierend auf dem letzten Ausgangssignal aus dem letzten Verzögerungselement zu erzeugen. Der Sendeempfänger kann konfiguriert sein, ein Basisbandsignal mit dem MDLL-Ausgangstaktsignal zu multiplizieren, um das Basisbandsignal zu einem Funkfrequenzbereich (RF) aufwärts zu konvertieren.
  • In Beispiel 20, der Gegenstand von Beispiel 19, wobei die MDLL-Schaltung ferner einen Multiplexer umfassen kann. Der Multiplexer kann konfiguriert sein, ein Referenztaktsignal zu empfangen. Der Multiplexer kann ferner konfiguriert sein, das letzte Ausgangssignal aus dem letzten Verzögerungselement zu empfangen. Der Multiplexer kann ferner konfiguriert sein, für Eingabe in das erste Verzögerungselement als das erste Eingangssignal entweder das letzte Ausgangssignal oder das Referenztaktsignal auszuwählen.
  • In Beispiel 21, der Gegenstand eines oder einer Kombination der Beispiele 19 bis 20, wobei die Jitterkompensationsschaltung ferner einen stochastischen Zeit-Digital-Wandler (STDC) und eine Mittelwertbildungsschaltung umfasst. Der STDC kann konfiguriert sein, die Ausgangssignale von einem der Paare der Verzögerungselemente zu empfangen. Der STDC kann ferner konfiguriert sein, eine oder mehrere Zeitdifferenzen zwischen steigenden Flanken von einem der empfangenen Ausgangssignale und fallenden Flanken der anderen empfangenen Ausgangssignale zu bestimmen. Die Mittelwertbildungsschaltung kann konfiguriert sein, die Jitterschätzung zumindest teilweise basierend auf einem Mittelwert der Zeitdifferenzen, die von den STDCs bestimmt wurden, zu bestimmen.
  • In Beispiel 22, der Gegenstand eines oder einer Kombination der Beispiele 19 bis 21, wobei die Jitterkompensationsschaltung ferner konfiguriert sein kann, die Verzögerungsreaktionen durch Modulation von Eingangsspannungen der Kondensatoren der Verzögerungselemente anzupassen, wobei die Modulation zumindest teilweise auf dem geschätzten Jitter basiert.
  • In Beispiel 23 kann ein Verfahren der Jitterkompensation Empfangen eines Referenztaktsignals umfassen. Das Verfahren kann ferner Empfangen eines Ringoszillatorausgangssignals von einem letzten Verzögerungselement der Kaskade von Verzögerungselementen umfassen. Das Verfahren kann ferner Auswählen, zur Eingabe in das Ringsoszillatoreingangssignal, entweder des Referenztaktsignals oder des Ringoszillatorausgangssignals umfassen. Das Verfahren kann ferner Bestimmen einer Jitterschätzung mindestens teilweise basierend auf einem Vergleich zwischen Ausgangssignalen von zwei bestimmten Verzögerungselementen der Kaskade umfassen. Das Verfahren kann ferner Kompensieren von Verzögerungsreaktionen der Verzögerungselemente der Kaskade zumindest teilweise basierend auf der Jitterschätzung umfassen. Das Verfahren kann ferner Ausgabe des Ringoszillatorausgangssignals als ein Ausgangstaktsignal umfassen.
  • In Beispiel 24, der Gegenstand von Beispiel 23, wobei das Verfahren ferner Bestimmen der Jitterschätzung basierend auf einer Zeitdifferenz zwischen einer steigenden Flanke des Ausgangssignals von einem der bestimmten Verzögerungselemente und einer fallenden Flanke des Ausgangssignal der anderen der bestimmten Verzögerungselemente umfasst.
  • In Beispiel 25, der Gegenstand eines oder einer Kombination der Beispiele 23 bis 24, wobei das Verfahren ferner Anpassen der Verzögerungsreaktionen durch Modulation von Eingangsspannungen der Kondensatoren der Verzögerungselemente umfasst, wobei die Modulation zumindest teilweise auf dem geschätzten Jitter basiert.
  • Die Zusammenfassung wird unter Einhaltung von 37 C.F.R. Paragraf 1.72(b) bereitgestellt, der es erforderlich macht, dass eine Zusammenfassung es dem Leser erlaubt, die Art und den Geist der technischen Offenbarung zu erkennen. Sie wird mit der Maßgabe eingereicht, dass sie nicht zur Einschränkung oder Auslegung des Umfangs oder der Bedeutung der Ansprüche eingereicht wird. Die folgenden Ansprüche werden hiermit in die ausführliche Beschreibung mit aufgenommen, wobei jeder Anspruch für sich alleine als eine separate Ausführungsform steht.

Claims (25)

  1. Multiplizierende Verzögerungsschleifenschaltung (MDLL), umfassend: einen Multiplexer; und einen Ringoszillator, wobei der Ringoszillator eine Kaskade von Verzögerungselementen umfasst, die ein erstes Verzögerungselement und ein letztes Verzögerungselement beinhaltet, wobei der Multiplexer konfiguriert ist: ein Referenztaktsignal zu empfangen; ein Ringoszillatorausgangssignal von dem letzten Verzögerungselement der Kaskade zu empfangen; und als ein Ringoszillatoreingangssignal entweder das Referenztaktsignal oder das Ringoszillatorausgangssignal auszuwählen; wobei der Ringoszillator konfiguriert ist: an dem ersten Verzögerungselement der Kaskade das Ringoszillatoreingangssignal von dem Multiplexer zu empfangen; eine Jitterschätzung mindestens teilweise basierend auf einem Vergleich zwischen Ausgangssignalen von zwei der Verzögerungselemente zu bestimmen; und Verzögerungsreaktionen der Verzögerungselemente mindestens teilweise basierend auf der Jitterschätzung zu kompensieren, um das Ringoszillatorausgangssignal zu erzeugen.
  2. MDLL-Schaltung nach Anspruch 1, wobei: die Kaskade das erste Verzögerungselement, das letzte Verzögerungselement und ein oder mehrere andere Verzögerungselemente umfasst, wobei das letzte Verzögerungselement konfiguriert ist: als ein letztes Eingangssignal das Ausgangssignal von dem Verzögerungselement der Kaskade zu empfangen, das dem letzten Verzögerungselement unmittelbar vorausgeht, und das letzte Eingangssignal zu verzögern, um das Ringoszillatorausgangssignal zu erzeugen.
  3. MDLL-Schaltung nach Anspruch 1, wobei der Ringoszillator ferner konfiguriert ist: die Jitterschätzung basierend auf einer Zeitdifferenz zwischen einer steigenden Flanke eines Ausgangssignals eines ersten Verzögerungselements und einer fallenden Flanke eines Ausgangssignals eines zweiten Verzögerungselements zu bestimmen.
  4. MDLL-Schaltung nach Anspruch 1, wobei der Ringoszillator ferner einen stochastischen Zeit-Digital-Wandler (STDC) und eine Mittelwertbildungsschaltung umfasst, wobei: der STDC konfiguriert ist: Ausgangssignale der ersten und zweiten Verzögerungselemente zu empfangen; und eine oder mehrere Zeitdifferenzen zwischen einer steigenden Flanke des Ausgangssignals des ersten Verzögerungselements und einer fallenden Flanke des Ausgangssignals des zweiten Verzögerungselements zu bestimmen, wobei die Mittelwertbildungsschaltung konfiguriert ist: die Jitterschätzung basierend auf einem Mittelwert der Zeitdifferenzen, die von dem STDC bestimmt wurden, zu bestimmen.
  5. MDLL-Schaltung nach einem der Ansprüche 1 bis 4, wobei der Ringoszillator ferner konfiguriert ist: die Jitterschätzung basierend auf einer Zeitdifferenz zu bestimmen zwischen: einer steigenden Flanke eines Ausgangssignals eines ersten Verzögerungselements und einer fallenden Flanke eines Ausgangssignals eines zweiten Verzögerungselements, steigenden Flanken von Ausgangssignalen von zwei der Verzögerungselemente oder fallenden Flanken von Ausgangssignalen von zwei der Verzögerungselemente.
  6. MDLL-Schaltung nach Anspruch 1, wobei der Ringoszillator ferner konfiguriert ist: Zeitdifferenzen zwischen steigenden Flanken oder fallenden Flanken von Ausgangssignalen mehrerer Paare der Verzögerungselemente zu bestimmen; und die Jitterschätzung basierend auf einem Mittelwert der Zeitdifferenzen zu bestimmen.
  7. MDLL-Schaltung nach Anspruch 1, wobei die zwei Verzögerungselemente des Vergleichs innerhalb der Kaskade um die Hälfte einer Gesamtzahl von Verzögerungselementen der Kaskade beabstandet sind.
  8. MDLL-Schaltung nach Anspruch 1, wobei der Ringoszillator ferner konfiguriert ist: die Verzögerungsreaktionen durch Modulation von Eingangsspannungen von Kondensatoren der Verzögerungselemente anzupassen, wobei die Modulation mindestens teilweise auf dem geschätzten Jitter basiert.
  9. MDLL-Schaltung nach einem der Ansprüche 1 oder 6 bis 8, wobei der Multiplexer ferner konfiguriert ist: eine steigende Flanke des Referenztaktsignals zu erkennen; und das Referenztaktsignal zur Eingabe in das Ringoszillatoreingangssignal in Reaktion auf das Erkennen der steigenden Flanke des Referenztaktsignals auszuwählen.
  10. MDLL-Schaltung nach Anspruch 1, wobei eine Taktfrequenz des MDLL-Ausgangstaktsignals invers zu einer Summe der Verzögerungen der Verzögerungselemente der Kaskade in Bezug steht.
  11. MDLL-Schaltung nach Anspruch 1, wobei: die MDLL-Schaltung ferner eine Frequenzregelschleife (FLL) umfasst, die FLL konfiguriert ist, ein FLL-Taktsignal zur Eingabe in die Verzögerungselemente als ein Ansteuersignal auszugeben, eine Taktfrequenz des FLL-Taktsignals mindestens teilweise auf einem Frequenzvielfachen zwischen einer Zieltaktfrequenz des MDLL-Ausgangssignals und einer Taktfrequenz des Referenztaktsignals basiert, die MDLL-Schaltung als Bruchzahl-N-MDLL-Schaltung konfigurierbar ist, wenn das Frequenzvielfache für Bruchzahlen konfigurierbar ist, und die MDLL-Schaltung als Ganzzahl-N-MDLL-Schaltung konfigurierbar ist, wenn das Frequenzvielfache auf ganzzahlige Zahlen beschränkt ist.
  12. MDLL-Schaltung nach einem der Ansprüche 1 oder 10 bis 11, ferner umfassend: einen Digital-Zeit-Wandler (DTC), der konfiguriert ist: eine DTC-Eingabe zu empfangen, die eine Zielzeitdifferenz beinhaltet; und das Referenztaktsignal als ein Taktsignal zu erzeugen, für das eine Zeitdifferenz zwischen aufeinanderfolgenden steigenden Flanken auf der Zielzeitdifferenz basiert.
  13. Multiplizierende Verzögerungsschleifenschaltung (MDLL), umfassend: eine Kaskade von Verzögerungselementen, wobei: ein Eingangssignal für die Kaskade mindestens teilweise auf einem Ausgangssignal der Kaskade basiert, und ein MDLL-Ausgangstaktsignal mindestens teilweise auf dem Ausgangssignal der Kaskade basiert; Jitterkompensationsschaltung, die konfiguriert ist: eine Jitterschätzung mindestens teilweise basierend auf einem Vergleich zwischen den Ausgangssignalen von zwei der Verzögerungselemente der Kaskade zu bestimmen; und die Verzögerungsreaktionen von mindestens manchen der Verzögerungselemente anzupassen, um die Jitterschätzung zu kompensieren.
  14. MDLL-Schaltung nach Anspruch 13, wobei: die MDLL-Schaltung ferner einen Multiplexer umfasst, wobei der Multiplexer konfiguriert ist: ein Referenztaktsignal zu empfangen; das Ausgangssignal der Kaskade zu empfangen; und als das Eingangssignal für die Kaskade entweder das Ausgangssignal der Kaskade oder das Referenztaktsignal auszuwählen.
  15. MDLL-Schaltung nach Anspruch 14, wobei der Multiplexer ferner konfiguriert ist: eine steigende Flanke des Referenztaktsignals zu erkennen; und das Referenztaktsignal als das Eingangssignal für die Kaskade in Reaktion auf das Erkennen der steigenden Flanke des Referenztaktsignals auszuwählen.
  16. MDLL-Schaltung nach Anspruch 13, wobei: der Vergleich zwischen den Ausgangssignalen der zwei Verzögerungselemente einen Vergleich einer steigenden Flanke eines der Ausgangssignale und einer fallenden Flanke des anderen der Ausgangssignale beinhaltet.
  17. MDLL-Schaltung nach Anspruch 13, wobei die Jitterkompensationsschaltung einen stochastischen Zeit-Digital-Wandler (STDC) und eine Mittelwertbildungsschaltung umfasst, wobei: die zwei Verzögerungselemente der Kaskade für den Vergleich ein erstes Verzögerungselement und ein zweites Verzögerungselement sind, wobei der STDC konfiguriert ist: die Ausgangssignale der ersten und zweiten Verzögerungselemente zu empfangen; und eine oder mehrere Zeitdifferenzen zwischen einer steigenden Flanke des Ausgangssignals des ersten Verzögerungselements und einer fallenden Flanke des Ausgangssignals des zweiten Verzögerungselements zu bestimmen, wobei die Mittelwertbildungsschaltung konfiguriert ist: die Jitterschätzung basierend auf einem Mittelwert der Zeitdifferenzen, die von dem STDC bestimmt wurden, zu bestimmen.
  18. MDLL-Schaltung nach Anspruch 13, wobei die Kaskade von Verzögerungselementen und die Jitterkompensationsschaltung Teil eines ringbasierten Oszillators sind.
  19. Kommunikationsvorrichtung, umfassend: multiplizierende Verzögerungsschleifenschaltung (MDLL) und einen Sendeempfänger, wobei die MDLL-Schaltung umfasst: eine Kaskade von Verzögerungselementen, Jitterkompensationsschaltung und MDLL-Ausgabeschaltung, wobei: ein letztes Verzögerungselement der Kaskade konfiguriert ist, ein letztes Eingangssignal zu verzögern, um ein letztes Ausgangssignal zu erzeugen, die Jitterkompensationsschaltung konfiguriert ist, die Ausgangssignale von einem oder mehreren Paaren der Verzögerungselemente zu vergleichen, um eine Jitterschätzung zu bestimmen, die Jitterkompensationsschaltung ferner konfiguriert ist, Verzögerungsreaktionen von mindestens manchen der Verzögerungselemente anzupassen, um die Jitterschätzung zu kompensieren, und die MDLL-Schaltung konfiguriert ist, ein MDLL-Ausgangstaktsignal basierend auf dem letzten Ausgangssignal von dem letzten Verzögerungselement zu erzeugen; und wobei der Sendeempfänger konfiguriert ist: ein Basisbandsignal mit dem MDLL-Ausgangstaktsignal zu multiplizieren, um das Basisbandsignal zu einem Funkfrequenzbereich (RF) aufwärts zu konvertieren.
  20. Kommunikationsvorrichtung nach Anspruch 19, wobei: die MDLL-Schaltung ferner einen Multiplexer umfasst, wobei der Multiplexer konfiguriert ist: ein Referenztaktsignal zu empfangen; ein letztes Ausgangssignal von dem letzten Verzögerungselement zu empfangen; und für Eingabe in das erste Verzögerungselement als das erste Eingangssignal entweder das letzte Ausgangssignal oder das Referenztaktsignal auszuwählen.
  21. Kommunikationsvorrichtung nach Anspruch 19, wobei die Jitterkompensationsschaltung einen stochastischen Zeit-Digital-Wandler (STDC) und eine Mittelwertbildungsschaltung umfasst, wobei: der STDC konfiguriert ist: die Ausgangssignale von einem der Paare der Verzögerungselemente zu empfangen; und eine oder mehrere Zeitdifferenzen zwischen steigenden Flanken von einem der empfangenen Ausgangssignale und fallenden Flanken der anderen empfangenen Ausgangssignale zu bestimmen, die Mittelwertbildungsschaltung konfiguriert ist: die Jitterschätzungen mindestens teilweise basierend auf einem Mittelwert der Zeitdifferenzen, die von den STDCs bestimmt wurden, zu bestimmen.
  22. Kommunikationsvorrichtung nach Anspruch 19, wobei die Jitterkompensationsschaltung ferner konfiguriert ist: die Verzögerungsreaktionen durch Modulation von Eingangsspannungen von Kondensatoren der Verzögerungselemente anzupassen, wobei die Modulation mindestens teilweise auf dem geschätzten Jitter basiert.
  23. Verfahren der Jitterkompensation, wobei das Verfahren umfasst: Empfangen eines Referenztaktsignals; Empfangen eines Ringoszillatorausgangssignals aus einem letzten Verzögerungselement der Kaskade von Verzögerungselementen; Auswählen, zur Eingabe in das Ringoszillatoreingangssignal, entweder des Referenztaktsignals oder des Ringoszillatorausgangssignals; Bestimmen einer Jitterschätzung mindestens teilweise basierend auf einem Vergleich zwischen den Ausgangssignalen von zwei bestimmten der Verzögerungselemente der Kaskade; Kompensieren von Verzögerungsreaktionen der Verzögerungselemente der Kaskade zumindest teilweise basierend auf der Jitterschätzung; und Ausgeben des Ringoszillatorausgangssignals als ein Ausgangstaktsignal.
  24. Verfahren nach Anspruch 23, ferner umfassend: Bestimmen der Jitterschätzung basierend auf einer Zeitdifferenz zwischen einer steigenden Flanke des Ausgangssignals von einem der bestimmten Verzögerungselemente und einer fallenden Flanke des Ausgangssignals des anderen der bestimmten Verzögerungselemente.
  25. Verfahren nach Anspruch 23, ferner umfassend: Anpassen der Verzögerungsreaktionen durch Modulation von Eingangsspannungen von Kondensatoren der Verzögerungselemente, wobei die Modulation mindestens teilweise auf dem geschätzten Jitter basiert.
DE112017007834.2T 2017-08-07 2017-08-07 Multiplizierende verzögerungsregelschleife (mdll) und verfahren zur mittelwertbildung von ringoszillatorsignalen zur jitterkompensation Pending DE112017007834T5 (de)

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PCT/US2017/045707 WO2019032085A1 (en) 2017-08-07 2017-08-07 MULTIPLIER DELAY LOCK (MDLL) LOOP AND METHOD FOR WEIGHTING RING OSCILLATOR SIGNALS FOR INSTABILITY COMPENSATION

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