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- 239000000758 substrate Substances 0.000 title claims description 69
- 229910000679 solder Inorganic materials 0.000 claims abstract description 196
- 238000000034 method Methods 0.000 claims description 35
- 239000011135 tin Substances 0.000 claims description 19
- 229910052718 tin Inorganic materials 0.000 claims description 19
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 18
- 238000002844 melting Methods 0.000 claims description 16
- 230000008018 melting Effects 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 13
- 239000004332 silver Substances 0.000 claims description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 12
- 229910052709 silver Inorganic materials 0.000 claims description 12
- 239000004593 Epoxy Substances 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 11
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 229910052797 bismuth Inorganic materials 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 description 42
- 239000000956 alloy Substances 0.000 description 42
- 238000004891 communication Methods 0.000 description 20
- 230000008569 process Effects 0.000 description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 13
- 238000005382 thermal cycling Methods 0.000 description 8
- 229910020830 Sn-Bi Inorganic materials 0.000 description 6
- 229910018728 Sn—Bi Inorganic materials 0.000 description 6
- 238000001723 curing Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 229910000765 intermetallic Inorganic materials 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 239000011651 chromium Substances 0.000 description 4
- 239000011572 manganese Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 238000005336 cracking Methods 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- 229910001316 Ag alloy Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000003014 reinforcing effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052712 strontium Inorganic materials 0.000 description 2
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 229910001152 Bi alloy Inorganic materials 0.000 description 1
- 101100116570 Caenorhabditis elegans cup-2 gene Proteins 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910003336 CuNi Inorganic materials 0.000 description 1
- 101100116572 Drosophila melanogaster Der-1 gene Proteins 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910052925 anhydrite Inorganic materials 0.000 description 1
- 239000002518 antifoaming agent Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- JWVAUCBYEDDGAD-UHFFFAOYSA-N bismuth tin Chemical compound [Sn].[Bi] JWVAUCBYEDDGAD-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- OSGAYBCDTDRGGQ-UHFFFAOYSA-L calcium sulfate Chemical compound [Ca+2].[O-]S([O-])(=O)=O OSGAYBCDTDRGGQ-UHFFFAOYSA-L 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013036 cure process Methods 0.000 description 1
- 238000011143 downstream manufacturing Methods 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 150000002118 epoxides Chemical class 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000013035 low temperature curing Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 150000007524 organic acids Chemical class 0.000 description 1
- 235000005985 organic acids Nutrition 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000004848 polyfunctional curative Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 239000006254 rheological additive Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004781 supercooling Methods 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000013008 thixotropic agent Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
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- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
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- H01L2224/1356—Disposition
- H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
- H01L2224/13565—Only outside the bonding interface of the bump connector
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/81498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/81499—Material of the matrix
- H01L2224/81594—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/815 - H01L2224/81591
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
- H01L2224/81498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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- H01L2224/816—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/81601—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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Abstract
Ausführungsformen hierin können eine PoINT(Patch on Interposer)-Architektur betreffen. Bei Ausführungsformen kann die PoINT-Architektur mehrere Lotfügestellen zwischen einem Patch und einem Interposer enthalten. Die Lotfügestellen können eine Lotkugel für eine relativ hohe Temperatur und eine Lötpaste für eine relativ niedrige Temperatur, die die Lotkugel umgibt, enthalten. Es können andere Ausführungsformen beschrieben und/oder beansprucht werden.
Description
- Verwandte Anmeldung
- Die vorliegende Anmeldung beansprucht die Priorität gegenüber der am 20. August 2015 eingereichten
US-Patentanmeldung 14/831,528 - Erfindungsgebiet
- Die vorliegende Offenbarung betrifft allgemein das Gebiet der Packages für Elektronikeinrichtungen und insbesondere Substrat-zu-Substrat- oder Substrat-zu-Leiterplatten(PCB - Printed Circuit Board)-Packages.
- Allgemeiner Stand der Technik
- Substrat-zu-Substrat-Architekturen, zum Beispiel eine PoINT(Patch on Interposer)-Architektur, können preiswerte Packagedesigngelegenheiten darstellen. Als ein spezifisches Beispiel kann die PoINT-Architektur ein Patch mit einem Substrat enthalten, das über eine oder mehrere Lotfügestellen mit einem Interposer-Substrat gekoppelt ist. In vorhandenen Einrichtungen können die Lotfügestellen mit einem Unterfüllmaterial verstärkt sein, um den Fügestellen Stärke und strukturelle Stütze zu verleihen. Falls das Unterfüllmaterial fehlt, können die Lotfügestellen unerwünschte Ausfallsymptome erfahren, wie etwa das Reißen einer Fügestelle während einer Temperaturwechselbelastung des Package.
- Figurenliste
- Ausführungsformen lassen sich durch die folgende ausführliche Beschreibung in Verbindung mit den beiliegenden Zeichnungen ohne Weiteres verstehen. Zur Erleichterung dieser Beschreibung bezeichnen gleiche Bezugszahlen gleiche Strukturelemente. Ausführungsformen werden beispielhaft und nicht als Beschränkung in den Figuren der beiliegenden Zeichnungen dargestellt.
-
1 zeigt ein Beispielpackage, das eine PoINT-Architektur enthalten kann, gemäß verschiedenen Ausführungsformen. -
2 zeigt eine Querschnittsansicht einer PoINT-Architektur gemäß verschiedenen Ausführungsformen. -
3 ,4 ,5 und6 zeigen sequenzielle Ansichten der Erzeugung der PoINT-Architektur von2 gemäß verschiedenen Ausführungsformen. -
7 zeigt ein Beispiel einer erhöhten Kugelscherfestigkeit in PoINT-Packages wie jenen in2 dargestellten gemäß verschiedenen Ausführungsformen. -
8 ist ein Beispielprozess zum Herstellen des Package der2 oder6 gemäß verschiedenen Ausführungsformen. -
9 ist eine Beispiel-Recheneinrichtung, die das Package der1 ,2 oder6 enthalten kann, gemäß verschiedenen Ausführungsformen. - Ausführliche Beschreibung
- Ausführungsformen hierin können eine PoINT-Architektur enthalten, die Lotfügestellen enthalten kann, die Lotkugeln enthält, die aus einer Legierung mit hoher Formbarkeit und hoher Zugfestigkeit besteht, und eine Epoxid-basierte Fügestellenverstärkungspaste (JRP - Joint Reinforcing Paste) mit einer relativ niedrigen Aufschmelztemperatur. Während des Aufschmelzens kann die JRP um die Lotkugel fließen und härten, was dazu beitragen kann, der Lotfügestelle eine strukturelle Stütze zu verleihen. Auf diese Weise kann die PoINT-Architektur erhöhte strukturelle Stabilität besitzen, ohne dass eine Unterfüllung in der Interconnect-Schicht erforderlich ist.
- im Allgemeinen wird sich der Ausdruck „Hochtemperatur“ in dieser Beschreibung auf eine in Lotkugeln verwendete Legierung beziehen. Wie hierin verwendet, bezieht sich „Hochtemperatur“ im Allgemeinen auf eine Legierung mit einer relativ hohen Aufschmelztemperatur und zeigt weiterhin an, dass die Legierung bei Temperaturen nahe dieser Aufschmelztemperatur möglicherweise eine relativ hohe Formbarkeit und Zugfestigkeiten besitzt. Analog kann der Ausdruck „Niedertemperatur“ in dieser Beschreibung verwendet werden, um sich auf die JRP zu beziehen. Wie hierin verwendet, kann sich eine „Niedertemperatur“-Legierung oder eine JRP auf eine Legierung oder eine JRP mit einer relativ niedrigen Aufschmelz- oder Härtungstemperatur beziehen.
- Hierin beschriebene Ausführungsformen können sich in einigen Situationen auf die Lotkugeln als „Hochtemperatur“ und die JRP als „Niedertemperatur“ beziehen. Diese Beschreibung dient jedoch möglicherweise nur dem Zweck des Beispiels von nur einer Ausführungsform, und bei anderen Ausführungsformen kann die JRP Hochtemperatur sein. Zusätzlich oder alternativ können die Lotkugeln bei anderen Ausführungsformen Niedertemperatur sein.
- Es versteht sich, dass die hierin erörterte JRP als „Paste“ beschrieben werden kann, und zwar sowohl bevor und nachdem ein Aufschmelz- und/oder Härtungsprozess an der JRP und/oder dem Package durchgeführt wird. Diese Beschreibung kann zum Zweck der Stimmigkeit und Klarheit verwendet werden, während das Element in verschiedenen Stadien der Konstruktion von verschiedenen Packages erörtert wird. Der Ausdruck soll nicht auf ein bestimmtes Stadium oder eine bestimmte Form der JRP, wie hierin beschrieben, beschränkt sein.
- In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden, wobei gleiche Zahlen durchweg gleiche Teile bezeichnen und in denen als Veranschaulichung Ausführungsformen gezeigt werden, in denen der Gegenstand der vorliegenden Offenbarung praktiziert werden kann. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen. Deshalb ist die folgende ausführliche Beschreibung nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich von Ausführungsformen wird durch die beigefügten Ansprüche und ihre Äquivalente definiert.
- Zu Zwecken der vorliegenden Offenbarung bedeutet die Formulierung „A und/oder B“ (A), (B) oder (A und B). Zu Zwecken der vorliegenden Offenbarung bedeutet die Formulierung „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
- Die Beschreibung kann die Formulierungen „in einer Ausführungsform“ oder „in Ausführungsformen“ verwenden, die sich jeweils auf eine oder mehrere der gleichen oder verschiedenen Ausführungsformen beziehen können. Zudem sind die Ausdrücke „umfassend“, „enthaltend“, „mit“ und dergleichen, wie sie in Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet werden, synonym.
- Der Ausdruck „gekoppelt mit“ kann zusammen mit seinen Ableitungen hier verwendet werden. „Gekoppelt“ kann eine oder mehrere der folgenden Bedeutungen besitzen. „Gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem physischen oder elektrischen Kontakt stehen. „Gekoppelt“ kann jedoch auch bedeuten, dass zwei oder mehr Elemente einander indirekt kontaktieren, aber dennoch weiter miteinander zusammenarbeiten oder interagieren, und kann bedeuten, dass ein oder mehrere andere Elemente zwischen den Elementen, von denen gesagt wird, dass sie miteinander gekoppelt sind, gekoppelt oder verbunden sind.
- Bei verschiedenen Ausführungsformen kann die Formulierung „eine auf einer zweiten Schicht ausgebildete erste Schicht“ bedeuten, dass die erste Schicht über der zweiten Schicht ausgebildet ist, und mindestens ein Teil der ersten Schicht kann in direktem Kontakt (z.B. direktem physischen und/oder elektrischen Kontakt) oder indirektem Kontakt (z.B. mit einer oder mehreren anderen Schichten zwischen der ersten Schicht und der zweiten Schicht) mit mindestens einem Teil der zweiten Schicht stehen.
-
1 zeigt ein Beispielpackage100 , das eine PoINT-Architektur enthalten kann. Insbesondere kann ein Die105 über eine oder mehrere Lotfügestellen125 mit einem Patch 110 gekoppelt sein. Bei Ausführungsformen kann der Die105 eine zentrale Verarbeitungseinheit (CPU), einen Speicher, eine integrierte Interconnect-Schaltung (IC) und/oder eine andere Komponente enthalten. Bei Ausführungsformen können die Lotfügestellen125 aus Lotkugeln140 bestehen, die eine Legierung aus Zinn, Silber und Kupfer (hier als „SAC“ - Tin, Silver and Copper - bezeichnet) enthalten können. Bei Ausführungsformen können die Lotfügestellen140 zwischen dem Die105 und dem Patch 110 kollektiv als ein Interconnect auf erster Ebene (FLI - First Level Interconnect) bezeichnet werden. - Im Allgemeinen können in Ausführungsformen hierin die Lotfügestellen
125 so erörtert werden, dass sie Lotkugeln wie etwa Lotkugeln140 enthalten oder darauf basieren. Bei anderen Ausführungsformen jedoch können die Lotfügestellen125 aus Kupferhöckern mit einer Lotkappe oder irgendeiner anderen Konfiguration aus lötbarem Material ausgebildet sein. - Weiterhin kann der Patch
110 über mehrere Lotfügestellen130 , die eine oder mehrere Lotkugeln150 für eine relativ hohe Temperatur und eine JRP145 für eine relativ niedrige Temperatur enthalten können. Bei Ausführungsformen können die Lotkugeln150 für eine relativ hohe Temperatur aus SAC bestehen, wie oben beschrieben. Bei anderen Ausführungsformen können die Lotkugeln140 aus Legierungen aus Zinn und Wismut (Sn-Bi) bestehen. Bei Ausführungsformen können die SAC- und/oder Sn-Bi-Legierungen mit einem oder mehreren Dotierstoffen wie etwa Nickel (Ni), Mangan (Mn), Indium (In), Antimon (Sb), Strontium (Sr), Chrom (Cr) und/oder Titan/Titanoxid (Ti, TiO) dotiert werden. Die Lotkugeln150 für eine relativ hohe Temperatur und die JRP145 für eine relativ niedrige Temperatur werden unten unter Bezugnahme auf2 ausführlicher beschrieben. Wie oben angemerkt, ist die Beschreibung von Lotkugeln150 für eine relativ hohe Temperatur und der JRP145 für eine relativ niedrige Temperatur als ein Beispiel gedacht, und andere Ausführungsformen können Lotkugeln für eine relativ niedrige Temperatur, eine JRP für eine relativ hohe Temperatur oder Kombinationen aus Hoch- und Niedertemperatur-JRP und/oder -Lotkugeln besitzen. - Bei einigen Ausführungsformen können die Lotkugeln
150 aus einer SAC-Legierung bestehen, die etwa 0-98% Zinn, 0-5% Silber und 0-5% Kupfer beträgt. Die Sn-Bi-Lotkugeln können aus etwa 0-95% Zinn und 0-58% Wismut bestehen. Andere Formulierungen der Legierung der Lotkugeln140 können hierin erörtert werden. - Im Allgemeinen können die Lotfügestellen
130 zwischen dem Patch110 und dem Interposer115 kollektiv als Interconnect auf mittlerer Ebene (MLI - Middle Level Interconnect) bezeichnet werden. Die Kombination aus dem Patch110 , den Lotfügestellen 130 und dem Interposer115 kann allgemein als eine PoINT-Architektur bezeichnet werden. - Schließlich kann der Interposer
115 über Lotfügestellen135 , die aus Lotkugeln 155 bestehen können, die in einem Ball Grid Array (BGA) angeordnet sind, wie in1 darstellt, mit einem Substrat120 wie etwa einer Leiterplatte (PCB) einer Recheneinrichtung gekoppelt sein. Die Lotfügestellen135 können kollektiv als Interconnect auf zweiter Ebene (SLI - Second Level Interconnect) bezeichnet werden und können aus dem gleichen Material wie oder einem anderen Material als die Lotkugeln140 bestehen. Bei anderen nicht gezeigten Ausführungsformen kann der Interposer115 über ein Land Grid Array (LGA), ein Pin Grid Array (PGA) und/oder irgendeine andere Art von Interconnect-Struktur mit dem Substrat120 gekoppelt sein. - Bei Ausführungsformen kann der Patch
110 als eine relativ hohe Dichte aufweisend angesehen werden, und der Interposer115 kann als eine relativ niedrige Dichte aufweisend angesehen werden. Bei einigen Ausführungsformen kann der Patch110 als eine relativ hohe Dichte aufweisend angesehen werden, weil der Patch110 eine relativ hohe Anzahl an nicht gezeigten Verbindungen oder Routings zwischen der ersten Seite des Patch110 , die mit dem Die105 gekoppelt ist, und der zweiten Seite des Patch110 , die mit dem Interposer115 gekoppelt ist, aufweisen kann. Die Verbindungen können aufgrund des relativ kleinen Formfaktors des Patch110 relativ dicht aneinander gepackt sein und können ein oder mehrere Silizium-Durchkontaktierungen (TSV - Through Silicon Vias) enthalten. Analog kann der Interposer115 als eine niedrige Dichte aufweisend angesehen werden (oder alternativ eine ungefähr ähnliche Dichte wie bestehende Die-Packages besitzen), weil er eine ähnliche Anzahl an Verbindungen oder Routings zu dem Patch110 besitzen kann, aber einen größeren Formfaktor115 besitzen kann. Deshalb können die Verbindungen oder Routings des Interposers115 weniger dicht sein als jene des Patch110 . - Bei einigen Ausführungsformen kann sich „niedrige Dichte“ auf etwa 10 Eingangs-/Ausgangs(E/A)-Verbindungen oder weniger pro Millimeter (mm) beziehen. „Niedrige Dichte“ kann sich auch auf eine Linien-/Raummessung von etwa 50/50 Mikrometern (µm) beziehen. Im Gegensatz dazu kann sich „hohe Dichte“ auf etwa 20 E/A-Verbindungen oder mehr pro mm beziehen. „Hohe Dichte“ kann sich auch auf eine Linien-/Raummessung von etwa 25/25 µm beziehen. Bei anderen Ausführungsformen kann sich „niedrige Dichte“ auf eine Linien-/Raummessung von über etwa 20/20 µm beziehen, und „hohe Dichte“ kann sich auf eine Linien-/Raummessung von unter etwa 20/20 µm beziehen. Bei verschiedenen Ausführungsformen kann sich die Bezeichnung hohe/niedrige Dichte auf relative Dichten des Patch
110 und des Interposers115 beziehen, und die spezifischen E/A-Verbindungs- oder Linien-/Raummessungen können eine Dichte relativ zueinander angeben. - Typischerweise können die verschiedenen Dichten des Patch
110 und des Interposers115 auf dem Die105 und dem Substrat120 basieren. Insbesondere kann es wünschenswert sein, dass der Die105 kommunikativ mit einem Sockel auf dem Substrat 120 gekoppelt ist, der eine Fläche besitzen kann, die signifikant größer ist als die des Die. Damit der Die105 kommunikativ mit dem Sockel des Substrats120 gekoppelt sein kann, kann es wünschenswert sein, dass der Die105 mit dem Patch110 und/oder dem Interposer 115 gekoppelt ist. Der Interposer115 kann jedoch als einen relativ großen Formfaktor (d.h. eine laterale Bodenfläche) aufweisend angesehen werden im Vergleich zu dem Die 105 und/oder dem Patch110 und so kann sich während des Koppelprozesses und insbesondere während des Aufschmelz- oder Härtungsprozesses der Interposer115 verziehen. Dieses Verziehen kann auftreten, weil das Aufschmelzen oder Härten im Allgemeinen das Einwirken von Wärme beinhaltet, um zu bewirken, dass sich die Lotkugeln140 ,150 und/oder155 geringfügig verformen, um die verschiedenen Substrate des Die105 , des Patch110 , des Interposers115 und/oder des Substrats120 physisch miteinander zu koppeln. Während diese Wärme einwirkt, können sich die verschiedenen Substrate des Die105 , des Patch110 , des Interposers115 und/oder des Substrats120 verformen. Das Verziehen kann bewirken, dass eine oder mehrere der Lotfügestellen130 zwischen dem Patch110 und dem Interposer115 näher oder weiter als eine andere der Lotfügestellen130 liegen, was zu einer unerwünschten Schwäche wie etwa einem Reißen oder Überbrücken der Lotfügestellen130 oder dem, dass eine der Lotkugeln nicht mit dem Patch110 und/oder dem Interposer115 koppelt, führen kann. - Um die durch das Verziehen verursachten unerwünschten Schwächen zu reduzieren oder zu eliminieren, können bestehende Packages eine Unterfüllung verwendet haben, um eine strukturelle Stütze für Lotfügestellen
130 bereitzustellen. Die Unterfüllung kann jedoch unerwünscht teuer sein und /oder zu dem Herstellungsprozess einen zusätzlichen Schritt hinzufügen. Durch Verwenden der Lotkugeln150 für eine relativ hohe Temperatur und der JRP145 für eine relativ niedrige Temperatur ist die Verwendung einer Unterfüllung in dem MLI möglicherweise nicht notwendig. - Es wird angemerkt, dass die relativen Größen und die relative Anzahl an Elementen in dem Package
100 nur zu Beispielszwecken dargestellt sind. Insbesondere sind die Höhen oder Längen der verschiedenen Elemente wie etwa des Die105 , der Lotfügestellen125 /130 /125 , des Patch110 , des Interposers115 und des Substrats120 möglicherweise nicht maßstabsgetreu. Außerdem kann die Anzahl an Elementen, beispielsweise die Anzahl an Lotkugeln140 ,150 oder155 in den Lotfügestellen125 ,130 und135 , in verschiedenen Ausführungsformen unterschiedlich sein. -
2 zeigt eine Querschnittsansicht einer PoINT-Architektur 200. Die PoINT-Architektur 200 kann ein Patch205 und einen Interposer215 enthalten, die jeweils dem Patch110 und dem Interposer115 ähnlich sein können. Die PoINT-Architektur 200 kann weiterhin eine oder mehrere Lotkugeln210 enthalten, die den Lotkugeln150 ähnlich sein können. Die PoINT-Architektur 200 kann weiterhin eine JRP220 enthalten, die der JRP 145 ähnlich sein kann. Bei einigen Ausführungsformen können der Patch205 und/oder der Interposer215 ein oder mehrere Pads225 enthalten, die physisch und elektrisch mit einer oder mehreren der Lotkugeln210 gekoppelt sind. Bei einigen Ausführungsformen ist ein Pad225 möglicherweise nur mit einer Lotkugel210 gekoppelt, während bei anderen Ausführungsformen ein Pad225 mit mehreren Lotkugeln210 gekoppelt sein kann. Bei einigen Ausführungsformen können eines oder mehrere der Pads225 mit einem oder mehreren Kommunikationspfaden (beispielsweise TSVs) gekoppelt sein, so dass ein Signal von einer Seite des Patch205 und/oder des Interposers215 zur anderen übertreten kann, was eine Kommunikation durch verschiedene Schichten der PoINT-Architektur 200 und/oder des Package100 gestattet. - Bei Ausführungsformen können die Lotkugeln
210 aus einer SAC-Legierung mit einer relativ geringen Menge Silber bestehen. Beispielsweise kann bei einigen Ausführungsformen die SAC-Legierung etwa 2,3 Gew.-% Silber enthalten. Die SAC-Legierung der Lotkugeln210 kann mit beispielsweise etwa 80 ppm (Parts per Million) Kobalt und etwa 800 ppm Nickel dotiert sein und einen Schmelzpunkt zwischen etwa 221 und etwa 225 Grad Celsius besitzen. Bei anderen Ausführungsformen können die Lotkugeln210 aus irgendeiner anderen Silberlegierung mit einer relativen Hochtemperaturleistung bestehen wie etwa einer SAC-Legierung mit etwa 3% Silber, etwa 0,5% Kupfer, etwa 0,15% Nickel und einem Rest (etwa 96,35%) Zinn. Bei einigen Ausführungsformen kann eine derartige SAC-Legierung als SAC305 +0,15 Ni bezeichnet werden. Andere Ausführungsformen können irgendeine andere Art von Lotlegierung verwenden, die Eigenschaften ähnlich jenen der SAC305 +0,15 Ni-Legierung oder irgendeiner anderen angemessen Legierung besitzt. Bei Ausführungsformen können die Lotkugeln210 aus einer SAC-Legierung bestehen, die etwa 0-98% Zinn, 0-5% Silber und 0-5% Kupfer beträgt. Bei anderen Ausführungsformen können die Lotkugeln210 aus einer Sn-Bi-Legierung bestehen, die etwa 0-95% Zinn und 0-58% Wismut betragen kann. Bei einigen Ausführungsformen können die SAC- und/oder Sn-Bi-Legierungen mit einem oder mehreren Dotierstoffen wie etwa Nickel (Ni), Mangan (Mn), Indium (In), Antimon (Sb), Strontium (Sr), Chrom (Cr) und/oder Titan/Titanoxid (Ti, TiO) dotiert sein. - Eine derartige dotierte SAC-Legierung oder Sn-Bi-Legierung kann zu einer signifikanten Verbesserung bei der Temperaturwechselbelastungsleistung von Lotfügestellen führen, die Lotkugeln
210 enthalten. Insbesondere erfahren die Lotfügestellen, die Lotkugeln210 enthalten, möglicherweise einen signifikant verringerten Grad an Rissbildung während der Temperaturwechselbelastung. - Im Allgemeinen kann die Anwesenheit von Kobalt oder irgendeinem anderen Dotierstoff in dem Lot dazu beitragen, das Unterkühlen während des Aufschmelzens und/oder während der Temperaturwechselbelastung der PoINT-Architektur 200 durch Bereitstellen von Keimbildungszentren zu reduzieren. Die reduzierte Unterkühlung kann zu einer dünneren intermetallischen Verbindung (IMC -Inter-Metallic Compound) führen. Im Allgemeinen kann sich die IMC auf eine Schicht beziehen, in der die Atome der Metalle des Lotmaterials mit Atomen des Package-Metallpads vermischt sind. Ein Beispiel für eine IMC in der vorliegenden Ausführungsform kann (CuNi)6Sn5 beinhalten. Die dünnere IMC kann die Temperaturwechselbelastungsleistung der PoINT-Architektur 200 signifikant erhöhen. Weiterhin kann die Anwesenheit des Nickel-Dotierstoffs die Ausbildung von relativ brüchigen Kupfer-Zinn(Cu3Sn)-Kristallen auf der Oberfläche der Lotkugeln
210 reduzieren oder eliminieren. Es wird erkannt werden, dass die oben beschriebene dotierte SAC-Legierung lediglich eine Beispiellegierung ist und andere Ausführungsformen Lotkugeln210 nutzen können, die aus Legierungen für eine relativ hohe Temperatur mit verschiedenen Materialien und/oder Dotierstoffen bestehen. Bei Ausführungsformen kann die Wahl der Legierung auf Faktoren wie etwa gewünschten Aufschmelztemperaturen der PoINT-Architektur 200, Kompatibilität mit nachgeschalteten Verarbeitungsschritten, End-of-Line-Ausbeute, Leistung der Legierung in der beschleunigten Temperaturwechselbelastungszuverlässigkeitsevaluation und/oder anderen Faktoren basieren. Bei einigen Ausführungsformen kann die Wahl der Legierung auf einem Wunsch nach einer relativ hohen Zugfestigkeit und/oder einer relativ hohen Verformbarkeit basieren. - In Ausführungsformen kann die JRP
220 eine Lötpaste für eine relativ niedrige Temperatur sein, wie oben beschrieben. Beispielsweise kann die JRP220 einen Aufschmelz- oder Schmelzpunkt von etwa 160 Grad Celsius besitzen, wenngleich bei anderen Ausführungsformen der Aufschmelzpunkt in Abhängigkeit von Parametern der PoINT-200-Architektur und von für die Package-Konstruktion identifizierten gewünschten Aufschmelztemperaturen höher oder niedriger liegen kann. - Obwohl die Ausdrücke „hohe“ und „niedrige“ Temperatur allgemein auf die JRP 220 angewendet werden können, kann die JRP
220 in spezifischen Ausführungsformen ein hoch- und niedrigschmelzendes Lotpulver beinhalten, während die verstärkende Komponente (d.h. der Epoxidfluss) eine Härtungskinetik mit hoher oder niedriger Temperatur besitzen kann. Beispielsweise kann bei einer JRP, die eine Legierung wie etwa Zinn-Wismut-Lötpulver (z.B. 42% Zinn und 58% Wismut) enthält, der Schmelzpunkt des Lötpulvers etwa 140 Grad Celsius betragen, und die Härtungstemperatur des JRP220 kann zwischen etwa 160 Grad und 190 Grad Celsius betragen. Die Aufschmelztemperatur der Legierung kann zwischen etwa 130 und 200 Grad Celsius betragen. Diese Art von JRP kann als eine „Niedertemperatur“-JRP 220 bezeichnet werden. - Als ein weiteres Beispiel kann eine „Hochtemperatur“-JRP eine Härtungstemperatur zwischen etwa 220 und 240 Grad Celsius besitzen. Bei einigen Ausführungsformen kann die Lotlegierung der JRP einen relativ niedrigen Schmelzpunkt (z.B. 140 Grad Celsius) besitzen, während die Legierung bei anderen Ausführungsformen einen Schmelzpunkt von etwa 217 Grad Celsius besitzen kann.
- Bei einigen Ausführungsformen können die Lotkugeln
210 gleichermaßen als „Niedertemperatur“ angesehen werden und eine Aufschmelztemperatur von zwischen etwa 130 und 200 Grad Celsius besitzen. Wie oben angemerkt, können die Lotkugeln210 bei einigen Ausführungsformen als „Hochtemperatur“ angesehen werden und eine Aufschmelztemperatur von zwischen etwa 220 und 225 Grad Celsius besitzen. - Im Allgemeinen kann bei einigen Ausführungsformen, falls eine Niedertemperatur-Lotkugel verwendet wird, die auf dem Patch verwendete JRP dann eine JRP mit einer hohen Härtungstemperatur und einer Lotlegierung, die entweder Hoch- oder Niedertemperatur ist, verwendet werden. Die auf dem Interposer verwendete JRP kann eine JRP mit einer hohen Härtungstemperatur und einer Hoch- oder Niedertemperatur-Lotlegierung oder eine JRP mit einer niedrigen Härtungstemperatur und einer Niedertemperatur-Lotlegierung sein.
- Falls alternativ eine Hochtemperatur-Lotkugel verwendet wird, dann kann die auf dem Patch verwendete JRP eine JRP mit einer hohen Härtungstemperatur und einer Hoch- oder Niedertemperatur-Lotlegierung sein. Die auf dem Interposer verwendete JRP kann eine JRP mit einer hohen Härtungstemperatur und einer Hoch- oder Niedertemperatur-Lotlegierung oder einer niedrigen Härtungstemperatur und einer Niedertemperatur-Lotlegierung sein.
- Bei einigen Ausführungsformen kann die JRP
220 ähnlich einer reinigungsfreien Art von Lötpaste sein. Insbesondere kann die JRP220 während des Aufschmelzprozesses einen elektrisch inerten Rest hinterlassen, der zu strukturellen Schwächen oder Überbrückung zwischen Lotkugeln210 nicht beiträgt. Bei einigen Ausführungsformen kann die JRP220 eine Epoxid-basierte Paste sein. Bei einigen Ausführungsformen kann die JRP220 ein Anhydrit und/oder ein Katalysator-basierter Härter sein. Bei einigen Ausführungsformen kann die JRP220 weiterhin Lösemittel, organische Säuren, thixotrope Mittel/andere Rheologiemodifizierer und Antischäummittel enthalten oder daraus bestehen. - Bei Ausführungsformen kann, wie unten ausführlich beschrieben werden wird, die JRP
220 während des Aufschmelzens mindestens teilweise schmelzen und um eine oder mehrere der Lotkugeln210 fließen, wie in2 gezeigt. Nach dem Aufschmelzprozess können die JRP220 und insbesondere der Rest in der JRP220 aushärten und eine oder mehrere der Lotkugeln210 mindestens teilweise umgeben, wodurch eine strukturelle Stütze für die Lotfügestellen bereitgestellt wird, die die Lotkugeln210 enthalten. Auf diese Weise kann die strukturelle Stütze von der JRP220 kommen, wodurch die Notwendigkeit für ein Unterfüllmaterial zwischen dem Patch205 und dem Interposer215 negiert wird. - Insbesondere kann in Ausführungsformen, wo die JRP
220 eine Epoxid-basierte Paste ist, der Rest in der JRP220 während des Aufschmelzens mindestens teilweise oder vollständig vernetzen und Komponenten der in einem Epoxidkragen um die Lotkugeln 210 herum gehärteten Lötpaste zurücklassen. Dieser Kragen kann der oder den Lotfügestellen, die die Lotkugeln210 enthalten, eine Verstärkung gegen eine Wärme- und/oder Schockbeanspruchung vermitteln. - Der Schutz der JRP
220 um die Lotkugeln210 herum kann eine signifikante Rolle bei der Blockierung der Rissbildung während der Temperaturwechselbelastung der PoINT-Architektur 200 spielen. Diese Blockierung kann existieren, weil während der Temperaturwechselbelastung die Rissinitiierung und -ausbreitung an der Grenzfläche der Lotkugel220 und des Pad225 (in vielen Fällen) auftreten können. Falls diese Fügestelle von der schützenden JRP220 umgeben ist, beispielsweise ein schützendes gehärtetes Epoxid, dann kann die Neigung zur Rissinitiierung und -ausbreitung aufgrund einer durch die JRP220 bereitgestellten Beanspruchungsreduktion/-ableitung erheblich reduziert werden. - Obwohl das Beispiel von
2 als eine PoINT-Architektur beschrieben ist, können bei anderen Ausführungsformen die JRP220 und die Lotkugeln210 verwendet werden, um eine andere Art von Substrat-auf-PCB- oder Substrat-auf-Substrat-Interconnect auszubilden. Beispielsweise können bei einigen Ausführungsformen die JRP 220 und die Lotkugeln210 verwendet werden, um einen Interconnect zwischen einem Die und einem Patch, zwischen einem Interposer und einem PCT oder einem Substrat oder zwischen zwei anderen Arten von Substraten in verschiedenen Packages auszubilden. - Die
3 -6 beschreiben Schritte in einer Sequenz zum Generieren einer PoINT-Architektur wie etwa der PoINT-Architektur 200 in2 . Es versteht sich, dass bei anderen Ausführungsformen ein ähnlicher Prozess zum Generieren einer ähnlichen Architektur zwischen einem Substrat und einem PCB oder zwischen einer anderen Kombination aus einem ersten und zweiten Substrat verwendet werden kann. Bei Ausführungsformen kann eine anfängliche Architektur300 einen Patch305 enthalten, der ähnlich dem Patch110 oder205 sein kann. Die JRP310 , die ähnlich der JRP145 oder220 sein kann, kann auf eine erste Seite des Patch305 aufgedruckt sein, und eine oder mehrere Lotkugeln315 für eine relativ hohe Temperatur, die ähnlich den Lotkugeln150 oder210 sein können, können auf der JRP145 positioniert sein. - Bei einigen Ausführungsformen kann die anfängliche Architektur
300 einen Die 320 enthalten, der dem Die105 ähnlich sein kann. Der Die320 kann über Lotfügestellen 330, die den Lotfügestellen125 ähnlich sein können, an den Patch305 gekoppelt sein und eine oder mehrere Lotkugeln325 enthalten, die den Lotkugeln140 ähnlich sein können. Wenngleich der Die320 , die Lotfügestellen330 und die Lotkugeln325 durch den Rest der Erörterung der3 -6 dargestellt werden, können bei anderen Ausführungsformen der Die320 , die Lotfügestellen330 und die Lotkugeln325 nach der Fertigstellung des Prozesses des Generierens der PoINT-Architektur 200 hinzugefügt werden oder sie werden möglicherweise nicht hinzugefügt. - In
4 kann das Aufschmelzen an der anfänglichen Architektur300 durchgeführt werden, um die Architektur400 zu generieren. Insbesondere kann das Aufschmelzen das Einwirken von Wärme auf die anfängliche Architektur300 beinhalten, so dass sich die JRP310 mindestens teilweise verformt und um die Lotkugeln315 fließt. Infolgedessen kann die Architektur400 Lotkugeln410 enthalten, die ähnlich den Lotkugeln315 sein können oder die durch den Aufschmelzprozess mindestens teilweise verformt werden können, die mindestens teilweise von der JRP405 umgeben sind, die der JRP310 ,145 oder220 ähnlich sein kann. Bei einigen Ausführungsformen kann der Aufschmelzprozess bei einer Temperatur von etwa 240-260 Grad Celsius durchgeführt werden. - In
5 kann die JRP-Paste510 , die der JRP-Paste310 ,145 oder220 ähnlich sein kann, auf einen Interposer505 gedruckt oder anderweitig darauf aufgebracht werden, der dem Interposer115 oder215 ähnlich sein kann. Die Architektur400 kann umgekehrt werden und die Lotkugeln410 können auf der JRP510 positioniert werden, um die Architektur500 auszubilden. - Als Nächstes kann, wie in
6 gezeigt, ein Aufschmelzen auf der Architektur 500 durchgeführt werden, um die Architektur600 zu generieren, die eine PoINT-Architektur ähnlich der PoINT-Architektur 200 beinhalten kann. Insbesondere kann, wie oben beschrieben, das Aufschmelzen das Einwirken von Wärme auf die Architektur400 beinhalten, so dass sich die JRP510 mindestens teilweise verformt und um die Lotkugeln 410 fließt. Infolgedessen kann die Architektur600 Lotkugeln605 enthalten, die den Lotkugeln410 ähnlich sein können oder die mindestens teilweise durch den Aufschmelzprozess verformt werden können. Die Lotkugeln605 können mindestens teilweise von der JRP615 umgeben sein, die der JRP510 ,220 oder145 ähnlich sein kann. Die JRP405 kann sich bei einigen Ausführungsformen während des zweiten Aufschmelzprozesses weiter verformen, wodurch die JRP610 generiert wird. Bei anderen Ausführungsformen kann die JRP610 mit der JRP405 identisch sein. Bei Ausführungsformen kann der Aufschmelzprozess bei einer Temperatur von etwa 160-185 Grad Celsius durchgeführt werden. Bei anderen Ausführungsformen kann die Aufschmelztemperatur in Abhängigkeit von der jeweiligen Architektur oder dem jeweiligen Package, die verwendet werden, höher oder niedriger liegen. Beispielsweise kann sich die Temperatur auf Basis der Zusammensetzung der verschiedene Platinen, des Lotkugelmaterials, des JRP-Materials oder anderer Materialien ändern. Bei Ausführungsformen kann die Aufschmelztemperatur bis zu 240 Grad Celsius betragen. -
7 zeigt ein Beispiel der Scherfestigkeit für Lotkugeln in einer PoINT-Architektur wie etwa der in2 gezeigten. Die y-Achse kann ein Maß für die Scherfestigkeit in Newton (N) sein. Der Punkt705 kann mit einer Fehlerspanne eine Scherfestigkeit für eine Lotkugel in einer Lotfügestelle sein, die eine bestehende Lötpaste vom Harztyp verwendet. Der Punkt710 kann mit einer Fehlerspanne eine Scherfestigkeit für eine Lotkugel in einer Lotfügestelle zeigen, die eine JRP wie etwa die JRP145 ,220 , 610 oder 615 verwendet. Wie ersichtlich ist, ist die Scherfestigkeit für die durch den Punkt 710 angegebene Lotfügestelle signifikant höher als die für die durch den Punkt705 angegebene Lotfügestelle. -
8 zeigt einen Beispielprozess800 zum Konstruieren einer PoINT-Architektur wie etwa der in2 gezeigten. Die Elemente von Figur8 können jenen oben unter Bezugnahme auf die3 -6 beschriebenen ähnlich sein. - Anfänglich kann eine Niedertemperatur-Lötpaste wie etwa die JRP
310 auf einen Patch wie etwa den Patch305 bei 805 gedruckt oder anderweitig aufgebracht werden. Als Nächstes können eine oder mehrere Lotkugeln für eine relativ hohe Temperatur wie etwa die Lotkugeln315 mit der Niedertemperatur-Lötpaste auf dem Patch bei 810 gekoppelt werden und ein Härten und/oder Aufschmelzen kann bei 815 an der Niedertemperatur-Lötpaste durchgeführt werden, wie oben bezüglich4 beschrieben. - Als Nächstes kann eine Niedertemperatur-Lötpaste wie etwa eine Niedertemperatur-Lötpaste
510 auf einen Interposer wie etwa den Interposer505 bei 820 gedruckt oder anderweitig aufgebracht werden. Die Hochtemperatur-Lotkugeln wie etwa die Lotkugel410 können bei 825 mit der Niedertemperatur-Lötpaste gekoppelt werden, und die Niedertemperatur-Lötpaste kann bei 830 gehärtet und/oder aufgeschmolzen werden, wie oben bezüglich6 beschrieben. - Ausführungsformen der vorliegenden Offenbarung können unter Verwendung beliebiger Patches, Interposer, Die, Substrate und/oder Packages, die von einem vereinfachten Herstellungsprozess mit größerer Strukturfestigkeit, wie hierin beschrieben, profitieren können, in ein System implementiert werden.
9 zeigt schematisch eine Recheneinrichtung900 gemäß einigen Implementierungen, die eine oder mehrere PoINT-Architekturen wie etwa die PoINT-Architektur 200 enthalten kann. - Die Recheneinrichtung
900 kann beispielsweise eine mobile Kommunikationseinrichtung oder eine Recheneinrichtung auf Desktop- oder Rack-Basis sein. Die Recheneinrichtung900 kann eine Platine wie etwa eine Mutterplatine902 aufnehmen. Bei Ausführungsformen kann die Mutterplatine902 dem Substrat120 ähnlich sein. Die Mutterplatine902 kann eine Anzahl Komponenten enthalten, einschließlich unter anderem eines Prozessors904 und mindestens eines Kommunikationschips906 . Bei weiteren Implementierungen kann der Kommunikationschip906 Teil des Prozessors904 sein. Bei einigen Ausführungsformen können eine oder mehrere der Komponenten, wie etwa der Prozessor904 , mit einer PoINT-Architektur 200 gekoppelt sein, die wiederum mit der Mutterplatine902 gekoppelt sein kann. Das heißt, bei einigen Ausführungsformen kann der Prozessor904 dem Die105 ähnlich sein. Bei anderen Ausführungsformen kann der Kommunikationschip906 oder irgendein anderes Element der Recheneinrichtung900 zusätzlich oder alternativ mit der PoINT-Architektur 200 gekoppelt sein. - Die Recheneinrichtung
900 kann eine Ablageeinrichtung908 enthalten. Bei einigen Ausführungsformen kann die Ablageeinrichtung908 eine oder mehrere Festkörperlaufwerke enthalten. Zu Beispielen für Ablageeinrichtungen, die in der Ablageeinrichtung908 enthalten sein können, zählen ein flüchtiger Speicher (z.B. DRAM (Dynamic Random Access Memory)), ein nichtflüchtiger Speicher (z.B. ein ROM, Festwertspeicher), ein Flash-Speicher und Massenablageeinrichtungen (wie etwa Festplattenlaufwerke, CDs (Compact Discs), DVDs (Digital Versatile Discs) usw.). - Je nach ihren Anwendungen kann die Recheneinrichtung
900 andere Komponenten enthalten, die möglicherweise physisch und elektrisch an die Mutterplatine902 gekoppelt oder nicht gekoppelt sind. Zu diesen anderen Komponenten können unter anderem ein Grafikprozessor, ein digitaler Signalprozessor, ein Kryptoprozessor, ein Chipset, eine Antenne, ein Display, ein Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, eine GPS-Einrichtung (Global Positioning System), ein Kompass, ein Geigerzähler, ein Beschleunigungsmesser, ein Kreisel, ein Lautsprecher und eine Kamera zählen. - Der Kommunikationschip
906 und die Antenne können Funkkommunikationen für den Transfer von Daten zu und von der Recheneinrichtung900 ermöglichen. Der Ausdruck „Funk“ und seine Ableitungen können zum Beschreiben von Schaltungen, Einrichtungen, Systemen, Verfahren, Techniken, Kommunikationskanälen usw. verwendet werden, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die assoziierten Einrichtungen keine Drähte enthalten, wenngleich dies möglicherweise bei einigen Ausführungsformen nicht der Fall ist. Der Kommunikationschip906 kann beliebige einer Anzahl von Funkstandards oder -protokollen implementieren, einschließlich unter anderem IEEE (Institute for Electrical and Electronic Engineers)-Standards einschließlich Wi-Fi (IEEE802.11 -Familie), IEEE 802.16-Standards (z.B. IEEE802.16 -2005 Amendment), LTE (Long-Term Evolution)-Projekt mit etwaigen Abänderungen, Aktualisierungen und/oder Revisionen (z.B. Advanded LTE-Projekt, UMB(Ultra Mobile Broadband)-Projekt (auch als „3GPP2“ bezeichnet) usw.) Mit IEEE802.16 kompatible BWA(Broadband Wide Region)-Netzwerke werden im Allgemeinen als WiMAX-Netzwerke bezeichnet, eine Abkürzung, die für Worldwide Interoperability for Microwave Access steht, was eine Zertifizierungsmarke für Produkte ist, die Konformitäts- und Interoperabilitätstests für die IEEE 802.16-Standards bestehen. Der Kommunikationschip906 kann gemäß einem GSM(Global System for Mobile Communications)-, GPRS(General Packet Radio Service)-, UMTS(Universal Mobile Telecommunications System)-, HSPA(High Speed Packet Access)-, E-HSPA(Evolved HSPA)- oder LTE-Netzwerk betrieben werden. Der Kommunikationschip906 kann gemäß EDGE (Enhanced Data for GSM Evolution), GERAN (GSM EDGE Radio Access Network), UTRAN (Universal Terrestrial Radio Access Network) oder E-UTRAN (Evolved UTRAN) arbeiten. Der Kommunikationschip 906 kann gemäß CDMA (Code Division Multiple Access), TDMA (Time Division Multiple Access), DECT (Digital Enhanced Cordless Telecommunications), EV-DO (Evolution-Data Optimized), Ableitungen davon sowie beliebigen anderen Funkprotokollen arbeiten, die als 3G, 4G, 5G und darüber hinaus bezeichnet sind. Der Kommunikationschip906 kann gemäß anderen Funkprotokollen in anderen Ausführungsformen arbeiten. - Die Recheneinrichtung
900 kann mehrere Kommunikationschips906 enthalten. Beispielsweise kann ein erster Kommunikationschip906 Funkkommunikationen mit einer kürzeren Reichweite wie etwa Wi-Fi und Bluetooth gewidmet sein und ein zweiter Kommunikationschip906 kann Funkkommunikationen mit längerer Reichweite wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO und anderen gewidmet sein. Bei einigen Ausführungsformen kann der Kommunikationschip906 verdrahtete Kommunikationen unterstützen. Beispielsweise kann die Recheneinrichtung900 einen oder mehrere verdrahtete Server enthalten. - Der Prozessor
904 und/oder der Kommunikationschip906 der Recheneinrichtung 900 können eine oder mehrere Dies oder andere Komponenten in einem IC-Package sein oder enthalten. Ein derartiges IC-Package kann direkt oder indirekt mit einem Patch, einem Interposer und/oder einer Mutterplatine902 einem anderen Package unter Verwendung beliebiger der hierin offenarten Techniken gekoppelt sein. Der Ausdruck „Prozessor“ kann sich auf eine beliebige Einrichtung oder einen Abschnitt einer Einrichtung beziehen, die oder der Elektronikdaten von Registern und/oder einem Speicher verarbeitet, um diese Elektronikdaten in andere Elektronikdaten umzuwandeln, die in Registern und/oder einem Speicher gespeichert werden können. - Bei verschiedenen Implementierungen kann die Recheneinrichtung
900 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine digitale Kamera, ein tragbarer Musikplayer oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Recheneinrichtung 900 eine beliebige andere Elektronikeinrichtung sein, die Daten verarbeitet. Bei einigen Ausführungsformen können die hierin offenbarten zurückgesetzten leitfähigen Kontakte in einer Hochleistungsrecheneinrichtung implementiert sein. - Die folgenden Absätze liefern Beispiele für verschiedene einzelne der hierin offenbarten Ausführungsformen.
- Beispiel 1 kann ein Package enthalten, das Folgendes umfasst: ein erstes Substrat mit einer ersten Seite und einer zweiten Seite gegenüber der ersten Seite; ein zweites Substrat mit einer ersten Seite und einer zweiten Seite gegenüber der ersten Seite, wobei die erste und zweite Seite des ersten Substrats etwa parallel zu der ersten und zweiten Seite des zweiten Substrats angeordnet sind und das erste Substrat und das zweite Substrat einen Raum zwischen der ersten Seite des ersten Substrats und der ersten Seite des zweiten Substrats definieren; mindestens eine Lotkugel, die innerhalb des Raums angeordnet und physisch mit der ersten Seite des ersten Substrats und der ersten Seite des zweiten Substrats gekoppelt ist; und eine Lötpaste, die innerhalb des Raums positioniert und physisch mit der mindestens einen Lotkugel, der ersten Seite des ersten Substrats und der ersten Seite des zweiten Substrats gekoppelt ist, wobei die Lötpaste die Lotkugel mindestens teilweise umgibt und der Raum im Wesentlichen frei von einem Unterfüllmaterial ist.
- Beispiel 2 kann das Package von Beispiel 1 beinhalten, wobei das erste Substrat ein Patch und das zweite Substrat ein Interposer ist.
- Beispiel 3 kann das Package von Beispiel 1 beinhalten, wobei die Lotkugel Zinn, Silber und Kupfer oder Zinn und Wismut enthält.
- Beispiel 4 kann das Package von Beispiel 1 beinhalten, wobei die Lötpaste Epoxid enthält.
- Beispiel 5 kann das Package von einem der Beispiele 1-4 beinhalten, wobei das erste Substrat ein hochdichtes Substrat ist.
- Beispiel 6 kann das Package von einem der Beispiele 1-4 beinhalten, wobei das zweite Substrat ein niedrigdichtes Substrat ist.
- Beispiel 7 kann das Package von einem der Beispiele 1-4 beinhalten, wobei das erste Substrat einen Die enthält, der mit der zweiten Seite des ersten Substrats gekoppelt ist.
- Beispiel 8 kann ein Verfahren beinhalten, das Folgendes umfasst: Platzieren einer Lötpaste auf einer ersten Seite eines ersten Substrats, das die erste Seite und eine zweite Seite gegenüber der ersten Seite enthält; Koppeln einer Lotkugel mit der Lötpaste und Aufschmelzen und Härten der Lötpaste auf der ersten Seite des ersten Substrats derart, dass die Lötpaste auf der ersten Seite des ersten Substrats die Lotkugel mindestens teilweise umgibt und strukturell stützt; Platzieren der Lötpaste auf einer ersten Seite eines zweiten Substrats, der eine erste Seite und eine zweite Seite gegenüber der ersten Seite enthält; Koppeln der Lotkugel mit der Lötpaste auf der ersten Seite des zweiten Substrats; und Aufschmelzen und Härten der Lötpaste auf der ersten Seite des zweiten Substrats derart, dass die Lötpaste auf der ersten Seite des zweiten Substrats die Hochtemperatur-Lotkugel mindestens teilweise umgibt und sie strukturell stützt.
- Beispiel 9 kann das Verfahren von Beispiel 8 beinhalten, wobei das Aufschmelzen und Härten der Lötpaste bei einer Temperatur über einer Aufschmelztemperatur der Niedertemperatur-Lötpaste und über oder unter einer Aufschmelztemperatur der Hochtemperatur-Lotkugel erfolgt.
- Beispiel 10 kann das Verfahren von Beispiel 9 beinhalten, wobei die Lotkugel eine Aufschmelztemperatur zwischen etwa 200 Grad Celsius und etwa 225 Grad Celsius besitzt.
- Beispiel 11 kann das Verfahren von Beispiel 9 beinhalten, wobei die Lötpaste eine Legierung mit einer Aufschmelztemperatur zwischen etwa 130 Grad Celsius und etwa 200 Grad Celsius besitzt.
- Beispiel 12 kann das Verfahren nach einem der Beispiele 8-11 beinhalten, wobei die Lotkugel Zinn, Silber und Kupfer oder Zinn und Wismut enthält.
- Beispiel 13 kann das Verfahren von einem der Beispiele 8-11 beinhalten, wobei die Lötpaste Epoxid enthält.
- Beispiel 14 kann das Verfahren von einem der Beispiele 8-11 beinhalten, wobei das erste Substrat ein hochdichtes Substrat enthält.
- Beispiel 15 kann das Verfahren von einem der Beispiele 8-11 beinhalten, wobei das zweite Substrat ein niedrigdichtes Substrat enthält.
- Beispiel 16 kann das Verfahren von einem der Beispiele 8-11 beinhalten, wobei das erste Substrat ein Patch ist und das zweite Substrat ein Interposer ist.
- Beispiel 17 kann ein Package beinhalten, das Folgendes umfasst: einen Die, der mit einer ersten Seite eines Patch gekoppelt ist, das ein hochdichtes Substrat enthält; ein Substrat, das mit einer ersten Seite eines Interposers gekoppelt ist, der ein niedrigdichtes Substrat enthält; mindestens eine Hochtemperatur-Lotkugel, die zwischen einer zweiten Seite des Patch, die der ersten Seite des Patch gegenüberliegt, und einer zweiten Seite des Interposers, die der ersten Seite des Interposers gegenüberliegt, angeordnet und physisch damit gekoppelt ist; und eine Niedertemperatur-Lötpaste, die zwischen der mindestens einen Hochtemperatur-Lotkugel, der zweiten Seite des Patch und der zweiten Seite des Interposers angeordnet und physisch damit gekoppelt ist.
- Beispiel 18 kann das Package von Beispiel 17 beinhalten, wobei der Bereich zwischen der zweiten Seite des Patch und der zweiten Seite des Interposers im Wesentlichen frei von einem Unterfüllmaterial ist.
- Beispiel 19 kann das Package der Beispiele 17 oder 18 beinhalten, wobei die Hochtemperatur-Lotkugel Zinn, Silber und Kupfer oder Zinn und Wismut enthält und eine Aufschmelztemperatur zwischen etwa 200 Grad Celsius und etwa 225 Grad Celsius besitzt.
- Beispiel 20 kann das Package der Beispiele 17 oder 18 beinhalten, wobei die Niedertemperatur-Lötpaste Epoxid enthält und eine Härtungstemperatur zwischen etwa 160 Grad Celsius und 190 Grad Celsius besitzt.
- Beispiel 21 kann das Package von einem der Beispiele 1-4 beinhalten, wobei die Lotkugel eine Niedertemperatur-Lotkugel ist und wobei die Lötpaste eine hohe Härtungstemperatur besitzt und wobei die Lötpaste eine Lotlegierung mit einer hohen Aufschmelztemperatur oder einer niedrigen Aufschmelztemperatur enthält.
- Beispiel 22 kann das Package von einem der Beispiele 1-4 beinhalten, wobei die Lotkugel eine Niedertemperatur-Lotkugel ist und wobei die Lötpaste eine niedrige Härtungstemperatur besitzt und wobei die Lötpaste eine Lotlegierung mit einer niedrigen Aufschmelztemperatur enthält.
- Beispiel 23 kann das Package von einem der Beispiele 1-4 beinhalten, wobei die Lotkugel eine Hochtemperatur-Lotkugel ist und wobei die Lötpaste eine hohe Härtungstemperatur besitzt und wobei die Lötpaste eine Lotlegierung mit einer hohen Aufschmelztemperatur oder einer niedrigen Aufschmelztemperatur enthält.
- Beispiel 24 kann das Package von einem der Beispiele 1-4 beinhalten, wobei die Lotkugel eine Hochtemperatur-Lotkugel ist und wobei die Lötpaste eine niedrige Härtungstemperatur besitzt und wobei die Lötpaste eine Lotlegierung mit einer niedrigen Aufschmelztemperatur enthält.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- US 14/831528 [0001]
Claims (20)
- PoINT(Patch on Interposer)-Package, das Folgendes umfasst: ein Patch mit einer ersten Seite und einer zweiten Seite gegenüber der ersten Seite; ein Interposer mit einer ersten Seite und einer zweiten Seite gegenüber der ersten Seite, wobei die erste und zweite Seite des Patch etwa parallel zu der ersten und zweiten Seite des Interposers angeordnet sind und der Patch und der Interposer einen Raum zwischen der ersten Seite des Patch und der ersten Seite des Interposers definieren; mindestens eine Hochtemperatur-Lotkugel, die innerhalb des Raums angeordnet und physisch mit der ersten Seite des Patch und der ersten Seite des Interposers gekoppelt ist; und eine Niedertemperatur-Lötpaste, die innerhalb des Raums positioniert und physisch mit der mindestens einen Hochtemperatur-Lotkugel, der ersten Seite des Patch und der ersten Seite des Interposers gekoppelt ist.
- PoINT-Package nach
Anspruch 1 , wobei der Raum im Wesentlichen frei von einem Unterfüllmaterial ist. - PoINT-Package nach
Anspruch 1 , wobei die Hochtemperatur-Lotkugel Zinn, Silber und Kupfer oder Zinn und Wismut enthält. - PoINT-Package nach
Anspruch 1 , wobei die Niedertemperatur-Lötpaste Epoxid enthält. - PoINT-Package nach einem der
Ansprüche 1 -4 , wobei der Patch ein hochdichtes Substrat enthält. - PoINT-Package nach einem der
Ansprüche 1 -4 , wobei der Interposer ein niedrigdichtes Substrat enthält. - PoINT-Package nach einem der
Ansprüche 1 -4 , wobei der Patch einen Die enthält, der mit der zweiten Seite des Patch gekoppelt ist. - Verfahren, das Folgendes umfasst: Platzieren einer Niedertemperatur-Lötpaste auf einer ersten Seite eines Patch, das die erste Seite und eine zweite Seite gegenüber der ersten Seite enthält; Koppeln einer Hochtemperatur-Lotkugel mit der Niedertemperatur-Lötpaste und Aufschmelzen der Niedertemperatur-Lötpaste auf der ersten Seite des Patch derart, dass die Niedertemperatur-Lötpaste auf der ersten Seite des Patch die Hochtemperatur-Lotkugel mindestens teilweise umgibt; Platzieren der Niedertemperatur-Lötpaste auf einer ersten Seite eines Interposers, der eine erste Seite und eine zweite Seite gegenüber der ersten Seite enthält; Koppeln der Hochtemperatur-Lotkugel mit der Niedertemperatur-Lötpaste auf der ersten Seite des Interposers; und Aufschmelzen der Niedertemperatur-Lötpaste auf der ersten Seite des Interposers derart, dass die Niedertemperatur-Lötpaste auf der ersten Seite des Interposers die Hochtemperatur-Lotkugel mindestens teilweise umgibt.
- Verfahren nach
Anspruch 8 , wobei das Aufschmelzen der Niedertemperatur-Lötpaste bei einer Temperatur über einer Aufschmelztemperatur der Niedertemperatur-Lötpaste und unter einer Aufschmelztemperatur der Hochtemperatur-Lotkugel erfolgt. - Verfahren nach
Anspruch 9 , wobei die Hochtemperatur-Lotkugel eine Aufschmelztemperatur zwischen etwa 200 Grad Celsius und etwa 220 Grad Celsius besitzt. - Verfahren nach
Anspruch 9 , wobei die Niedertemperatur-Lötpaste eine Aufschmelztemperatur zwischen etwa 150 Grad Celsius und etwa 185 Grad Celsius besitzt. - Verfahren nach einem der
Ansprüche 8 -11 , wobei die Hochtemperatur-Lotkugel Zinn, Silber und Kupfer oder Zinn und Wismut enthält. - Verfahren nach einem der
Ansprüche 8 -11 , wobei die Niedertemperatur-Lötpaste Epoxid enthält. - Verfahren nach einem der
Ansprüche 8 -11 , wobei der Patch ein hochdichtes Substrat enthält. - Verfahren nach einem der
Ansprüche 8 -11 , wobei der Interposer ein niedrigdichtes Substrat enthält. - Verfahren nach einem der
Ansprüche 8 -11 , wobei der Patch einen Die enthält, der mit der zweiten Seite des Patch gekoppelt ist. - Package, das Folgendes umfasst: einen Die, der mit einer ersten Seite eines Patch gekoppelt ist, der ein hochdichtes Substrat enthält; ein Substrat, das mit einer ersten Seite eines Interposers gekoppelt ist, der ein niedrigdichtes Substrat enthält; mindestens eine Hochtemperatur-Lotkugel, die zwischen einer zweiten Seite des Patch, die der ersten Seite des Patch gegenüberliegt, und einer zweiten Seite des Interposers, die der ersten Seite des Interposers gegenüberliegt, angeordnet und physisch damit gekoppelt ist; und eine Niedertemperatur-Lötpaste, die zwischen der mindestens einen Hochtemperatur-Lotkugel, der zweiten Seite des Patch und der zweiten Seite des Interposers angeordnet und physisch damit gekoppelt ist.
- Package nach
Anspruch 17 , wobei der Bereich zwischen der zweiten Seite des Patch und der zweiten Seite des Interposers im Wesentlichen frei von einem Unterfüllmaterial ist. - Package nach Ansprüchen 17 oder 18, wobei die Hochtemperatur-Lotkugel Zinn, Silber und Kupfer oder Zinn und Wismut enthält und eine Aufschmelztemperatur zwischen etwa 200 Grad Celsius und etwa 220 Grad Celsius besitzt.
- Package nach den Ansprüchen 17 oder 18, wobei die Niedertemperatur-Lötpaste Epoxid enthält und eine Aufschmelztemperatur zwischen etwa 150 Grad Celsius und 185 Grad Celsius besitzt.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/831,528 | 2015-08-20 | ||
US14/831,528 US20170053858A1 (en) | 2015-08-20 | 2015-08-20 | Substrate on substrate package |
PCT/US2016/042641 WO2017030704A1 (en) | 2015-08-20 | 2016-07-15 | Substrate on substrate package |
Publications (1)
Publication Number | Publication Date |
---|---|
DE112016003782T5 true DE112016003782T5 (de) | 2018-07-19 |
Family
ID=58051447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112016003782.1T Pending DE112016003782T5 (de) | 2015-08-20 | 2016-07-15 | Substrat-auf-Substrat-Package |
Country Status (4)
Country | Link |
---|---|
US (1) | US20170053858A1 (de) |
DE (1) | DE112016003782T5 (de) |
TW (1) | TWI714607B (de) |
WO (1) | WO2017030704A1 (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170110392A1 (en) * | 2015-10-15 | 2017-04-20 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure and method for manufacturing the same structure |
US10586782B2 (en) * | 2017-07-01 | 2020-03-10 | International Business Machines Corporation | Lead-free solder joining of electronic structures |
CN109462028B (zh) * | 2018-12-21 | 2022-07-12 | 中国电子科技集团公司第五十四研究所 | 一种射频微机电微带天线 |
US11830746B2 (en) * | 2021-01-05 | 2023-11-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacture |
US11721642B2 (en) * | 2021-06-17 | 2023-08-08 | Nxp Usa, Inc. | Semiconductor device package connector structure and method therefor |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5147084A (en) * | 1990-07-18 | 1992-09-15 | International Business Machines Corporation | Interconnection structure and test method |
US6297559B1 (en) * | 1997-07-10 | 2001-10-02 | International Business Machines Corporation | Structure, materials, and applications of ball grid array interconnections |
US7323360B2 (en) * | 2001-10-26 | 2008-01-29 | Intel Corporation | Electronic assemblies with filled no-flow underfill |
US6857557B2 (en) * | 2002-12-20 | 2005-02-22 | Intel Corporation | Low temperature microelectronic die to substrate interconnects |
US7429786B2 (en) * | 2005-04-29 | 2008-09-30 | Stats Chippac Ltd. | Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides |
US7700476B2 (en) * | 2006-11-20 | 2010-04-20 | Intel Corporation | Solder joint reliability in microelectronic packaging |
JP5093766B2 (ja) * | 2007-01-31 | 2012-12-12 | 株式会社タムラ製作所 | 導電性ボール等搭載半導体パッケージ基板の製造方法 |
US7968999B2 (en) * | 2008-02-28 | 2011-06-28 | Lsi Corporation | Process of grounding heat spreader/stiffener to a flip chip package using solder and film adhesive |
EP2260512A4 (de) * | 2008-03-19 | 2016-04-06 | Henkel Ltd | Verfahren zum herstellen einer halbleiterkapselung oder schaltungsbaugruppe unter verwendung einer auf lötkontaktpunkte in einem eintauchprozess aufgebrachten flussmittelunterfüllungszusammensetzung |
US7691670B2 (en) * | 2008-05-01 | 2010-04-06 | Gem Services, Inc. | Interconnection of lead frame to die utilizing flip chip process |
US8278752B2 (en) * | 2009-12-23 | 2012-10-02 | Intel Corporation | Microelectronic package and method for a compression-based mid-level interconnect |
US20120002386A1 (en) * | 2010-07-01 | 2012-01-05 | Nokia Corporation | Method and Apparatus for Improving the Reliability of Solder Joints |
CN103681384B (zh) * | 2012-09-17 | 2016-06-01 | 宏启胜精密电子(秦皇岛)有限公司 | 芯片封装基板和结构及其制作方法 |
US9704780B2 (en) * | 2012-12-11 | 2017-07-11 | STATS ChipPAC, Pte. Ltd. | Semiconductor device and method of forming low profile fan-out package with vertical interconnection units |
US9064971B2 (en) * | 2012-12-20 | 2015-06-23 | Intel Corporation | Methods of forming ultra thin package structures including low temperature solder and structures formed therby |
US8920934B2 (en) * | 2013-03-29 | 2014-12-30 | Intel Corporation | Hybrid solder and filled paste in microelectronic packaging |
-
2015
- 2015-08-20 US US14/831,528 patent/US20170053858A1/en not_active Abandoned
-
2016
- 2016-07-13 TW TW105122062A patent/TWI714607B/zh active
- 2016-07-15 WO PCT/US2016/042641 patent/WO2017030704A1/en active Application Filing
- 2016-07-15 DE DE112016003782.1T patent/DE112016003782T5/de active Pending
Also Published As
Publication number | Publication date |
---|---|
US20170053858A1 (en) | 2017-02-23 |
TW201709451A (zh) | 2017-03-01 |
TWI714607B (zh) | 2021-01-01 |
WO2017030704A1 (en) | 2017-02-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed |