DE112013007447T5 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
DE112013007447T5
DE112013007447T5 DE112013007447.8T DE112013007447T DE112013007447T5 DE 112013007447 T5 DE112013007447 T5 DE 112013007447T5 DE 112013007447 T DE112013007447 T DE 112013007447T DE 112013007447 T5 DE112013007447 T5 DE 112013007447T5
Authority
DE
Germany
Prior art keywords
layer
surface electrode
area
region
drift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112013007447.8T
Other languages
German (de)
Other versions
DE112013007447B4 (en
Inventor
Shigeo TOI
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112013007447T5 publication Critical patent/DE112013007447T5/en
Application granted granted Critical
Publication of DE112013007447B4 publication Critical patent/DE112013007447B4/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zur Verfügung zu stellen, die eine hohe Toleranz gegenüber Bedingungen mit Erwärmen oder Abkühlen in einem Fall aufweist, in welchem eine Oberflächenelektrode durch Löten verbunden ist. Die vorliegende Erfindung weist auf: eine Drift-Schicht 12 eines ersten Leitertyps; eine Gate-Struktur, die in einem ersten Bereich auf der Drift-Schicht 12 ausgebildet ist; eine Oberflächenelektrode 2, die so angeordnet ist, dass sie den ersten Bereich und einen zweiten Bereich auf der Drift-Schicht 12 bedeckt; eine Verbindungsschicht 40, die teilweise auf der Oberflächenelektrode 2 gebildet ist; eine Lötmittelschicht 3, die auf der Verbindungsschicht 40 gebildet ist; und einen Leiterrahmen 1, der auf der Lötmittelschicht 3 angeordnet ist. Die Verbindungsschicht 40 bedeckt einen Bereich auf der Oberflächenelektrode 2, der zu dem ersten Bereich korrespondiert, und ein Endbereich der Verbindungsschicht 40 ist in einem Bereich auf der Oberflächenelektrode 2 angeordnet, der zu dem zweiten Bereich korrespondiert. Eine Diode ist in dem zweiten Bereich ausgebildet.It is an object of the present invention to provide a semiconductor device having a high tolerance to heating or cooling conditions in a case where a surface electrode is connected by soldering. The present invention comprises: a drift layer 12 of a first conductor type; a gate structure formed in a first region on the drift layer 12; a surface electrode 2 arranged to cover the first region and a second region on the drift layer 12; a bonding layer 40 partially formed on the surface electrode 2; a solder layer 3 formed on the connection layer 40; and a lead frame 1 disposed on the solder layer 3. The connection layer 40 covers a region on the surface electrode 2 corresponding to the first region, and an end region of the connection layer 40 is disposed in a region on the surface electrode 2 corresponding to the second region. A diode is formed in the second region.

Figure DE112013007447T5_0001
Figure DE112013007447T5_0001

Description

Technisches GebietTechnical area

Die Erfindung bezieht sich auf eine Halbleitervorrichtung, in der eine Lötverbindung verwendet wird, um eine Oberflächenelektrode und eine Metallverdrahtung, wie einen Leiterrahmen zu verbinden, und insbesondere auf eine Leistungsvorrichtung, durch die ein hoher Strom fließt.The invention relates to a semiconductor device in which a solder joint is used to connect a surface electrode and a metal wiring such as a lead frame, and more particularly to a power device through which a high current flows.

Stand der TechnikState of the art

Wire-Bonding ist hauptsächlich beim Verbinden von Oberflächenelektroden von Leistungs-Chips verwendet worden. Eine Lötverbindung ist jedoch häufiger beim Verbinden von Oberflächenelektroden verwendet worden, um eine Taktzeit von nachfolgenden Schritten zu verkürzen und eine Kühlwirksamkeit von Halbleiterelementen zu verbessern (siehe Patentdokument 1). Die Lötverbindung kann einen Leiterrahmen oder dergleichen mit einer Oberflächenelektrode verbinden. Wenn die Lötverbindung zum Verbinden der Oberflächenelektrode verwendet wird, muss eine Metallschicht (zum Beispiel Ni) für die Lötverbindung auf der Oberflächenelektrode (zum Beispiel eine Aluminiumelektrode) eines Halbleiterelements ausgebildet werden.Wire bonding has been used mainly in connecting surface electrodes of power chips. However, a solder joint has been used more frequently in bonding surface electrodes in order to shorten a tact time of subsequent steps and to improve a cooling efficiency of semiconductor elements (see Patent Document 1). The solder joint may connect a lead frame or the like to a surface electrode. When the solder joint is used for bonding the surface electrode, a metal layer (for example, Ni) for the solder joint must be formed on the surface electrode (for example, an aluminum electrode) of a semiconductor element.

Dokument des Stands der TechnikDocument of the prior art

PatentdokumentPatent document

  • Patentdokument 1: Japanisches Patent Nr. 4078993 Patent Document 1: Japanese Patent No. 4078993

Zusammenfassung der ErfindungSummary of the invention

Durch die Erfindung zu lösende ProblemeProblems to be solved by the invention

Wenn die Oberflächenelektrode durch Löten verbunden wird, wie vorstehend beschrieben, verursacht ein Unterschied von thermischen Ausdehnungskoeffizienten zwischen der Oberflächenelektrode und einer Struktur wie dem Leiterrahmen, die mit der Oberflächenelektrode verbunden wird, eine mechanische Beanspruchung, die in der Oberflächenelektrode (Aluminiumelektrode) unter Bedingungen mit Erwärmen oder Abkühlen, wie ein Leistungszyklus und ein Wärmezyklus auftritt. Die Beanspruchung ist insbesondere an einem Endbereich einer Verbindungsschicht konzentriert, die eine Legierungsschicht einer Metallschicht und eines Lötmittels ist.When the surface electrode is bonded by brazing as described above, a difference in coefficients of thermal expansion between the surface electrode and a structure such as the lead frame connected to the surface electrode causes mechanical stress in the surface electrode (aluminum electrode) under conditions of heating or cooling, as a power cycle and a heat cycle occurs. In particular, the stress is concentrated at an end portion of a bonding layer which is an alloy layer of a metal layer and a solder.

Somit wird die Oberflächenelektrode, die sich nah dem Endbereich der Verbindungsschicht befindet, zerbrochen, und weiter kann eine Gate-Struktur, die unterhalb der Oberflächenelektrode ausgebildet ist, beschädigt werden. Der Bruch und die Beschädigung sind die Ursache für funktionsuntüchtige Halbleiterelemente.Thus, the surface electrode located near the end portion of the connection layer is broken, and further, a gate structure formed below the surface electrode may be damaged. The breakage and damage are the cause of malfunctioning semiconductor elements.

Als ein Verfahren, um dies zu lösen, ist ein Verfahren des Bedeckens der Verbindungsschicht mit Polyimid entwickelt worden. Um dieses Verfahren zu verwenden, muss jedoch die Verbindungsschicht vor dem Aufbringen des Polyimids ausgebildet werden. Wenn die Verbindungsschicht vor dem Aufbringen des Polyimids ausgebildet wird, wird eine Oberfläche der Verbindungsschicht während des Aufbringens des Polyimids verunreinigt, was möglicherweise zu einer Ursache von Löchern in der Verbindung mit dem Lötmittel führt.As a method for solving this, a method of covering the compound layer with polyimide has been developed. However, to use this method, the bonding layer must be formed before the polyimide is applied. When the bonding layer is formed prior to the deposition of the polyimide, a surface of the bonding layer becomes contaminated during the application of the polyimide, possibly leading to a cause of holes in the bond with the solder.

Die vorliegende Erfindung ist angesichts der vorstehend genannten Probleme entwickelt worden, und eine Aufgabe derselben ist, eine Halbleitervorrichtung zur Verfügung zu stellen, die eine hohe Toleranz gegenüber Bedingungen mit Erwärmen oder Abkühlen in einem Fall aufweist, in welchem eine Oberflächenelektrode durch Löten verbunden wird.The present invention has been made in view of the above-mentioned problems, and an object thereof is to provide a semiconductor device having a high tolerance to heating or cooling conditions in a case where a surface electrode is connected by soldering.

Mittel zum lösen der ProblemeMeans of solving the problems

Eine Halbleitervorrichtung gemäß einem Aspekt der vorliegenden Erfindung weist auf: eine Drift-Schicht eines ersten Leitertyps; eine Gate-Struktur, die in einem ersten Bereich ausgebildet ist, der ein Teilbereich auf der Drift-Schicht ist; eine Oberflächenelektrode, die so angeordnet ist, dass sie den ersten Bereich und einen zweiten Bereich, der ein anderer Bereich auf der Drift-Schicht ist, bedeckt; eine Verbindungsschicht, die teilweise auf der Oberflächenelektrode gebildet ist; eine Lötmittelschicht, die auf der Verbindungsschicht gebildet ist; und einen Leiterrahmen, der auf der Lötmittelschicht ausgebildet ist. Die Verbindungsschicht bedeckt einen Bereich auf der Oberflächenelektrode, der zu dem ersten Bereich korrespondiert, und ein Endbereich der Verbindungsschicht ist in einem Bereich auf der Oberflächenelektrode angeordnet, der zu dem zweiten Bereich korrespondiert. Eine Diode ist in dem zweiten Bereich ausgebildet.A semiconductor device according to an aspect of the present invention comprises: a drift layer of a first conductor type; a gate structure formed in a first region which is a partial region on the drift layer; a surface electrode arranged to cover the first region and a second region that is another region on the drift layer; a bonding layer partially formed on the surface electrode; a solder layer formed on the bonding layer; and a lead frame formed on the solder layer. The connection layer covers a region on the surface electrode corresponding to the first region, and an end region of the junction layer is disposed in a region on the surface electrode corresponding to the second region. A diode is formed in the second region.

Eine Halbleitervorrichtung gemäß einem anderen Aspekt der vorliegenden Erfindung weist auf: eine Drift-Schicht eines ersten Leitertyps; eine Gate-Struktur, die in einem ersten Bereich ausgebildet ist, der ein Teilbereich auf der Drift-Schicht ist; eine Oberflächenelektrode, die so angeordnet ist, dass sie den ersten Bereich und einen zweiten Bereich, der ein anderer Bereich auf der Drift-Schicht ist, bedeckt; eine Verbindungsschicht, die teilweise auf der Oberflächenelektrode gebildet ist; eine Lötmittelschicht, die auf der Verbindungsschicht gebildet ist; einen Leiterrahmen, der auf der Lötmittelschicht angeordnet ist; und eine Verdrahtungsstruktur, die auf dem zweiten Bereich angeordnet ist. Die Verbindungsschicht bedeckt einen Bereich auf der Oberflächenelektrode, der zu dem ersten Bereich korrespondiert, und ein Endbereich der Verbindungsschicht ist in einem Bereich auf der Oberflächenelektrode angeordnet, der zu dem zweiten Bereich korrespondiert. Die Oberflächenelektrode ist so angeordnet, dass sie die Verdrahtungsstruktur bedeckt. Die Verdrahtungsstruktur weist ein Polysilizium und eine zweite Zwischenlagenisolierungsschicht auf, die so gebildet ist, dass sie das Polysilizium bedeckt.A semiconductor device according to another aspect of the present invention comprises: a drift layer of a first conductor type; a gate structure formed in a first region which is a partial region on the drift layer; a surface electrode arranged to cover the first region and a second region that is another region on the drift layer; a bonding layer partially formed on the surface electrode; a solder layer formed on the bonding layer; a lead frame disposed on the solder layer; and a wiring structure disposed on the second region. The bonding layer covers a region on the surface electrode corresponding to the first region, and an end region of the bonding layer is disposed in a region on the surface electrode corresponding to the second region. The surface electrode is disposed so as to cover the wiring pattern. The wiring structure includes a polysilicon and a second interlayer insulating film formed to cover the polysilicon.

Eine Halbleitervorrichtung gemäß einem anderen Aspekt der vorliegenden Erfindung weist auf: eine Drift-Schicht eines ersten Leitertyps; eine Basisschicht eines zweiten Leitertyps, die auf der Drift-Schicht gebildet ist; eine Vertiefung, die so ausgebildet ist, dass sie die Drift-Schicht von einer Oberflächenschicht der Basisschicht erreicht; eine Gate-Isolierungsschicht, die entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung gebildet ist; eine Gate-Elektrode, die innerhalb der Gate-Isolierungsschicht in der Vertiefung ausgebildet ist; eine Source-Schicht des ersten Leitertyps, die so gebildet ist, dass sie die Vertiefung darin in der Oberflächenschicht der Basisschicht einbettet; eine Zwischenlagenisolierungsschicht, die so gebildet ist, dass sie die Vertiefung und einen Teil der Source-Schicht bedeckt; eine Oberflächenelektrode, die so angeordnet ist, dass sie die Basisschicht und die Zwischenlagenisolierungsschicht bedeckt; eine Isolierungsschicht, die teilweise auf der Oberflächenelektrode gebildet ist; eine Verbindungsschicht, die so gebildet ist, dass sie einen Endbereich der Isolierungsschicht bedeckt und einen Bereich auf der Oberflächenelektrode bedeckt, in dem die Isolierungsschicht nicht gebildet ist; eine Lötmittelschicht, die auf der Verbindungsschicht gebildet ist; und einen Leiterrahmen, der auf der Lötmittelschicht angeordnet ist.A semiconductor device according to another aspect of the present invention comprises: a drift layer of a first conductor type; a base layer of a second type of conductor formed on the drift layer; a recess configured to reach the drift layer from a surface layer of the base layer; a gate insulation layer formed along side surfaces and a bottom surface of the recess; a gate electrode formed inside the gate insulation layer in the recess; a source layer of the first conductor type formed to embed the recess therein in the surface layer of the base layer; an interlayer insulating layer formed to cover the recess and a part of the source layer; a surface electrode disposed so as to cover the base layer and the interlayer insulating layer; an insulating layer partially formed on the surface electrode; a bonding layer formed to cover an end portion of the insulating layer and to cover a region on the surface electrode in which the insulating layer is not formed; a solder layer formed on the bonding layer; and a lead frame disposed on the solder layer.

Eine Halbleitervorrichtung gemäß einem anderen Aspekt der vorliegenden Erfindung weist auf: eine Drift-Schicht eines ersten Leitertyps; eine Basisschicht eines zweiten Leitertyps, die auf der Drift-Schicht gebildet ist; eine Vertiefung, die so ausgebildet ist, dass sie die Drift-Schicht von einer Oberflächenschicht der Basisschicht erreicht; eine Gate-Isolierungsschicht, die entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung gebildet ist; eine Gate-Elektrode, die innerhalb der Gate-Isolierungsschicht in der Vertiefung ausgebildet ist; eine Source-Schicht des ersten Leitertyps, die so gebildet ist, dass sie die Vertiefung darin in der Oberflächenschicht der Basisschicht einbettet; eine Zwischenlagenisolierungsschicht, die so gebildet ist, dass sie die Vertiefung und einen Teil der Source-Schicht bedeckt; eine Oberflächenelektrode, die so angeordnet ist, dass sie die Basisschicht und die Zwischenlagenisolierungsschicht bedeckt; eine verschiedenartige Metallschicht, die teilweise auf der Oberflächenelektrode gebildet ist und ein Metall aufweist, das sich von dem der Oberflächenelektrode unterscheidet; eine Verbindungsschicht, die auf der verschiedenartigen Metallschicht gebildet ist und eine Adhäsion zu der Oberflächenelektrode aufweist, die durch die dazwischen angeordnete verschiedenartige Metallschicht reduziert ist; eine Lötmittelschicht, die auf der Verbindungsschicht gebildet ist; und einen Leiterrahmen, der auf der Lötmittelschicht angeordnet ist.A semiconductor device according to another aspect of the present invention comprises: a drift layer of a first conductor type; a base layer of a second type of conductor formed on the drift layer; a recess configured to reach the drift layer from a surface layer of the base layer; a gate insulation layer formed along side surfaces and a bottom surface of the recess; a gate electrode formed inside the gate insulation layer in the recess; a source layer of the first conductor type formed to embed the recess therein in the surface layer of the base layer; an interlayer insulating layer formed to cover the recess and a part of the source layer; a surface electrode disposed so as to cover the base layer and the interlayer insulating layer; a dissimilar metal layer partially formed on the surface electrode and having a metal different from that of the surface electrode; a bonding layer formed on the dissimilar metal layer and having an adhesion to the surface electrode reduced by the various metal layer interposed therebetween; a solder layer formed on the bonding layer; and a lead frame disposed on the solder layer.

Wirkungen der ErfindungEffects of the invention

Gemäß den Aspekten der vorliegenden Erfindung kann eine hohe Toleranz gegenüber Bedingungen mit Erwärmen oder Abkühlen in einem Fall erzielt werden, in welchem die Oberflächenelektrode durch Löten verbunden ist.According to the aspects of the present invention, a high tolerance to heating or cooling conditions can be obtained in a case where the surface electrode is connected by soldering.

Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher, wenn sie im Zusammenhang mit den begleitenden Zeichnungen gesehen wird.These and other objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

1 ist eine Querschnittsansicht einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in einer Ausführungsform durch Löten verbunden ist. 1 FIG. 12 is a cross-sectional view of a semiconductor device in which a surface electrode is connected by soldering in an embodiment.

2 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. 2 FIG. 10 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment. FIG.

3 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. 3 FIG. 10 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment. FIG.

4 ist eine Querschnittsansicht einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in einer Ausführungsform durch Löten verbunden ist. 4 FIG. 12 is a cross-sectional view of a semiconductor device in which a surface electrode is connected by soldering in an embodiment.

5 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. 5 FIG. 10 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment. FIG.

6 ist eine Ansicht aus einer schrägen Vogelperspektive einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in der zugrundeliegenden Technologie durch Löten verbunden ist. 6 Fig. 12 is a diagonal bird's eye view of a semiconductor device in which a surface electrode in the underlying technology is connected by soldering.

7 ist eine Querschnittsansicht der Halbleitervorrichtung, in welcher die Oberflächenelektrode in der zugrundeliegenden Technologie durch Löten verbunden ist. 7 FIG. 10 is a cross-sectional view of the semiconductor device in which the surface electrode is bonded by soldering in the underlying technology.

8 ist eine Querschnittsansicht der Halbleitervorrichtung, in welcher eine Oberflächenelektrode in einem anderen Aspekt der zugrundeliegenden Technologie durch Löten verbunden ist. 8th FIG. 12 is a cross-sectional view of the semiconductor device in which a Surface electrode in another aspect of the underlying technology is connected by soldering.

9 ist eine Draufsicht der Halbleitervorrichtung in der zugrundeliegenden Technologie. 9 FIG. 12 is a plan view of the semiconductor device in the underlying technology. FIG.

10 ist eine Draufsicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. 10 FIG. 12 is a plan view of the semiconductor device according to another aspect of the embodiment. FIG.

Beschreibung der AusführungsformenDescription of the embodiments

Ausführungsformen werden nachfolgen mit Bezug auf die begleitenden Zeichnungen beschrieben.Embodiments will be described below with reference to the accompanying drawings.

In den Ausführungsformen werden Worte wie eine obere Oberfläche, Seitenoberflächen und eine untere Oberfläche verwendet, aber diese Worte werden nur der Einfachheit wegen zum Identifizieren jeder Oberfläche verwendet und sind nicht auf die tatsächliche obere, untere, rechte und linke Richtung bezogen.In the embodiments, words such as a top surface, side surfaces and a bottom surface are used, but these words are used for convenience of identifying each surface only and are not related to the actual upper, lower, right and left directions.

6 ist eine Ansicht aus einer schrägen Vogelperspektive einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in einer zugrundeliegenden Technologie durch Löten verbunden ist (bevor sie formversiegelt wird). 7 ist eine Querschnittsansicht der Halbleitervorrichtung, in welcher die Oberflächenelektrode durch Löten verbunden ist (bevor sie formversiegelt wird). 6 Fig. 12 is a diagonal bird's eye view of a semiconductor device in which a surface electrode is bonded by soldering in an underlying technology (before being mold sealed). 7 FIG. 12 is a cross-sectional view of the semiconductor device in which the surface electrode is bonded by soldering (before being mold sealed). FIG.

In der in 6 gezeigten Halbleitervorrichtung ist eine Oberflächenelektrode 2 (zum Beispiel eine Aluminiumelektrode) auf einer oberen Oberfläche eines Halbleiterelements angeordnet, und eine Isolierungsschicht 5 (zum Beispiel eine Polyimid-Schicht) ist in einem Bereich auf dem Halbleiterelement außer dem Bereich gebildet, in welchem die Oberflächenelektrode 2 angeordnet ist. Die Oberflächenelektrode 2 ist mit einem Leiterrahmen 1 mit einer Lötmittelschicht 3 dazwischen verbunden.In the in 6 The semiconductor device shown is a surface electrode 2 (For example, an aluminum electrode) disposed on an upper surface of a semiconductor element, and an insulating layer 5 (For example, a polyimide layer) is formed in a region on the semiconductor element except the region in which the surface electrode 2 is arranged. The surface electrode 2 is with a ladder frame 1 with a solder layer 3 connected in between.

Gemäß der Querschnittsansicht (7) der Halbleitervorrichtung ist eine Verbindungsschicht 4 aus einer Legierung von Ni oder dergleichen und einem Lötmittel zwischen der Lötmittelschicht 3 und der Oberflächenelektrode 2 gebildet. Das Halbleiterelement ist unter der Oberflächenelektrode 2 ausgebildet. Das in dieser Ausführungsform gezeigte Halbleiterelement ist ein Bipolartransistor mit isoliertem Gate (IGBT), welcher nicht darauf beschränkt ist.According to the cross-sectional view ( 7 ) of the semiconductor device is a connection layer 4 of an alloy of Ni or the like and a solder between the solder layer 3 and the surface electrode 2 educated. The semiconductor element is below the surface electrode 2 educated. The semiconductor element shown in this embodiment is an insulated gate bipolar transistor (IGBT), which is not limited thereto.

Das Halbleiterelement (IGBT) weist eine Kollektor-Elektrode 15, eine Kollektor-Schicht 14 eines p-Typs, die auf der Kollektor-Elektrode 15 gebildet ist, eine Drift-Schicht 12 eines n–-Typs, die auf der Kollektor-Schicht 14 gebildet ist, eine n+-Schicht 11, eine Basisschicht 10 eines p-Typs, eine Gate-Elektrode 9, eine Gate-Isolierungsschicht 8, eine Source-Schicht 7 eines n+-Typs und eine Zwischenlagenisolierungsschicht 6 auf. Zusätzlich kann die n+-Schicht 11 nicht notwendigerweise enthalten sein.The semiconductor element (IGBT) has a collector electrode 15 , a collector layer 14 of a p-type on the collector electrode 15 is formed, a drift layer 12 of an n - type on the collector layer 14 is formed, an n + layer 11 , a base layer 10 a p-type, a gate electrode 9 , a gate insulation layer 8th , a source layer 7 of an n + type and an interlayer insulating layer 6 on. Additionally, the n + layer 11 not necessarily be included.

Die n+-Schicht 11 ist auf der Drift-Schicht 12 gebildet. Die Basisschicht 10 ist auf der n+-Schicht 11 gebildet.The n + layer 11 is on the drift layer 12 educated. The base layer 10 is on the n + layer 11 educated.

Eine Vertiefung 13, welche die Drift-Schicht 12 von einer Oberflächenschicht der Basisschicht 10 erreicht, ist ausgebildet, und die Gate-Isolierungsschicht 8 ist entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung 13 gebildet. Die Gate-Elektrode 9 ist innerhalb der Gate-Isolierungsschicht 8 in der Vertiefung 13 ausgebildet.A deepening 13 showing the drift layer 12 from a surface layer of the base layer 10 is achieved, is formed, and the gate insulation layer 8th is along side surfaces and a bottom surface of the recess 13 educated. The gate electrode 9 is inside the gate insulation layer 8th in the depression 13 educated.

Die Source-Schicht 7 ist so gebildet, dass sie die Vertiefung 13 darin in der Oberflächenschicht der Basisschicht einbettet. Die Zwischenlagenisolierungsschicht 6 ist so gebildet, dass sie die Vertiefung 13 und einen Teil der Source-Schicht 7 bedeckt.The source layer 7 is formed so that it is the depression 13 embedded therein in the surface layer of the base layer. The interlayer insulation layer 6 is formed so that it is the depression 13 and part of the source layer 7 covered.

Wie vorstehend beschrieben, sind die Oberflächenelektrode 2 und eine Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ und der Zwischenlagenisolierungsschicht 6) des Halbleiterelements in dem Bereich unter der Verbindungsschicht 4 angeordnet.As described above, the surface electrode 2 and a gate structure (including the base layer 10 , the gate electrode 9 , the gate insulation layer 8th , the source layer 7 of the n + -type and the interlayer insulating layer 6 ) of the semiconductor element in the region under the connection layer 4 arranged.

Ein Unterschied der thermischen Ausdehnungskoeffizienten zwischen dem Leiterrahmen 1 und der Oberflächenelektrode 2 verursacht eine mechanische Beanspruchung, die bei Bedingungen mit Erwärmen oder Abkühlen in der Oberflächenelektrode 2 auftritt, welche Brüche der Oberflächenelektrode 2 und weiter eine Beschädigung der Gate-Struktur verursachen kann, die sich in dem Bereich unterhalb der Oberflächenelektrode 2 befindet.A difference in the coefficients of thermal expansion between the lead frame 1 and the surface electrode 2 causes a mechanical stress under conditions of heating or cooling in the surface electrode 2 occurs, which breaks the surface electrode 2 and further may cause damage to the gate structure located in the area below the surface electrode 2 located.

Als ein Verfahren dies zu lösen, ist ein Verfahren des Bedeckens einer Verbindungsschicht 4A mit einer Isolierungsschicht 5A (zum Beispiel eine Polyimid-Schicht), wie in 8 gezeigt, entwickelt worden. Um dieses Verfahren zu verwenden, muss jedoch die Verbindungsschicht 4A gebildet werden, bevor die Isolierungsschicht 5A aufgebracht wird.As a method to solve this, a method of covering a connection layer is 4A with an insulation layer 5A (For example, a polyimide layer), as in 8th shown, developed. However, to use this method, the link layer needs to be 4A be formed before the insulation layer 5A is applied.

Nachfolgend beschriebene Ausführungsformen beziehen sich auf eine Halbleitervorrichtung, welche die vorstehenden Probleme löst.Embodiments described below relate to a semiconductor device which solves the above problems.

Erste AusführungsformFirst embodiment

Anordnungarrangement

1 ist eine Querschnittsansicht einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in dieser Ausführungsform durch Löten verbunden ist. Die gleichen Komponenten wie diejenigen in 7 werden durch die gleichen Bezugszeichen gekennzeichnet, und ihre Beschreibungen sind entsprechend weggelassen. 1 FIG. 12 is a cross-sectional view of a semiconductor device in which a surface electrode in this embodiment is soldered. FIG connected is. The same components as those in 7 are denoted by the same reference numerals and their descriptions are omitted accordingly.

Von einem Bereich auf der in 1 gezeigten Drift-Schicht 12 (bedeckt durch die Oberflächenelektrode 2) ist ein Bereich, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) des Halbleiterelements ausgebildet ist, ein IGBT-Bereich, während ein Bereich, in welchem die Gate-Struktur nicht ausgebildet ist, ein Diodenbereich ist.From an area on the in 1 shown drift layer 12 (covered by the surface electrode 2 ) is a region in which the gate structure (including the base layer 10 , the gate electrode 9 , the gate insulation layer 8th , the source layer 7 of the n + -type, and the interlayer insulating layer 6 ) of the semiconductor element is an IGBT region, while a region in which the gate structure is not formed is a diode region.

Die Drift-Schicht 12 und die Basisschicht 10 sind in dem Diodenbereich gebildet, und die Kollektor-Schicht 14 ist nicht darin gebildet. Eine PiN-Diode ist aus einer PN-Verbindung zwischen der Drift-Schicht 12 und der Basisschicht 10 in dem Diodenbereich ausgebildet.The drift layer 12 and the base layer 10 are formed in the diode region, and the collector layer 14 is not formed in it. A PiN diode is a PN connection between the drift layer 12 and the base layer 10 formed in the diode region.

Die in 1 gezeigte Halbleitervorrichtung ist ein rückwärts leitender IGBT (RC-IGBT), der den IGBT-Bereich und den Diodenbereich umfasst.In the 1 The semiconductor device shown is a reverse conducting IGBT (RC-IGBT) including the IGBT region and the diode region.

Wie in 1 gezeigt, ist eine Verbindungsschicht 40 über dem IGBT-Bereich angeordnet, und ein Endbereich der Verbindungsschicht 40 ist über dem Diodenbereich angeordnet. Mit dieser Anordnung bewirkt eine Beschädigung an der Gate-Struktur nicht, dass ein IGBT-Element funktionsuntüchtig wird, selbst in einem Fall, in welchem ein Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt. Somit kann eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden.As in 1 shown is a tie layer 40 arranged above the IGBT region, and an end region of the connection layer 40 is arranged above the diode region. With this arrangement, damage to the gate structure does not cause an IGBT element to become inoperative even in a case where there is a break away from the end portion of the interconnection layer 40 begins in the surface electrode 2 occurs. Thus, a high tolerance to a power cycle or a heat cycle can be achieved.

Der Bereich bis auf den IGBT-Bereich kann als der Diodenbereich genutzt werden. Eine Fläche des Elements kann somit effektiv genutzt werden, sodass ein wirtschaftlicher RC-IGBT erzielt werden kann.The range up to the IGBT range can be used as the diode range. An area of the element can thus be used effectively, so that an economical RC-IGBT can be achieved.

Der IGBT-Bereich und der Diodenbereich sind in 1 nicht kontinuierlich und sind mit einem vorbestimmten Abstand ausgebildet, aber der IGBT-Bereich und der Diodenbereich können kontinuierlich ohne den Abstand ausgebildet sein. In 1 ist eine Dicke der Basisschicht 10 an dem Abstand so ausgebildet, dass sie größer ist als eine Dicke der Basisschicht 10 in dem IGBT-Bereich und eine Dicke der Basisschicht 10 in dem Diodenbereich. Die Dicke der Basisschicht 10 an dem Abstand kann jedoch so ausgebildet sein, dass sie die gleiche ist wie die Dicke der Basisschicht 10 in dem IGBT-Bereich und die Dicke der Basisschicht 10 in dem Diodenbereich.The IGBT region and the diode region are in 1 not continuous and formed at a predetermined distance, but the IGBT region and the diode region may be formed continuously without the gap. In 1 is a thickness of the base layer 10 formed at the distance so that it is greater than a thickness of the base layer 10 in the IGBT region and a thickness of the base layer 10 in the diode region. The thickness of the base layer 10 however, the distance may be made to be the same as the thickness of the base layer 10 in the IGBT region and the thickness of the base layer 10 in the diode region.

Erste ModifikationFirst modification

2 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. Die gleichen Komponenten wie diejenigen in 7 sind durch die gleichen Bezugszeichen gekennzeichnet und ihre Beschreibungen sind entsprechend weggelassen. 2 FIG. 10 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment. FIG. The same components as those in 7 are denoted by the same reference numerals and their descriptions are omitted accordingly.

Von einem Bereich auf der in 2 gezeigten Drift-Schicht ist ein Bereich, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) des Halbleiterelements ausgebildet ist, ein IGBT-Bereich, während ein Bereich, in welchem die Gate-Struktur nicht ausgebildet ist, ein Diodenbereich ist.From an area on the in 2 shown drift layer is an area in which the gate structure (including the base layer 10 , the gate electrode 9 , the gate insulation layer 8th , the source layer 7 of the n + -type, and the interlayer insulating layer 6 ) of the semiconductor element is an IGBT region, while a region in which the gate structure is not formed is a diode region.

Eine Drift-Schicht 12A ist in dem Diodenbereich gebildet, und die Basisschicht 10 und die Kollektor-Schicht 14 sind nicht darin gebildet. Eine Schottky-Sperrdiode (SBD) ist aus einer Schottky-Verbindung zwischen der Drift-Schicht 12A und der Oberflächenelektrode 2 in dem Diodenbereich ausgebildet.A drift layer 12A is formed in the diode region, and the base layer 10 and the collector layer 14 are not formed in it. A Schottky barrier diode (SBD) is a Schottky connection between the drift layer 12A and the surface electrode 2 formed in the diode region.

Wie in 2 gezeigt, ist eine Verbindungsschicht 40 über dem IGBT-Bereich angeordnet, und ein Endbereich der Verbindungsschicht 40 ist über dem Diodenbereich angeordnet. Mit dieser Anordnung bewirkt die Beschädigung an der Gate-Struktur nicht, dass ein IGBT-Element funktionsuntüchtig wird, selbst in einem Fall, in welchem ein Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt. Somit kann eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden.As in 2 shown is a tie layer 40 arranged above the IGBT region, and an end region of the connection layer 40 is arranged above the diode region. With this arrangement, the damage to the gate structure does not cause an IGBT element to become inoperative even in a case where there is a break away from the end portion of the interconnection layer 40 begins in the surface electrode 2 occurs. Thus, a high tolerance to a power cycle or a heat cycle can be achieved.

Der Bereich bis auf den IGBT-Bereich kann als der Diodenbereich genutzt werden. Eine Fläche des Elements kann somit effektiv genutzt werden, sodass ein wirtschaftlicher RC-IGBT erzielt werden kann.The range up to the IGBT range can be used as the diode range. An area of the element can thus be used effectively, so that an economical RC-IGBT can be achieved.

Zweite ModifikationSecond modification

3 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. Die gleichen Komponenten wie diejenigen in 7 sind durch die gleichen Bezugszeichen gekennzeichnet, und ihre Beschreibungen sind entsprechend weggelassen. 3 FIG. 10 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment. FIG. The same components as those in 7 are denoted by the same reference numerals, and their descriptions are omitted accordingly.

Von einem Bereich auf der in 3 gezeigten Drift-Schicht 12 ist ein Bereich, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) des Halbleiterelements ausgebildet ist, ein IGBT-Bereich, während ein Bereich, in welchem die Gate-Struktur nicht ausgebildet ist, ein unwirksamer Bereich ist.From an area on the in 3 shown drift layer 12 is a region in which the gate structure (including the base layer 10 , the gate electrode 9 , the gate insulation layer 8th , the source layer 7 of the n + -type, and the interlayer insulating layer 6 ) of the semiconductor element is an IGBT region, while a region in which the gate structure is not formed is an ineffective region.

Die Drift-Schicht 12, die Basisschicht 10 und die Kollektor-Schicht 14 sind in dem unwirksamen Bereich gebildet, und die Kollektor-Schicht 14 braucht nicht darin gebildet zu sein. Eine Verdrahtungsstruktur, die ein Polysilizium 16 und eine Zwischenlagenisolierungsschicht 17 aufweist, die so ausgebildet ist, dass sie das Polysilizium 16 bedeckt, ist über dem unwirksamen Bereich angeordnet. Wenn die PiN-Diode in dem unwirksamen Bereich ausgebildet ist, kann die PiN-Diode als eine Temperatursensordiode genutzt werden, und die Verdrahtungsstruktur kann genutzt werden, um die Temperatursensordiode und Kontaktstellen zu verbinden.The drift layer 12 , the base layer 10 and the collector layer 14 are formed in the ineffective region, and the collector layer 14 does not need to be educated. A wiring structure that is a polysilicon 16 and an interlayer insulation layer 17 formed to be the polysilicon 16 covered, is located above the ineffective area. When the PiN diode is formed in the ineffective region, the PiN diode can be used as a temperature sensor diode, and the wiring structure can be utilized to connect the temperature sensor diode and pads.

Wie in 3 gezeigt, ist die Verbindungsschicht 40 über dem IGBT-Bereich angeordnet, und ein Endbereich der Verbindungsschicht 40 ist über dem unwirksamen Bereich angeordnet. Mit dieser Anordnung bewirkt die Beschädigung an der Gate-Struktur nicht, dass ein IGBT-Element funktionsuntüchtig wird, selbst in einem Fall, in welchem ein Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt. Somit kann eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden.As in 3 shown is the connection layer 40 arranged above the IGBT region, and an end region of the connection layer 40 is located above the ineffective area. With this arrangement, the damage to the gate structure does not cause an IGBT element to become inoperative even in a case where there is a break away from the end portion of the interconnection layer 40 begins in the surface electrode 2 occurs. Thus, a high tolerance to a power cycle or a heat cycle can be achieved.

In dem Fall, in welchem der Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt, wird das unterhalb der Oberflächenelektrode 2 angeordnete Polysilizium 16 zerbrochen, was als eine unnormale Eigenschaft der Temperatursensordiode erkannt werden kann. Somit kann eine Verschlechterung des Halbleiterelements durch den Leistungszyklus oder den Wärmezyklus erkannt werden.In the case where the breakage from the end portion of the tie layer 40 begins in the surface electrode 2 occurs, that is below the surface electrode 2 arranged polysilicon 16 broken, which can be recognized as an abnormal characteristic of the temperature sensor diode. Thus, deterioration of the semiconductor element can be recognized by the power cycle or the heat cycle.

9 ist eine Draufsicht der Halbleitervorrichtung in der zugrundeliegenden Technologie. In der Halbleitervorrichtung in der zugrundeliegenden Technologie wird, wenn eine Temperatursensordiode 18 und Kontaktstellen 19 wie gezeigt angeordnet sind, ein Polysilizium 16a in einer Verdrahtungsstruktur wie gezeigt ausgebildet. 9 FIG. 12 is a plan view of the semiconductor device in the underlying technology. FIG. In the semiconductor device in the underlying technology, when a temperature sensor diode 18 and contact points 19 As shown, a polysilicon 16a formed in a wiring structure as shown.

Andererseits ist 10 eine Draufsicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. In der Halbleitervorrichtung gemäß der Ausführungsform wird, wenn eine Temperatursensordiode 18 und Kontakstellen 19 wie gezeigt angeordnet sind, das Polysilizium 16 in der Verdrahtungsstruktur entlang einem Endbereich eines Bereichs ausgebildet, in welchem die Verbindungsschicht 40 gebildet ist. Genauer wird das Polysilizium 16 so ausgebildet, dass es unter dem Endbereich der Verbindungsschicht 40 angeordnet ist. Zusätzlich ist ein Verdrahtungsmuster der Verdrahtungsstruktur nicht auf das in 10 gezeigte beschränkt, und ein Anteil des Bereichs entlang dem Endbereich des Bereichs, in welchem die Verbindungsschicht 40 gebildet ist, kann geringer sein.On the other hand 10 a plan view of the semiconductor device according to another aspect of the embodiment. In the semiconductor device according to the embodiment, when a temperature sensor diode 18 and contact points 19 as shown, the polysilicon 16 is formed in the wiring structure along an end portion of a region in which the connection layer 40 is formed. More specifically, the polysilicon 16 designed so that it is below the end of the tie layer 40 is arranged. In addition, a wiring pattern of the wiring pattern is not on the in 10 and a portion of the area along the end portion of the area in which the bonding layer 40 is formed, may be less.

Wirkungeneffects

In dieser Ausführungsform weist die Halbleitervorrichtung auf: die Drift-Schicht 12 eines ersten Leitertyps (n-Typ); die Gate-Struktur, die in einem ersten Bereich (IGBT-Bereich) ausgebildet ist, der ein Teilbereich auf der Drift-Schicht 12 ist; die Oberflächenelektrode 2, die so angeordnet ist, dass sie den IGBT-Bereich und einen zweiten Bereich (Diodenbereich) bedeckt, der ein anderer Bereich auf der Drift-Schicht 12 ist; die Verbindungsschicht 40, die teilweise auf der Oberflächenelektrode 2 gebildet ist; die Lötmittelschicht 3, die auf der Verbindungsschicht 40 gebildet ist; und den Leiterrahmen 1, der auf der Lötmittelschicht 3 angeordnet ist.In this embodiment, the semiconductor device includes: the drift layer 12 a first ladder type (n-type); the gate structure formed in a first region (IGBT region), which is a partial region on the drift layer 12 is; the surface electrode 2 , which is arranged to cover the IGBT region and a second region (diode region) covering another region on the drift layer 12 is; the connection layer 40 partially on the surface electrode 2 is formed; the solder layer 3 on the tie layer 40 is formed; and the ladder frame 1 that on the solder layer 3 is arranged.

Die Verbindungsschicht 40 bedeckt den Bereich auf der Oberflächenelektrode 2, der zu dem IGBT-Bereich korrespondiert, und der Endbereich der Verbindungsschicht 40 ist in dem Bereich auf der Oberflächenelektrode 2 angeordnet, der zu dem Diodenbereich korrespondiert. Die Diode ist in dem Diodenbereich ausgebildet.The connection layer 40 covers the area on the surface electrode 2 that corresponds to the IGBT area and the end area of the connection layer 40 is in the area on the surface electrode 2 arranged corresponding to the diode region. The diode is formed in the diode region.

Mit dieser Anordnung liegt in dem Fall, in welchem der Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt, ein Ort (Bereich, der zu der Verbindungsschicht 40 korrespondiert), in welchen der Bruch reicht, in dem Diodenbereich, was die Beschädigung an der Gate-Struktur unterbindet. Somit kann die hohe Toleranz gegenüber Bedingungen mit Erwärmen und Abkühlen (zum Beispiel der Leistungszyklus oder der Wärmezyklus) erzielt werden. Der Ort, an den der Bruch reicht, ist in dem Diodenbereich ausgebildet, sodass die Fläche des Elements wirksam genutzt werden kann.With this arrangement, in the case where the breakage is from the end portion of the tie layer 40 begins in the surface electrode 2 occurs, a place (area leading to the connection layer 40 in which the break reaches, in the diode region, which prevents damage to the gate structure. Thus, the high tolerance to conditions of heating and cooling (for example, the power cycle or the heat cycle) can be achieved. The location where the fracture reaches is formed in the diode region so that the area of the element can be effectively utilized.

In dieser Ausführungsform weist die Gate-Struktur auf: die Basisschicht 10 eines zweiten Leitertyps (p-Typ), die in dem IGBT-Bereich auf der Drift-Schicht 12 gebildet ist; die Vertiefung 13, die so ausgebildet ist, dass sie die Drift-Schicht 12 von der Oberflächenschicht der Basisschicht 10 erreicht; die Gate-Isolierungsschicht 8, die entlang den Seitenoberflächen und der unteren Oberfläche der Vertiefung 13 gebildet ist; die Gate-Elektrode 9, die innerhalb der Gate-Isolierungsschicht 8 in der Vertiefung 13 ausgebildet ist; die Source-Schicht 7 von dem n-Typ, die so gebildet ist, dass sie die Vertiefung 13 darin in der Oberflächenschicht der Basisschicht 10 einbettet; und die Zwischenlagenisolierungsschicht 6 (erste Zwischenlagenisolierungsschicht), die so gebildet ist, dass sie die Vertiefung 13 und einen Teil der Source-Schicht 7 bedeckt.In this embodiment, the gate structure comprises: the base layer 10 a second type of conductor (p-type) lying in the IGBT area on the drift layer 12 is formed; the depression 13 which is designed to be the drift layer 12 from the surface layer of the base layer 10 reached; the gate insulation layer 8th running along the side surfaces and the bottom surface of the recess 13 is formed; the gate electrode 9 located inside the gate insulation layer 8th in the depression 13 is trained; the source layer 7 of the n-type that way is formed, that they are the depression 13 therein in the surface layer of the base layer 10 embeds; and the interlayer insulation layer 6 (First interlayer insulating layer) formed to be the depression 13 and part of the source layer 7 covered.

In dieser Ausführungsform ist die Basisschicht 10 auch in dem Diodenbereich auf der Drift-Schicht 12 gebildet, und die PiN-Diode, welche die PN-Verbindung zwischen der Drift-Schicht 12 und der Basisschicht 10 aufweist, ist in dem Diodenbereich ausgebildet.In this embodiment, the base layer is 10 also in the diode region on the drift layer 12 formed, and the PiN diode, which the PN connection between the drift layer 12 and the base layer 10 is formed in the diode region.

Diese Anordnung unterbindet die Beschädigung an der Gate-Struktur, welche durch den Bruch verursacht wird, der von dem Endbereich der Verbindungsschicht 40 beginnt, und bildet die PiN-Diode an dem Ort aus, an den der Bruch reicht, sodass die Fläche des Elements wirksam genutzt werden kann.This arrangement prevents the damage to the gate structure caused by the breakage from the end portion of the interconnection layer 40 begins, and forms the PiN diode at the location where the fracture reaches, so that the area of the element can be effectively utilized.

In dieser Ausführungsform weist die Halbleitervorrichtung die Verdrahtungsstruktur auf, die auf einem zweiten Bereich (unwirksamer Bereich) angeordnet ist.In this embodiment, the semiconductor device has the wiring structure disposed on a second region (inactive region).

Die Oberflächenelektrode 2 ist so angeordnet, dass sie die Verdrahtungsstruktur bedeckt, und die Verdrahtungsstruktur weist das Polysilizium 16 und die Zwischenlagenisolierungsschicht 17 (zweite Zwischenlagenisolierungsschicht) auf, die so gebildet ist, dass sie das Polysilizium 16 bedeckt.The surface electrode 2 is disposed so as to cover the wiring pattern, and the wiring pattern includes the polysilicon 16 and the interlayer insulation layer 17 (second interlayer insulating layer) formed to be the polysilicon 16 covered.

In dem Fall, in welchem der Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt, wird das darunterliegende Polysilizium 16 zerbrochen, was als eine unnormale Eigenschaft der Temperatursensordiode erkannt werden kann. Somit kann eine Verschlechterung in dem Halbleiterelement durch die Veränderung in den Bedingungen mit Erwärmen oder Abkühlen (Leistungszyklus oder Wärmezyklus) erkannt werden.In the case where the breakage from the end portion of the tie layer 40 begins in the surface electrode 2 occurs, the underlying polysilicon 16 broken, which can be recognized as an abnormal characteristic of the temperature sensor diode. Thus, deterioration in the semiconductor element can be recognized by the change in the conditions of heating or cooling (power cycle or heat cycle).

In dieser Ausführungsform ist die Schottky-Sperrdiode, welche die Schottky-Verbindung zwischen der Drift-Schicht 12A und der Oberflächenelektrode 2 aufweist, in dem Diodenbereich ausgebildet.In this embodiment, the Schottky barrier diode is the Schottky connection between the drift layer 12A and the surface electrode 2 has formed in the diode region.

Diese Anordnung unterbindet die Beschädigung an der Gate-Struktur, welche durch den Bruch verursacht wird, der von dem Endbereich der Verbindungsschicht 40 beginnt, und bildet die Schottky-Sperrdiode an dem Ort aus, an den der Bruch reicht, so dass die Fläche des Elements effektiv genutzt werden kann.This arrangement prevents the damage to the gate structure caused by the breakage from the end portion of the interconnection layer 40 begins, and forms the Schottky barrier diode at the location where the fracture reaches, so that the area of the element can be effectively utilized.

Zweite AusführungsformSecond embodiment

Anordnungarrangement

4 ist eine Querschnittsansicht einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in dieser Ausführungsform durch Löten verbunden ist. Die gleichen Komponenten wie diejenigen in 7 sind mit den gleichen Bezugszeichen gekennzeichnet, und ihre Beschreibungen sind entsprechend weggelassen. 4 FIG. 12 is a cross-sectional view of a semiconductor device in which a surface electrode is connected by soldering in this embodiment. The same components as those in 7 are denoted by the same reference numerals, and their descriptions are omitted accordingly.

In der in 4 gezeigten Halbleitervorrichtung sind eine Verbindungsschicht 4B und ein Endbereich davon über einem Bereich angeordnet, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) ausgebildet ist.In the in 4 The semiconductor device shown are a connection layer 4B and an end portion thereof disposed over a region in which the gate structure (including the base layer 10 , the gate electrode 9 , the gate insulation layer 8th , the source layer 7 of the n + -type, and the interlayer insulating layer 6 ) is trained.

Es sollte beachtet werden, dass der Endbereich der Verbindungsschicht 4B so ausgebildet ist, dass er die Isolierungsschicht 5 (Polyimid), die auf der Oberflächenelektrode 2 gebildet ist, bedeckt. Die Verbindungsschicht 4B wird gebildet, nachdem die Isolierungsschicht 5 gebildet ist.It should be noted that the end portion of the tie layer 4B is designed so that it is the insulating layer 5 (Polyimide) on the surface electrode 2 is formed, covered. The connection layer 4B is formed after the insulation layer 5 is formed.

Diese Anordnung verhindert, dass eine Beanspruchung, die sich auf den Endbereich der Verbindungsschicht 4B konzentriert, direkt an die Oberflächenelektrode 2, die sich unter dem Endbereich befindet, weitergegeben wird, sodass eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden kann.This arrangement prevents a stress placed on the end portion of the tie layer 4B concentrated, directly to the surface electrode 2 , which is located below the end portion, is passed so that a high tolerance to a power cycle or a heat cycle can be achieved.

Modifikationmodification

5 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. Die gleichen Komponenten wie diejenigen in 7 sind mit den gleichen Bezugszeichen gekennzeichnet, und ihre Beschreibungen sind entsprechend weggelassen. 5 FIG. 10 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment. FIG. The same components as those in 7 are denoted by the same reference numerals, and their descriptions are omitted accordingly.

In der in 5 gezeigten Halbleitervorrichtung sind die Verbindungsschicht 4 und der Endbereich davon über einem Bereich angeordnet, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) ausgebildet ist.In the in 5 The semiconductor device shown are the connection layer 4 and the end portion thereof above a region in which the gate structure (including the base layer 10 , the gate electrode 9 , the gate insulation layer 8th , the source layer 7 of the n + -type, and the interlayer insulating layer 6 ) is trained.

Es sollte beachtet werden, dass eine verschiedenartige Metallschicht 41, die aus einem Metall besteht, das sich von demjenigen der Oberflächenelektrode 2 unterscheidet, zwischen der Verbindungsschicht 4 und der Oberflächenelektrode 2 gebildet ist. Die verschiedenartige Metallschicht 41 wird als eine Schicht angenommen, die aus einem Metall wie Titan und Wolfram besteht, welche einen kleineren linearen Ausdehnungskoeffizienten aufweisen als Aluminium, Ni oder dergleichen. Die verschiedenartige Metallschicht 41 ist gebildet, um dadurch eine Adhäsion der Oberflächenelektrode 2 zu der verschiedenartigen Metallschicht 41 zu reduzieren.It should be noted that a different metal layer 41 consisting of a metal different from that of the surface electrode 2 distinguishes between the connection layer 4 and the surface electrode 2 is formed. The different metal layer 41 is assumed to be a layer composed of a metal such as titanium and tungsten, which has a smaller linear expansion coefficient than aluminum, Ni or the like. The different metal layer 41 is made to do so an adhesion of the surface electrode 2 to the different metal layer 41 to reduce.

Mit dieser Anordnung löst die Oberflächenelektrode 2 die verschiedenartige Metallschicht 41 in einem Fall, in welchem ein Bruch, der von dem Endbereich der Verbindungsschicht 4 beginnt, in der Oberflächenelektrode 2 auftritt, ab, sodass eine Beschädigung an der Gate-Struktur unterbunden werden kann. Somit kann eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden.With this arrangement, the surface electrode dissolves 2 the different metal layer 41 in a case where a fracture coming from the end portion of the tie layer 4 begins in the surface electrode 2 occurs, so that damage to the gate structure can be prevented. Thus, a high tolerance to a power cycle or a heat cycle can be achieved.

Wirkungeneffects

In dieser Ausführungsform weist die Halbleitervorrichtung auf: die Drift-Schicht 12 des n-Typs; die Basisschicht 10 des p-Typs, die auf der Drift-Schicht 12 gebildet ist; die Vertiefung 13, die so ausgebildet ist, dass sie die Drift-Schicht 12 von der Oberfläche der Basisschicht 10 erreicht; die Gate-Isolierungsschicht 8, die entlang den Seitenoberflächen und der unteren Oberfläche der Vertiefung 13 gebildet ist; die Gate-Elektrode 9, die innerhalb der Gate-Isolierungsschicht 8 in der Vertiefung 13 ausgebildet ist; die Source-Schicht 7 des n-Typs, die so gebildet ist, dass sie die Vertiefung 13 darin in der Oberflächenschicht der Basisschicht 10 einbettet; die Zwischenlagenisolierungsschicht 6, die so gebildet ist, dass sie die Vertiefung 13 und einen Teil der Source-Schicht 7 bedeckt; die Oberflächenelektrode 2, die so angeordnet ist, dass sie die Basisschicht 10 und die Zwischenlagenisolierungsschicht 6 bedeckt; die Isolierungsschicht 5, die teilweise auf der Oberflächenelektrode 2 gebildet ist; die Verbindungsschicht 4B, die so gebildet ist, dass sie den Endbereich der Isolierungsschicht 5 bedeckt und den Bereich auf der Oberflächenelektrode 2 bedeckt, in welchem die Isolierungsschicht 5 nicht gebildet ist; die Lötmittelschicht 3, die auf der Verbindungsschicht 4B gebildet ist; und den Leiterrahmen 1, der auf der Lötmittelschicht 3 angeordnet ist.In this embodiment, the semiconductor device includes: the drift layer 12 of the n-type; the base layer 10 of the p-type acting on the drift layer 12 is formed; the depression 13 which is designed to be the drift layer 12 from the surface of the base layer 10 reached; the gate insulation layer 8th running along the side surfaces and the bottom surface of the recess 13 is formed; the gate electrode 9 located inside the gate insulation layer 8th in the depression 13 is trained; the source layer 7 of the n-type, which is formed so that it is the recess 13 therein in the surface layer of the base layer 10 embeds; the interlayer insulation layer 6 that is formed so that it is the depression 13 and part of the source layer 7 covered; the surface electrode 2 which is arranged to be the base layer 10 and the interlayer insulation layer 6 covered; the insulation layer 5 partially on the surface electrode 2 is formed; the connection layer 4B formed to cover the end portion of the insulating layer 5 covered and the area on the surface electrode 2 covered, in which the insulation layer 5 is not formed; the solder layer 3 on the tie layer 4B is formed; and the ladder frame 1 that on the solder layer 3 is arranged.

Diese Anordnung kann selbst in dem Prozess des Bildens der Verbindungsschicht 4B, nachdem die Isolierungsschicht 5 gebildet ist, verhindern, dass eine Beanspruchung, die an dem Endbereich der Verbindungsschicht 4B konzentriert ist, direkt an die zugrundeliegende Oberflächenelektrode 2 weitergegeben wird. Somit kann die hohe Toleranz gegenüber dem Leistungszyklus oder dem Wärmezyklus erzielt werden.This arrangement can even in the process of forming the connection layer 4B after the insulation layer 5 is formed, prevent a stress occurring at the end portion of the bonding layer 4B is concentrated, directly to the underlying surface electrode 2 is passed on. Thus, the high tolerance to the power cycle or the heat cycle can be achieved.

In dieser Ausführungsform weist die Halbleitervorrichtung auf: die Drift-Schicht 12 des n-Typs; die Basisschicht 10 des p-Typs, die auf der Drift-Schicht 12 gebildet ist; die Vertiefung 13, die so ausgebildet ist, dass sie die Drift-Schicht 12 von der Oberflächenschicht der Basisschicht 10 erreicht; die Gate-Isolierungsschicht 8, die entlang den Seitenoberflächen und der unteren Oberfläche der Vertiefung 13 gebildet ist; die Gate-Elektrode 9, die innerhalb der Gate-Isolierungsschicht 8 in der Vertiefung 13 ausgebildet ist; die Source-Schicht 7 von dem n-Typ, die so gebildet ist, dass sie die Vertiefung 13 darin in der Oberflächenschicht der Basisschicht 10 einbettet; die Zwischenlagenisolierungsschicht 6, die so gebildet ist, dass sie die Vertiefung 13 und einen Teil der Source-Schicht 7 bedeckt; die Oberflächenelektrode 2, die so angeordnet ist, dass sie die Basisschicht 10 und die Zwischenlagenisolierungsschicht 6 bedeckt; die verschiedenartige Metallschicht 41, die teilweise auf der Oberflächenelektrode 2 gebildet ist und aus dem Metall besteht, das sich von dem der Oberflächenelektrode 2 unterscheidet; die Verbindungsschicht 4, die auf der verschiedenartigen Metallschicht 41 gebildet ist und eine Adhäsion zu der Oberflächenelektrode 2 aufweist, die durch die dazwischen angeordnete verschiedenartige Metallschicht 41 reduziert ist; die Lötmittelschicht 3, die auf der Verbindungsschicht 4 gebildet ist; und den Leiterrahmen 1, der auf der Lötmittelschicht 3 angeordnet ist.In this embodiment, the semiconductor device includes: the drift layer 12 of the n-type; the base layer 10 of the p-type acting on the drift layer 12 is formed; the depression 13 which is designed to be the drift layer 12 from the surface layer of the base layer 10 reached; the gate insulation layer 8th running along the side surfaces and the bottom surface of the recess 13 is formed; the gate electrode 9 located inside the gate insulation layer 8th in the depression 13 is trained; the source layer 7 of the n-type, which is formed so that it is the depression 13 therein in the surface layer of the base layer 10 embeds; the interlayer insulation layer 6 that is formed so that it is the depression 13 and part of the source layer 7 covered; the surface electrode 2 which is arranged to be the base layer 10 and the interlayer insulation layer 6 covered; the different metal layer 41 partially on the surface electrode 2 is formed and made of the metal, which is different from that of the surface electrode 2 different; the connection layer 4 on the different metal layer 41 is formed and an adhesion to the surface electrode 2 characterized by the interposed different metal layer 41 is reduced; the solder layer 3 on the tie layer 4 is formed; and the ladder frame 1 that on the solder layer 3 is arranged.

Mit dieser Anordnung löst, in dem Fall, in welchem der Bruch, der von dem Endbereich der Verbindungsschicht 4 beginnt, in der Oberflächenelektrode 2 auftritt, die Oberflächenelektrode 2, die einer erste Schicht ist, die verschiedenartige Metallschicht 41, die eine zweite Schicht ist, ab, was nicht zu der Beschädigung an der Gate-Struktur unter der verschiedenartigen Metallschicht 41 führt. Somit kann die hohe Toleranz gegenüber dem Leistungszyklus oder dem Wärmezyklus erzielt werden.With this arrangement, in the case where the breakage is that of the end portion of the tie layer 4 begins in the surface electrode 2 occurs, the surface electrode 2 , which is a first layer, the different metal layer 41 , which is a second layer, which does not damage the gate structure under the various metal layer 41 leads. Thus, the high tolerance to the power cycle or the heat cycle can be achieved.

Obwohl die Materialien der jeweiligen Komponenten, die Gegebenheiten der Implementierung und dergleichen in den Ausführungsformen beschrieben sind, ist die vorstehende Beschreibung darstellend und nicht einschränkend.Although the materials of the respective components, the circumstances of implementation and the like are described in the embodiments, the above description is illustrative and not restrictive.

Zusätzlich können gemäß der vorliegenden Erfindung innerhalb des Gültigkeitsumfangs der Erfindung die vorstehenden bevorzugten Ausführungsformen beliebig kombiniert werden, oder jede bevorzugte Ausführungsform kann geeignet variiert oder weggelassen werden.In addition, according to the present invention, within the scope of the invention, the above preferred embodiments may be arbitrarily combined, or any preferred embodiment may be appropriately varied or omitted.

Obwohl die Erfindung detailliert gezeigt und beschrieben worden ist, ist die vorstehende Beschreibung in allen Aspekten darstellend und nicht einschränkend. Die vorliegende Erfindung ist zum Beispiel nicht auf die Materialbeschaffenheit, die Materialien, die Ausführungsbedingungen und dergleichen der jeweiligen Komponenten, die beschrieben worden sind, beschränkt. Es wird daher verstanden, dass zahlreiche Modifikationen und Variationen entworfen werden können, ohne den Gültigkeitsumfang der Erfindung zu verlassen.Although the invention has been shown and described in detail, the foregoing description is in all aspects illustrative and not restrictive. For example, the present invention is not limited to the material condition, materials, performance conditions and the like of the respective components that have been described. It is therefore understood that numerous modifications and variations can be devised without departing from the scope of the invention.

Beschreibung der BezugszeichenDescription of the reference numerals

  • 1 Leiterrahmen; 2 Oberflächenelektrode; 3 Lötmittelschicht; 4, 4A, 4B, 40 Verbindungsschicht; 5, 5A Isolierungsschicht; 6, 17 Zwischenlagenisolierungsschicht; 7 Source-Schicht; 8 Gate-Isolierungsschicht; 9 Gate-Elektrode; 10 Basisschicht; 11 n+-Schicht; 12, 12A Drift-Schicht; 13 Vertiefung; 14 Kollektor-Schicht; 15 Kollektor-Elektrode; 16, 16a Polysilizium; 18 Temperatursensordiode; 19 Kontakstelle; 41 verschiedenartige Metallschicht. 1 Leadframe; 2 Surface electrode; 3 solder; 4 . 4A . 4B . 40 Link layer; 5 . 5A Insulation layer; 6 . 17 Interlayer insulation layer; 7 Source layer; 8th Gate insulation layer; 9 Gate electrode; 10 Base layer; 11 n + layer; 12 . 12A Drift layer; 13 Deepening; 14 Collector layer; 15 Collector electrode; 16 . 16a polysilicon; 18 Temperature sensor diode; 19 Kontakstelle; 41 different metal layer.

Claims (8)

Halbleitervorrichtung, aufweisend: eine Drift-Schicht (12, 12A) eines ersten Leitertyps; eine Gate-Struktur, die in einem ersten Bereich ausgebildet ist, der ein Teilbereich auf der Drift-Schicht (12, 12A) ist; eine Oberflächenelektrode (2), die so angeordnet ist, dass sie den ersten Bereich und einen zweiten Bereich, der ein anderer Bereich der Drift-Schicht (12, 12A) ist, bedeckt; eine Verbindungsschicht (40), die teilweise auf der Oberflächenelektrode (2) gebildet ist; eine Lötmittelschicht (3), die auf der Verbindungsschicht (40) gebildet ist; und einen Leiterrahmen (1), der auf der Lötmittelschicht (3) angeordnet ist, wobei die Verbindungsschicht (40) einen Bereich auf der Oberflächenelektrode (2) bedeckt, der zu dem ersten Bereich korrespondiert, und ein Endbereich der Verbindungsschicht (40) in einem Bereich der Oberflächenelektrode (2) angeordnet ist, der zu dem zweiten Bereich korrespondiert, und eine Diode in dem zweiten Bereich ausgebildet ist.A semiconductor device, comprising: a drift layer ( 12 . 12A ) of a first ladder type; a gate structure, which is formed in a first area, which forms a partial area on the drift layer (FIG. 12 . 12A ); a surface electrode ( 2 ) arranged to cover the first area and a second area containing another area of the drift layer (FIG. 12 . 12A ) is covered; a connection layer ( 40 ) partially on the surface electrode ( 2 ) is formed; a solder layer ( 3 ) on the connection layer ( 40 ) is formed; and a lead frame ( 1 ) deposited on the solder layer ( 3 ), wherein the connection layer ( 40 ) an area on the surface electrode ( 2 ), which corresponds to the first area, and an end area of the connection layer (FIG. 40 ) in a region of the surface electrode ( 2 ), which corresponds to the second area, and a diode is formed in the second area. Halbleitervorrichtung gemäß Anspruch 1, wobei die Gate-Struktur aufweist: eine Basisschicht (10), eines zweiten Leitertyps, die in dem ersten Bereich auf der Drift-Schicht (12) gebildet ist; eine Vertiefung (13), die so ausgebildet ist, dass sie die Drift-Schicht (12) von einer Oberflächenschicht der Basisschicht (10) erreicht; eine Gate-Isolierungsschicht (8), die entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung (13) gebildet ist; eine Gate-Elektrode (9), die innerhalb der Gate-Isolierungsschicht (8) in der Vertiefung (13) ausgebildet ist; eine Source-Schicht (7) des ersten Leitertyps, die so gebildet ist, dass sie die Vertiefung (13) darin in der Oberflächenschicht der Basisschicht (10) einbettet; und eine erste Zwischenlagenisolierungsschicht (6), die so gebildet ist, dass sie die Vertiefung (13) und einen Teil der Source-Schicht (7) bedeckt.A semiconductor device according to claim 1, wherein the gate structure comprises: a base layer ( 10 ), a second type of conductor, which in the first region on the drift layer ( 12 ) is formed; a recess ( 13 ), which is designed so that the drift layer ( 12 ) of a surface layer of the base layer ( 10 ) reached; a gate insulation layer ( 8th ) along side surfaces and a lower surface of the recess (FIG. 13 ) is formed; a gate electrode ( 9 ) inside the gate insulation layer ( 8th ) in the depression ( 13 ) is trained; a source layer ( 7 ) of the first ladder type, which is formed so that it is the recess ( 13 ) therein in the surface layer of the base layer ( 10 ) embeds; and a first interlayer insulation layer ( 6 ), which is formed so that it the depression ( 13 ) and part of the source layer ( 7 ) covered. Halbleitervorrichtung gemäß Anspruch 2, wobei die Basisschicht (10) auch in dem zweiten Bereich auf der Drift-Schicht (12) gebildet ist, und eine PiN-Diode, die eine PN-Verbindung zwischen der Drift-Schicht (12) und der Basisschicht (10) aufweist, in dem zweiten Bereich ausgebildet ist.Semiconductor device according to claim 2, wherein the base layer ( 10 ) also in the second area on the drift layer ( 12 ), and a PiN diode having a PN connection between the drift layer (FIG. 12 ) and the base layer ( 10 ) is formed in the second region. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei eine Schottky-Sperrdiode, die eine Schottky-Verbindung zwischen der Drift-Schicht (12A) und der Oberflächenelektrode (2) aufweist, in dem zweiten Bereich ausgebildet ist.A semiconductor device according to claim 1 or 2, wherein a Schottky barrier diode having a Schottky connection between the drift layer ( 12A ) and the surface electrode ( 2 ) is formed in the second region. Halbleitervorrichtung, aufweisend: eine Drift-Schicht (12, 12A) eines ersten Leitertyps; eine Gate-Struktur, die in einem ersten Bereich ausgebildet ist, der ein Teilbereich auf der Drift-Schicht (12, 12A) ist; eine Oberflächenelektrode (2), die so angeordnet ist, dass sie den ersten Bereich und einen zweiten Bereich, der ein anderer Bereich auf der Drift-Schicht (12, 12A) ist, bedeckt; eine Verbindungsschicht (40), die teilweise auf der Oberflächenelektrode (2) gebildet ist; eine Lötmittelschicht (3), die auf der Verbindungsschicht (40) gebildet ist; einen Leiterrahmen (1), der auf der Lötmittelschicht (3) angeordnet ist; und eine Verdrahtungsstruktur, die auf dem zweiten Bereich angeordnet ist, wobei die Verbindungsschicht (40) einen Bereich auf der Oberflächenelektrode (2) bedeckt, der zu dem ersten Bereich korrespondiert, und ein Endbereich der Verbindungsschicht (40) in einem Bereich auf der Oberflächenelektrode (2) angeordnet ist, die zu dem zweiten Bereich korrespondiert, die Oberflächenelektrode (2) so angeordnet ist, dass sie die Verdrahtungsstruktur bedeckt, und die Verdrahtungsstruktur aufweist: ein Polysilizium (16); und eine zweite Zwischenlagenisolierungsschicht (17), die so gebildet ist, dass sie das Polysilizium (16) bedeckt.A semiconductor device, comprising: a drift layer ( 12 . 12A ) of a first ladder type; a gate structure, which is formed in a first area, which forms a partial area on the drift layer (FIG. 12 . 12A ); a surface electrode ( 2 ) which is arranged so that it has the first area and a second area, which another area on the drift layer ( 12 . 12A ) is covered; a connection layer ( 40 ) partially on the surface electrode ( 2 ) is formed; a solder layer ( 3 ) on the connection layer ( 40 ) is formed; a lead frame ( 1 ) deposited on the solder layer ( 3 ) is arranged; and a wiring structure disposed on the second region, wherein the interconnection layer (16) 40 ) an area on the surface electrode ( 2 ), which corresponds to the first area, and an end area of the connection layer (FIG. 40 ) in an area on the surface electrode ( 2 ) corresponding to the second region, the surface electrode ( 2 ) is disposed so as to cover the wiring pattern, and the wiring structure comprises: a polysilicon ( 16 ); and a second interlayer insulation layer ( 17 ) formed to contain the polysilicon ( 16 ) covered. Halbleitervorrichtung, aufweisend: eine Drift-Schicht (12) eines ersten Leitertyps; eine Basisschicht (10) eines zweiten Leitertyps, die auf der Drift-Schicht (12) gebildet ist; eine Vertiefung (13), die so ausgebildet ist, dass sie die Drift-Schicht (12) von einer Oberflächenschicht der Basisschicht (10) erreicht; eine Gate-Isolierungsschicht (8), die entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung (13) gebildet ist; eine Gate-Elektrode (9), die innerhalb der Gate-Isolierungsschicht (8) in der Vertiefung (13) ausgebildet ist; eine Source-Schicht (7) des ersten Leitertyps, die so gebildet ist, dass sie die Vertiefung (13) darin in der Oberflächenschicht der Basisschicht (10) einbettet; eine Zwischenlagenisolierungsschicht (6), die so gebildet ist, dass sie die Vertiefung (13) und einen Teil der Source-Schicht (7) bedeckt; eine Oberflächenelektrode (2), die so angeordnet ist, dass sie die Basisschicht (10) und die Zwischenlagenisolierungsschicht (6) bedeckt; eine Isolierungsschicht (5), die teilweise auf der Oberflächenelektrode (2) gebildet ist; eine Verbindungsschicht (4B), die so gebildet ist, dass sie einen Endbereich der Isolierungsschicht (5) bedeckt und einen Bereich auf der Oberflächenelektrode (2) bedeckt, in welchem die Isolierungsschicht (5) nicht gebildet ist; eine Lötmittelschicht (3), die auf der Verbindungsschicht (4B) gebildet ist; und einen Leiterrahmen (1), der auf der Lötmittelschicht (3) angeordnet ist.A semiconductor device, comprising: a drift layer ( 12 ) of a first ladder type; a base layer ( 10 ) of a second type of conductor, which on the drift layer ( 12 ) is formed; a recess ( 13 ), which is designed so that the drift layer ( 12 ) of a surface layer of the base layer ( 10 ) reached; a gate insulation layer ( 8th ) along side surfaces and a lower surface of the recess (FIG. 13 ) is formed; a gate electrode ( 9 ) inside the gate insulation layer ( 8th ) in the depression ( 13 ) is trained; a source layer ( 7 ) of the first ladder type, which is formed so that it is the recess ( 13 ) therein in the surface layer of the base layer ( 10 ) embeds; an interlayer insulation layer ( 6 ), which is formed so that it the depression ( 13 ) and part of the source layer ( 7 covered); a surface electrode ( 2 ), which is arranged so that it covers the base layer ( 10 ) and the interlayer insulation layer ( 6 covered); an isolation layer ( 5 ) partially on the surface electrode ( 2 ) is formed; a connection layer ( 4B ) formed so as to form an end region of the insulating layer ( 5 ) and an area on the surface electrode ( 2 ), in which the insulating layer ( 5 ) is not formed; a solder layer ( 3 ) on the connection layer ( 4B ) is formed; and a lead frame ( 1 ) deposited on the solder layer ( 3 ) is arranged. Halbleitervorrichtung gemäß Anspruch 6, wobei die Isolierungsschicht (5) eine Polyimid-Schicht aufweist.Semiconductor device according to claim 6, wherein the insulating layer ( 5 ) has a polyimide layer. Halbleitervorrichtung, aufweisend: eine Drift-Schicht (12) eines ersten Leitertyps; eine Basisschicht (10) eines zweiten Leitertyps, die auf der Drift-Schicht (12) gebildet ist; eine Vertiefung (13), die so ausgebildet ist, dass sie die Drift-Schicht (12) von einer Oberflächenschicht der Basisschicht (10) erreicht; eine Gate-Isolierungsschicht (8), die entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung (13) gebildet ist; eine Gate-Elektrode (9), die innerhalb der Gate-Isolierungsschicht (8) in der Vertiefung (13) ausgebildet ist; eine Source-Schicht (7) des ersten Leitertyps, die so gebildet ist, dass sie die Vertiefung (13) darin in der Oberflächenschicht der Basisschicht (10) einbettet; eine Zwischenlagenisolierungsschicht (6), die so gebildet ist, dass sie die Vertiefung (13) und einen Teil der Source-Schicht (7) bedeckt; eine Oberflächenelektrode (2), die so angeordnet ist, dass sie die Basisschicht (10) und die Zwischenlagenisolierungsschicht (6) bedeckt; eine verschiedenartige Metallschicht (41), die teilweise auf der Oberflächenelektrode (2) gebildet ist und ein Metall aufweist, das sich von dem der Oberflächenelektrode (2) unterscheidet; eine Verbindungsschicht (4), die auf der verschiedenartigen Metallschicht (41) gebildet ist und eine Adhäsion zu der Oberflächenelektrode (2) aufweist, die durch die dazwischen angeordnete verschiedenartige Metallschicht (41) reduziert ist; eine Lötmittelschicht (3), die auf der Verbindungsschicht (4) gebildet ist; und einen Leiterrahmen (1), der auf der Lötmittelschicht (3) angeordnet ist.A semiconductor device, comprising: a drift layer ( 12 ) of a first ladder type; a base layer ( 10 ) of a second type of conductor, which on the drift layer ( 12 ) is formed; a recess ( 13 ), which is designed so that the drift layer ( 12 ) of a surface layer of the base layer ( 10 ) reached; a gate insulation layer ( 8th ) along side surfaces and a lower surface of the recess (FIG. 13 ) is formed; a gate electrode ( 9 ) inside the gate insulation layer ( 8th ) in the depression ( 13 ) is trained; a source layer ( 7 ) of the first ladder type, which is formed so that it is the recess ( 13 ) therein in the surface layer of the base layer ( 10 ) embeds; an interlayer insulation layer ( 6 ), which is formed so that it the depression ( 13 ) and part of the source layer ( 7 covered); a surface electrode ( 2 ), which is arranged so that it covers the base layer ( 10 ) and the interlayer insulation layer ( 6 covered); a different metal layer ( 41 ) partially on the surface electrode ( 2 ) is formed and has a metal which differs from that of the surface electrode ( 2 ) distinguishes; a connection layer ( 4 ), which on the different metal layer ( 41 ) and an adhesion to the surface electrode ( 2 ) formed by the interposed various metal layer ( 41 ) is reduced; a solder layer ( 3 ) on the connection layer ( 4 ) is formed; and a lead frame ( 1 ) deposited on the solder layer ( 3 ) is arranged.
DE112013007447.8T 2013-09-19 2013-09-19 semiconductor device Active DE112013007447B4 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/075235 WO2015040712A1 (en) 2013-09-19 2013-09-19 Semiconductor device

Publications (2)

Publication Number Publication Date
DE112013007447T5 true DE112013007447T5 (en) 2016-06-16
DE112013007447B4 DE112013007447B4 (en) 2022-01-27

Family

ID=52688397

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013007447.8T Active DE112013007447B4 (en) 2013-09-19 2013-09-19 semiconductor device

Country Status (4)

Country Link
JP (1) JP6046262B2 (en)
CN (1) CN105556661B (en)
DE (1) DE112013007447B4 (en)
WO (1) WO2015040712A1 (en)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6264334B2 (en) * 2015-07-21 2018-01-24 トヨタ自動車株式会社 Semiconductor device
JP6460016B2 (en) * 2016-03-09 2019-01-30 トヨタ自動車株式会社 Switching element
JP6588363B2 (en) 2016-03-09 2019-10-09 トヨタ自動車株式会社 Switching element
JP6299789B2 (en) 2016-03-09 2018-03-28 トヨタ自動車株式会社 Switching element
CN108346700B (en) * 2017-01-24 2021-10-12 株式会社电装 Semiconductor device and method for manufacturing the same
US10943981B2 (en) 2017-08-24 2021-03-09 Flosfia Inc. Semiconductor device
JP7248961B2 (en) 2017-08-24 2023-03-30 株式会社Flosfia semiconductor equipment
WO2019049572A1 (en) 2017-09-05 2019-03-14 富士電機株式会社 Silicon carbide semiconductor device and silicon carbide semiconductor device production method
JP7013735B2 (en) 2017-09-05 2022-02-01 富士電機株式会社 Silicon Carbide Semiconductor Device and Method for Manufacturing Silicon Carbide Semiconductor Device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803667B2 (en) 2001-08-09 2004-10-12 Denso Corporation Semiconductor device having a protective film
JP4078993B2 (en) 2003-01-27 2008-04-23 三菱電機株式会社 Semiconductor device
JP2007142138A (en) 2005-11-18 2007-06-07 Mitsubishi Electric Corp Semiconductor device
JP2007266483A (en) * 2006-03-29 2007-10-11 Sanyo Electric Co Ltd Semiconductor device and method for manufacturing same
JP4873002B2 (en) * 2008-12-12 2012-02-08 株式会社デンソー Manufacturing method of semiconductor device
US8507352B2 (en) 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP5279632B2 (en) * 2009-06-25 2013-09-04 三菱電機株式会社 Semiconductor module
JP2011066371A (en) * 2009-08-18 2011-03-31 Denso Corp Semiconductor device and method of manufacturing the same
DE102010038933A1 (en) * 2009-08-18 2011-02-24 Denso Corporation, Kariya-City Semiconductor chip and metal plate semiconductor device and method of manufacturing the same
JP2013004943A (en) * 2011-06-22 2013-01-07 Renesas Electronics Corp Semiconductor device and manufacturing method of the same
JP2013045973A (en) * 2011-08-25 2013-03-04 Panasonic Corp Semiconductor device

Also Published As

Publication number Publication date
CN105556661B (en) 2018-07-24
CN105556661A (en) 2016-05-04
JP6046262B2 (en) 2016-12-14
WO2015040712A1 (en) 2015-03-26
JPWO2015040712A1 (en) 2017-03-02
DE112013007447B4 (en) 2022-01-27

Similar Documents

Publication Publication Date Title
DE112013007447T5 (en) Semiconductor device
DE112015007169B4 (en) SEMICONDUCTOR MODULE
DE102011079708B4 (en) SUPPORT DEVICE, ELECTRICAL DEVICE WITH SUPPORT DEVICE, AND METHOD FOR MANUFACTURING SAME
DE102013208818A1 (en) Reliable area joints for power semiconductors
DE112017000977B4 (en) SEMICONDUCTOR MODULE AND METHOD OF MAKING THE SAME
DE102016201071B4 (en) semiconductor device
DE102017200256A1 (en) Electrode terminal, semiconductor device and power conversion device
DE112016002608T5 (en) A method of manufacturing a power semiconductor device and power semiconductor device
DE102017207192A1 (en) Semiconductor device, manufacturing method and conductive pillar element
DE102011053149A1 (en) The structure, die arrangement, and method of processing a die
DE102014223863B4 (en) power semiconductor devices
DE102017200252B4 (en) semiconductor devices
DE112014006908T5 (en) Semiconductor device
DE102015220639B4 (en) Semiconductor device and method of manufacturing the same
DE102019213514A1 (en) Semiconductor device and method of manufacturing the same
DE102007031490B4 (en) Method for producing a semiconductor module
DE102004048688A1 (en) Semiconductor device
DE112013007220T5 (en) Semiconductor device
DE112018006382T5 (en) Semiconductor unit and method of manufacturing a semiconductor unit
DE102015215132B4 (en) Semiconductor device
EP2381473B1 (en) Press-fit diode resistant to changes in temperature
DE102016209604B4 (en) Semiconductor device and power conversion device
DE102017209119A1 (en) Semiconductor module and power converter
DE112015007185B4 (en) Semiconductor device and method of manufacturing the same
DE102021115845A1 (en) circuit board arrangement

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023340000

Ipc: H01L0023485000

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final