DE102014223863B4 - power semiconductor devices - Google Patents

power semiconductor devices Download PDF

Info

Publication number
DE102014223863B4
DE102014223863B4 DE102014223863.3A DE102014223863A DE102014223863B4 DE 102014223863 B4 DE102014223863 B4 DE 102014223863B4 DE 102014223863 A DE102014223863 A DE 102014223863A DE 102014223863 B4 DE102014223863 B4 DE 102014223863B4
Authority
DE
Germany
Prior art keywords
power semiconductor
connection portion
semiconductor device
semiconductor chip
inner conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102014223863.3A
Other languages
German (de)
Other versions
DE102014223863A1 (en
Inventor
c/o MITSUBISHI ELECTRIC CORPORA Fukase Tatsuya
c/o MITSUBISHI ELECTRIC CORPORAT Kato Masaki
c/o MITSUBISHI ELECTRIC CORPOR Nishina Tomohiro
c/o MITSUBISHI ELECTRIC CORPOR Kajihara Takanobu
c/o Mitsubishi Electric Corp. Fujita Masahiko
c/o Mitsubishi Electric Corporation Nakajima Dai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102014223863A1 publication Critical patent/DE102014223863A1/en
Application granted granted Critical
Publication of DE102014223863B4 publication Critical patent/DE102014223863B4/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H01L2224/37599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4007—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Leistungshalbleitereinrichtung mit:ersten und zweiten Leitern (1a, 1b), die jeweils eine erste Endseite aufweisen, die als externe Anschlüsse dienen;einem Leistungshalbleiterchip (2), der eine Oberflächenelektrode (2a) aufweist, die auf einer oberen Fläche ausgebildet ist, und ferner eine untere Fläche aufweist, die mit einer zweiten Endseite des ersten Leiters (1a) verbunden ist;einem Innenleiter (4) mit einem ersten Verbindungsabschnitt (4a), der mit der Oberflächenelektrode (2a) verbunden ist, wobei ein erstes leitfähiges Element (3b) dazwischen angeordnet ist, einem zweiten Verbindungsabschnitt (4b), der mit einer zweiten Endseite des zweiten Leiters (1b) verbunden ist, wobei ein zweites leitfähiges Element (3c) dazwischen angeordnet ist, und einem Körperabschnitt (4c), der den ersten Verbindungsabschnitt (4a) und den zweiten Verbindungsabschnitt (4b) verbindet; undeinem Vergussharz (6), das die zweiten Endseiten jeweils des ersten und des zweiten Leiters (1a, 1b), den Leistungshalbleiterchip (2) und den Innenleiter (4) bedeckt,wobei der erste Verbindungsabschnitt (4a), derart dicker als der Körperabschnitt (4c) ausgebildet ist, dass ermöglicht wird, dass ein unteres Ende des ersten Verbindungsabschnitts (4a) weiter unten als ein unteres Ende des Körperabschnitts (4c) angeordnet ist,der Leistungshalbleiterchip (2) ferner einen Elektrodenschutzfilm (2d) aufweist, der mit einer kreisförmigen Öffnung (2d1) auf der Oberflächenelektrode (2a) angeordnet ist,eine Außenform einer unteren Fläche des ersten Verbindungsabschnitts (4a) ein Kreis mit einem Durchmesser ist, der kleiner als ein Durchmesser der kreisförmigen Öffnung (2d1) ist,der erste Verbindungsabschnitt (4a) mit der Oberflächenelektrode (2a) in einer Draufsicht innerhalb eines Außenumfangs der kreisförmigen Öffnung (2d1) verbunden ist, wobei das erste leitfähige Element (3b) in der kreisförmigen Öffnung (2d1) dazwischen angeordnet ist, undder zweite Verbindungsabschnitt (4b) derart dicker als der erste Verbindungsabschnitt (4a) ausgebildet ist, dass ermöglicht wird, dass ein unteres Ende des zweiten Verbindungsabschnitts (4b) weiter unten als das untere Ende des ersten Verbindungsabschnitts (4a) angeordnet ist.A power semiconductor device comprising: first and second leads (1a, 1b) each having a first end face serving as external terminals; a power semiconductor chip (2) having a surface electrode (2a) formed on an upper surface, and further having a lower surface connected to a second end face of the first conductor (1a);an inner conductor (4) having a first connecting portion (4a) connected to the surface electrode (2a), wherein a first conductive member (3b) interposed therebetween, a second connection portion (4b) connected to a second end side of the second conductor (1b) with a second conductive member (3c) interposed therebetween, and a body portion (4c) having the first connection portion (4a ) and the second connecting portion (4b); anda potting resin (6) covering the second end faces of each of the first and second leads (1a, 1b), the power semiconductor chip (2) and the inner lead (4),wherein the first connection portion (4a) is so thicker than the body portion ( 4c) is formed to allow a lower end of the first connection portion (4a) to be located lower than a lower end of the body portion (4c), the power semiconductor chip (2) further includes an electrode protection film (2d) having a circular opening (2d1) is arranged on the surface electrode (2a), an outer shape of a lower surface of the first connecting portion (4a) is a circle having a diameter smaller than a diameter of the circular opening (2d1), the first connecting portion (4a) is connected to the surface electrode (2a) in a plan view within an outer periphery of the circular opening (2d1), wherein the first conductive member (3b) in the kreisfö and the second connecting portion (4b) is formed thicker than the first connecting portion (4a) to allow a lower end of the second connecting portion (4b) to be lower than the lower end of the first connecting portion (4a) is arranged.

Description

HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION

Gebiet der Erfindungfield of invention

Die vorliegende Erfindung betrifft Leistungshalbleitereinrichtungen eines verguss-versiegelten Typs, bei der eine Elektrode an einer oberen Fläche eines Leistungshalbleiterchips und ein Leiter mit einem Innenleiter verbunden sind.The present invention relates to power semiconductor devices of a mold-sealed type in which an electrode on an upper surface of a power semiconductor chip and a conductor are connected to an inner conductor.

Beschreibung des Stands der TechnikDescription of the prior art

Eine Leistungshalbleitereinrichtung für Leistungswandlung ist in verschiedensten Produkten, wie Transporteinrichtungen und einigen Haushalts-Elektrogeräten, verbaut. Aufgrund des Bedarfs zur weiteren Energieeinsparung und Effizienzsteigerung werden Leistungshalbleitereinrichtungen mehr und mehr in Produkten eingebaut, die vormals nicht mit einer Leistungshalbleitereinrichtung ausgestattet waren. Von derartigen Produkten wird verlangt, dass diese zunehmend kompakter werden, und eine höhere Dauerhaltbarkeit aufweisen, womit auch an die in derartigen Produkten verbaute Leistungshalbleitereinrichtung die Anforderungen gestellt werden, kompakter ausgeführt werden zu können und eine hohe Dauerhaltbarkeit aufzuweisen. Gemeinhin ist eine Leistungshalbleitereinrichtung derart ausgelegt, dass ein Leistungshalbleiterchip auf einem Substrat befestigt ist, das ein Verdrahtungsmuster oder einen Leiter (einen Leiterrahmen) mit einem leitfähigen Element aufweist, und dass eine Elektrode auf einer oberen Fläche des Leistungshalbleiterchips und ein anderer Leiter (Anschluss) mit einem Verdrahtungselement, wie einer Drahtverbindung oder einem Innenleiter verbunden sind, der durch Ausformen einer Kupferplatte ausgebildet ist.A power semiconductor device for power conversion is installed in various products such as transportation equipment and some household electric appliances. Due to the need to further save energy and increase efficiency, power semiconductor devices are more and more incorporated into products that were not previously equipped with a power semiconductor device. Products of this type are required to become increasingly compact and have a higher durability, which means that the power semiconductor device installed in such products is also subject to the requirement of being able to be made more compact and having a high durability. Commonly, a power semiconductor device is designed such that a power semiconductor chip is mounted on a substrate having a wiring pattern or a lead (a lead frame) with a conductive member, and that an electrode on an upper surface of the power semiconductor chip and another lead (terminal) with a wiring member such as wire bonding or an inner conductor formed by molding a copper plate.

Bei Leistungshalbleitereinrichtungs-Komponenten ist einer der Faktoren, der die Größe oder die Lebensdauer der Leistungshalbleitereinrichtung beeinflusst, die Form des Verdrahtungselements, das mit einer Elektrode auf dem Leistungshalbleiterchip verbunden ist. Der Leistungshalbleiterchip ist aus einem Halbleitermaterial, wie Si oder SiC ausgebildet, das einen geringen linearen Expansionskoeffizienten aufweist, und auf deren Oberfläche ist häufig eine Baugruppen-Struktur ausgebildet. Das Verdrahtungselement des Leistungshalbleiterchips ist gemeinhin aus einem Metallmaterial mit einer hohen elektrischen Leitfähigkeit ausgebildet, und dessen linearer Expansionskoeffizient ist größer als der des Halbleitermaterials. Wenn sich deshalb eine Temperatur der Leistungshalbleitereinrichtung ändert, wird an einem Verbindungsabschnitt zwischen dem Leistungshalbleiterchip und dem Verdrahtungselement durch den Unterschied der linearen Expansionskoeffizienten deshalb mechanische Spannung erzeugt. Um eine Miniaturisierung und hohe Dauerhaltbarkeit der Leistungshalbleitereinrichtung zu erlangen, ist es notwendig zu gewährleisten, dass die mechanische Spannung an dem Verbindungabschnitt innerhalb eines tolerierbaren Bereichs liegt und ferner wird ein Verdrahtungselement geringer Größe benötigt. Angesichts dessen wurden bereits verschiedenste Formen für ein Verdrahtungselement für eine Leistungshalbleitereinrichtung vorgeschlagen, um die oben beschriebenen Probleme zu lösen.In power semiconductor device components, one of the factors affecting the size or lifetime of the power semiconductor device is the shape of the wiring member connected to an electrode on the power semiconductor chip. The power semiconductor chip is formed of a semiconductor material, such as Si or SiC, which has a small coefficient of linear expansion, and a package structure is often formed on the surface thereof. The wiring member of the power semiconductor chip is commonly formed of a metal material having a high electrical conductivity, and its coefficient of linear expansion is larger than that of the semiconductor material. Therefore, when a temperature of the power semiconductor device changes, stress is generated at a connection portion between the power semiconductor chip and the wiring member by the difference in linear expansion coefficients. In order to achieve miniaturization and high durability of the power semiconductor device, it is necessary to ensure that the stress at the connection portion is within a tolerable range, and further, a small-sized wiring member is required. In view of this, various shapes for a wiring member for a power semiconductor device have been proposed in order to solve the problems described above.

Beispielsweise beschreibt die JP 3 240 292 B2 eine Halbleitereinrichtung (ein Halbleiterpaket). Diese Halbleitereinrichtung verwendet eine gebogene Kupferplatte als Verdrahtungselement, die eine Oberflächenelektrode eines Leistungshalbleiterchips und einen Leiter (Anschluss) verbindet. Die Halbleitereinrichtung, welche in der JP 3 240 292 B2 beschrieben ist, kann einen Fehler im Schaltkreis, welcher durch unbeabsichtigten Kontakt des Verdrahtungselements mit einem anderen Abschnitt hervorgerufen ist, verhindern und kann ferner den elektrischen Widerstand oder die Induktivität des Verdrahtungselements in stärkerem Maße reduzieren als bei einer Ausgestaltung, bei welcher der Leistungshalbleiterchip und ein Leiter mit einer Drahtverbindung verbunden sind.For example, describes the JP 3 240 292 B2 a semiconductor device (semiconductor package). This semiconductor device uses a bent copper plate as a wiring member connecting a surface electrode of a power semiconductor chip and a lead (terminal). The semiconductor device disclosed in the JP 3 240 292 B2 can prevent a circuit failure caused by accidental contact of the wiring member with another portion, and further can reduce the electrical resistance or inductance of the wiring member to a greater extent than a configuration in which the power semiconductor chip and a conductor connected with a wire connection.

Gemäß der in der JP 3 240 292 B2 beschriebenen Technik weist das durch Biegen einer Kupferplatte ausgebildete Verdrahtungselement an dem gebogenen Abschnitt eine Rundheit auf. Wenn Lötmaterial als Verbindungselement zum Verbinden der Oberflächenelektrode des Leistungshalbleiterchips und des Verdrahtungselements verwendet wird, kann bei einer derartigen Ausgestaltung beim Schmelzen des Lötmaterials während eines Herstellungsprozesses Lötmaterial entlang der Rundheit des Verdrahtungselements (der Kupferplatte) nach oben kriechen. In einem derartigen Fall kann zwischen dem Leistungshalbleiterchip und dem Verdrahtungselement eine Positionsabweichung auftreten, oder ein Lötmaterial-Steg, welcher die Querschnittsform einer Lötmaterialendlage aufweist, kann sich in einer Form verfestigen, durch die mechanische Spannungen leicht auf der oberen Fläche des Leistungshalbleiterchips konzentriert werden. Dadurch zieht dies ein Problem dahingehend nach sich, dass ein Temperaturänderungsvermögen und eine Gewährleistungsperiode der Leistungshalbleitereinrichtung begrenzt sind.According to the in the JP 3 240 292 B2 described technique, the wiring member formed by bending a copper plate has roundness at the bent portion. In such a configuration, when solder is used as a connecting member for connecting the surface electrode of the power semiconductor chip and the wiring member, when solder is melted during a manufacturing process, solder may creep up along the roundness of the wiring member (copper plate). In such a case, a positional deviation may occur between the power semiconductor chip and the wiring member, or a land of solder having a cross-sectional shape of a land end solder may solidify in a shape by which stress is easily concentrated on the top surface of the power semiconductor chip. Thereby, this entails a problem that a temperature change ability and a warranty period of the power semiconductor device are limited.

Die JP 2011 - 249 395 A offenbart ein Halbleiterbauelement, wobei ein Verbindungsabschnitt einen Vorsprung mit einer flachen kreisförmigen Oberseite aufweist, der durch einen Dübelformungsprozess gebildet wird.the JP 2011 - 249 395 A discloses a semiconductor device wherein a connection portion has a projection with a flat circular top formed by a dowel molding process.

Die US 2008 / 0 197 463 A1 offenbart ferner ein elektronisches Bauelement aufweisend zwei Halbleiter-Bauelemente, eine Kontaktklemme und einen Leiterrahmen mit einem Bauelemente-Trägerteil und elektrischen Leitungen, wobei sich die Kontaktklemme zumindest zwischen der ersten Seite von zwei Halbleiter-Bauelementen und einer Leitung des Leiterrahmens erstreckt, um eine Lastelektrode der zwei Halbleiter-Bauelemente mit einer elektrischen Leitung zu verbinden.US 2008/0 197 463 A1 also discloses an electronic component having two semiconductor components, a contact clamp and a lead frame with a component carrier part and electrical lines, the contact clamp being at least between the first side of two semiconductor components and a line of the lead frame to connect a load electrode of the two semiconductor devices to an electric line.

DARSTELLUNG DER ERFINDUNGPRESENTATION OF THE INVENTION

Angesichts der oben beschriebenen Probleme, zielt die vorliegende Erfindung darauf ab, eine Technik zu schaffen, mit der verhindert werden kann, dass ein Lötmaterial während eines Herstellungsprozesses hochkriechen kann. Die vorliegende Erfindung wird durch die beigefügten Patenansprüche definiert.In view of the problems described above, the present invention aims to provide a technique for preventing a solder material from creeping up during a manufacturing process. The present invention is defined by the appended claims.

Die vorliegende Erfindung stellt eine Leistungshalbleitereinrichtung mit ersten und zweiten Leitern, die eine (erste) Endseiten aufweisen, welche als externe Anschlüsse dienen, einem Leistungshalbleiterchip, einem Innenleiter und einem Vergussharz bereit. Der Leistungshalbleiterchip weist eine Oberflächenelektrode auf, die an einer oberen Fläche ausgebildet ist, und eine untere Fläche des Leistungshalbleiterchips ist mit der anderen (zweiten) Endseite des ersten Leiters verbunden. Der Innenleiter weist auf: einen Verbindungsabschnitt, der mit der Oberflächenelektrode verbunden ist, wobei ein erstes leitfähiges Element dazwischen angeordnet ist, einen zweiten Verbindungsabschnitt, der mit der anderen (zweiten) Endseite des zweiten Leiters verbunden ist, wobei ein zweites leitfähiges Element dazwischen angeordnet ist, und einen Körperabschnitt, der den ersten Verbindungsabschnitt und den zweiten Verbindungsabschnitt verbindet. Das Vergussharz bedeckt die anderen (zweiten) Endseiten der ersten und zweiten Leiter, den Leistungshalbleiterchip und den Innenleiter. Da der erste Verbindungsabschnitt dicker als der Körperabschnitt ausgebildet ist, ist ein unteres Ende des ersten Verbindungsabschnitts weiter unten als ein unteres Ende des Körperabschnitts angeordnet. Der Leistungshalbleiterchip weist einen Elektrodenschutzfilm auf, der mit einer kreisförmigen Öffnung auf der Oberflächenelektrode angeordnet ist. Eine Außenform einer unteren Fläche des ersten Verbindungsabschnitts ist ein Kreis mit einem Durchmesser, der kleiner als ein Durchmesser der Öffnung ist. Der erste Verbindungsabschnitt ist mit der Oberflächenelektrode in einer Draufsicht innerhalb eines Außenumfangs der Öffnung verbunden, wobei das erste leitfähige Element in der Öffnung dazwischen angeordnet ist.The present invention provides a power semiconductor device including first and second leads having end (first) sides serving as external terminals, a power semiconductor chip, an inner lead, and a sealing resin. The power semiconductor chip has a surface electrode formed on a top surface, and a bottom surface of the power semiconductor chip is connected to the other (second) end side of the first lead. The inner conductor has: a connection portion connected to the surface electrode with a first conductive member interposed therebetween, a second connection portion connected to the other (second) end side of the second conductor with a second conductive member interposed therebetween , and a body portion connecting the first connection portion and the second connection portion. The sealing resin covers the other (second) end sides of the first and second leads, the power semiconductor chip, and the inner lead. Since the first connection portion is formed thicker than the body portion, a lower end of the first connection portion is located lower than a lower end of the body portion. The power semiconductor chip has an electrode protection film arranged with a circular opening on the surface electrode. An outer shape of a bottom surface of the first connection portion is a circle having a diameter smaller than a diameter of the opening. The first connection portion is connected to the surface electrode inside an outer periphery of the opening in a plan view with the first conductive member interposed in the opening.

Gemäß dem ersten Aspekt der Erfindung ist der zweite Verbindungsabschnitt derart dicker ausgebildet als der erste Verbindungsabschnitt, dass ermöglicht wird, dass ein unteres Ende des zweiten Verbindungsabschnitts weiter unten als das untere Ende des ersten Verbindungsabschnitts angeordnet ist.According to the first aspect of the invention, the second connection portion is formed thicker than the first connection portion so as to allow a lower end of the second connection portion to be located lower than the lower end of the first connection portion.

Gemäß dem zweiten Aspekt der Erfindung sind die Beziehungen 0,7 x ds < dl und 0,05 mm < (ds-dl) erfüllt, wenn der Durchmesser der kreisförmigen Öffnung als ds definiert ist, und der Durchmesser der kreisförmigen unteren Fläche des ersten Verbindungsabschnitts als dl definiert ist.According to the second aspect of the invention, the relationships 0.7×ds<dl and 0.05mm<(ds-dl) are satisfied when the diameter of the circular opening is defined as ds and the diameter of the circular bottom surface of the first connecting portion is defined as dl.

Da der erste Verbindungsabschnitt dicker als der Körperabschnitt ausgebildet ist, ist das untere Ende des ersten Verbindungsabschnitts weiter unten angeordnet, als das untere Ende des Körperabschnitts. „Unten“ bezieht sich dabei auf die in den Zeichnungen dargestellte Anordnung, wobei die damit bezeichnete Richtung der oben-unten Richtung des Leistungshalbleiterchips entspricht (die Oberflächenelektrode befindet sich „oben“). Mit dieser Ausgestaltung kann eine Rundheit an einem Ende der unteren Fläche des ersten Verbindungsabschnitts reduziert werden, was Lötmaterial davon abhalten kann, während eines Herstellungsprozesses nach oben zu kriechen.Since the first connecting portion is formed thicker than the body portion, the lower end of the first connecting portion is located lower than the lower end of the body portion. “Bottom” here refers to the arrangement shown in the drawings, the direction thus designated corresponding to the top-bottom direction of the power semiconductor chip (the surface electrode is located “top”). With this configuration, roundness at an end of the bottom surface of the first connection portion can be reduced, which can prevent solder from creeping up during a manufacturing process.

Diese und andere Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung besser ersichtlich werden, wenn diese in Zusammenschau mit den begleitenden Zeichnungen betrachtet wird.These and other objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description of the present invention when considered in conjunction with the accompanying drawings.

Figurenlistecharacter list

  • 1 ist eine Querschnittsansicht, die eine Ausgestaltung einer ersten artverwandten Leistungshalbleitereinrichtung schematisch darstellt. 1 12 is a cross-sectional view schematically showing a configuration of a first related power semiconductor device.
  • 2 ist eine Draufsicht, welche die Ausgestaltung der ersten artverwandten Leistungshalbleitereinrichtung schematisch darstellt. 2 12 is a plan view schematically showing the configuration of the first related power semiconductor device.
  • 3 ist eine Querschnittsansicht, die eine Ausgestaltung einer zweiten artverwandten Leistungshalbleitereinrichtung schematisch darstellt. 3 12 is a cross-sectional view schematically showing a configuration of a second related power semiconductor device.
  • 4 ist eine vergrößerte Querschnittsansicht, welche die Ausgestaltung der zweiten artverwandten Leistungshalbleitereinrichtung schematisch darstellt. 4 14 is an enlarged cross-sectional view schematically showing the configuration of the second related power semiconductor device.
  • 5 ist eine vergrößerte Querschnittsansicht, welche die Ausgestaltung der erfindungsgemäßen Leistungshalbleitereinrichtung schematisch darstellt. 5 12 is an enlarged cross-sectional view schematically showing the configuration of the power semiconductor device according to the present invention.
  • 6 ist eine auseinandergezogene perspektivische Ansicht, die eine Ausgestaltung einer Leistungshalbleitereinrichtung gemäß der ersten bevorzugten Ausführungsform schematisch darstellt. 6 14 is an exploded perspective view schematically showing a configuration of a power semiconductor device according to the first preferred embodiment.
  • 7A und 7B sind Draufsichten, welche die Ausgestaltung der ersten artverwandten Leistungshalbleitereinrichtung bzw. einer Leistungshalbleitereinrichtung gemäß der zweiten bevorzugten Ausführungsform schematisch darstellen. 7A and 7B 12 are plan views that schematically show the configuration of the first related power semiconductor device or a power semiconductor device according to the second preferred embodiment.
  • 8 ist eine Querschnittsansicht, die ein Beispiel eines Kehlungswinkels darstellt. 8th 12 is a cross-sectional view showing an example of a fillet angle.
  • 9A und 9B sind auseinandergezogene Draufsichten, welche die Ausgestaltung der Leistungshalbleitereinrichtung gemäß der ersten und zweiten bevorzugten Ausführungsformen schematisch darstellen. 9A and 9B 12 are exploded plan views schematically showing the configuration of the power semiconductor device according to the first and second preferred embodiments.

AUSFÜHRLICHE BESCHREIBUNG ARTVERWANDTER UND BEVORZUGTER AUSFÜHRUNGSFORMEN DER ERFINDUNGDETAILED DESCRIPTION OF RELATED AND PREFERRED EMBODIMENTS OF THE INVENTION

Erste Artverwandte LeistungshalbleitereinrichtungFirst related power semiconductor device

1 ist eine Querschnittsansicht, die eine Ausgestaltung einer ersten artverwandten Leistungshalbleitereinrichtung schematisch darstellt, und 2 ist eine Draufsicht, welche die Ausgestaltung der ersten artverwandten Leistungshalbleitereinrichtung schematisch darstellt. 1 12 is a cross-sectional view schematically showing a configuration of a first related power semiconductor device, and 2 12 is a plan view schematically showing the configuration of the first related power semiconductor device.

Die Leistungshalbleitereinrichtung weist mehrere Leiter 1 (Leiter 1a, 1b, 1c), einen Leistungshalbleiterchip 2, leitfähige Element 3a, 3b und 3c, einen Innenleiter 4, einen Draht 5 (5a, 5b) und ein Vergussharz 6 auf, welches diese Komponenten im Wesentlichen bedeckt. Wie in 2 dargestellt, weist der Leistungshalbleiterchip 2 eine Oberflächenelektrode 2a (im Sinne von „Elektrode der oberen Fläche“ oder „Elektrode an der oberen Fläche“), die auf einer oberen Fläche davon ausgebildet ist, und eine nichtdargestellte Elektrode an der unteren Fläche auf, die an einer unteren Fläche des Leistungshalbleiterchips ausgebildet ist.The power semiconductor device includes a plurality of leads 1 (leads 1a, 1b, 1c), a power semiconductor chip 2, conductive members 3a, 3b, and 3c, an inner lead 4, a wire 5 (5a, 5b), and a potting resin 6 which essentially contains these components covered. As in 2 1, the power semiconductor chip 2 has a surface electrode 2a (in the sense of “upper surface electrode” or “upper surface electrode”) formed on an upper surface thereof, and an unillustrated lower surface electrode formed on is formed on a lower surface of the power semiconductor chip.

<Leiter><ladder>

Jeweils eine Endseiten (im Sinne von „erste Endseiten“) des Leiters 1a (erster Leiter), des Leiters 1b (zweiter Leiter), und des Leiters 1c (dritter Leiter) dienen als externe Anschlüsse, welche von dem Vergussharz 6 freigelegt sind, und die anderen Endseiten (im Sinne von „zweiten Endseiten“) dienen jeweils als interne Anschlüsse, welche von dem Vergussharz 6 bedeckt sind.Each of one end faces (in the sense of “first end faces”) of the conductor 1a (first conductor), the conductor 1b (second conductor), and the conductor 1c (third conductor) serve as external terminals exposed from the sealing resin 6, and the other end faces (in the sense of “second end faces”) each serve as internal terminals covered by the sealing resin 6 .

Der Leiter 1a ist mit der Elektrode der unteren Fläche an dem Leistungshalbleiterchip 2 elektrisch verbunden, wobei das leitfähige Element 3a dazwischen angeordnet ist. Der Leiter 1b ist mit der Oberflächenelektrode 2a des Leistungshalbleiterchips 2 über die leitfähigen Elemente 3b und 3c und den Innenleiter 4 elektrisch verbunden. Der Leiter 1c wird später beschrieben.The lead 1a is electrically connected to the lower surface electrode on the power semiconductor chip 2 with the conductive member 3a interposed therebetween. The lead 1b is electrically connected to the surface electrode 2a of the power semiconductor chip 2 via the conductive members 3b and 3c and the inner lead 4 . The conductor 1c will be described later.

Die Leiter 1a, 1b und 1c (hernach als „Leiter 1“ bezeichnet, sofern sie nicht unterschieden werden) sind aus Metall ausgebildet. Beispielsweise sind sie aus einer Legierung ausgebildet, welche Kupfer oder Aluminium als ein Grundmaterial aufweist. Das Grundmetall kann auf der Oberfläche des Leiters 1 freigelegt sein, oder es kann zumindest ein Teil der Oberfläche beschichtet sein.The conductors 1a, 1b and 1c (hereinafter referred to as "conductor 1" unless distinguished) are formed of metal. For example, they are formed of an alloy containing copper or aluminum as a base material. The base metal may be exposed on the surface of the conductor 1, or at least part of the surface may be coated.

Der Leiter 1 wird durch selektives Zuschneiden eines einzelnen Leiterrahmens ausgebildet, der durch Ausformen eines plattenförmigen Elements in ein Verdrahtungsmuster, etwa durch einen Ätzprozess oder einen Press-prozess, ausgebildet ist. Insbesondere werden der Leistungshalbleiterchip 2, der Innenleiter 4, die leitfähigen Elemente 3a, 3b und 3c und der Draht 5 auf einer Oberfläche des Leiterrahmens verteilt sowie auf dieser angebracht und sie werden durch das Vergussharz 6 umschlossen und versiegelt - ausschließlich der externen Anschlüsse. Darauf folgend wird ein zum elektrischen Verdrahten nicht benötigter Abschnitt des Leiterrahmens entfernt, wodurch ein Schaltkreis auf der Leistungshalbleitereinrichtung ausgebildet ist.The lead 1 is formed by selectively cutting a single lead frame formed by molding a plate-shaped member into a wiring pattern such as by an etching process or a pressing process. Specifically, the power semiconductor chip 2, the inner lead 4, the conductive members 3a, 3b and 3c, and the wire 5 are distributed and mounted on a surface of the lead frame, and they are encapsulated and sealed by the sealing resin 6 excluding the external terminals. Subsequently, a portion of the lead frame not required for electrical wiring is removed, thereby forming a circuit on the power semiconductor device.

<Leistungshalbleiterchip, Draht><power semiconductor chip, wire>

Wie oben beschrieben, weist der Leistungshalbleiterchip 2 die Oberflächenelektrode 2a, die auf der in 2 dargestellten oberen Fläche ausgebildet ist, und die nicht dargestellte Elektrode der unteren Fläche auf, die auf der unteren Fläche ausgebildet ist. Wie in 1 dargestellt, ist die untere Fläche (die Elektrode der unteren Fläche) des Leistungshalterchips 2 mit dem Innenanschluss (der anderen Endseite) des Leiters 1a verbunden, wobei das leitfähige Element 3a dazwischen angeordnet ist, wodurch es mechanisch und elektrisch mit dem Leiter 1a verbunden ist. Die Oberflächenelektrode 2a des Leistungshalbleiterchips 2 ist mit einem unteren Abschnitt des Innenleiters 4 verbunden, wobei das leitfähige Element 3b dazwischen angeordnet ist, wodurch sie mechanisch und elektrisch mit dem Innenleiter 4 verbunden ist.As described above, the power semiconductor chip 2 has the surface electrode 2a formed on the in 2 and the unillustrated lower surface electrode formed on the lower surface. As in 1 1, the bottom surface (the bottom surface electrode) of the power holder chip 2 is connected to the inner terminal (the other end side) of the lead 1a with the conductive member 3a interposed therebetween, thereby being mechanically and electrically connected to the lead 1a. The surface electrode 2a of the power semiconductor chip 2 is connected to a lower portion of the inner conductor 4 with the conductive member 3b interposed therebetween, thereby being mechanically and electrically connected to the inner conductor 4 .

Wenn er eingeschaltet ist, gibt der Leistungshalbleiterchip 2 elektrische Ströme in seiner Dickenrichtung weiter, und unterbricht den Strom, wenn er abgeschaltet ist. Beispielsweise können nicht nur Si, sondern auch SiC, SiN, GaN, oder GaAs für das Material des Leitungshalbleiterchips 2 verwendet werden. Eine Schicht auf der ein Verlöten ausgeführt werden kann, wie eine Ni-Beschichtungs-Schicht kann auf der Fläche der Oberflächenelektrode 2a des Leistungshalbleiterchips 2 ausgebildet sein.The power semiconductor chip 2 passes electric currents in its thickness direction when turned on, and interrupts the current when turned off. For example, not only Si but also SiC, SiN, GaN, or GaAs can be used for the material of the power semiconductor chip 2 . A layer on which soldering can be performed, such as a Ni plating layer may be formed on the surface of the surface electrode 2 a of the power semiconductor chip 2 .

Der Leistungshalbleiterchip 2 ist ein Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET) und weist ferner eine Gate-Elektrode 2b auf, die, wie in 2 dargestellt, gesondert von der Oberflächenelektrode 2a auf der oberen Fläche ausgebildet ist. Allerdings ist die vorliegende Erfindung nicht hierauf beschränkt. Anstelle des MOSFETs kann der Leistungshalbleiterchip 2 auch ein Bipolar-Transistor mit isoliertem Gate (IGBT) sein.The power semiconductor chip 2 is a metal oxide semiconductor field effect transistor (MOSFET) and also has a gate electrode 2b which, as in FIG 2 shown, is formed separately from the surface electrode 2a on the upper surface. However, the present invention is not limited to this. Instead of the MOSFET, the power semiconductor chip 2 can also be an insulated gate bipolar transistor (IGBT).

Der Leistungshalbleiterchip 2 weist eine nicht dargestellte Temperaturerfassungsdiode auf, die auf der oberen Fläche eine Temperatur erfasst. Demgemäß weist der Leistungshalbleiterchip 2 ferner eine Elektrode 2c auf (hernach als „Temperaturerfassungs-Diodenelektrode 2c“ bezeichnet), die, wie in 2 dargestellt, gesondert von der Oberflächenelektrode 2a und der Gate-Elektrode 2b auf der oberen Fläche ausgebildet ist.The power semiconductor chip 2 has a temperature detection diode, not shown, which detects a temperature on the upper surface. Accordingly, the power semiconductor chip 2 further includes an electrode 2c (hereinafter referred to as “temperature-sensing diode electrode 2c”) which, as in FIG 2 shown, is formed separately from the surface electrode 2a and the gate electrode 2b on the upper surface.

Wenn die Gate-Elektrode 2b und die Temperaturerfassungs-Diodenelektrode 2c auf dem Leistungshalbleiterchip 2 angebracht sind, sind der Leiter 1c (Leiter 1c1 in 2) für den Gate-Anschluss und der Leiter 1c (Leiter 1c2 in 2) für den Temperaturerfassungs-Diodenanschluss an der Leistungshalbleitereinrichtung angeordnet. Die Gate-Elektrode 2b und der Leiter 1c1 sind durch den Draht 5 (Draht 5a in 2) durch Verbinden (bonding) verbunden, während die Temperaturerfassungs-Diodenelektrode 2c und der Leiter 1c2 durch den Draht 5 (Draht 5b in 2) durch Verbinden (bonding) verbunden sind.When the gate electrode 2b and the temperature-sensing diode electrode 2c are mounted on the power semiconductor chip 2, the lead 1c (lead 1c1 in 2 ) for the gate terminal and conductor 1c (conductor 1c2 in 2 ) arranged for the temperature sensing diode connection on the power semiconductor device. The gate electrode 2b and the conductor 1c1 are connected by the wire 5 (wire 5a in 2 ) connected by bonding while the temperature detecting diode electrode 2c and the conductor 1c2 are connected by the wire 5 (wire 5b in 2 ) are connected by bonding.

Die Leistungshalbleitereinrichtung weist nur den Leistungshalbleiterchip 2 auf. Allerdings ist die vorliegende Erfindung nicht hierauf beschränkt. Die Leistungshalbleitereinrichtung kann mehrere Leistungshalbleiterchips 2 aufweisen. Beispielweise können durch Kombinieren mehrerer (z.B. sechs) Leistungshalbleiterchips 2 in einer Leistungshalbleitereinrichtung die Schaltkreise eines Inverters, eines Konverters, oder eines Gleichrichters ausgebildet werden. Alternativ können die Schaltkreise eines Inverters, eines Konverters oder eines Gleichrichters durch Kombinieren von Leistungshalbleiterchips 2 in mehreren Leistungshalbleitereinrichtungen ausgebildet werden. Eine Chipkomponente, wie eine Kapazität oder ein Shunt-Widerstand, oder ein Steuerungsschaltkreis (Control IC) können in der Leistungshalbleitereinrichtung angebracht sein.The power semiconductor device has only the power semiconductor chip 2 . However, the present invention is not limited to this. The power semiconductor device can have multiple power semiconductor chips 2 . For example, by combining a plurality of (e.g. six) power semiconductor chips 2 into one power semiconductor device, the circuits of an inverter, a converter, or a rectifier can be formed. Alternatively, the circuits of an inverter, a converter, or a rectifier can be formed by combining power semiconductor chips 2 into a plurality of power semiconductor devices. A chip component such as a capacitance or a shunt resistor, or a control circuit (Control IC) may be mounted in the power semiconductor device.

<Leitfähiges Element><Conductive Element>

Wie in 1 dargestellt, ist das leitfähige Element 3b zwischen der Oberflächenelektrode 2a des Leistungshalbleiterchips 2 und einem Ende des Innenleiters 4 angeordnet. Für das leitfähige Element 3b wird beispielsweise ein Lötmaterial verwendet. Wenn der Leistungshalbleiterchip 2 ein MOSFET oder ein IGBT ist, ist die Oberflächenelektrode 2a, welche eine komplizierte Mikrostruktur aufweist, insbesondere derart ausgebildet, dass sie dem Leistungshalbleiterchip 2 gestattet, eine notwendige Funktionalität aufzuweisen. Die Mikrostruktur ist anfällig gegenüber mechanischen Spannungen, die durch externe Kräfte oder Deformationen hervorgerufen werden. Wenn durch die mechanische Spannung ein Defekt wie ein Riss in der Mikrostruktur auftritt, geht die oben beschrieben Funktionalität in den meisten Fällen verloren. Deshalb ist es notwendig, dass die Härte des Lötmaterials nach dem Aushärten und die Ausrundungsform, die eine Querschnittsform des Ausbreitungsendes des Lötmaterials nach dem Aushärten darstellt, eine Härte und eine Form aufweisen, welche die Entstehung von mechanischen Spannungen an der Oberflächenelektrode 2a soweit wie möglich verhindert.As in 1 shown, the conductive element 3b is arranged between the surface electrode 2a of the power semiconductor chip 2 and one end of the inner conductor 4 . For example, a solder material is used for the conductive member 3b. In particular, when the power semiconductor chip 2 is a MOSFET or an IGBT, the surface electrode 2a, which has a complicated microstructure, is formed in such a manner as to allow the power semiconductor chip 2 to have a necessary functionality. The microstructure is susceptible to mechanical stresses induced by external forces or deformations. If a defect such as a crack in the microstructure occurs as a result of the mechanical stress, the functionality described above is lost in most cases. Therefore, it is necessary that the hardness of the brazing material after hardening and the fillet shape, which is a cross-sectional shape of the spreading end of the brazing material after hardening, have a hardness and a shape that prevent generation of stress on the surface electrode 2a as much as possible .

Das leitfähige Element 3a ist zwischen dem internen Anschluss des Leiters 1a auf der Elektrode der unteren Fläche des Leistungshalbleiterchips 2 angeordnet. Das leitfähige Element 3c ist zwischen dem internen Anschluss des Leiters 1b und dem anderen Ende des Innenleiters 4 angeordnet. Als die leitfähigen Elemente 3a und 3c wird beispielsweise ein Lötmaterial oder eine Ag (Silber)-Paste verwendet. Wenn das Lötmaterial, welches für die leitfähigen Elemente 3c und 3a verwendet wird, das gleiche ist, das für das leitfähige Element 3b verwendet wird, können alle leitfähigen Elemente 3a, 3b und 3c während des Verbindungsvorgangs gleichzeitig verbunden werden, wodurch die Effizienz während des Herstellens gesteigert werden kann. Selbstverständlich kann auch ein Lötmaterial für die leitfähigen Elemente 3a und 3c verwendet werden, das verglichen mit der Zusammensetzung des Lötmaterials des leitfähigen Elements 3b eine unterschiedliche Zusammensetzung aufweist. In diesem Fall können die Schmelztemperaturen der Lötmaterialien unterschiedlich ausgelegt werden. Deshalb kann eines der leitfähigen Elemente geschmolzen werden, bevor das andere geschmolzen wird, wodurch ein Freiheitsgrad während des Herstellens vergrößert wird. Eine Ag-Paste kann für die leitfähigen Elemente 3a und 3c verwendet werden. In diesem Fall kann eine ähnliche Wirkung erlangt werden, wie falls das für die leitfähigen Elemente 3a und 3c verwendete Lötmaterial eine unterschiedliche Zusammensetzung als das Lötmaterial für das leitfähige Element 3b aufweist.The conductive member 3a is arranged between the internal terminal of the conductor 1a on the bottom surface electrode of the power semiconductor chip 2 . The conductive member 3c is interposed between the internal terminal of the conductor 1b and the other end of the inner conductor 4 . As the conductive members 3a and 3c, for example, a solder or an Ag (silver) paste is used. When the soldering material used for the conductive members 3c and 3a is the same as that used for the conductive member 3b, all the conductive members 3a, 3b and 3c can be connected simultaneously during the connecting process, thereby improving the efficiency during manufacturing can be increased. Of course, a solder material having a different composition compared to the composition of the solder material of the conductive member 3b may also be used for the conductive members 3a and 3c. In this case, the melting temperatures of the brazing materials can be designed differently. Therefore, one of the conductive members can be melted before the other is melted, thereby increasing a degree of freedom during manufacturing. An Ag paste can be used for the conductive members 3a and 3c. In this case, a similar effect can be obtained as if the soldering material used for the conductive members 3a and 3c has a different composition than the soldering material for the conductive member 3b.

<Vergussharz><Encapsulant>

Das Vergussharz 6 bedeckt die internen Anschlüsse (die anderen Endseiten) der Leiter 1a, 1b und 1c, den Leistungshalbleiterchip 2 und den Innenleiter 4.The sealing resin 6 covers the internal terminals (the other end sides) of the conductors 1a, 1b and 1c, the power semiconductor chip 2 and the inner conductor 4.

<Innenleiter><inner conductor>

Der Innenleiter 4 weist einen ersten Verbindungsabschnitt 4a, einen zweiten Verbindungsabschnitt 4b und einen Körperabschnitt 4c auf. Der erste Verbindungsabschnitt 4a ist mit der Oberflächenelektrode 2a verbunden, wobei das leitfähige Element (das erste leitfähige Element) 3b dazwischen angeordnet ist. Der zweite Verbindungsabschnitt 4b ist mit dem internen Anschluss (der anderen Endseite) des Leiters 1b verbunden, wobei das leitfähige Element 3c dazwischen angeordnet ist. Der Körperabschnitt 4c verbindet den ersten Verbindungsabschnitt 4a und den zweiten Verbindungsabschnitt 4b.The inner conductor 4 has a first connection portion 4a, a second connection portion 4b and a body portion 4c. The first connection portion 4a is connected to the surface electrode 2a with the conductive member (first conductive member) 3b interposed therebetween. The second connection portion 4b is connected to the internal terminal (the other end side) of the conductor 1b with the conductive member 3c interposed therebetween. The body portion 4c connects the first connection portion 4a and the second connection portion 4b.

Da der erste Verbindungsabschnitt 4a dicker als der Körperabschnitt 4c ausgebildet ist, ist ein unteres Ende des ersten Verbindungsabschnitts 4a weiter unten als ein unteres Ende des Körperabschnitts 4c angeordnet. Da der zweite Verbindungsabschnitt 4b dicker als der Körperabschnitt 4c ausgebildet ist, ist ein unteres Ende des zweiten Verbindungsabschnitts 4b gleichermaßen unter dem unteren Ende des Körperabschnitts 4c angeordnet. Insbesondere ist der Körperabschnitt 4c in höherem Maße von dem Leiter 1a beabstandet, als der erste Verbindungsabschnitt 4a und der zweite Verbindungsabschnitt 4b. Diese Ausgestaltung verhindert einen Kurzschluss zwischen dem Leiter 1a und dem Innenleiter 4. Der Innenleiter 4 wird durch einen Prozess, wie einen Schneidbearbeitungsprozess, einen Extrusionsprozess, einen Ziehprozess, einen Gießprozess, einen Schmiedeprozess, einen Stauchungsprozess (crushing process) oder durch Bearbeitung mit einem elektrischen Funken (electric spark machining) ausgebildet.Since the first connecting portion 4a is formed thicker than the body portion 4c, a lower end of the first connecting portion 4a is located lower than a lower end of the body portion 4c. Since the second connecting portion 4b is formed thicker than the body portion 4c, a lower end of the second connecting portion 4b is similarly located below the lower end of the body portion 4c. In particular, the body portion 4c is spaced from the conductor 1a to a greater extent than the first connection portion 4a and the second connection portion 4b. This configuration prevents a short circuit between the conductor 1a and the inner conductor 4. The inner conductor 4 is formed by a process such as a cutting process, an extrusion process, a drawing process, a casting process, a forging process, a crushing process or by machining with an electric Spark (electric spark machining) trained.

Eine Querschnittsfläche des Körperabschnitts 4c wird durch einen Betrag eines fließenden Stroms bestimmt. Es wird von einer Leistungshalbleitereinrichtung ausgegangen, durch die ein Strom von einigen Ampere bis Hunderten Ampere, einschließlich Momentanströme strömt, und es ist bevorzugt, dass die Querschnittsfläche auf 1 mm2 oder mehr festgelegt ist. Eingedenk dieser Situation ist die Querschnittsfläche des Körperabschnitts 4c auf ungefähr 1,5 mm2 festgelegt und die Dicke ist auf ungefähr 0,5 mm festgelegt.A cross-sectional area of the body portion 4c is determined by an amount of current flowing. Assume a power semiconductor device through which flows a current of several amperes to hundreds of amperes including instantaneous currents, and it is preferable that the cross-sectional area is set to 1 mm 2 or more. With this situation in mind, the cross-sectional area of the body portion 4c is set to be about 1.5 mm 2 and the thickness is set to be about 0.5 mm.

Der Abschnitt des Innenleiters 4, mit Ausnahme des Abschnitts, der mittels der leitfähigen Elemente 3b und 3c verbunden ist, ist durch das Vergussharz 6 derart umschlossen, dass er mit dem Vergussharz 6 in Kontakt ist. Deshalb wird der Innenleiter 4 auf dem Leistungshalbleiterchip 2 und dem Leiter 1b angebracht, ohne während des Herstellens extern abgestützt zu werden.The portion of the inner conductor 4 except for the portion connected by the conductive members 3b and 3c is encapsulated by the sealing resin 6 so as to be in contact with the sealing resin 6 . Therefore, the inner lead 4 is mounted on the power semiconductor chip 2 and the lead 1b without being externally supported during manufacturing.

<Zweite Artverwandte Leistungshalbleitereinrichtung><Second related power semiconductor device>

3 ist eine Querschnittsansicht, welche ähnlich wie 1 eine Ausgestaltung einer zweiten artverwandten Leistungshalbleitereinrichtung . 4 ist eine Querschnittsansicht, in welcher ein Abschnitt vergrößert dargestellt ist, der in 3 durch ein Rechteck aus einer Einpunkt-Kettenlinie umschlossen ist. In 4 ist die Darstellung des Vergussharzes 6 aus Gründen der besseren Zugänglichkeit weggelassen. 3 12 is a cross-sectional view similar to FIG 1 an embodiment of a second related power semiconductor device. 4 Fig. 12 is a cross-sectional view in which a portion indicated in Fig 3 is enclosed by a rectangle made of a one-point chain line. In 4 the representation of the casting resin 6 is omitted for reasons of better accessibility.

Bei der zweiten artverwandten Leistungshalbleitereinrichtung werden die Komponenten, welche den oben beschriebenen entsprechen, durch die gleichen Bezugszeichen bezeichnet, und die Komponenten der zweiten artverwandten Leistungshalbleitereinrichtung, die sich von den oben beschriebenen unterscheiden und die damit assoziierten Probleme werden nachstehend beschrieben.In the second related power semiconductor device, the components that are the same as those described above are denoted by the same reference numerals, and the components of the second related power semiconductor device that are different from those described above and the problems associated therewith will be described below.

Wie in 3 gezeigt, weist die zweite artverwandte Leistungshalbleitereinrichtung einen Innenleiter 41 auf, welcher dem Innenleiter 4 entspricht. Der Innenleiter 41 weist eine Form auf, die durch Biegen einer einzelnen Platte ausgebildet wurde. Wie in 4 dargestellt, wird ein Ende 41a des Innenleiters 41 an der Verbindungsfläche (untere Fläche), die mit der Oberflächenelektrode 2a verbunden ist, zu einem gebogenen Abschnitt, der in einer Querschnittsansicht eine gewisse Rundheit aufweist. Der Radius dieser Rundheit wird im Allgemeinen ungefähr gleich der Dicke des Innenleiters 41 sein, was von den prinzipiellen Gegebenheiten eines Biegevorgangs herrührt.As in 3 shown, the second related power semiconductor device has an inner conductor 41 which corresponds to the inner conductor 4 . The inner conductor 41 has a shape formed by bending a single plate. As in 4 1, an end 41a of the inner conductor 41 at the connection surface (lower surface) connected to the surface electrode 2a becomes a bent portion having a certain roundness in a cross-sectional view. The radius of this roundness will generally be approximately equal to the thickness of the inner conductor 41, which is due to the basic conditions of a bending process.

Wenn das Ende 41a die oben beschriebene Rundheit aufweist, läuft das Lötmaterial beim Schmelzen des Lötmaterials des leitfähigen Elements 3b während eines Herstellungsprozesses das Ende 41a hoch und kriecht hin zu einer unteren Fläche 41b eines Körperabschnitts des Innenleiters 41, wodurch ein Ausläufer 3b1 des Lötmaterials in einer Form verfestigt werden kann, die leicht dazu führt, dass sich mechanische Spannungen an der oberen Fläche des Leistungshalbleiterchips 2 konzentrieren können. Insbesondere kann eine im Wesentlichen lineare Form des Ausläufers 3b1 in einer keilförmigen Form erstarren (wenn die obere Fläche des Leistungshalbleiterchips 2 im Querschnitt betrachtet wird).When the end 41a has the roundness described above, when the solder of the conductive member 3b melts during a manufacturing process, the solder runs up the end 41a and creeps toward a lower surface 41b of a body portion of the inner conductor 41, causing a tail 3b1 of the solder in a Form can be solidified, which easily leads to the fact that mechanical stress on the upper surface of the power semiconductor chip 2 can concentrate. Specifically, a substantially linear shape of the extension 3b1 may be solidified in a wedge shape (when the top surface of the power semiconductor chip 2 is viewed in cross section).

Wenn sich der Leiter 1a unter dem Leistungshalbleiterchip 2 in diesem Zustand infolge von Transportschäden oder einer Temperaturänderung krümmt, kann mechanische Spannung erzeugt werden, wenn die an das Vorderende des Keils angrenzende obere Fläche des Leistungshalbleiterchips 2 über den Ausläufer 3b1 in einer Richtung des Abschälens des Innenleiters 41 drückt. In diesem Fall ist als Gegenkraft mechanische Spannung an der oberen Fläche des Leistungshalbleiterchips 2 konzentriert, was die Mikrostruktur der Oberflächenelektrode 2a, die auf der oberen Fläche des Leistungshalbleiterchips 2 ausgebildet ist, brechen kann. Um einen durch die mechanische Spannung hervorgerufenen Defekt zu verhindern, ist die zweite artverwandte Leistungshalbleitereinrichtung Limitationen hinsichtlich des Transports, Temperaturänderungen und eines Gewährleistungszeitraums unterworfen. Wenn das Lötmaterial nach oben kriecht, wird die Oberflächenspannung des Lötmaterials während eines Schmelzprozesses des Lötmaterials ferner derart unausgewogen, dass zwischen dem Leistungshalbleiterchip 2 und dem Innenleiter 41 eine Positionsabweichung hervorgerufen werden kann.If the lead 1a bends under the power semiconductor chip 2 in this state due to damage in transit or a change in temperature, stress may be generated that when the top surface of the power semiconductor chip 2 adjacent to the front end of the wedge pushes in a direction of peeling the inner conductor 41 via the spur 3b1. In this case, as a counterforce, stress is concentrated on the top surface of the power semiconductor chip 2, which may break the microstructure of the surface electrode 2a formed on the top surface of the power semiconductor chip 2. In order to prevent a defect caused by the mechanical stress, the second related power semiconductor device is subject to limitations in transportation, temperature changes, and a warranty period. Further, when the solder creeps up, the surface tension of the solder becomes so unbalanced during a melting process of the solder that a positional deviation may be caused between the power semiconductor chip 2 and the inner conductor 41 .

Bei Leistungshalbleitereinrichtungen liegt die Tendenz vor, dass der Innenleiters 41 mit einem Anstieg des Stroms, der durch die Leistungshalbleitereinrichtung fließt, dicker ausgelegt wird. Deshalb nimmt der Radius der Rundheit an dem Ende 41a des Innenleiters 41 zu, sodass das Lötmaterial einfacher nach oben kriecht. Wenn die Dicke ansteigt, ist ferner die Genauigkeit in dem Biegevorgang grundsätzlich verschlechtert. Damit nimmt eine Varianz in der Form des Innenleiters 41 zu, wodurch Bearbeitungskosten in der Herstellung ansteigen. Wenn der Innenleiter 41 durch einen Biegeprozess hergestellt wird, muss ein Ausgangspunkt des gebogenen Abschnitts (Ende 41a) im Hinblick auf Restriktionen in dem Vorgang linear angeordnet sein, was dazu führt, dass die Form der Fläche, die mit der Oberflächenelektrode 2a verbunden ist, und des Leiters 1b eingeschränkt sind. Im Ergebnis ist die Dauerhaltbarkeit an der oberen Fläche des Leistungshalbleiterchips 2 verschlechtert, was eine Einschränkung in der Funktion hervorruft. Um den Temperaturanstieg des Leistungshalbleiterchips 2 zu verhindern, ist es zusätzlich bevorzugt, dass ein Element mit der Funktion einer thermischen Masse (Element mit großer Wärmemenge) so nahe wie möglich an dem Leistungshalbleiterchip 2 angeordnet ist. Gemäß der Struktur von 2 ist es aufgrund der oben erwähnten Beschränkungen oder der anzustrebenden Größe der Leistungshalbleitereinrichtung allerdings schwierig, die Dicke des Innenleiters 41 zu vergrößern, wodurch es schwierig wird, ein Element geeignet bereitzustellen, das die Funktion einer thermischen Masse aufweist.In power semiconductor devices, the inner conductor 41 tends to be made thicker with an increase in current flowing through the power semiconductor device. Therefore, the radius of roundness at the end 41a of the inner conductor 41 increases, so that the solder creeps up more easily. Furthermore, as the thickness increases, the accuracy in the bending process is fundamentally deteriorated. With this, a variance in the shape of the inner conductor 41 increases, thereby increasing a processing cost in manufacture. When the inner conductor 41 is manufactured by a bending process, a starting point of the bent portion (end 41a) must be linearly arranged in view of restrictions in the process, resulting in the shape of the face connected to the surface electrode 2a and of the conductor 1b are restricted. As a result, the durability at the top surface of the power semiconductor chip 2 is deteriorated, causing limitation in performance. In addition, in order to prevent the temperature rise of the power semiconductor chip 2, it is preferable that a member having a thermal mass function (member having a large amount of heat) is disposed as close to the power semiconductor chip 2 as possible. According to the structure of 2 However, it is difficult to increase the thickness of the inner conductor 41 due to the above-mentioned limitations or the target size of the power semiconductor device, making it difficult to suitably provide an element having a thermal mass function.

<Wirkung der Leistungshalbleitereinrichtung gemäß der ersten artverwandten Leistungshalbleitereinrichtung><Effect of the Power Semiconductor Device According to the First Related Power Semiconductor Device>

Einerseits weist der Innenleiter 4 in der ersten artverwandten Leistungshalbleitereinrichtung, die in 1 dargestellt ist, eine Stufe an der unteren Fläche auf, ohne dass dieser einem Biegeprozess unterzogen wird. Insbesondere ist der erste Verbindungsabschnitt 4a bei dem Innenleiter 4 dicker als der Körperabschnitt 4c ausgebildet, wodurch das untere Ende des ersten Verbindungsabschnitts 4a weiter unten als das untere Ende des Körperabschnitts 4c angeordnet ist. On the one hand, the inner conductor 4 in the first related power semiconductor device, which in 1 shown, has a step on the lower surface without being subjected to a bending process. Specifically, in the inner conductor 4, the first connection portion 4a is formed thicker than the body portion 4c, whereby the lower end of the first connection portion 4a is located lower than the lower end of the body portion 4c.

Gemäß dieser Ausgestaltung kann eine Rundheit an dem Ende der mit der Oberflächenelektrode 2a verbundenen Verbindungsfläche des Innenleiters 4 kleiner als die des Endes 41a des Innenleiters 41 ausgebildet werden, welcher durch den in 3 dargestellten Biegevorgang ausgebildet ist. Beispielsweise ist der Radius der Rundheit an dem Ende des Innenleiters 41, welcher in 3 dargestellt ist, ungefähr gleich der Dicke des Innenleiters 41, während der Radius der Rundheit an dem Ende des Innenleiters 4 auf 20% oder weniger der Dicke des Körperabschnitts 4c eingestellt werden kann.According to this configuration, a roundness at the end of the connecting surface of the inner conductor 4 connected to the surface electrode 2a can be made smaller than that of the end 41a of the inner conductor 41 which is formed by the in 3 shown bending process is formed. For example, the radius of roundness at the end of the inner conductor 41, which is in 3 is approximately equal to the thickness of the inner conductor 41, while the radius of roundness at the end of the inner conductor 4 can be set to 20% or less of the thickness of the body portion 4c.

Entsprechend kann verhindert werden, dass das Lötmaterial den Innenleiter 4 hochkriecht, wenn das Lötmaterial des leitfähigen Elements 3b während des Herstellungsvorgangs geschmolzen wird. Deshalb kann eine nachteilhafte Beeinträchtigung durch die Form der Kehle (des Ausläufers) des Lötmaterials verhindert werden. Demgemäß kann die Konzentration von mechanischer Spannung an der oberen Fläche des Leistungshalbleiterchips 2 verhindert werden, wobei die Konzentration von mechanischer Spannung durch die Verkrümmung des Leiters 1a durch eine Temperaturänderung oder dergleichen hervorgerufen werden kann. Da das Hochkriechen des Lötmaterials verhindert werden kann, kann die Oberflächenspannung des Lötmaterials während des Schmelzvorgangs des Lötmaterials ausgeglichen werden, wodurch die Positionsabweichung zwischen dem Leistungshalbleiterchip 2 und dem Innenleiter 4 reduziert werden kann. Folglich kann eine Verschlechterung der Dauerhaltbarkeit verhindert werden, wodurch Einschränkungen in der Funktion der Leistungshalbleitereinrichtung vermieden werden können.Accordingly, the solder can be prevented from creeping up the inner conductor 4 when the solder of the conductive member 3b is melted during the manufacturing process. Therefore, adverse affection by the shape of the fillet (tail) of the brazing material can be prevented. Accordingly, the concentration of stress on the upper surface of the power semiconductor chip 2 can be prevented, which concentration of stress may be caused by the warp of the lead 1a by a temperature change or the like. Since the creeping up of the solder can be prevented, the surface tension of the solder can be equalized during the melting process of the solder, whereby the positional deviation between the power semiconductor chip 2 and the inner conductor 4 can be reduced. As a result, deterioration in durability can be prevented, whereby limitations in the performance of the power semiconductor device can be avoided.

Da der erste Verbindungsabschnitt 4a in dem Innenleiter 4 dicker als der Körperabschnitt 4c ausgebildet ist, kann dem ersten Verbindungsabschnitt 4a ferner die Funktion einer thermisch wirksamen Masse zugestanden werden. Damit wird die für den Temperaturanstieg des Leistungshalbleiterchips 2 nötige Wärmemenge groß, sodass der Temperaturanstieg des Leistungshalbleiterchips 2 bei gleicher Wärmemenge vermindert werden kann. Folglich kann der Temperaturanstieg des Leistungshalbleiterchips 2, der beispielsweise aufgrund eines augenblicklich durch den Leistungshalbleiterchip 2 fließenden großen Stroms hervorgerufen wird, vermindert werden. Damit kann der Leistungshalbleiterchip 2 verkleinert werden und ebenso können ein Energetisierungs-Widerstand und Kosten für die Leistungshalbleitereinrichtung reduziert werden.Further, since the first connection portion 4a is formed in the inner conductor 4 thicker than the body portion 4c, the first connection portion 4a can be allowed to function as a thermal mass. With this, the amount of heat necessary for the temperature rise of the power semiconductor chip 2 becomes large, so that the temperature rise of the power semiconductor chip 2 is the same Amount of heat can be reduced. Consequently, the temperature rise of the power semiconductor chip 2, which is caused due to, for example, a large current instantaneously flowing through the power semiconductor chip 2, can be reduced. With this, the power semiconductor chip 2 can be downsized, and also an energizing resistance and cost for the power semiconductor device can be reduced.

Der Innenleiter 4 ist durch das Vergussharz 6 umschlossen. Wenn das Vergussharz 6 ausgeformt wird, wird damit lediglich der Leiter 1 mit einem Formwerkzeug in Kontakt gebracht. Diese Ausgestaltung kann verhindern, dass während des Formverschlusses externe Kräfte direkt auf den Innenleiter 4 übertragen werden. Ferner kann diese Ausgestaltung auch die Konzentration mechanischer Spannung auf dem leitfähigen Element 3b oder dergleichen verhindern, die den Innenleiter 4 und den Leistungshalbleiterchip 2 verbinden, wodurch ermöglicht wird, Defekte zu vermeiden, die durch die mechanische Spannung hervorgerufen würden. Im Ergebnis kann eine Ausbeute in dem Herstellungsprozess erhöht werden.The inner conductor 4 is enclosed by the encapsulation resin 6 . When the sealing resin 6 is molded, only the conductor 1 is brought into contact with a mold. This configuration can prevent external forces from being directly transmitted to the inner conductor 4 during mold locking. Further, this configuration can also prevent the concentration of stress on the conductive member 3b or the like connecting the inner conductor 4 and the power semiconductor chip 2, thereby making it possible to avoid defects caused by the stress. As a result, a yield in the manufacturing process can be increased.

<Weitere Punkte><Other points>

Die anderen Ausgestaltungen und Wirkungen gemäß der ersten artverwandten Leistungshalbleitereinrichtung werden nachstehend beschrieben.The other configurations and effects according to the first related power semiconductor device will be described below.

Die Leiter 1a und 1b sind auf einer einzelnen Ebene angeordnet. Mit dieser Ausgestaltung besteht keine Notwendigkeit, eine Stufe, eine Form mit unterschiedlicher Dicke, bei der die Dicke teilweise unterschiedlich ausgebildet ist, oder eine vorstehende Form der Leiter 1a und 1b vorzusehen, wodurch ein Kostenanstieg der Leiter 1a und 1b vermieden werden kann. Wenn das Harz während des Ausformungsvorgangs des Vergussharzes 6 in das Formwerkzeug strömt, kann diese Ausgestaltung auch eine Verschlechterung der Fließfähigkeit des Harzes verhindern. Falls die Leiter 1a und 1b auf unterschiedlichen Ebenen angeordnet sind, wird während des Ausformungsvorgangs durch den Druck beim Formverschluss oder durch den Druck, der von der Fließfähigkeit des Harzes herrührt, an dem Innenleiter 4, der die Leiter 1b und 1a verbindet, oder an den leitfähigen Elemente 3b und 3c, die den Innenleiter 4 und die Leiter 1a und 1b verbinden, mechanische Spannung erzeugt. Da die Leiter 1a und 1b andererseits auf einer einzelnen Ebene angeordnet sind, kann diese mechanische Spannung vermieden werden. Es ist ferner bevorzugt, dass der Leiter 1c in gleichermaßen auf der gleichen Ebene angeordnet ist, in der die Leiter 1a und 1b gemäß dem oben erwähnten Aspekt angeordnet sind.The conductors 1a and 1b are arranged on a single plane. With this configuration, there is no need to provide a step, a different-thickness shape in which the thickness is partially made different, or a protruding shape of the conductors 1a and 1b, whereby an increase in cost of the conductors 1a and 1b can be avoided. Also, when the resin flows into the mold during the molding process of the encapsulating resin 6, this configuration can prevent the flowability of the resin from deteriorating. If the conductors 1a and 1b are arranged on different planes, the inner conductor 4 connecting the conductors 1b and 1a or the inner conductor 4 connecting the conductors 1b and 1a or the conductive elements 3b and 3c connecting the inner conductor 4 and the conductors 1a and 1b generates stress. On the other hand, since the conductors 1a and 1b are arranged on a single plane, this stress can be avoided. It is further preferable that the conductor 1c in FIG. 12 is arranged similarly on the same plane in which the conductors 1a and 1b are arranged according to the aspect mentioned above.

Der Innenleiter 4 wird durch einen Stauchungsvorgang (crushing process) ausgebildet, der an einem leitfähigen Plattenelement von einer Seite in der Längsrichtung (Querschnittsrichtung) ausgeführt wird. Damit kann der Körperabschnitt 4c mit einer gewünschten Querschnittsfläche oder -dicke (d.h. der minimal notwenigen Querschnittsfläche oder -dicke gemäß dem durch die Leistungshalbleitereinrichtung fließenden Strom) einfach hergestellt werden und ebenso kann der erste Verbindungsabschnitt 4a mit einer gewünschten Querschnittsfläche (d.h. einer Querschnittsfläche, durch die der Vorteil der thermisch wirksamen Masse vollständig zum Tragen gebracht werden kann) einfach realisiert werden. Zusätzlich kann die Erlangung einer Leistungshalbleitereinrichtung erwartet werden, die dünner als die zweite artverwandte Leistungshalbleitereinrichtung ist, an welcher der Innenleiter 41 montiert ist, der durch den Biegevorgang ausgebildet ist. Das Ausbildungsverfahren ist nicht auf den Stauchungsprozess beschränkt. Wie oben beschrieben, kann der Innenleiter 4 durch einen Schneidprozess, einen Extrusionsprozess, einen Ziehprozess, einen Gießprozess, einen Schmiedeprozess, und durch Elektroerosion ausgebildet werden. Eine Kupferlegierung oder eine Aluminiumlegierung können beispielsweise als das Material für den Innenleiter 4 verwendet werden.The inner conductor 4 is formed by a crushing process performed on a conductive plate member from one side in the longitudinal direction (cross-sectional direction). Thus, the body portion 4c having a desired cross-sectional area or thickness (i.e., the minimum necessary cross-sectional area or thickness according to the current flowing through the power semiconductor device) can be easily manufactured, and also the first connection portion 4a having a desired cross-sectional area (i.e., a cross-sectional area through which the advantage of the thermal mass can be fully brought to fruition) can be easily realized. In addition, the achievement of a power semiconductor device thinner than the second related power semiconductor device on which the inner conductor 41 formed by the bending process is mounted can be expected. The formation method is not limited to the upset process. As described above, the inner conductor 4 can be formed by a cutting process, an extrusion process, a drawing process, a casting process, a forging process, and electrical discharge machining. A copper alloy or an aluminum alloy can be used as the material for the inner conductor 4, for example.

Die obere Fläche des Innenleiters 4, die an der keine Verbindung angeordnet ist (die Fläche gegenüber der einen Fläche, an der der Stanzvorgang ausgeführt wird) ist plan ausgebildet (abgeflacht). Damit kann der Innenleiter 4 beim Anbringen der Komponenten während des Herstellungsvorgangs ebenso wie der Leistungshalbleiterchip 2 und andere Chips auch mit einem Saugkontakt (vacuum contact) gehandhabt werden. Damit kann der Innenleiter 4 an dem Leistungshalbleiterchip 2 und dem Leiter 1b durch einen Mounter angebracht werden. Dadurch können bestehende Vorgänge auch für den Vorgang des Anbringens des Innenleiters 4 verwendet werden, wodurch die Herstellungskosten reduziert werden können. Zusätzlich ist es nicht notwendig, eine neue Maschine zum Anbringen des Innenleiters 4 in die Herstellungslinie aufzunehmen, wodurch ein Kostenanstieg für die Anschaffung einer entsprechenden Maschine bzw. ein Anstieg der Betriebsfläche vermieden werden können.The upper surface of the inner conductor 4, which is located at the no joint (the surface opposite to the one surface where the punching process is performed) is formed flat (flattened). Thus, the inner conductor 4 can also be handled with a suction contact (vacuum contact) when attaching the components during the manufacturing process, just like the power semiconductor chip 2 and other chips. The inner conductor 4 can thus be attached to the power semiconductor chip 2 and the conductor 1b by a mounter. As a result, existing processes can also be used for the process of attaching the inner conductor 4, as a result of which the manufacturing costs can be reduced. In addition, it is not necessary to add a new machine for attaching the inner conductor 4 to the production line, whereby an increase in the cost of purchasing a corresponding machine and an increase in the plant area can be avoided.

Da der erste Verbindungsabschnitt 4a dicker als der Körperabschnitt 4c ausgebildet ist, ist das untere Ende des ersten Verbindungsabschnitts 4a weiter unten als das untere Ende des Körperabschnitts 4c angeordnet, und da der zweite Verbindungsabschnitt 4b dicker als der erste Verbindungsabschnitt 4a ausgeführt ist, ist das untere Ende des zweiten Verbindungsabschnitts 4b ferner weiter unten als das untere Ende des ersten Verbindungsabschnitts 4a angeordnet. Diese Ausgestaltung kann einen Kurzschluss zwischen der Oberflächenelektrode 2a und dem Leiter 1a über den Innenleiter 4 verhindern. Ferner kann diese Ausgestaltung den Kontakt zwischen dem Innenleiter 4 und einem nichtdargestellten Schutzringabschnitt verhindern, der um einen Außenumfang des Leistungshalbleiterchips 2 angeordnet ist, und eine Funktion dahingehend aufweist ein Überspannungsschutz der Einrichtung zu gewährleisten, um Durchbruchspannungs-Versagen zu verhindern.Since the first connecting portion 4a is made thicker than the body portion 4c, the lower end of the first connecting portion 4a is located lower than the lower end of the body portion 4c, and since the second connecting portion 4b is made thicker than the first connecting portion 4a, the lower The end of the second connection portion 4b is further located lower than the lower end of the first connection portion 4a. This design can prevent a short circuit between the surface electrode 2a and the conductor 1a via the inner conductor 4. Further, this configuration can prevent contact between the inner conductor 4 and an unillustrated guard ring portion arranged around an outer periphery of the power semiconductor chip 2 and has a function of ensuring overvoltage protection of the device to prevent breakdown voltage failure.

Die Summe der Dicken des leitfähigen Elements 3a, des Leistungshalbleiterchips 2, des leitfähigen Elements 3b und des ersten Verbindungsabschnitts 4a ist ungefähr gleich der Summe der Dicken des leitfähigen Elements 3c und des zweiten Verbindungsabschnitts 4b. Damit sind die oberen Flächen des Innenleiters 4 und die einzelne Ebene, auf der die Leiter 1a und 1b angeordnet sind, im Wesentlichen parallel zueinander angeordnet. Wenn beispielsweise der Unterschied zwischen den Summen der Dicken in einem Bereich von weniger als 500 µm fällt, kann eine Verschlechterung der Fließfähigkeit des Harzes während des Ausformungsvorgangs des Vergussharzes 6 vermieden werden. Ferner kann der Innenleiter 4 beim Anbringen des Innenleiters 4 auf eine Weise in der Anbringposition angeordnet werden, wonach der Innenleiter 4 durch den Mounter aufgenommen wird und dann der Innenleiter 4 in die Anbringposition gefördert wird, wobei die obere Fläche des Innenleiters 4 parallel zur Horizontalrichtung ist. Entsprechend kann die Positionsabweichung des Innenleiters 4 reduziert werden.The sum of the thicknesses of the conductive member 3a, the power semiconductor chip 2, the conductive member 3b, and the first connection portion 4a is approximately equal to the sum of the thicknesses of the conductive member 3c and the second connection portion 4b. Thus, the top surfaces of the inner conductor 4 and the single plane on which the conductors 1a and 1b are arranged are arranged substantially parallel to each other. For example, when the difference between the sums of the thicknesses falls within a range of less than 500 μm, deterioration of the flowability of the resin during the molding process of the encapsulating resin 6 can be avoided. Further, when mounting the inner conductor 4, the inner conductor 4 can be placed in the mounting position in a manner where the inner conductor 4 is picked up by the mounter and then the inner conductor 4 is conveyed to the mounting position with the upper surface of the inner conductor 4 being parallel to the horizontal direction . Accordingly, the positional deviation of the inner conductor 4 can be reduced.

5 ist eine Querschnittsansicht, in der ein Abschnitt vergrößert dargestellt ist, der in 1 durch ein Rechteck aus einer Einpunkt-Kettenlinie umschlossen ist. Aus Gründen der Einfachheit ist das Vergussharz 6 in der Darstellung von 5 weggelassen. 5 13 is a cross-sectional view in which a portion shown in FIG 1 is enclosed by a rectangle made of a one-point chain line. For the sake of simplicity, the potting resin 6 is shown in FIG 5 omitted.

Wenn ein Ergänzungswinkel eines Winkels, der durch eine Seitenfläche des ersten Verbindungsabschnitts 4a an einer Seite des Körperabschnitts 4c und der unteren Fläche des ersten Verbindungsabschnitts 4a wie in 5 dargestellt als θ definiert ist, wird eine Beziehung von 60° ≤ θ ≤ 90° erfüllt. Diese Ausgestaltung kann das Lötmaterial davon abhalten, rasch nach oben zu kriechen. Selbst wenn der Abstand zwischen der unteren Fläche des ersten Verbindungsabschnitts 4a und der unteren Fläche des Körperabschnitts 4c aufgrund der geringen Dickendifferenz zwischen dem ersten Verbindungsabschnitt 4a und dem Körperabschnitt 4c gering ist (z.B. wenn der Abstand 200 µm beträgt), kann beispielsweise das Hochkriechen des Lötmaterials durch Einstellen des Winkels θ auf ungefähr 90° vermieden werden.When a complement angle of an angle formed by a side surface of the first connection portion 4a on a side of the body portion 4c and the lower surface of the first connection portion 4a as in FIG 5 is defined as θ, a relationship of 60°≦θ≦90° is satisfied. This configuration can prevent the solder from creeping up quickly. For example, even when the distance between the bottom surface of the first connecting portion 4a and the bottom surface of the body portion 4c is small (e.g., when the distance is 200 µm) due to the small difference in thickness between the first connecting portion 4a and the body portion 4c, creeping of the solder material can be prevented can be avoided by setting the angle θ to about 90°.

Wie in 1 und 2 dargestellt, sind in der ersten artverwandten Ausführungsform die Gate-Elektrode 2b und der Leiter 1c1 durch Verbinden des Drahts 5a verbunden. Falls der Leistungshalbleiterchip 2 mehrere verlötete Abschnitte aufweist, wird beim Schmelzen des Lötmaterials an mehreren Abschnitten eine Zugkraft erzeugt, was eine Positionsabweichung hervorruft. Andererseits wird die Gate-Elektrode 2b nicht unter Verwendung eines Lötmaterials sondern durch Verwendung einer Drahtverbindung verbunden. Damit kann die Anzahl der verlöteten Abschnitte reduziert werden, wodurch eine Positionsabweichung vermieden werden kann. Gleichermaßen sind die Temperaturerfassungs-Diodenelektrode 2c und der Leiter 1c2 durch Verbinden des Drahtes 5b verbunden. Damit kann die oben beschrieben Wirkung gleichermaßen erzielt werden.As in 1 and 2 1, in the first related embodiment, the gate electrode 2b and the conductor 1c1 are connected by connecting the wire 5a. If the power semiconductor chip 2 has a plurality of soldered portions, when the solder is melted, a tensile force is generated at a plurality of portions, causing a positional deviation. On the other hand, the gate electrode 2b is connected by using wire bonding instead of using solder. With this, the number of soldered portions can be reduced, whereby positional deviation can be avoided. Likewise, the temperature detecting diode electrode 2c and the conductor 1c2 are connected by connecting the wire 5b. With this, the effect described above can be achieved equally.

Wie in 2 gezeigt, ist an dem ersten Verbindungsabschnitt 4a ein Durchgangsloch 4a1 ausgebildet, das in der Draufsicht einen Mittelabschnitt des ersten Verbindungsabschnitts 4a durchdringt. Das Durchgangsloch 4a1 ist in der Dickenrichtung ausgebildet (d.h. in 1 in der Vertikalrichtung). In dem wie oben beschrieben ausgebildeten Durchgangsloch 4a1 kann das Lötmaterial (das leitfähige Element 3b), das während des Herstellungsprozesses gegenwärtig geschmolzen wird, nach Bedarf entsprechend aufgenommen werden. Selbst wenn der Innenleiter 4 auf einer großen Menge Lötmaterial angeordnet wird, das momentan geschmolzen wird, kann das überschüssige Lötmaterial daher von dem Durchgangsloch 4a1 aufgenommen werden, was das überschüssige Lötmaterial davon abhalten kann, hin zum Ende der unteren Fläche des ersten Verbindungsabschnitts 4a zu wandern. Damit kann das Hochkriechen des Lötmaterials weiter unterbunden werden. Wenn die Menge Lötmaterial derart eingestellt wird, dass das Durchgangsloch 4a1 nicht vollständig mit dem Lötmaterial gefüllt wird, kann das Vergussharz 6 in den verbleibenden Teil des Durchgangslochs 4a1 eingefüllt werden. Damit können die haftenden Eigenschaften zwischen dem Innenleiter 4 und dem Vergussharz 6 weiter verbessert werden. Im Ergebnis sind der Innenleiter 4 und die Komponenten um den Innenleiter 4 fest in dem Vergussharz 6 angebracht, wodurch die Dauerhaltbarkeit gegenüber extremen Temperaturen bei Einsatz unter Umgebungsbedingungen oder gegenüber hohen Strömen, die durch die Einrichtung fließen, weiter verbessert werden kann.As in 2 1, a through hole 4a1 penetrating a central portion of the first connecting portion 4a in a plan view is formed on the first connecting portion 4a. The through hole 4a1 is formed in the thickness direction (ie, in 1 in the vertical direction). In the through hole 4a1 formed as described above, the soldering material (the conductive member 3b) that is currently melted during the manufacturing process can be appropriately accommodated as needed. Therefore, even if the inner conductor 4 is placed on a large amount of solder which is instantaneously melted, the excess solder can be received by the through hole 4a1, which can prevent the excess solder from migrating toward the bottom surface end of the first connection portion 4a . This further prevents the solder material from creeping up. When the amount of solder is adjusted so that the through hole 4a1 is not completely filled with the solder, the sealing resin 6 can be filled in the remaining part of the through hole 4a1. In this way, the adhesive properties between the inner conductor 4 and the encapsulation resin 6 can be further improved. As a result, the inner conductor 4 and the components around the inner conductor 4 are firmly attached in the sealing resin 6, whereby the durability against extreme temperatures in ambient use or against high currents flowing through the device can be further improved.

Die Form des ersten Verbindungsabschnitts 4a und die Form des zweiten Verbindungsabschnitts 4b sind in Abhängigkeit der Gegenwart des in 2 dargestellten Durchgangslochs 4a1 in der Draufsicht unterschiedlich voneinander. Während des Herstellungsvorgangs der Leistungshalbleitereinrichtung kann damit beim Anbringen des Innenleiters 4 das Anordnen des Innenleiters 4 in der falschen Richtung verhindert werden. Folglich kann die Ausbeute in der Herstellung verbessert werden.The shape of the first connection portion 4a and the shape of the second connection portion 4b vary depending on the presence of the in 2 illustrated through hole 4a1 in plan view different from each other. Thus, during the manufacturing process of the power semiconductor device, when the inner conductor 4 is attached, the inner conductor 4 can be arranged in the wrong direction be prevented. Consequently, the yield in manufacture can be improved.

<Bevorzugte Ausführungsformen><Preferred Embodiments>

6 ist eine auseinandergezogene, perspektivische Ansicht, die eine Ausgestaltung eins Teils einer Leistungshalbleitereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung schematisch darstellt. In der Leistungshalbleitereinrichtung gemäß der ersten bevorzugten Ausführungsform sind Komponenten, welche den oben beschriebenen gleichen oder ähneln, durch die gleichen Bezugszeichen bezeichnet und nur der sich unterscheidende Teil wird nachstehend im Detail beschrieben. 6 12 is an exploded perspective view schematically showing a configuration of part of a power semiconductor device according to a first embodiment of the present invention. In the power semiconductor device according to the first preferred embodiment, components that are the same or similar to those described above are denoted by the same reference numerals, and only the different part will be described in detail below.

6 ist eine Ansicht, die auf einen Leistungshalbleiterchip 2 und einen Innenleiter 4 in der Leistungshalbleitereinrichtung gemäß der ersten bevorzugten Ausführungsform gerichtet sind. 6 12 is a view facing a power semiconductor chip 2 and an inner conductor 4 in the power semiconductor device according to the first preferred embodiment.

Der Leistungshalbleiterchip 2 weist ferner einen Elektrodenschutzfilm 2d auf, der mit einer kreisförmigen Öffnung 2d1 an einer Oberflächenelektrode 2a versehen ist. Ein leitfähiges Element 3b ist in der Öffnung 2d1 angeordnet. Da der Elektrodenschutzfilm 2d die kreisförmige Öffnung 2d1 aufweist, ist der Bereich der Oberflächenelektrode 2a, der verlötet werden kann, bei dieser Ausgestaltung kreisförmig.The power semiconductor chip 2 further includes an electrode protection film 2d provided with a circular opening 2d1 at a surface electrode 2a. A conductive element 3b is arranged in the opening 2d1. In this embodiment, since the electrode protection film 2d has the circular opening 2d1, the portion of the surface electrode 2a that can be soldered is circular.

Eine Außenform einer unteren Fläche des ersten Verbindungsabschnitts 4a des Innenleiters 4 ist ein Kreis mit einem Durchmesser, der kleiner als ein Durchmesser der Öffnung 2d1 an dem Elektrodenschutzfilm 2d ist. Der erste Verbindungsabschnitt 4a ist mit der Oberflächenelektrode 2a verbunden, und zwar, in einer Draufsicht, innerhalb eines Außenumfangs der Öffnung 2d1, wobei das leitfähige Element 3b in der Öffnung 2d1 dazwischen angeordnet ist.An outer shape of a lower surface of the first connection portion 4a of the inner conductor 4 is a circle having a diameter smaller than a diameter of the opening 2d1 on the electrode protection film 2d. The first connection portion 4a is connected to the surface electrode 2a, in a plan view, within an outer periphery of the opening 2d1 with the conductive member 3b interposed in the opening 2d1.

7A ist eine Draufsicht, welche eine Ausgestaltung einer ersten artverwandten Leistungshalbleitereinrichtung schematisch darstellt. 7B ist eine Draufsicht, die eine Ausgestaltung der Leistungshalbleitereinrichtung gemäß der zweiten bevorzugten Ausführungsform schematisch darstellt. 7A ist eine Ansicht, die im Wesentlichen auf einen Leistungshalbleiterchip 2 (durchgezogene Linie) und einen ersten Verbindungsabschnitt 4a (Zweipunkt-Kettenlinie) der artverwandten Leistungshalbleitereinrichtung gerichtet ist, und 7B ist eine Ansicht, die auf den Leistungshalbleiterchip 2 (durchgezogene Linie) und den ersten Verbindungsabschnitt 4a (Zweipunkt-Kettenlinie) der Leistungshalbleitereinrichtung gemäß der zweiten bevorzugten Ausführungsform gerichtet ist. 7A 12 is a plan view schematically showing a configuration of a first related power semiconductor device. 7B 12 is a plan view schematically showing a configuration of the power semiconductor device according to the second preferred embodiment. 7A 12 is a view mainly directed to a power semiconductor chip 2 (solid line) and a first connecting portion 4a (two-dot chain line) of the related power semiconductor device, and 7B 14 is a view directed to the power semiconductor chip 2 (solid line) and the first connecting portion 4a (two-dot chain line) of the power semiconductor device according to the second preferred embodiment.

Die Wirkung der Leistungshalbleitereinrichtung gemäß der zweiten bevorzugten Ausführungsform wird nachstehend in Bezugnahme auf 7A und 7B beschrieben.The effect of the power semiconductor device according to the second preferred embodiment will be explained below with reference to FIG 7A and 7B described.

Wie in 7A gezeigt, sind in der artverwandten Leistungshalbleitereinrichtung sowohl die Außenform der Öffnung 2d1 an dem Elektrodenschutzfilm 2d als auch die Außenform der unteren Fläche (Verbindungsfläche) des ersten Verbindungsabschnitts 4a rechteckig. Wenn in dieser Ausgestaltung der erste Verbindungsabschnitt 4a derart versetzt ist, dass das Ende des ersten Verbindungsabschnitts 4a aus irgendwelchen Gründen mit dem Ende der Öffnung 2d1 überlappt, ist der Kehlungswinkel (fillet angle) α des Überlappungsabschnitts, der durch eine unterbrochen dargestellte Linie eingeschlossen ist, vergrößert. 8 stellt ein Beispiel des Kehlungswinkels α dar. Wenn der Kehlungswinkel α größer wird, wird die mechanische Spannung, die auf der Elektrode 2a der oberen Fläche durch die Temperaturänderung der Leistungshalbleitereinrichtung erzeugt wird, größer.As in 7A 1, in the related power semiconductor device, both the outer shape of the opening 2d1 on the electrode protection film 2d and the outer shape of the bottom surface (joining surface) of the first connection portion 4a are rectangular. In this embodiment, when the first connecting portion 4a is offset such that the end of the first connecting portion 4a overlaps the end of the opening 2d1 for some reason, the fillet angle α of the overlapping portion enclosed by a broken line is enlarged. 8th 12 illustrates an example of the notch angle α. As the notch angle α becomes larger, the stress generated on the upper surface electrode 2a by the temperature change of the power semiconductor device becomes larger.

Überlappen eine Seite des Endes der Öffnung 2d1 und eine Seite des Endes des Verbindungsabschnitts 4a einander, nimmt der Kehlungswinkel α in einem relativ großen Bereich zu. Wenn, wie in 7A dargestellt, zwei Seiten an den Enden überlappen, nimmt der Kehlungswinkel α in einem größeren Bereich zu. Im Ergebnis nimmt die Wahrscheinlichkeit eines in der Leistungshalbleitereinrichtung erzeugten Fehlers geringfügig zu.When an end side of the opening 2d1 and an end side of the connecting portion 4a overlap each other, the fillet angle α increases in a relatively large range. If, as in 7A shown, two sides overlap at the ends, the fillet angle α increases in a larger range. As a result, the probability of an error being generated in the power semiconductor device increases slightly.

Selbst wenn sich die Enden der Öffnung 2d1 und des ersten Verbindungsabschnitts 4a überlappen, überlappen sich diese in der Leistungshalbleitereinrichtung gemäß der zweiten bevorzugten Ausführungsform, wie dies in 7B dargestellt ist, nur an einem Abschnitt, an dem der Kreis des ersten Verbindungsabschnitts 4a in Kontakt mit dem Kreis der Öffnung 2d1 ist. Deshalb kann der Bereich, in dem sich die Enden der Öffnung 2d1 und des ersten Verbindungsabschnitts 4a überlappen, eingeschränkt werden. Folglich kann der Bereich, in dem der Kehlungswinkel α ansteigt, auf einen bestimmten Bereich beschränkt werden, wodurch die Zuverlässigkeit verbessert werden kann. Da die untere Fläche des ersten Verbindungsabschnitts 4a kreisförmig ist, wird ein Eckenabschnitt aus der Außenform des Bereichs entfernt, der verlötet werden kann. Diese Ausgestaltung kann die Konzentration von mechanischen Spannungen vermeiden, die durch die Temperaturänderung der Leistungshalbleitereinrichtung an dem Lötmaterial (an dem leitfähigen Element 3b) hervorgerufen werden.As shown in FIG 7B shown, only at a portion where the circle of the first connecting portion 4a is in contact with the circle of the opening 2d1. Therefore, the area where the ends of the opening 2d1 and the first connecting portion 4a overlap can be restricted. Consequently, the range in which the fillet angle α increases can be restricted to a specific range, whereby reliability can be improved. Since the bottom surface of the first connection portion 4a is circular, a corner portion is removed from the outer shape of the area that can be soldered. This configuration can avoid the concentration of stresses caused by the temperature change of the power semiconductor device on the soldering material (on the conductive member 3b).

Im Folgenden wird angenommen, dass der Durchmesser der kreisförmigen Öffnung 2d1 als ds definiert ist, und der Durchmesser der kreisförmigen unteren Fläche des ersten Verbindungselements 4a als dl definiert ist, wie dies in 9A und 9B dargestellt ist. In diesem Fall sind in der zweiten bevorzugten Ausführungsform die Beziehungen 0,7 x ds < dl und 0,05 mm < (ds-dl) erfüllt.In the following, it is assumed that the diameter of the circular opening 2d1 is defined as ds, and the diameter of the circular lower surface of the first connecting element 4a is defined as dl, as in 9A and 9B is shown. In this case, in the second preferred embodiment, the relationships 0.7 × ds < dl and 0.05 mm < (ds-dl) are satisfied.

Falls dl kleiner als 0,7 x ds wird, weist die Elektrode 2a der oberen Fläche einen Abschnitt auf, der nicht von dem Lötmaterial (dem leitfähigen Element 3b) bedeckt ist. Dieser Abschnitt wird mit dem Vergussharz 6 in direkten Kontakt gebracht. In diesem Fall kann die Mikrostruktur der Oberflächenelektrode 2a durch das Vergussharz 6 derart beschädigt werden, dass die Zuverlässigkeit beeinträchtigt werden kann, und die Funktionalität des Produkts eingeschränkt ist. Wenn andererseits (ds - dl) nicht mehr als 0,05 mm ist, nehmen der Kehlungswinkel α und damit die mechanische Spannung zu, die auf der Oberflächenelektrode 2a durch die Temperaturänderung der Leistungshalbleitereinrichtung erzeugt wird.If dl becomes smaller than 0.7 × ds, the upper surface electrode 2a has a portion not covered by the solder material (conductive member 3b). This portion is brought into direct contact with the potting resin 6 . In this case, the microstructure of the surface electrode 2a may be damaged by the sealing resin 6, so that the reliability may be deteriorated and the functionality of the product may be reduced. On the other hand, when (ds - dl) is not more than 0.05 mm, the fillet angle α and hence the stress generated on the surface electrode 2a by the temperature change of the power semiconductor device increase.

Andererseits sind in der zweiten bevorzugten Ausführungsform die Beziehungen 0,7 x ds < dl und 0,05 mm < (ds - dl) erfüllt. Damit kann der Abschnitt der Oberflächenelektrode 2a reduziert werden, der mit dem Vergussharz 6 in direkten Kontakt gebracht wird, und ein Anstieg des Kehlungswinkels α kann vermieden werden.On the other hand, in the second preferred embodiment, the relationships 0.7 × ds < dl and 0.05 mm < (ds - dl) are satisfied. With this, the portion of the surface electrode 2a that is brought into direct contact with the sealing resin 6 can be reduced, and an increase in the fillet angle α can be suppressed.

Da die untere Fläche des ersten Verbindungsabschnitts 4a kreisförmig ist, ist die Form des Innenleiters 4 in der zweiten bevorzugten Ausführungsform bevorzugt durch einen Schneidprozess, einen Gießprozess, einen Schmiedeprozess, einen Stanzprozess oder Elektroerosion ausgebildet. Wenn die Leistungshalbleitereinrichtung in Massen produziert wird, ist insbesondere der Stanzprozess zu bevorzugen, welcher eine exzellente Produktionseffizienz aufweist.In the second preferred embodiment, since the bottom surface of the first connection portion 4a is circular, the shape of the inner conductor 4 is preferably formed by a cutting process, a casting process, a forging process, a stamping process, or electrical discharge machining. In particular, when the power semiconductor device is mass-produced, the stamping process, which is excellent in production efficiency, is preferable.

In der obigen Beschreibung ist der Leistungshalbleiterchip 2 ein vertikaler Halbleiterchip, durch den Strom in der Dickenrichtung fließt, wenn dieser eingeschaltet wird. Allerdings ist die vorliegende Erfindung nicht hierauf beschränkt. Der Leistungshalbleiterchip 2 kann ein lateraler Halbleiterchip sein, durch den Strom in der Horizontalrichtung fließt, wenn dieser eingeschaltet wird.In the above description, the power semiconductor chip 2 is a vertical semiconductor chip through which current flows in the thickness direction when turned on. However, the present invention is not limited to this. The power semiconductor chip 2 may be a lateral semiconductor chip through which current flows in the horizontal direction when turned on.

Claims (11)

Leistungshalbleitereinrichtung mit: ersten und zweiten Leitern (1a, 1b), die jeweils eine erste Endseite aufweisen, die als externe Anschlüsse dienen; einem Leistungshalbleiterchip (2), der eine Oberflächenelektrode (2a) aufweist, die auf einer oberen Fläche ausgebildet ist, und ferner eine untere Fläche aufweist, die mit einer zweiten Endseite des ersten Leiters (1a) verbunden ist; einem Innenleiter (4) mit einem ersten Verbindungsabschnitt (4a), der mit der Oberflächenelektrode (2a) verbunden ist, wobei ein erstes leitfähiges Element (3b) dazwischen angeordnet ist, einem zweiten Verbindungsabschnitt (4b), der mit einer zweiten Endseite des zweiten Leiters (1b) verbunden ist, wobei ein zweites leitfähiges Element (3c) dazwischen angeordnet ist, und einem Körperabschnitt (4c), der den ersten Verbindungsabschnitt (4a) und den zweiten Verbindungsabschnitt (4b) verbindet; und einem Vergussharz (6), das die zweiten Endseiten jeweils des ersten und des zweiten Leiters (1a, 1b), den Leistungshalbleiterchip (2) und den Innenleiter (4) bedeckt, wobei der erste Verbindungsabschnitt (4a), derart dicker als der Körperabschnitt (4c) ausgebildet ist, dass ermöglicht wird, dass ein unteres Ende des ersten Verbindungsabschnitts (4a) weiter unten als ein unteres Ende des Körperabschnitts (4c) angeordnet ist, der Leistungshalbleiterchip (2) ferner einen Elektrodenschutzfilm (2d) aufweist, der mit einer kreisförmigen Öffnung (2d1) auf der Oberflächenelektrode (2a) angeordnet ist, eine Außenform einer unteren Fläche des ersten Verbindungsabschnitts (4a) ein Kreis mit einem Durchmesser ist, der kleiner als ein Durchmesser der kreisförmigen Öffnung (2d1) ist, der erste Verbindungsabschnitt (4a) mit der Oberflächenelektrode (2a) in einer Draufsicht innerhalb eines Außenumfangs der kreisförmigen Öffnung (2d1) verbunden ist, wobei das erste leitfähige Element (3b) in der kreisförmigen Öffnung (2d1) dazwischen angeordnet ist, und der zweite Verbindungsabschnitt (4b) derart dicker als der erste Verbindungsabschnitt (4a) ausgebildet ist, dass ermöglicht wird, dass ein unteres Ende des zweiten Verbindungsabschnitts (4b) weiter unten als das untere Ende des ersten Verbindungsabschnitts (4a) angeordnet ist.Power semiconductor device with: first and second conductors (1a, 1b) each having a first end face serving as external terminals; a power semiconductor chip (2) having a surface electrode (2a) formed on an upper surface and further having a lower surface connected to a second end side of said first lead (1a); an inner conductor (4) having a first connection portion (4a) connected to said surface electrode (2a) with a first conductive member (3b) interposed therebetween, a second connection portion (4b) connected to a second end side of said second conductor (1b) with a second conductive member (3c) interposed therebetween, and a body portion (4c) connecting the first connection portion (4a) and the second connection portion (4b); and a potting resin (6) covering the second end faces of the first and second conductors (1a, 1b), the power semiconductor chip (2) and the inner conductor (4), respectively, wherein the first connecting portion (4a) is formed thicker than the body portion (4c) to allow a lower end of the first connecting portion (4a) to be located lower than a lower end of the body portion (4c), the power semiconductor chip (2) further has an electrode protection film (2d) which is arranged with a circular opening (2d1) on the surface electrode (2a), an outer shape of a lower surface of the first connecting portion (4a) is a circle having a diameter smaller than a diameter of the circular opening (2d1), the first connection portion (4a) is connected to the surface electrode (2a) in a plan view within an outer periphery of the circular opening (2d1) with the first conductive member (3b) interposed in the circular opening (2d1), and the second connection portion (4b) is formed thicker than the first connection portion (4a) to allow a lower end of the second connection portion (4b) to be located lower than the lower end of the first connection portion (4a). Leistungshalbleitereinrichtung nach Anspruch 1, bei der die ersten und zweiten Leiter (1a, 1b) auf einer einzigen Ebene angeordnet sind.Power semiconductor device after claim 1 , in which the first and second conductors (1a, 1b) are arranged on a single plane. Leistungshalbleitereinrichtung nach Anspruch 1 oder 2, bei der der Innenleiter (4) ausgebildet ist durch: Ausführen eines Stauchungsprozesses an einer einzigen leitfähigen Platte.Power semiconductor device after claim 1 or 2 wherein the inner conductor (4) is formed by: performing an upsetting process on a single conductive plate. Leistungshalbleitereinrichtung nach einem der vorhergehenden Ansprüche, bei der eine obere Fläche des Innenleiters (4), welche nicht verbunden ist, abgeflacht ist.A power semiconductor device according to any one of the preceding claims, wherein an upper surface of the inner conductor (4) which is not connected is flattened. Leistungshalbleitereinrichtung nach Anspruch 4, bei der die obere Fläche des Innenleiters (4) und eine einzelne Ebene, auf der der erste und der zweite Leiter (1a, 1b) angeordnet sind, derart angeordnet sind, dass diese parallel zueinander sind.Power semiconductor device after claim 4 , in which the upper surface of the inner conductor (4) and a single plane on which the first and the second conductors (1a, 1b) are arranged so as to be parallel to each other. Leistungshalbleitereinrichtung nach einem der vorhergehenden Ansprüche, bei der eine Beziehung von 60° ≤ θ ≤ 90° erfüllt ist, wenn ein Ergänzungswinkel eines Winkels, der zwischen einer Seitenfläche des ersten Verbindungsabschnitts (4a) auf einer Seite des Körperabschnitts (4c) und der unteren Fläche des ersten Verbindungsabschnitts (4a) ausgebildet ist, als θ definiert ist.A power semiconductor device according to any preceding claim, wherein a relationship of 60° ≤ θ ≤ 90° is satisfied when a complement angle of an angle formed between a side surface of the first connection portion (4a) on a side of the body portion (4c) and the bottom surface of the first connecting portion (4a) is defined as θ. Leistungshalbleitereinrichtung nach einem der vorhergehenden Ansprüche, ferner mit: einem dritten Leiter (1c), der eine dritte Endseite aufweist, die als ein externer Anschluss dient, wobei der Leistungshalbleiterchip (2) ein Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET) oder ein isolierter Gate-Bipolar-Transistor (IGBT) ist und ferner eine Gate-Elektrode (2b) aufweist, die gesondert von der Oberflächenelektrode (2a) auf der oberen Fläche angeordnet ist, und die Gate-Elektrode und der dritte Leiter (1c) durch Verbindung mit einem Draht (5) verbunden sind.Power semiconductor device according to one of the preceding claims, further comprising: a third conductor (1c) having a third end face serving as an external terminal, wherein the power semiconductor chip (2) is a metal oxide semiconductor field effect transistor (MOSFET) or an insulated gate bipolar transistor (IGBT) and further has a gate electrode (2b) which is separate from the surface electrode (2a) on the top surface is arranged, and the gate electrode and the third conductor (1c) are connected by connection with a wire (5). Leistungshalbleitereinrichtung nach einem der Ansprüche 1 bis 6, ferner mit: einem dritten Leiter (1c), der eine dritte Endseite aufweist, die als ein externer Anschluss dient, wobei der Leistungshalbleiterchip (2) ferner eine TemperaturErfassungsdiode aufweist, die eine Temperatur an der oberen Fläche erfasst, wobei eine Elektrode (2c) der Temperaturerfassungsdiode und der dritte Leiter (1c) durch Verbindung eines Drahts (5) verbunden sind.Power semiconductor device according to one of Claims 1 until 6 , further comprising: a third lead (1c) having a third end face serving as an external terminal, the power semiconductor chip (2) further comprising a temperature detection diode that detects a temperature at the top surface, an electrode (2c) the temperature detecting diode and the third conductor (1c) are connected by connecting a wire (5). Leistungshalbleitereinrichtung nach einem der vorhergehenden Ansprüche, bei der an dem ersten Verbindungsabschnitt (4a) ein Durchgangsloch (4a1) ausgebildet ist, das in einer Draufsicht einen Mittelabschnitt des ersten Verbindungsabschnitts (4a) durchdringt.A power semiconductor device according to any one of the preceding claims, wherein a through hole (4a1) penetrating a central portion of the first connection portion (4a) in a plan view is formed on the first connection portion (4a). Leistungshalbleitereinrichtung nach einem der vorhergehenden Ansprüche, bei der eine Form des ersten Verbindungsabschnitts (4a) und eine Form des zweiten Verbindungsabschnitts (4b) in einer Draufsicht unterschiedlich sind.A power semiconductor device according to any one of the preceding claims, wherein a shape of the first connection portion (4a) and a shape of the second connection portion (4b) are different in a plan view. Leistungshalbleitereinrichtung mit: ersten und zweiten Leitern (1a, 1b), die jeweils eine erste Endseite aufweisen, die als externe Anschlüsse dienen; einem Leistungshalbleiterchip (2), der eine Oberflächenelektrode (2a) aufweist, die auf einer oberen Fläche ausgebildet ist, und ferner eine untere Fläche aufweist, die mit einer zweiten Endseite des ersten Leiters (1a) verbunden ist; einem Innenleiter (4) mit einem ersten Verbindungsabschnitt (4a), der mit der Oberflächenelektrode (2a) verbunden ist, wobei ein erstes leitfähiges Element (3b) dazwischen angeordnet ist, einem zweiten Verbindungsabschnitt (4b), der mit einer zweiten Endseite des zweiten Leiters (1b) verbunden ist, wobei ein zweites leitfähiges Element (3c) dazwischen angeordnet ist, und einem Körperabschnitt (4c), der den ersten Verbindungsabschnitt (4a) und den zweiten Verbindungsabschnitt (4b) verbindet; und einem Vergussharz (6), das die zweiten Endseiten jeweils des ersten und des zweiten Leiters (1a, 1b), den Leistungshalbleiterchip (2) und den Innenleiter (4) bedeckt, wobei der erste Verbindungsabschnitt (4a), derart dicker als der Körperabschnitt (4c) ausgebildet ist, dass ermöglicht wird, dass ein unteres Ende des ersten Verbindungsabschnitts (4a) weiter unten als ein unteres Ende des Körperabschnitts (4c) angeordnet ist, der Leistungshalbleiterchip (2) ferner einen Elektrodenschutzfilm (2d) aufweist, der mit einer kreisförmigen Öffnung (2d1) auf der Oberflächenelektrode (2a) angeordnet ist, eine Außenform einer unteren Fläche des ersten Verbindungsabschnitts (4a) ein Kreis mit einem Durchmesser ist, der kleiner als ein Durchmesser der kreisförmigen Öffnung (2d1) ist, der erste Verbindungsabschnitt (4a) mit der Oberflächenelektrode (2a) in einer Draufsicht innerhalb eines Außenumfangs der kreisförmigen Öffnung (2d1) verbunden ist, wobei das erste leitfähige Element (3b) in der kreisförmigen Öffnung (2d1) dazwischen angeordnet ist, und Beziehungen 0,7 x ds < dl und 0,05 mm < (ds-dl) erfüllt sind, wenn der Durchmesser der kreisförmigen Öffnung (2d1) als ds definiert ist, und der Durchmesser der kreisförmigen unteren Fläche des ersten Verbindungsabschnitts (4a) als dl definiert ist.Power semiconductor device with: first and second conductors (1a, 1b) each having a first end face serving as external terminals; a power semiconductor chip (2) having a surface electrode (2a) formed on an upper surface and further having a lower surface connected to a second end side of said first lead (1a); an inner conductor (4) having a first connection portion (4a) connected to said surface electrode (2a) with a first conductive member (3b) interposed therebetween, a second connection portion (4b) connected to a second end side of said second conductor (1b) with a second conductive member (3c) interposed therebetween, and a body portion (4c) connecting the first connection portion (4a) and the second connection portion (4b); and a potting resin (6) covering the second end faces of the first and second conductors (1a, 1b), the power semiconductor chip (2) and the inner conductor (4), respectively, wherein the first connecting portion (4a) is formed thicker than the body portion (4c) to allow a lower end of the first connecting portion (4a) to be located lower than a lower end of the body portion (4c), the power semiconductor chip (2) further has an electrode protection film (2d) which is arranged with a circular opening (2d1) on the surface electrode (2a), an outer shape of a lower surface of the first connecting portion (4a) is a circle having a diameter smaller than a diameter of the circular opening (2d1), the first connection portion (4a) is connected to the surface electrode (2a) in a plan view within an outer periphery of the circular opening (2d1) with the first conductive member (3b) interposed in the circular opening (2d1), and relationships 0.7 x ds < dl and 0.05 mm < (ds-dl) are satisfied when the diameter of the circular opening (2d1) is defined as ds and the diameter of the circular bottom surface of the first connecting portion (4a) as dl is defined.
DE102014223863.3A 2014-04-22 2014-11-24 power semiconductor devices Active DE102014223863B4 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014087856A JP5714157B1 (en) 2014-04-22 2014-04-22 Power semiconductor device
JP2014-087856 2014-04-22

Publications (2)

Publication Number Publication Date
DE102014223863A1 DE102014223863A1 (en) 2015-10-22
DE102014223863B4 true DE102014223863B4 (en) 2022-10-13

Family

ID=53277290

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014223863.3A Active DE102014223863B4 (en) 2014-04-22 2014-11-24 power semiconductor devices

Country Status (2)

Country Link
JP (1) JP5714157B1 (en)
DE (1) DE102014223863B4 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6834815B2 (en) * 2017-07-06 2021-02-24 株式会社デンソー Semiconductor module
JP6752982B2 (en) * 2017-10-26 2020-09-09 新電元工業株式会社 Semiconductor devices and methods for manufacturing semiconductor devices
WO2020095614A1 (en) 2018-11-05 2020-05-14 富士電機株式会社 Lead frame wiring structure and semiconductor module
JP7124133B2 (en) * 2019-02-13 2022-08-23 日立Astemo株式会社 semiconductor equipment
CN116134614A (en) * 2020-07-20 2023-05-16 罗姆股份有限公司 Semiconductor device with a semiconductor device having a plurality of semiconductor chips

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3240292B2 (en) 1998-09-25 2001-12-17 インターナショナル・レクチファイヤー・コーポレーション Semiconductor package
US20080197463A1 (en) 2007-02-16 2008-08-21 Ralf Otremba Electronic Component And Method For Manufacturing An Electronic Component
JP2011249395A (en) 2010-05-24 2011-12-08 Mitsubishi Electric Corp Semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03240292A (en) 1990-02-19 1991-10-25 Matsushita Electric Ind Co Ltd Manufacture of printed circuit board
JP4710131B2 (en) * 2000-12-21 2011-06-29 株式会社豊田自動織機 Semiconductor device
JP4899481B2 (en) * 2006-01-10 2012-03-21 サンケン電気株式会社 Manufacturing method of resin-encapsulated semiconductor device having a heat radiator exposed outside
JP2010050286A (en) * 2008-08-21 2010-03-04 Toshiba Corp Semiconductor device
JP5540857B2 (en) * 2010-04-16 2014-07-02 日立金属株式会社 Lead component, semiconductor package using the same, and lead component manufacturing method
JP2013251500A (en) * 2012-06-04 2013-12-12 Renesas Electronics Corp Semiconductor device and manufacturing method of the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3240292B2 (en) 1998-09-25 2001-12-17 インターナショナル・レクチファイヤー・コーポレーション Semiconductor package
US20080197463A1 (en) 2007-02-16 2008-08-21 Ralf Otremba Electronic Component And Method For Manufacturing An Electronic Component
JP2011249395A (en) 2010-05-24 2011-12-08 Mitsubishi Electric Corp Semiconductor device

Also Published As

Publication number Publication date
JP2015207675A (en) 2015-11-19
JP5714157B1 (en) 2015-05-07
DE102014223863A1 (en) 2015-10-22

Similar Documents

Publication Publication Date Title
DE10066443B4 (en) Semiconductor device with radiating components
DE102009032973B4 (en) Power semiconductor device
DE102014213564B4 (en) Semiconductor device and method for manufacturing the same
DE102008025705B4 (en) Power semiconductor device
DE102007025950B4 (en) Semiconductor device and its manufacturing method
DE102014223863B4 (en) power semiconductor devices
DE102009055691B4 (en) The power semiconductor module
DE102014102006B4 (en) Semiconductor module
DE112006003372T5 (en) Apparatus and method for mounting a top and bottom exposed semiconductor
DE102015122259B4 (en) Semiconductor devices having a porous insulating layer
DE102011082781B4 (en) SEMICONDUCTOR DEVICE WITH A PLATE ELECTRODE FOR CONNECTING A MULTIPLE OF SEMICONDUCTOR CHIPS
DE112006003633T5 (en) A terminalless and semiconductor wireless chip package and method of making the same
DE102014114808B4 (en) Electronic module and method for producing an electronic module
DE102014116082A1 (en) Semiconductor device with a voltage-compensated chip electrode
DE102013020973A1 (en) A QFN with a wettable edge
DE112016005807T5 (en) Semiconductor unit and method of making the same
DE112014000862T5 (en) Semiconductor device
EP2757586B1 (en) Semiconductor power module and method for manufacturing the same
DE102010043839B4 (en) Semiconductor device with an insulating substrate
DE102016103585B4 (en) Process for manufacturing a package with solderable electrical contact
DE102015220639B4 (en) Semiconductor device and method of manufacturing the same
DE102015216779B4 (en) Power semiconductor device
DE102016223651A1 (en) SEMICONDUCTOR MODULE AND SEMICONDUCTOR DEVICE
DE102018130965A1 (en) HOUSING IN HOUSING STRUCTURE FOR SEMICONDUCTOR DEVICES AND METHOD OF MANUFACTURING
DE112020002845T5 (en) SEMICONDUCTOR DEVICE

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final