DE102021115845A1 - circuit board arrangement - Google Patents

circuit board arrangement Download PDF

Info

Publication number
DE102021115845A1
DE102021115845A1 DE102021115845.1A DE102021115845A DE102021115845A1 DE 102021115845 A1 DE102021115845 A1 DE 102021115845A1 DE 102021115845 A DE102021115845 A DE 102021115845A DE 102021115845 A1 DE102021115845 A1 DE 102021115845A1
Authority
DE
Germany
Prior art keywords
circuit board
printed circuit
layer
metallization
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021115845.1A
Other languages
German (de)
Inventor
Uwe Waltrich
Stanley BUCHERT
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rolls Royce Deutschland Ltd and Co KG
Original Assignee
Rolls Royce Deutschland Ltd and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rolls Royce Deutschland Ltd and Co KG filed Critical Rolls Royce Deutschland Ltd and Co KG
Priority to DE102021115845.1A priority Critical patent/DE102021115845A1/en
Priority to PCT/EP2022/066365 priority patent/WO2022263543A1/en
Publication of DE102021115845A1 publication Critical patent/DE102021115845A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0257—Overvoltage protection
    • H05K1/0259—Electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • H05K1/0221—Coaxially shielded signal lines comprising a continuous shielding layer partially or wholly surrounding the signal lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0256—Electrical insulation details, e.g. around high voltage areas
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/145—Arrangements wherein electric components are disposed between and simultaneously connected to two planar printed circuit boards, e.g. Cordwood modules
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/073—High voltage adaptations
    • H05K2201/0746—Protection against transients, e.g. layout adapted for plugging of connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0753—Insulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09045—Locally raised area or protrusion of insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09909—Special local insulating pattern, e.g. as dam around component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0061—Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

Die Erfindung betrifft eine Leiterplattenanordnung (1), die aufweist: ein Prepackage-Modul (2) mit einem keramischen Schaltungsträger (3), der eine isolierende Keramikschicht (31) und eine auf der Oberseite der Keramikschicht (31) angeordnete erste Metallisierungsschicht (32) aufweist, die mit einem Spannungspotential beaufschlagt ist, und mit einem elektrischen Bauteil (4), das auf der Oberseite der ersten Metallisierungsschicht (32) angeordnet und elektrisch mit dieser verbunden ist. Dabei umfasst die erste Metallisierungsschicht (32) eine erste Metallisierungskante (320), die auf der Keramikschicht (31) beabstandet zum Rand der Keramikschicht (31) verläuft. Die Leiterplattenanordnung (1) umfasst des Weiteren eine Leiterplatte (6), die Kontakte (61) zur elektrischen Kontaktierung des elektronischen Bauteils (5) aufweist, wobei das Prepackage-Modul (2) mit der Leiterplatte (6) verbunden ist und das elektrische Bauteil (4) über die Leiterplatte (6) elektrisch kontaktiert wird. Es ist vorgesehen, dass in der Leiterplatte (6) mindestens eine Kupferfläche (7) derart angeordnet und ausgebildet ist und das Prepackage-Modul (2) elektrische Kontakte (8) derart ausbildet, dass die Kupferfläche (7) der Leiterplatte (6) mit der ersten Metallisierungsschicht (32) des keramischen Schaltungsträgers (3) elektrisch verbunden ist und gegenüber der ersten Metallisierungskante (320) hervorsteht.The invention relates to a printed circuit board arrangement (1), which has: a prepackage module (2) with a ceramic circuit carrier (3), which has an insulating ceramic layer (31) and a first metallization layer (32) arranged on the upper side of the ceramic layer (31). has, which is acted upon by a voltage potential, and with an electrical component (4) which is arranged on top of the first metallization layer (32) and is electrically connected to it. The first metallization layer (32) comprises a first metallization edge (320) which runs on the ceramic layer (31) at a distance from the edge of the ceramic layer (31). The printed circuit board arrangement (1) further comprises a printed circuit board (6) which has contacts (61) for making electrical contact with the electronic component (5), the prepackage module (2) being connected to the printed circuit board (6) and the electrical component (4) is electrically contacted via the printed circuit board (6). It is provided that at least one copper surface (7) is arranged and formed in the circuit board (6) and the prepackage module (2) forms electrical contacts (8) in such a way that the copper surface (7) of the circuit board (6) with is electrically connected to the first metallization layer (32) of the ceramic circuit carrier (3) and projects relative to the first metallization edge (320).

Description

Die Erfindung betrifft eine Leiterplattenanordnung gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a printed circuit board arrangement according to the preamble of patent claim 1.

Es sind keramische Schaltungsträger bekannt, bei denen eine Metallisierungsschicht auf Hochvoltpotential auf einer isolierenden Keramikschicht ausgebildet ist, die direkt oder über weitere Schichten mit einem Kühlkörper gekoppelt ist. Ein Beispiel für einen derartigen Schaltungsträger sind sogenannte DBC-Substrate (DBC = „Direct Bonded Copper“). Derartige keramische Schaltungsträger dienen der elektrischen Isolation eines mit dem keramischen Schaltungsträger verbundenen Halbleiterbauelements zum Kühlkörper und gleichzeitig der thermischen Anbindung an den Kühlkörper. Dabei kann sich in sogenannten Tripelpunkten zwischen der jeweiligen Metallisierungsschicht, der Keramikschicht und einem Vergussmaterial eine lokale Erhöhung der elektrischen Feldstärke ergeben. Dies wurde von C F Bayer: „Untersuchung der elektrischen Feldstärke und des Teilentladungsverhaltens an keramischen Schaltungsträgern“, Dissertation, 2018, näher untersucht. Eine lokale Erhöhung der elektrischen Feldstärke birgt die Gefahr in sich, dass es lokal im Vergussmaterial zu Teilentladung, d. h. zu einem lokalen Spannungsdurchschlag kommt, der sich durch das Vergussmaterial um den keramischen Schaltungsträger arbeitet und die Lebensdauer der Schaltung reduziert.Ceramic circuit carriers are known in which a metallization layer is formed at high-voltage potential on an insulating ceramic layer, which is coupled to a heat sink directly or via additional layers. So-called DBC substrates (DBC=“Direct Bonded Copper”) are an example of such a circuit carrier. Such ceramic circuit carriers are used for the electrical insulation of a semiconductor component connected to the ceramic circuit carrier from the heat sink and at the same time for the thermal connection to the heat sink. A local increase in the electric field strength can result in so-called triple points between the respective metallization layer, the ceramic layer and a potting material. This was examined in more detail by C F Bayer: "Investigation of the electric field strength and the partial discharge behavior on ceramic circuit carriers", dissertation, 2018. A local increase in the electric field strength harbors the risk of partial discharge occurring locally in the potting material, i. H. a local voltage breakdown occurs, which works its way through the potting material around the ceramic circuit carrier and reduces the service life of the circuit.

Der Erfindung liegt die Aufgabe zugrunde, eine Leiterplattenanordnung bereitzustellen, die lokale Feldübererhöhungen an einem keramische Schaltungsträger vermeidet oder in ihrer Stärke zumindest reduziert.The invention is based on the object of providing a printed circuit board arrangement which avoids local excessive field increases on a ceramic circuit carrier or at least reduces their strength.

Diese Aufgabe wird durch eine Leiterplattenanordnung mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.This problem is solved by a printed circuit board arrangement with the features of claim 1. Developments of the invention are specified in the dependent claims.

Danach betrachtet die Erfindung eine Leiterplattenanordnung, die ein Prepackage-Modul mit einem keramischen Schaltungsträger umfasst. Der keramische Schaltungsträger weist eine isolierende Keramikschicht und eine auf der Oberseite der Keramikschicht angeordnete erste Metallisierungsschicht auf, die mit einem Spannungspotential beaufschlagt ist. Das Prepackage-Modul umfasst des Weiteren ein elektrisches Bauteil, das auf der Oberseite der ersten Metallisierungsschicht des Schaltungsträgers angeordnet und elektrisch mit dieser verbunden ist. Dabei weist die erste Metallisierungsschicht eine erste Metallisierungskante auf, die auf der Keramikschicht beabstandet zum Rand der Keramikschicht verläuft und durch die Begrenzungslinie der ersten Metallisierungsschicht auf der Keramikschicht gegeben ist. Die Leiterplattenanordnung umfasst des Weiteren eine Leiterplatte, die Kontakte zur elektrischen Kontaktierung des elektronischen Bauteils aufweist, wobei das Prepackage-Modul mit der Leiterplatte verbunden ist und das elektrische Bauteil über die Leiterplatte elektrisch kontaktiert wird.According to this, the invention considers a printed circuit board arrangement that includes a prepackage module with a ceramic circuit carrier. The ceramic circuit carrier has an insulating ceramic layer and a first metallization layer which is arranged on top of the ceramic layer and to which a voltage potential is applied. The prepackage module also includes an electrical component, which is arranged on the upper side of the first metallization layer of the circuit carrier and is electrically connected to it. In this case, the first metallization layer has a first metallization edge, which runs on the ceramic layer at a distance from the edge of the ceramic layer and is given by the boundary line of the first metallization layer on the ceramic layer. The printed circuit board arrangement also includes a printed circuit board which has contacts for making electrical contact with the electronic component, the prepackage module being connected to the printed circuit board and the electrical component being electrically contacted via the printed circuit board.

Es ist vorgesehen, dass in der Leiterplatte mindestens eine Kupferfläche derart angeordnet und ausgebildet ist und das Prepackage-Modul elektrische Kontakte derart ausbildet, dass im verbundenen Zustand von Prepackage-Modul die Kupferfläche der Leiterplatte mit der ersten Metallisierungsschicht des keramischen Schaltungsträgers elektrisch verbunden ist und dabei gegenüber der ersten Metallisierungskante hervorsteht, deren Begrenzungslinie also nach außen überragt.It is provided that at least one copper surface is arranged and formed in the printed circuit board in such a way and the prepackage module forms electrical contacts in such a way that when the prepackage module is connected, the copper surface of the printed circuit board is electrically connected to the first metallization layer of the ceramic circuit carrier and at the same time protrudes from the first metallization edge, the boundary line of which thus protrudes outwards.

Die Erfindung beruht auf dem Gedanken, Punkte mit einer elektrischen Feldstärkeüberhöhung (zum Beispiel Tripelpunkte), die sich im keramischen Schaltungsträger zwischen der ersten Metallisierungsschicht, der Keramikschicht und einer eventuell vorhandenen Vergussmasse an der Metallisierungskante der ersten Metallisierungsschicht ergeben, dadurch in der auftretenden Feldstärke zu reduzieren, dass die Feldstärke im Randbereich des keramischen Schaltungsträgers homogenisiert wird. Diese Homogenisierung erfolgt über mindestens eine Kupferschicht, die an oder in der Leiterplatte ausgebildet ist und die auf dem gleichen Potential wie die erste Metallisierungsschicht liegt. Dadurch, dass die Kupferschicht die Metallisierungskante überragt, erfolgt eine Symmetriesierung der Verteilung der elektrischen Feldlinien an der Randstruktur des keramischen Schaltungsträgers, auch und gerade in Bezug auf einen elektrisch leitend ausgebildeten Kühlkörper, auf dem der keramische Schaltungsträger angeordnet ist. Dies führt zu einer Reduktion der Feldstärkeüberhöhung in kritischen Punkten wie einem Tripelpunkt. Die Kupferschicht dient damit einer geometrischen Feldsteuerung zur Reduzierung von Feldstärkeüberhöhungen an kritischen Punkten.The invention is based on the idea of points with an electric field strength increase (e.g. triple points), which occur in the ceramic circuit carrier between the first metallization layer, the ceramic layer and any potting compound present at the metallization edge of the first metallization layer, thereby reducing the field strength that occurs that the field strength in the edge area of the ceramic circuit carrier is homogenized. This homogenization takes place via at least one copper layer which is formed on or in the printed circuit board and which is at the same potential as the first metallization layer. Because the copper layer protrudes beyond the metallization edge, the distribution of the electrical field lines at the edge structure of the ceramic circuit carrier is symmetrical, also and specifically in relation to an electrically conductive heat sink on which the ceramic circuit carrier is arranged. This leads to a reduction in the field strength increase in critical points such as a triple point. The copper layer is therefore used for geometric field control to reduce excessive field strengths at critical points.

Eine Ausgestaltung der Erfindung sieht vor, dass die Kupferfläche als Außenlage an der Unterseite der Leiterplatte ausgebildet ist. Dies erlaubt in besonderes einfacher Weise eine Kontaktierung der Kupferfläche mit der ersten Metallisierungsschicht. Gleichwohl sind auch andere Lösungen möglich. Alternativ kann beispielsweise vorgesehen sein, dass die Kupferfläche als vergrabene Kupferfläche beabstandet zur Unterseite der Leiterplatte verläuft. Eine Kontaktierung der Kupferflächen erfolgt dann beispielsweise durch eine Durchkontaktierung in der Leiterplatte. Diese Variante ist mit dem Vorteil verbunden, dass die Gefahr von Feldüberhöhungen an der Kupferfläche im gut isolierenden Material der Leiterplatte (typischerweise FR4) liegt.One embodiment of the invention provides that the copper surface is designed as an outer layer on the underside of the printed circuit board. This allows the copper surface to be contacted with the first metallization layer in a particularly simple manner. However, other solutions are also possible. Alternatively, provision can be made, for example, for the copper surface to run as a buried copper surface at a distance from the underside of the printed circuit board. The copper surfaces are then contacted, for example, by through-plating in the printed circuit board. This variant has the advantage that there is a risk of excessive field increases on the copper surface in the well-insulating material of the circuit board (typically FR4).

Eine weitere Ausgestaltung der Erfindung sieht vor, dass der keramische Schaltungsträger des Weiteren eine untere, zweite Metallisierungsschicht aufweist, die auf der Unterseite der isolierenden Keramikschicht ausgebildet ist, wobei die zweite Metallisierungsschicht eine zweite Metallisierungskante aufweist, die auf der Unterseite der Keramikschicht beabstandet zum Rand der Keramikschicht verläuft, wobei die Kupferfläche der Leiterplatte auch gegenüber dem Rand der zweiten Metallisierungskante übersteht. Der keramische Schaltungsträger ist dabei beispielsweise ein DBC-Substrat. Die Erfindung ermöglicht dabei, eine Feldstärkeüberhöhung auch an kritischen Punkten wie Tripelpunkten zu reduzieren, die im keramischen Schaltungsträger zwischen der zweiten Metallisierungsschicht, der Keramikschicht und einer eventuell vorhandenen Vergussmasse an der zweiten Metallisierungskante gebildet sind.A further embodiment of the invention provides that the ceramic circuit carrier also has a lower, second metallization layer which is formed on the underside of the insulating ceramic layer, the second metallization layer having a second metallization edge which is spaced on the underside of the ceramic layer from the edge of the Ceramic layer runs, the copper surface of the printed circuit board also protrudes from the edge of the second metallization edge. The ceramic circuit carrier is, for example, a DBC substrate. The invention makes it possible to reduce a field strength increase even at critical points such as triple points that are formed in the ceramic circuit carrier between the second metallization layer, the ceramic layer and any potting compound present on the second metallization edge.

Die mit der erfindungsgemäßen Lösung verbundenen Vorteile zeigen sich dabei auch an einem keramischen Schaltungsträger, der sowohl auf seiner Oberseite als auch in seiner Unterseite eine Metallisierungsschicht aufweist. In einem solchen Fall verlaufen die Feldlinien der elektrischen Feldstärke aufgrund eines Kühlkörpers, auf dem sich der keramische Schaltungsträger typischerweise befindet und der typischerweise aus einem leitfähigen Material besteht, stark asymmetrisch, wobei die Feldlinien deutlich stärker um die obere Metallisierung gebogen sind und dort eine verstärkte Feldüberhöhung bewirken. Die durch die Kupferfläche in der Leiterplatte bereitgestellte Symmetriesierung der Verteilung der elektrischen Feldlinien an der Randstruktur des keramischen Schaltungsträgers reduziert dabei Feldstärkeüberhöhungen sowohl an der oberen Metallisierung als auch an der unteren Metallisierung des keramischen Schaltungsträgers.The advantages associated with the solution according to the invention can also be seen in a ceramic circuit carrier which has a metallization layer both on its upper side and on its lower side. In such a case, the field lines of the electric field strength run strongly asymmetrically due to a heat sink, on which the ceramic circuit carrier is typically located and which typically consists of a conductive material, with the field lines being bent much more strongly around the upper metallization and there is an increased field increase cause. The symmetrization of the distribution of the electrical field lines at the edge structure of the ceramic circuit carrier provided by the copper surface in the printed circuit board reduces excessive field strengths both on the upper metallization and on the lower metallization of the ceramic circuit carrier.

Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, dass die Leiterplattenanordnung des Weiteren einen Kühlkörper aufweist, wobei die Keramikschicht direkt oder über mindestens eine weitere Schicht auf den Kühlkörper aufgesetzt ist. Bei einer solchen weiteren Schicht handelt sich beispielsweise um eine untere Metallisierungsschicht. Weiter kann eine Lotschicht vorgesehen sein. Der keramische Schaltungsträger stellt eine thermische Anbindung an und eine elektrische Entkopplung gegenüber dem Kühlkörper bereit.An advantageous embodiment of the invention provides that the printed circuit board arrangement also has a heat sink, with the ceramic layer being placed directly on the heat sink or via at least one further layer. Such a further layer is, for example, a lower metallization layer. A layer of solder can also be provided. The ceramic circuit carrier provides a thermal connection to and an electrical decoupling from the heat sink.

Eine Ausführungsvariante hierzu sieht vor, dass der Kühlkörper an seinem Rand eine Vertiefung derart ausbildet, dass der randseitige vertikale Abstand der isolierenden Keramikschicht zur Leiterplatte im Wesentlichen identisch ist zum randseitigen Abstand der isolierenden Keramikschicht zu einer Bodenfläche des Kühlkörpers. Dies dient einer Verbesserung der Randsymmetrie des Prepackage-Moduls, die durch die Vertiefung im Kühlkörper symmetrisch oder symmetrischer zu der isolierenden Keramikschicht aufgebaut ist. Dies führt zu einer weiteren Symmetrisierung der elektrischen Feldstärke.A variant of this provides that the heat sink forms a recess at its edge such that the edge-side vertical distance of the insulating ceramic layer to the printed circuit board is essentially identical to the edge-side distance of the insulating ceramic layer to a bottom surface of the heat sink. This serves to improve the edge symmetry of the prepackage module, which is constructed symmetrically or more symmetrically to the insulating ceramic layer due to the recess in the heat sink. This leads to a further symmetrization of the electric field strength.

Eine weitere Ausgestaltung sieht vor, dass das elektrische Bauteil in eine Prepackage-Leiterplatte eingebettet ist, wobei die Unterseite der Prepackage-Leiterplatte auf der Oberseite der ersten Metallisierungsschicht angeordnet und elektrisch mit dieser verbunden ist und die Oberseite der Prepackage-Leiterplatte durch die Kontakte der Leiterplatte kontaktiert wird. Hierbei handelt es sich um einen besonders kompakten und einfach zu handhabenden Aufbau. Da die elektrischen Kontakte der Prepackage-Leiterplatte flächig auf der Oberseite der Prepackage-Leiterplatte ausgebildet sind, kann in einfacher Weise eine Montage auf der Leiterplatte erfolgen.A further embodiment provides that the electrical component is embedded in a prepackage circuit board, with the underside of the prepackage circuit board being arranged on the top side of the first metallization layer and being electrically connected to it, and the top side of the prepackage circuit board being connected through the contacts of the circuit board is contacted. This is a particularly compact and easy-to-handle structure. Since the electrical contacts of the prepackage circuit board are formed over a large area on the upper side of the prepackage circuit board, assembly on the circuit board can take place in a simple manner.

Eine weitere Ausführungsvariante sieht vor, dass in die Prepackage-Leiterplatte auch der keramische Schaltungsträger integriert ist. Einem solchen Fall ist das gesamte Prepackage-Modul in eine Leiterplatte eingebettet.A further design variant provides that the ceramic circuit carrier is also integrated into the prepackage printed circuit board. In such a case, the entire prepackage module is embedded in a printed circuit board.

Das Spannungspotential der ersten Metallisierungsschicht ist beispielsweise ein Hochspannungspotential. Das Spannungspotential der zweiten Metallisierungsschicht ist beispielsweise das Massepotential.The voltage potential of the first metallization layer is a high-voltage potential, for example. The voltage potential of the second metallization layer is the ground potential, for example.

Ausgestaltungen der Erfindung sehen vor, dass die in der Leiterplatte ausgebildete Kupferfläche elektrisch in dem Sinne isoliert ist, als sie nicht mit weiteren elektrisch leitenden Komponenten der Leiterplatte verbunden ist. Dies verdeutlicht die Funktion der Kupferfläche, den Verlauf der elektrischen Feldstärke zu beeinflussen und Feldüberhöhungen zu reduzieren, wozu allein die Beaufschlagung mit einem bestimmten elektrischen Potential von Bedeutung ist. Gleichwohl kann in alternativen Ausgestaltungen vorgesehen sein, dass die Kupferfläche, gegebenenfalls über hohe ohmsche Widerstände, mit weiteren Komponenten oder Leitungen der Leiterplatte verbunden ist.Embodiments of the invention provide that the copper surface formed in the printed circuit board is electrically insulated in the sense that it is not connected to other electrically conductive components of the printed circuit board. This illustrates the function of the copper surface of influencing the course of the electric field strength and reducing excessive field increases, for which only the application of a certain electric potential is important. Nevertheless, in alternative configurations it can be provided that the copper surface is connected to other components or lines of the printed circuit board, possibly via high ohmic resistances.

Die erste Metallisierungsschicht ist im einfachsten Fall lediglich aus ein oder mehreren Metallflächen gebildet, die mit einem definierten Spannungspotential beaufschlagt sind. Dieses Spannungspotential wird dem elektrischen Bauteil, das auf der Oberseite der ersten Metallisierungsschicht angeordnet ist, zugeführt. Es kann des Weiteren vorgesehen sein, dass die erste Metallisierungsschicht als Schaltungsträger strukturiert ist und zusammen mit dem elektrischen Bauteil, Kontakten des elektrischen Bauteils auf der Leiterplatte sowie gegebenenfalls weiteren elektrischen Verbindungen einen elektrischen Schaltkreis bildet.In the simplest case, the first metallization layer is merely formed from one or more metal surfaces to which a defined voltage potential is applied. This voltage potential is supplied to the electrical component, which is arranged on top of the first metallization layer. Provision can furthermore be made for the first metallization layer to be structured as a circuit carrier and to form an electrical circuit together with the electrical component, contacts of the electrical component on the printed circuit board and, if appropriate, further electrical connections.

Bei der Leiterplatte, mit der das Prepackage-Modul-Modul verbunden ist, handelt es sich beispielsweise um eine Dickkupferleiterplatte. Die erste Metallisierungsschicht auf der Oberseite der Keramikschicht ist beispielsweise durch Kupfer, Aluminium, Silber oder Wolfram gebildet. Gleiches gilt für eine Metallisierungsschicht auf der Unterseite der Keramikschicht.The printed circuit board to which the prepackage module is connected is, for example, a thick copper printed circuit board. The first metallization layer on top of the ceramic layer is formed by copper, aluminum, silver or tungsten, for example. The same applies to a metallization layer on the underside of the ceramic layer.

Eine weitere Ausgestaltung sieht vor, dass die mindestens eine Kupferfläche der Leiterplatte ringförmig ausgebildet ist, wobei der durch die Kupferflächen gebildeten Ring mit seiner Außenkante gegenüber der ersten Metallisierungskante hervorsteht. Hierdurch wird eine besonders einfache Realisierung der Kupferflächen ermöglicht. Jedoch liegt es ebenfalls im Rahmen der Erfindung, dass eine Mehrzahl von einzelnen Kupferflächen ausgebildet sind, die in ihrer Gesamtheit eine elektrische Feldstärkeüberhöhung reduzieren. Für diesen Fall ist jede dieser Kupferflächen gesondert mit der ersten Metallisierungsschicht elektrisch zu verbinden.A further embodiment provides that the at least one copper surface of the printed circuit board is ring-shaped, with the outer edge of the ring formed by the copper surfaces protruding in relation to the first metallization edge. This enables a particularly simple realization of the copper surfaces. However, it is also within the scope of the invention for a plurality of individual copper surfaces to be formed, which in their entirety reduce an increase in the electric field strength. In this case, each of these copper areas is to be electrically connected separately to the first metallization layer.

Bei dem elektrischen Bauelement handelt es sich beispielsweise um ein Halbleiterbauelement bzw. einen Halbleiterchip, insbesondere um einen Leistungshalbleiter.The electrical component is, for example, a semiconductor component or a semiconductor chip, in particular a power semiconductor.

Weiter kann vorgesehen sein, dass das Prepackage-Modul und das elektrische Bauteil mit einer Vergussmasse vergossen sind. Das Vorhandensein einer Vergussmasse kann dabei zur Ausbildung eines Tripelpunktes beitragen, wobei sich an der ersten Metallisierungskante und ggf. der zweiten Metallisierungskante Tripelpunkte zwischen Metallisierung, Keramik und Vergussmaterial bilden können.Furthermore, it can be provided that the prepackage module and the electrical component are encapsulated with an encapsulating compound. The presence of a potting compound can contribute to the formation of a triple point, with triple points being able to form between the metallization, the ceramic and the potting material at the first metallization edge and possibly the second metallization edge.

Eine weitere Ausgestaltung der Erfindung sieht vor, dass der elektrische Kontakt der Kupferfläche mit der ersten Metallisierungsschicht des keramischen Schaltungsträgers durch leitende geometrische Strukturen bereitgestellt wird, die auf der Oberseite des keramischen Schaltungsträgers ausgebildet sind und sich von diesem nach oben erstrecken. Hierbei handelt es sich beispielsweise um additiv gefertigte leitende Blöcke oder Ringe, die auf die erste Metallisierungsschicht aufgebracht sind und die bei der Verbindung des Prepackage-Moduls mit der Leiterplatte mit der Kupferfläche in Kontakt treten.A further embodiment of the invention provides that the electrical contact of the copper surface with the first metallization layer of the ceramic circuit carrier is provided by conductive geometric structures which are formed on the upper side of the ceramic circuit carrier and extend upwards from it. These are, for example, additively manufactured conductive blocks or rings that are applied to the first metallization layer and that come into contact with the copper surface when the prepackage module is connected to the circuit board.

Eine weitere Ausführung sieht vor, dass der elektrische Kontakt der Kupferfläche mit der ersten Metallisierungsschicht des keramischen Schaltungsträgers durch mindestens einen punktförmigen Kontakt bereitgestellt wird. Ein solcher punktförmiger Kontakt wird beispielsweise durch eine Durchkontaktierung einer Prepackage-Leiterplatte bereitgestellt.A further embodiment provides that the electrical contact of the copper surface with the first metallization layer of the ceramic circuit carrier is provided by at least one punctiform contact. Such a punctiform contact is provided, for example, by a through-plating of a prepackage circuit board.

Eine weitere Ausführungsvariante sieht vor, dass die Leiterplatte eine Kavität ausbildet und das elektrische Bauteil derart im Prepackage-Modul nach oben hervorsteht, dass es in die Kavität der Leiterplatte hinein ragt. Bei dieser Variante befindet sich das elektrische Bauteil geschützt in der Leiterplatte. Weiter wird der Randbereich des Prepackage-Moduls weitergehend symmetrisiert.A further embodiment provides that the printed circuit board forms a cavity and the electrical component protrudes upwards in the prepackage module in such a way that it protrudes into the cavity of the printed circuit board. In this variant, the electrical component is protected in the printed circuit board. Furthermore, the edge area of the prepackage module is further symmetrical.

Es kann vorgesehen sein, dass die Kupferfläche der Leiterplatte und die elektrische Kontakte des Prepackage-Moduls derart positioniert sind, dass bei Aufsetzen des Prepackage-Moduls auf die Leiterplatte die Kupferfläche automatisch elektrisch mit der ersten Metallisierungsschicht verbunden wird.Provision can be made for the copper surface of the printed circuit board and the electrical contacts of the prepackage module to be positioned in such a way that when the prepackage module is placed on the printed circuit board, the copper surface is automatically electrically connected to the first metallization layer.

Die Länge des Überstandes, mit dem die Kupferflächen gegenüber der ersten Metallisierungskante vorsteht, liegt in Ausgestaltungen der Erfindung im Bereich zwischen 1 mm und 10 mm, beispielsweise im Bereich zwischen 2 mm und 6 mm. Der Abstand ist dabei in einer Ansicht von oben der Abstand zwischen der ersten Metallisierungskante der ersten Metallisierungsschicht und der äußeren Begrenzungslinie der Kupferfläche. Dieser Abstand kann dabei grundsätzlich variieren. Im Falle einer beispielsweise ringförmigen Metallisierungsschicht ist dieser Abstand konstant und gleich dem radialen Abstand zwischen der Metallisierungskante und der äußeren Begrenzungslinie der Kupferfläche.In embodiments of the invention, the length of the overhang by which the copper surfaces project in relation to the first metallization edge is in the range between 1 mm and 10 mm, for example in the range between 2 mm and 6 mm. In this case, in a view from above, the distance is the distance between the first metallization edge of the first metallization layer and the outer boundary line of the copper area. This distance can vary in principle. In the case of an annular metallization layer, for example, this distance is constant and equal to the radial distance between the metallization edge and the outer boundary line of the copper surface.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnung anhand mehrerer Ausführungsbeispiele näher erläutert. Es zeigen:

  • 1 ein erstes Ausführungsbeispiel einer Leiterplattenanordnung, bei der ein Prepackage-Modul mit einem keramischen Schaltungsträger mit einer Leiterplatte verbunden und eine in der Leiterplatte ausgebildete Kupferfläche eine Metallisierungskante des keramischen Schaltungsträgers überragt;
  • 2 ein weiteres Ausführungsbeispiel einer Leiterplattenanordnung gemäß der 1, wobei in einen Kühlkörper des Prepackage-Moduls eine randseitige Vertiefung eingebracht ist;
  • 3 ein weiteres Ausführungsbeispiel einer Leiterplattenanordnung gemäß der 1, wobei ein elektrisches Bauteil des Prepackage-Moduls in eine in der Leiterplatte ausgebildete Kavität ragt;
  • 4 eine erste Ausführungsvariante zur Kontaktierung einer Kupferfläche gemäß den 1 bis 3, wobei die elektrische Kontaktierung über leitende Strukturen bereitgestellt wird;
  • 5 eine zweite Ausführungsvariante zur Kontaktierung einer Kupferfläche gemäß den 1 bis 3, wobei die elektrische Kontaktierung über eine Durchkontaktierung in einer Prepackage-Leiterplatte bereitgestellt wird;
  • 6 eine dritte Ausführungsvariante zur Kontaktierung einer Kupferfläche gemäß den 1 bis 3, wobei die elektrische Kontaktierung über eine Durchkontaktierung im Prepackage-Modul bereitgestellt wird;
  • 7 einen keramische Schaltungsträger gemäß dem Stand der Technik;
  • 8 eine keramischen Schaltungsträger gemäß der 7 in Verbindung mit einer Leiterplatte;
  • 9 beispielhaft die elektrische Potentialverteilung an einem keramischen Schaltungsträger, der aus einer Keramikschicht und zwei Metallisierungsschichten auf der Oberseite und Unterseite der Keramikschicht besteht, wobei der keramische Schaltungsträger symmetrisch verlaufende Äquipotentiallinien aufweist; und
  • 10 beispielhaft die elektrische Potentialverteilung an einem keramischen Schaltungsträger, der aus einer Keramikschicht und zwei Metallisierungsschichten auf der Oberseite und Unterseite der Keramikschicht besteht, wobei der keramische Schaltungsträger auf einem elektrisch leitenden Kühlkörper angeordnet ist, wodurch die Symmetrie der Äquipotentiallinien gebrochen ist.
The invention is explained in more detail below with reference to the figures of the drawing using several exemplary embodiments. Show it:
  • 1 a first exemplary embodiment of a circuit board arrangement, in which a prepackage module with a ceramic circuit carrier is connected to a circuit board and a copper surface formed in the circuit board projects beyond a metallization edge of the ceramic circuit carrier;
  • 2 another embodiment of a printed circuit board assembly according to 1 , wherein a peripheral recess is introduced into a heat sink of the prepackage module;
  • 3 another embodiment of a printed circuit board assembly according to 1 , wherein an electrical component of the prepackage module protrudes into a cavity formed in the circuit board;
  • 4 a first embodiment for contacting a copper surface according to 1 until 3 , wherein the electrical contact is provided via conductive structures;
  • 5 a second embodiment for contacting a copper surface according to 1 until 3 , wherein the electrical contact is provided via a via in a prepackage circuit board;
  • 6 a third embodiment for contacting a copper surface according to 1 until 3 , wherein the electrical contact is provided via a via in the prepackage module;
  • 7 a prior art ceramic circuit substrate;
  • 8th a ceramic circuit carrier according to 7 in connection with a printed circuit board;
  • 9 by way of example, the electrical potential distribution on a ceramic circuit carrier which consists of a ceramic layer and two metallization layers on the upper side and underside of the ceramic layer, the ceramic circuit carrier having symmetrically running equipotential lines; and
  • 10 For example, the electrical potential distribution on a ceramic circuit board consisting of a ceramic layer and two metallization layers on the top and bottom of the ceramic layer, the ceramic circuit board being arranged on an electrically conductive heat sink, which breaks the symmetry of the equipotential lines.

Zum besseren Verständnis des Hintergrunds der vorliegenden Erfindung wird zunächst eine Leiterplattenanordnung gemäß dem Stand der Technik anhand der 7 bis 10 beschrieben.For a better understanding of the background of the present invention, first a printed circuit board assembly according to the prior art with reference to FIG 7 until 10 described.

Die 7 zeigt einen keramischen Schaltungsträger 3, der eine isolierende Keramikschicht 31, eine auf der Oberseite der Keramikschicht 31 angeordnete erste Metallisierungsschicht 32 und eine auf der Unterseite der Keramikschicht angeordnete zweite Metallisierungsschicht 33 aufweist. Die erste Metallisierungsschicht 32 ist dabei mit einem Hochvoltpotential und die zweite Metallisierungsschicht 33 mit Massepotential beaufschlagt. Bei dem keramischen Schaltungsträger 3 handelt es sich beispielsweise um ein DBC-Substrat (DBC = „Direct Bonded Copper“). DBC ist eine Verbindungstechnologie, die Metallisierungsschichten mit einer Keramikschicht wie zum Beispiel Aluminiumoxid verbindet. Die Metallisierungsschichten 32, 33 bestehen beispielsweise aus Kupfer, Aluminium, Silber oder Wolfram.the 7 FIG. 1 shows a ceramic circuit carrier 3, which has an insulating ceramic layer 31, a first metallization layer 32 arranged on the upper side of the ceramic layer 31, and a second metallization layer 33 arranged on the underside of the ceramic layer. A high-voltage potential is applied to the first metallization layer 32 and ground potential is applied to the second metallization layer 33 . The ceramic circuit carrier 3 is, for example, a DBC substrate (DBC=“Direct Bonded Copper”). DBC is an interconnect technology that connects metallization layers to a ceramic layer such as aluminum oxide. The metallization layers 32, 33 consist, for example, of copper, aluminum, silver or tungsten.

Der keramische Schaltungsträger 3 ist über eine Lotschicht 34 oder eine andere Verbindungsschicht mit Kühlkörper 5 aus einem leitenden Material verbunden, insbesondere an diesen gepresst/gelötet. Hierdurch wird Verlustwärme an den Kühlkörper abgeführt. Auf der Metallisierungsschicht 32 ist über eine Lotschicht 40 ein elektrisches Bauteil, beispielsweise ein Halbleiterchip 40 angeordnet. Die erste Metallisierungsschicht 32 kann Kontaktstrukturen 43 zur elektrischen Kontaktierung des Halbleiterchips 40 mittels Bonddrähten 44 aufweisen. Ein keramischer Schaltungsträger 3 und ein elektrisches Bauteil 4 stellen ein Prepackage-Modul 2 im Sinne der vorliegenden Erfindung dar.The ceramic circuit carrier 3 is connected via a solder layer 34 or another connecting layer to a heat sink 5 made of a conductive material, in particular pressed/soldered onto it. As a result, heat loss is dissipated to the heat sink. An electrical component, for example a semiconductor chip 40 , is arranged on the metallization layer 32 via a solder layer 40 . The first metallization layer 32 can have contact structures 43 for making electrical contact with the semiconductor chip 40 by means of bonding wires 44 . A ceramic circuit carrier 3 and an electrical component 4 represent a prepackage module 2 within the meaning of the present invention.

Die Keramikschicht 31 weist einen Außenrand bzw. eine Umfangslinie 310 auf. Die erste Metallisierungsschicht 32 weist eine Metallisierungskante 320 auf, die den Außenrand bzw. die Umfangslinie der Metallisierungsschicht 32 bildet. Ebenso weist die zweite Metallisierungsschicht 33 eine Metallisierungskante 330 auf, die den Außenrand bzw. die Umfangslinie der Metallisierungsschicht 33 bildet. Dabei erstreckt sich der Außenrand 310 in radialer Richtung weiter nach außen als die Metallisierungskante 320, 330 (wobei die radiale Richtung in der horizontalen Ebene liegt und senkrecht auf einer vertikalen Richtung durch den Halbleiterchip 40 steht).The ceramic layer 31 has an outer edge or a peripheral line 310 . The first metallization layer 32 has a metallization edge 320 which forms the outer edge or the peripheral line of the metallization layer 32 . Likewise, the second metallization layer 33 has a metallization edge 330 which forms the outer edge or the peripheral line of the metallization layer 33 . In this case, the outer edge 310 extends further outward in the radial direction than the metallization edge 320, 330 (where the radial direction lies in the horizontal plane and is perpendicular to a vertical direction through the semiconductor chip 40).

Im vorliegenden Kontext ist von Bedeutung, dass an den Metallisierungskanten 320, 330 eine lokale Erhöhung der elektrischen Feldstärke vorliegt, die die Gefahr mit sich bringt, dass es zu einer Teilentladung und lokal zu einem Spannungsdurchschlag kommt. So bilden die Metallisierungskanten 320, 330 sogenannte Tripelpunkte, an denen drei unterschiedliche Materialtypen zusammentreffen, nämlich Metall der Metallisierungsschicht 32, 33, Keramik der Keramikschicht 31 sowie ein nicht dargestelltes Vergussmaterial, das um die Kanten des Schaltungsträgers 3 vergossen ist. An den Tripelpunkten liegt eine elektrischen Feldstärkeüberhöhung vor, die zu einer Teilentladung im Randbereich T des keramischen Schaltungsträgers 3 führen kann.In the present context, it is important that there is a local increase in the electrical field strength at the metallization edges 320, 330, which entails the risk of partial discharge and local voltage breakdown. The metallization edges 320, 330 form so-called triple points at which three different material types meet, namely metal of the metallization layer 32, 33, ceramic of the ceramic layer 31 and a casting material (not shown) that is cast around the edges of the circuit carrier 3. At the triple points there is an increase in the electric field strength, which can lead to a partial discharge in the edge region T of the ceramic circuit carrier 3 .

Die 8 zeigt eine Leiterplattenanordnung, bei der ein Prepackage-Modul 2 mit keramischem Schaltungsträger 3 und elektrischem Bauteil 4 in einer Vergussmasse 9 vergossen und mit einer Leiterplatte 6 verbunden ist. Dabei wird das elektrische Bauteil 4 an seiner Oberseite über Kontakte 61 der Leiterplatte 6 elektrisch kontaktiert. Das Problem der Teilentladung in dem Randbereich T ist wie in Bezug auf die 7 erläutert gegeben.the 8th shows a printed circuit board arrangement in which a prepackage module 2 with ceramic circuit carrier 3 and electrical component 4 is encapsulated in a casting compound 9 and connected to a printed circuit board 6 . In this case, electrical contact is made with the electrical component 4 on its upper side via contacts 61 of the printed circuit board 6 . The problem of partial discharge in the edge area T is as in relation to the 7 given explained.

Dieses Problem wird weitergehend anhand der 9 und 10 illustriert. Die 9 und 10 zeigen die Äquipotentiallinien an einem keramischen Schaltungsträger 3 mit einer Keramikschicht 32 und zwei Metallisierungsschichten 32, 33 entsprechend den 7 und 8. Die 9 zeigt dabei den keramischen Schaltungsträger ohne Anordnung auf einen Kühlkörper. In diesem Fall liegt eine weitgehend symmetrische Feldverteilung vor. An den Tripelpunkten 320, 330 liegt eine mäßige, gleich große lokale Erhöhung der Feldstärke vor.This problem is further illustrated by the 9 and 10 illustrated. the 9 and 10 show the equipotential lines on a ceramic circuit carrier 3 with a ceramic layer 32 and two metallization layers 32, 33 corresponding to FIG 7 and 8th . the 9 shows the ceramic circuit board without being placed on a heat sink. In this case there is a largely symmetrical field distribution before. At the triple points 320, 330 there is a moderate, equally large local increase in the field strength.

Die 10 zeigt den keramischen Schaltungsträger 3 bei einer Anordnung auf einem Kühlkörper 5 aus einem elektrisch leitenden Material. Da der Kühlkörper elektrisch leitfähig ist und deutlich über den Rand des keramischen Schaltungsträgers 3 hinausragt, bricht der Kühlkörper 5 die Symmetrie der Äquipotentiallinien. Diese werden nur deutlich stärker um die Metallisierungskante 320 der oberen Metallisierungsschicht 32 gebogen und verlaufen dort deutlich enger. Die elektrische Feldstärke, die senkrecht auf den Äquipotentiallinien stehen, zeigen hier eine starke Feldüberhöhung, so dass eine erhöhte Gefahr einer Teilentladung besteht. Bei der Anordnung eines keramischen Schaltungsträgers 3 gemäß den 7 und 8 auf einem Kühlkörper 5 ist somit in besonderem Maße die Gefahr einer Teilentladung an den Metallisierungskanten bzw. Tripelpunkten gegeben. Zur Lösung dieses Problems muss die Feldstärke an den Metallisierungskanten bzw. Tripelpunkten reduziert werden.the 10 shows the ceramic circuit carrier 3 in an arrangement on a heat sink 5 made of an electrically conductive material. Since the heat sink is electrically conductive and protrudes significantly beyond the edge of the ceramic circuit carrier 3, the heat sink 5 breaks the symmetry of the equipotential lines. These are only bent much more strongly around the metalization edge 320 of the upper metalization layer 32 and run much narrower there. The electric field strength, which is perpendicular to the equipotential lines, shows a strong field increase here, so that there is an increased risk of partial discharge. In the arrangement of a ceramic circuit carrier 3 according to the 7 and 8th on a heat sink 5 there is therefore a particular risk of a partial discharge at the metallization edges or triple points. To solve this problem, the field strength at the metallization edges or triple points must be reduced.

Eine Lösung für das erläuterte Problem stellt die Leiterplattenanordnung der 1 dar, die die Feldstärke an den Metallisierungskanten bzw. Tripelpunkten reduziert.A solution to the problem explained is the printed circuit board assembly 1 which reduces the field strength at the metallization edges or triple points.

Die Leiterplattenanordnung 1 der 1 zeigt ein Prepackage-Modul 2, das aus einem keramischen Schaltungsträger 3, einem elektrischen Bauteil 4 und einem Kühlkörper 5 besteht. Insofern wird auf die Ausführungen zu den 7 und 8 verwiesen. In den Randbereichen T, insbesondere an den Metallisierungskante 320, 330 besteht die Gefahr von Feldüberhöhungen.The circuit board assembly 1 of 1 shows a prepackage module 2, which consists of a ceramic circuit carrier 3, an electrical component 4 and a heat sink 5. In this respect, the comments on the 7 and 8th referred. In the edge regions T, in particular at the metallization edges 320, 330, there is a risk of excessive field increases.

Gemäß der 1 umfasst die Leiterplatte 6 des Weiteren eine Kupferfläche 7, die im dargestellten Ausführungsbeispiel, jedoch nicht notwendigerweise ringförmig ausgebildet ist, wobei der durch die Kupferfläche 7 gebildete Ring eine Außenkante 71 und eine Innenkante 72 aufweist. Die Kupferfläche 7 kann, wie auf der linken Seite der 1 dargestellt ist, als Außenlage an der Unterseite der Leiterplatte 6 ausgebildet sein, oder, wie auf der rechten Seite der 1 dargestellt ist, als vergrabene Kupferfläche mit einem Abstand zur Unterseite der Leiterplatte 6 ausgebildet sein.According to the 1 the printed circuit board 6 also includes a copper surface 7 which, in the exemplary embodiment shown, is, however, not necessarily ring-shaped, with the ring formed by the copper surface 7 having an outer edge 71 and an inner edge 72 . The copper surface 7 can, as on the left side of the 1 is shown, be formed as an outer layer on the underside of the circuit board 6, or, as on the right side of the 1 shown, may be in the form of a buried copper area at a distance from the underside of the circuit board 6 .

Die Kupferfläche 7 ist in dem Sinne elektrisch isoliert in der Leiterplatte 6 angeordnet, als sie nicht mit elektrischen Leiterbahnen oder anderen elektrischen Bauteilen der Leiterplatte 6 verbunden ist.The copper surface 7 is arranged in the printed circuit board 6 in an electrically insulated manner in the sense that it is not connected to electrical conductor tracks or other electrical components of the printed circuit board 6 .

Es ist vorgesehen, dass die Kupferfläche 7 über einen elektrischen Kontakt 8 mit der Metallisierungsschicht 32 des keramischen Schaltungsträgers 3 verbunden ist. Das Hochvoltpotential der Metallisierungsschicht 32 liegt damit auch an der Kupferfläche 7 an. Die Metallisierungsschicht 32 und die Kupferfläche 7 liegen auf dem gleichen Potential. Der elektrische Kontakt 8 ist dabei, wie anhand der 4 noch weitergehend erläutert wird, durch leitende geometrische Strukturen 81 in Form von Erhöhungen 81 und eine Lotschicht 810 bereitgestellt. Durch die Erhöhungen 81 ist gewährleistet, dass bei der Montage der Leiterplattenanordnung 1 bei Aufsetzen des Prepackage-Moduls 2 auf die Leiterplatte 6 die Kupferfläche 7 automatisch mit der ersten Metallisierungsschicht 32 elektrisch verbunden wird.Provision is made for the copper surface 7 to be connected to the metallization layer 32 of the ceramic circuit carrier 3 via an electrical contact 8 . The high-voltage potential of the metallization layer 32 is therefore also present on the copper surface 7 . The metallization layer 32 and the copper surface 7 are at the same potential. The electrical contact 8 is here, as based on 4 is explained in more detail below, provided by conductive geometric structures 81 in the form of elevations 81 and a layer of solder 810 . The elevations 81 ensure that the copper surface 7 is automatically electrically connected to the first metallization layer 32 during the assembly of the circuit board arrangement 1 when the prepackage module 2 is placed on the circuit board 6 .

Die Außenkante 71 der Kupferfläche 7 steht nach außen gegenüber sowohl der Metallisierungskante 320 der Metallisierungsschicht 32 als auch der Metallisierungskante 330 der Metallisierungsschicht 33 vor. Die Innenkante 72 der Kupferfläche 7 liegt in der projizierenden Ansicht von oben radial innen beabstandet zu den Metallisierungskanten 320, 330.The outer edge 71 of the copper surface 7 protrudes outwards opposite both the metallization edge 320 of the metallization layer 32 and the metallization edge 330 of the metallization layer 33 . In the projected view from above, the inner edge 72 of the copper surface 7 is spaced radially inwards from the metallization edges 320, 330.

Damit steht die Kupferfläche 7 gegenüber der Metallisierungskante 320 und auch gegenüber der Metallisierungskante 330 nach außen hervor. Hierdurch beeinflusst sie den Verlauf der Feldlinien der elektrischen Feldstärke und reduziert insbesondere eine Feldüberhöhung an den erläuterten Metallisierungskanten 320, 330 bzw. dort ausgebildeten Tripelpunkten. So führt die Kupferfläche 7 zu einer verbesserten geometrischen Symmetrie der Randstruktur, wobei eine Symmetrie zwischen der Kupferfläche 7 und der dieser gegenüberliegenden Oberfläche 52 des leitend ausgebildeten Kühlkörpers 5 bereitgestellt wird.The copper surface 7 thus protrudes outwards relative to the metallization edge 320 and also relative to the metallization edge 330 . In this way, it influences the course of the field lines of the electrical field strength and in particular reduces a field increase at the metallization edges 320, 330 explained and triple points formed there. Thus, the copper surface 7 leads to an improved geometric symmetry of the edge structure, with a symmetry being provided between the copper surface 7 and the surface 52 of the conductive cooling body 5 opposite thereto.

Die Leiterplatte 6 stellt beispielsweise eine Hauptplatine dar, auf der eine Mehrzahl von Prepackage-Modulen 2 angeordnet sind. Die Leiterplatte 6 ist dabei beispielsweise als Dickkupferleiterplatte ausgebildet.The printed circuit board 6 represents a main board, for example, on which a plurality of prepackage modules 2 are arranged. The printed circuit board 6 is designed, for example, as a thick copper printed circuit board.

Es wird darauf hingewiesen, dass die obere Metallisierungsschicht 32 des keramischen Schaltungsträgers 3 als Schaltungsträger strukturiert sein und zusammen mit dem elektrischen Bauteil 4 und elektrischen Verbindungen auf und in der Leiterplatte 6 sowie gegebenenfalls weiteren Komponenten der Leiterplatte 6 eine elektrische Schaltung bilden kann.It is pointed out that the upper metallization layer 32 of the ceramic circuit carrier 3 can be structured as a circuit carrier and can form an electrical circuit together with the electrical component 4 and electrical connections on and in the printed circuit board 6 and optionally further components of the printed circuit board 6 .

Die 2 zeigt ein Ausführungsbeispiel, bei dem der Kühlkörper 5 an seinem Rand eine Vertiefung 50 ausbildet. Hierdurch wird die Symmetrie der Randstrukturgeometrie weitergehend verbessert. Insbesondere ist der vertikale Abstand A zwischen der Keramikschicht 31 und der Kupferfläche 7 im Wesentlichen identisch mit dem vertikalen Abstand B zwischen der Keramikschicht 31 und einer Bodenfläche 51 in der Vertiefung 50 des Kühlkörpers 5. Damit einher geht auch eine weitergehende Symmetriesierung der elektrischen Feldstärke und eine Reduktion der Feldstärkeüberhöhung an den Tripelpunkten.the 2 shows an embodiment in which the heat sink 5 forms a recess 50 at its edge. This further improves the symmetry of the edge structure geometry. In particular, the vertical distance A between the ceramic layer 31 and the copper surface 7 is essentially identical to the vertical distance B between the ceramic layer 31 and a bottom surface 51 in the depression 50 of the heat sink 5. This is accompanied by a further symmetrization of the electric field strength and a Reduction of the field strength increase at the triple points.

Die 3 zeigt ein Ausführungsbeispiel, bei dem die Leiterplatte 6 eine Kavität 65 an ihrer Unterseite ausbildet. Dabei ist das Prepackage-Modul 2 derart ausgebildet, dass das elektrische Bauteil 4 nach oben hervorsteht, so dass im verbunden Zustand zwischen Prepackage-Modul 2 und Leiterplatte 6 das elektrische Bauteil 4 in der Kavität 65 angeordnet ist. Die elektrische Verbindung zwischen dem Prepackage-Moduls 2 und der Leiterplatte 6 erfolgt auch hier über Löten/Sintern der flachen Oberseite des keramischen Schaltungsträgers 3 auf die Leiterplatte 6.the 3 shows an embodiment in which the circuit board 6 forms a cavity 65 on its underside. The prepackage module 2 is designed in such a way that the electrical component 4 protrudes upwards, so that the electrical component 4 is arranged in the cavity 65 in the connected state between the prepackage module 2 and the printed circuit board 6 . The electrical connection between the prepackage module 2 and the printed circuit board 6 is also established here by soldering/sintering the flat upper side of the ceramic circuit carrier 3 onto the printed circuit board 6.

Auch bei der 3 erfolgt eine zusätzliche Symmetriesierung des Randbereichs des keramischen Schaltungsträgers 3, da aufgrund des Umstandes, dass das elektrische Bauteil 4 in die Leiterplatte 6 hineinragt, die Abstandsunterschiede zwischen der Keramikschicht 31 und der Kupferfläche 7 einerseits und dem elektrisch leitenden Kühlkörper 5 andererseits reduziert sind. Dementsprechend ist eine elektrische Feldüberhöhung an den Metallisierungskanten 320, 330 reduziert.Also at the 3 there is an additional symmetrization of the edge area of the ceramic circuit carrier 3, since due to the fact that the electrical component 4 protrudes into the printed circuit board 6, the differences in distance between the ceramic layer 31 and the copper surface 7 on the one hand and the electrically conductive heat sink 5 on the other are reduced. Correspondingly, an electric field increase at the metallization edges 320, 330 is reduced.

Die 4 bis 6 erläutern mehrere Ausführungsvarianten zur Bereitstellung eines elektrischen Kontaktes zwischen der Kupferfläche 7 und der oberen Metallisierungsschicht 32 des keramischen Schaltungsträgers 3. Dabei zeigt die 4 eine Ausführungsvariante entsprechend den 1 bis 3. Auf der Metallisierungsschicht 32 ist eine Struktur 81 ausgebildet, die über eine Lotschicht 810 mit der Kupferfläche 7 elektrisch leitend verbunden ist. Die Struktur 81 wird durch elektrisch leitende Materialien gebildet und beispielsweise subtraktiv (z. B. durch Ätzen) oder durch additive Verfahren (z.B. durch 3D-Druck, Löten, Sintern, Schweißen) hergestellt.the 4 until 6 explain several variants for providing an electrical contact between the copper surface 7 and the upper metallization layer 32 of the ceramic circuit carrier 3. FIG 4 an embodiment according to the 1 until 3 . A structure 81 is formed on the metallization layer 32 and is electrically conductively connected to the copper surface 7 via a solder layer 810 . The structure 81 is formed by electrically conductive materials and is produced, for example, subtractively (e.g. by etching) or by additive methods (e.g. by 3D printing, soldering, sintering, welding).

Die 5 zeigt ein Ausführungsbeispiel, bei der das elektrische Bauteil 4 Teil einer Prepackage-Leiterplatte 45 ist. Eine solche Prepackage-Leiterplatte besteht aus einer Vielzahl von Leiterplattenlagen aus isolierenden Material und Kupfer, wobei das elektrische Bauteil 4 in die Leiterplatte eingebettet ist. Eine Kontaktierung des elektrischen Bauteils 4 erfolgt dabei über die Unterseite bzw. unterste Lage der Leiterplatte 451 und die Oberseite bzw. oberste Lage 452 der Leiterplatte, wobei über die Unterseite 451 das Hochspannungspotential der Metallisierungsschicht 32 zugeführt wird. Über Durchkontaktierungen 453 erfolgt ein Kontakt mit entsprechenden Kontakten der Leiterplatte 6.the 5 shows an embodiment in which the electrical component 4 is part of a prepackage printed circuit board 45 . Such a prepackage circuit board consists of a multiplicity of circuit board layers made of insulating material and copper, with the electrical component 4 being embedded in the circuit board. The electrical component 4 is contacted via the underside or bottom layer of the circuit board 451 and the top or top layer 452 of the circuit board, with the high-voltage potential of the metallization layer 32 being supplied via the underside 451 . Via vias 453, contact is made with corresponding contacts on the printed circuit board 6.

Dabei umfasst die Leiterplatte 45 eine Durchkontaktierung 82, die von der Metallisierungsschicht 32 ausgeht. Über diese Durchkontaktierung 82 erfolgt ein Kontakt der Kupferfläche 7 der 1 bis 3. Dabei wird darauf hingewiesen, dass es ausreichend ist, dass die Kupferfläche 7 an einem Punkt kontaktiert wird.In this case, the printed circuit board 45 includes a via 82 that starts from the metallization layer 32 . Contact is made with the copper surface 7 via this through-connection 82 1 until 3 . It is pointed out here that it is sufficient for the copper surface 7 to be contacted at one point.

Die 6 zeigt ein Ausführungsbeispiel, bei dem das gesamte Prepackage-Modul 2 in einer Prepackage-Leiterplatte 2 integriert ist. Dabei ist eine Durchkontaktierung 83 direkt von der Metallisierungsschicht 32 zur Kupferfläche 7 vorgesehen.the 6 shows an exemplary embodiment in which the entire prepackage module 2 is integrated in a prepackage printed circuit board 2. In this case, a via 83 is provided directly from the metallization layer 32 to the copper surface 7 .

Es versteht sich, dass die Erfindung nicht auf die oben beschriebenen Ausführungsformen beschränkt ist und verschiedene Modifikationen und Verbesserungen vorgenommen werden können, ohne von den hier beschriebenen Konzepten abzuweichen. Weiter wird darauf hingewiesen, dass beliebige der beschriebenen Merkmale separat oder in Kombination mit beliebigen anderen Merkmalen eingesetzt werden können, sofern sie sich nicht gegenseitig ausschließen. Die Offenbarung dehnt sich auf alle Kombinationen und Unterkombinationen eines oder mehrerer Merkmale aus, die hier beschrieben werden und umfasst diese. Sofern Bereiche definiert sind, so umfassen diese sämtliche Werte innerhalb dieser Bereiche sowie sämtliche Teilbereiche, die in einen Bereich fallen.It should be understood that the invention is not limited to the embodiments described above, and various modifications and improvements can be made without departing from the concepts described herein. It is further pointed out that any of the features described can be used separately or in combination with any other features, provided they are not mutually exclusive. The disclosure extends to and encompasses all combinations and sub-combinations of one or more features described herein. If ranges are defined, these include all values within these ranges as well as all sub-ranges that fall within a range.

Claims (20)

Leiterplattenanordnung (1), die aufweist: - ein Prepackage-Modul (2), das aufweist: ◯ einen keramischen Schaltungsträger (3), der eine isolierende Keramikschicht (31) und eine auf der Oberseite der Keramikschicht (31) angeordnete erste Metallisierungsschicht (32) aufweist, die mit einem Spannungspotential beaufschlagt ist, ◯ ein elektrisches Bauteil (4), das auf der Oberseite der ersten Metallisierungsschicht (32) angeordnet und elektrisch mit dieser verbunden ist, ◯ wobei die erste Metallisierungsschicht (32) eine erste Metallisierungskante (320) aufweist, die auf der Keramikschicht (31) beabstandet zum Rand der Keramikschicht (31) verläuft, - eine Leiterplatte (6), die Kontakte (61) zur elektrischen Kontaktierung des elektronischen Bauteils (4) aufweist, - wobei das Prepackage-Modul (2) mit der Leiterplatte (6) verbunden ist und das elektrische Bauteil (4) über die Leiterplatte (6) elektrisch kontaktiert wird, dadurch gekennzeichnet, dass in der Leiterplatte (6) mindestens eine Kupferfläche (7) derart angeordnet und ausgebildet ist und das Prepackage-Modul (2) elektrische Kontakte (8) derart ausbildet, dass die Kupferfläche (7) der Leiterplatte (6) - mit der ersten Metallisierungsschicht (32) des keramischen Schaltungsträgers (3) elektrisch verbunden ist, und - gegenüber der ersten Metallisierungskante (320) hervorsteht.Circuit board arrangement (1), which has: - a prepackage module (2), which has: ◯ a ceramic circuit carrier (3), which has an insulating ceramic layer (31) and a first metallization layer (32 ) to which a voltage potential is applied, ◯ an electrical component (4) which is arranged on top of the first metallization layer (32) and is electrically connected to it, ◯ the first metallization layer (32) having a first metallization edge (320) which runs on the ceramic layer (31) at a distance from the edge of the ceramic layer (31), - a printed circuit board (6) which has contacts (61) for making electrical contact with the electronic component (4), - the prepackage module (2nd ) is connected to the printed circuit board (6) and the electrical component (4) is electrically contacted via the printed circuit board (6), characterized in that in the printed circuit board (6) at least one cup Surface (7) is arranged and designed in such a way and the prepackage module (2) forms electrical contacts (8) in such a way that the copper surface (7) of the printed circuit board (6) - with the first metallization layer (32) of the ceramic circuit carrier (3) is electrically connected, and - protrudes from the first metallization edge (320). Leiterplattenanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Kupferfläche (7) als Au ßenlage an der Unterseite der Leiterplatte (6) ausgebildet ist.circuit board layout claim 1 , characterized in that the copper surface (7) is formed as an outer layer on the underside of the printed circuit board (6). Leiterplattenanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Kupferfläche (7) als vergrabene Kupferfläche beabstandet zur Unterseite der Leiterplatte (6) ausgebildet ist.circuit board layout claim 1 , characterized in that the copper surface (7) is formed as a buried copper surface at a distance from the underside of the printed circuit board (6). Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der keramische Schaltungsträger (3) des Weiteren eine untere, zweite Metallisierungsschicht (33) aufweist, die auf der Unterseite der isolierenden Keramikschicht (31) ausgebildet ist, wobei die zweite Metallisierungsschicht (33) eine zweite Metallisierungskante (330) aufweist, die auf der Unterseite der Keramikschicht (31) beabstandet zum Rand der Keramikschicht (31) verläuft, und wobei die Kupferfläche (7) der Leiterplatte (6) auch gegenüber der zweiten Metallisierungskante (330) übersteht.Printed circuit board arrangement according to one of the preceding claims, characterized in that the ceramic circuit carrier (3) also has a lower, second metallization layer (33) which is formed on the underside of the insulating ceramic layer (31), the second metallization layer (33) having a second metallization edge (330) which runs on the underside of the ceramic layer (31) at a distance from the edge of the ceramic layer (31), and wherein the copper surface (7) of the printed circuit board (6) also projects beyond the second metallization edge (330). Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Leiterplattenanordnung des Weiteren einen Kühlkörper (5) aufweist, wobei die Keramikschicht (31) direkt oder über mindestens eine weitere Schicht (33, 34) auf den Kühlkörper (5) aufgesetzt ist.Printed circuit board arrangement according to one of the preceding claims, characterized in that the printed circuit board arrangement also has a heat sink (5), the ceramic layer (31) being placed directly on the heat sink (5) or via at least one further layer (33, 34). Leiterplattenanordnung nach Anspruch 5, dadurch gekennzeichnet, dass der Kühlkörper (5) an seinem Rand eine Vertiefung (50) derart ausbildet, dass der randseitige vertikale Abstand (A) der isolierenden Keramikschicht (31) zur Leiterplatte (A) im Wesentlichen identisch zum randseitigen Abstand (B) der isolierenden Keramikschicht (31) zu einer Bodenfläche (51) des Kühlkörpers ist.circuit board layout claim 5 , characterized in that the heat sink (5) forms a depression (50) at its edge in such a way that the vertical distance (A) at the edge of the insulating ceramic layer (31) from the printed circuit board (A) is essentially identical to the distance (B) at the edge of the insulating ceramic layer (31) to a bottom surface (51) of the heat sink. Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das elektrische Bauteil (4) in eine erste Prepackage-Leiterplatte (45) eingebettet ist, wobei die Unterseite (451) der Prepackage-Leiterplatte (45) auf der Oberseite der ersten Metallisierungsschicht (32) angeordnet und elektrisch mit dieser verbunden ist und die Oberseite (452) der Prepackage-Leiterplatte (45) durch die Kontakte (61) der Leiterplatte (6) kontaktiert wird.Printed circuit board arrangement according to one of the preceding claims, characterized in that the electrical component (4) is embedded in a first prepackage printed circuit board (45), the underside (451) of the prepackage printed circuit board (45) being on the upper side of the first metallization layer (32 ) is arranged and electrically connected to it and the top (452) of the prepackage circuit board (45) through the contacts (61) of the circuit board (6) is contacted. Leiterplattenanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das elektrische Bauteil (4) und der keramische Schaltungsträger (3) in eine zweite Prepackage-Leiterplatte (48) integriert sind.Circuit board arrangement according to one of Claims 1 until 6 , characterized in that the electrical component (4) and the ceramic circuit carrier (3) are integrated into a second prepackage printed circuit board (48). Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Spannungspotential der ersten Metallisierungsschicht (32) ein Hochspannungspotential ist.Printed circuit board arrangement according to one of the preceding claims, characterized in that the voltage potential of the first metallization layer (32) is a high-voltage potential. Leiterplattenanordnung nach einem der vorangehenden Ansprüche, sofern rückbezogen auf Anspruch 4, dadurch gekennzeichnet, dass das Spannungspotential der zweiten Metallisierungsschicht (33) das Massepotential ist.Printed circuit board arrangement according to one of the preceding claims, if dependent on claim 4 , characterized in that the voltage potential of the second metallization layer (33) is the ground potential. Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine Kupferfläche (7) der Leiterplatte (6) in der Leiterplatte (6) elektrisch isoliert ist.Printed circuit board arrangement according to one of the preceding claims, characterized in that the at least one copper surface (7) of the printed circuit board (6) is electrically insulated in the printed circuit board (6). Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die erste Metallisierungsschicht (32) als Schaltungsträger strukturiert ist.Printed circuit board arrangement according to one of the preceding claims, characterized in that the first metallization layer (32) is structured as a circuit carrier. Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine Kupferfläche (7) der Leiterplatte (6) ringförmig ausgebildet ist, wobei der durch die Kupferfläche (7) gebildete Ring mit seiner Außenkante (71) gegenüber der ersten Metallisierungskante (320) hervorsteht.Printed circuit board arrangement according to one of the preceding claims, characterized in that the at least one copper surface (7) of the printed circuit board (6) is ring-shaped, the ring formed by the copper surface (7) having its outer edge (71) opposite the first metallization edge (320) protrudes. Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Metallisierungsschicht (32) durch Kupfer, Aluminium, Silber oder Wolfram gebildet ist.Printed circuit board arrangement according to one of the preceding claims, characterized in that the metallization layer (32) is formed by copper, aluminium, silver or tungsten. Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das elektrische Bauelement (4) ein Halbleiterbauelement, insbesondere ein Leistungshalbleiter ist.Printed circuit board arrangement according to one of the preceding claims, characterized in that the electrical component (4) is a semiconductor component, in particular a power semiconductor. Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Prepackage-Modul (2) mit einer Vergussmasse (9) vergossen sind.Printed circuit board arrangement according to one of the preceding claims, characterized in that the prepackage module (2) is cast with a casting compound (9). Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der elektrische Kontakt (8) der Kupferfläche (7) mit der ersten Metallisierungsschicht (32) des keramischen Schaltungsträgers (3) durch leitende geometrische Strukturen (81) bereitgestellt wird, die auf der Oberseite des keramischen Schaltungsträgers (3) ausgebildet sind und sich von diesem nach oben erstrecken.Printed circuit board arrangement according to one of the preceding claims, characterized in that the electrical contact (8) of the copper surface (7) with the first metallization layer (32) of the ceramic circuit carrier (3) is provided by conductive geometric structures (81) which are on the upper side of the ceramic circuit carrier (3) are formed and extend upwards from this. Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der elektrische Kontakt (8) der Kupferfläche (7) mit der ersten Metallisierungsschicht (32) des keramischen Schaltungsträgers (3) durch mindestens einen punktförmigen Kontakt (82, 83) bereitgestellt wird.Printed circuit board arrangement according to one of the preceding claims, characterized in that the electrical contact (8) of the copper surface (7) with the first metallization layer (32) of the ceramic circuit carrier (3) is formed by min at least one point contact (82, 83) is provided. Leiterplattenanordnung nach Anspruch 18, soweit rückbezogen auf Anspruch 7 oder 8, dadurch gekennzeichnet, dass der punktförmige Kontakt (82, 83) durch eine Durchkontaktierung der ersten oder zweiten Prepackage-Leiterplatte (45, 48) bereitgestellt ist.circuit board layout Claim 18 , as far as related to claim 7 or 8th , characterized in that the punctiform contact (82, 83) is provided by a via of the first or second pre-package circuit board (45, 48). Leiterplattenanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Leiterplatte (6) eine Kavität (65) ausbildet und das elektrische Bauteil (4) derart im Prepackage-Modul (2) nach oben hervorsteht, dass es in die Kavität (65) der Leiterplatte (6) hinein ragt.Printed circuit board arrangement according to one of the preceding claims, characterized in that the printed circuit board (6) forms a cavity (65) and the electrical component (4) projects upwards in the prepackage module (2) in such a way that it fits into the cavity (65) of the Circuit board (6) protrudes into it.
DE102021115845.1A 2021-06-18 2021-06-18 circuit board arrangement Pending DE102021115845A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102021115845.1A DE102021115845A1 (en) 2021-06-18 2021-06-18 circuit board arrangement
PCT/EP2022/066365 WO2022263543A1 (en) 2021-06-18 2022-06-15 Circuit board assembly

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102021115845.1A DE102021115845A1 (en) 2021-06-18 2021-06-18 circuit board arrangement

Publications (1)

Publication Number Publication Date
DE102021115845A1 true DE102021115845A1 (en) 2022-12-22

Family

ID=82385365

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021115845.1A Pending DE102021115845A1 (en) 2021-06-18 2021-06-18 circuit board arrangement

Country Status (2)

Country Link
DE (1) DE102021115845A1 (en)
WO (1) WO2022263543A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022113643A1 (en) 2022-05-31 2023-11-30 Rolls-Royce Deutschland Ltd & Co Kg Electrical module

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6310401B1 (en) 1999-06-22 2001-10-30 Siemens Aktiengesellschaft Substrate for high-voltage modules
DE10063714A1 (en) 2000-12-20 2002-07-04 Semikron Elektronik Gmbh Power semiconductor module comprises a housing, contacting elements, a semiconductor component and a ceramic substrate with a metal coating partially covering the first and the second surface of the ceramic substrate
WO2016076015A1 (en) 2014-11-13 2016-05-19 株式会社日立製作所 Power semiconductor module
DE102016202716A1 (en) 2015-04-01 2016-10-06 Fuji Electric Co., Ltd. Semiconductor module
US9984996B2 (en) 2013-12-20 2018-05-29 Cyntec Co., Ltd. Three-dimensional (3D) package structure with electronic components encapsulated by a connection structure over an inductor
DE102020111996A1 (en) 2020-05-04 2021-11-04 Unimicron Germany GmbH Process for the production of a printed circuit board and printed circuit board with at least one embedded electronic component

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018207955B4 (en) * 2018-05-22 2023-05-17 Schweizer Electronic Ag Printed circuit board module with integrated power electronic metal-ceramic module and method for its production
EP3751605A1 (en) * 2019-06-11 2020-12-16 Siemens Aktiengesellschaft Electronic switching circuit and method for producing same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6310401B1 (en) 1999-06-22 2001-10-30 Siemens Aktiengesellschaft Substrate for high-voltage modules
DE10063714A1 (en) 2000-12-20 2002-07-04 Semikron Elektronik Gmbh Power semiconductor module comprises a housing, contacting elements, a semiconductor component and a ceramic substrate with a metal coating partially covering the first and the second surface of the ceramic substrate
US9984996B2 (en) 2013-12-20 2018-05-29 Cyntec Co., Ltd. Three-dimensional (3D) package structure with electronic components encapsulated by a connection structure over an inductor
WO2016076015A1 (en) 2014-11-13 2016-05-19 株式会社日立製作所 Power semiconductor module
DE102016202716A1 (en) 2015-04-01 2016-10-06 Fuji Electric Co., Ltd. Semiconductor module
DE102020111996A1 (en) 2020-05-04 2021-11-04 Unimicron Germany GmbH Process for the production of a printed circuit board and printed circuit board with at least one embedded electronic component

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BAYER, Christoph Friedrich: Untersuchung der elektrischen Feldstärke und des Teilentladungsverhaltens an keramischen Schaltungsträgern. Erlangen, Nürnberg, 2018. S. 1-166. - Erlangen, Nürnberg, Friedrich-Alexander-Univ., Diss., 2018. URL: https://opus4.kobv.de/opus4-fau/files/9938/2018_Dissertation_Bayer-pdfstandard.pdf [abgerufen am 2021-07-02].

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022113643A1 (en) 2022-05-31 2023-11-30 Rolls-Royce Deutschland Ltd & Co Kg Electrical module

Also Published As

Publication number Publication date
WO2022263543A1 (en) 2022-12-22

Similar Documents

Publication Publication Date Title
DE102005009163B4 (en) Semiconductor device having a semiconductor chip having signal contact surfaces and supply contact surfaces, and method for producing the semiconductor device
DE102009033321A1 (en) Power semiconductor device
DE102015115805B4 (en) ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING AN ELECTRONIC COMPONENT
DE102017210589B4 (en) SEMICONDUCTOR DEVICE
DE102017120763B4 (en) Galvanic single leadframe stacked die insulator
DE102014118836A1 (en) Semiconductor device
DE112018002137T5 (en) SEMICONDUCTOR COMPONENT
DE112014000862T5 (en) Semiconductor device
DE102017207192A1 (en) Semiconductor device, manufacturing method and conductive pillar element
DE112016005807T5 (en) Semiconductor unit and method of making the same
DE102017120747A1 (en) SMD housing with topside cooling
DE102018126311B4 (en) power semiconductor module
WO2022263543A1 (en) Circuit board assembly
DE102017120753A1 (en) SMD package with topside cooling
DE212019000110U1 (en) Semiconductor device
DE102014110655A1 (en) Segmented bonding pads and methods of fabrication
DE102017108172B4 (en) SMD package and method for manufacturing an SMD package
DE102021112974A1 (en) Method of manufacturing a semiconductor device
DE112016006336T5 (en) SEMICONDUCTOR DEVICE
DE102019135373A1 (en) Semiconductor device and method of manufacturing the same
DE102012208246B4 (en) Semiconductor device
DE102008026347B4 (en) Power electronic device with a substrate and a base body
DE102018104060A1 (en) Semiconductor device
DE102018200161B4 (en) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE
DE112020002845T5 (en) SEMICONDUCTOR DEVICE

Legal Events

Date Code Title Description
R163 Identified publications notified