DE112013007447B4 - semiconductor device - Google Patents

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Abstract

Halbleitervorrichtung, aufweisend:eine Drift-Schicht (12, 12A) eines ersten Leitertyps;eine Gate-Struktur, die in einem ersten Bereich ausgebildet ist, der ein Teilbereich auf der Drift-Schicht (12, 12A) ist;eine Oberflächenelektrode (2), die so angeordnet ist, dass sie den ersten Bereich und einen zweiten Bereich, der ein anderer Bereich der Drift-Schicht (12, 12A) ist, bedeckt;eine Verbindungsschicht (40), die teilweise auf der Oberflächenelektrode (2) gebildet ist;eine Lötmittelschicht (3), die auf der Verbindungsschicht (40) gebildet ist; undeinen Leiterrahmen (1), der auf der Lötmittelschicht (3) angeordnet ist, wobeidie Verbindungsschicht (40) einen Bereich auf der Oberflächenelektrode (2) bedeckt, der zu dem ersten Bereich korrespondiert, und ein Endbereich der Verbindungsschicht (40) in einem Bereich der Oberflächenelektrode (2) angeordnet ist, der zu dem zweiten Bereich korrespondiert, undeine Diode in dem zweiten Bereich ausgebildet ist.A semiconductor device comprising: a drift layer (12, 12A) of a first conductivity type; a gate structure formed in a first region which is a portion on the drift layer (12, 12A); a surface electrode (2) arranged so as to cover the first region and a second region which is another region of the drift layer (12, 12A);an interconnection layer (40) partially formed on the surface electrode (2); a solder layer (3) formed on the bonding layer (40); and a lead frame (1) arranged on the solder layer (3), the connection layer (40) covering an area on the surface electrode (2) corresponding to the first area, and an end portion of the connection layer (40) in an area of the surface electrode (2) corresponding to the second area is arranged, and a diode is formed in the second area.

Description

Technisches Gebiettechnical field

Die Erfindung bezieht sich auf eine Halbleitervorrichtung, in der eine Lötverbindung verwendet wird, um eine Oberflächenelektrode und eine Metallverdrahtung, wie einen Leiterrahmen zu verbinden, und insbesondere auf eine Leistungsvorrichtung, durch die ein hoher Strom fließt.The invention relates to a semiconductor device in which a solder joint is used to connect a surface electrode and metal wiring such as a lead frame, and more particularly to a power device through which a large current flows.

Stand der TechnikState of the art

Wire-Bonding ist hauptsächlich beim Verbinden von Oberflächenelektroden von Leistungs-Chips verwendet worden. Eine Lötverbindung ist jedoch häufiger beim Verbinden von Oberflächenelektroden verwendet worden, um eine Taktzeit von nachfolgenden Schritten zu verkürzen und eine Kühlwirksamkeit von Halbleiterelementen zu verbessern (siehe Patentdokument 1). Die Lötverbindung kann einen Leiterrahmen oder dergleichen mit einer Oberflächenelektrode verbinden. Wenn die Lötverbindung zum Verbinden der Oberflächenelektrode verwendet wird, muss eine Metallschicht (zum Beispiel Ni) für die Lötverbindung auf der Oberflächenelektrode (zum Beispiel eine Aluminiumelektrode) eines Halbleiterelements ausgebildet werden.Wire bonding has mainly been used in connecting surface electrodes of power chips. However, solder bonding has been used more frequently in bonding surface electrodes in order to shorten a tact time of subsequent steps and improve cooling efficiency of semiconductor elements (see Patent Document 1). The solder joint may connect a lead frame or the like to a surface electrode. When the solder joint is used for connecting the surface electrode, a metal layer (e.g., Ni) for the solder joint needs to be formed on the surface electrode (e.g., an aluminum electrode) of a semiconductor element.

Die Druckschrift US 2010 / 0 140 658 A1 offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei welchem ein Halbleitersubstrat eines ersten Leitfähigkeitstyps mit einer ersten und einer zweiten Oberfläche hergestellt wird. Störstellen vom zweiten Leitfähigkeitstyp zum Bilden einer Kollektorschicht werden in die zweite Oberfläche implantiert, wobei eine Maske verwendet wird, die eine Öffnung an einem Abschnitt aufweist, wo die Kollektorschicht gebildet wird. Eine Oxidschicht wird durch verstärktes Oxidieren der Kollektorschicht gebildet. Verunreinigungen des ersten Leitfähigkeitstyps zum Bilden einer Schicht des ersten Leitfähigkeitstyps werden unter Verwendung der Oxidschicht als Maske in die zweite Oberfläche implantiert. An der zweiten Oberfläche ist eine Trägerbasis angebracht, und eine Dicke des Halbleitersubstrats wird gegenüber der ersten Oberfläche verringert. Auf der ersten Oberfläche des Halbleitersubstrats ist ein Elementteil mit einem Basisbereich, einem Emitterbereich, mehreren Gräben, einer Gate-Isolierschicht, einer Gate-Elektrode und einer ersten Elektrode gebildet.The pamphlet U.S. 2010/0 140 658 A1 discloses a method of manufacturing a semiconductor device, in which a semiconductor substrate of a first conductivity type having first and second surfaces is manufactured. Second conductivity type impurities for forming a collector layer are implanted into the second surface using a mask having an opening at a portion where the collector layer is formed. An oxide layer is formed by oxidizing the collector layer more intensively. Impurities of the first conductivity type to form a layer of the first conductivity type are implanted into the second surface using the oxide layer as a mask. A support base is attached to the second surface, and a thickness of the semiconductor substrate is reduced from the first surface. An element part including a base region, an emitter region, a plurality of trenches, a gate insulating film, a gate electrode, and a first electrode is formed on the first surface of the semiconductor substrate.

Die Druckschrift DE 102 36 455 A1 offenbart ein Halbleiterbauelement umfassend ein Halbleiterelement, eine auf eine Oberfläche des Halbleiterelements gelötete Wärmesenke und eine auf eine gegenüberliegende Oberfläche des Halbleiterelements gelötete Wärmesenke. Das Halbleiterelement ist mit einer Verdrahtungsschicht versehen. Die Verdrahtungsschicht ist mit einem isolierenden Schutzfilm bedeckt. Der Schutzfilm ist ein organischer Film. Die Dicke der Verdrahtungsschicht und diejenige des Schutzfilms werden als t1 und t2 angenommen. Die Verdrahtungsschicht und der Schutzfilm sind derart gebildet, dass die Beziehung t1 < t2 gilt. Ein Elastizitätsmodul des Schutzfilms bei Raumtemperatur ist auf 1,0-5,0 GPa bestimmt, und ein thermischer Ausdehnungskoeffizient des Schutzfilms ist auf 35-65 × 10-6/°C bestimmt.The pamphlet DE 102 36 455 A1 discloses a semiconductor device comprising a semiconductor element, a heat sink soldered to one surface of the semiconductor element, and a heat sink soldered to an opposite surface of the semiconductor element. The semiconductor element is provided with a wiring layer. The wiring layer is covered with an insulating protective film. The protective film is an organic film. The thickness of the wiring layer and that of the protective film are assumed to be t1 and t2. The wiring layer and the protective film are formed such that the relationship t1 < t2 holds. An elastic modulus of the protective film at room temperature is determined to be 1.0-5.0 GPa, and a thermal expansion coefficient of the protective film is determined to be 35-65×10 -6 /°C.

Die Druckschrift DE 10 2006 041 575 A1 offenbart die Bereitstellung einer Halbleitervorrichtung, welche ein Halbleitersubstrat, eine Oberflächenelektrode auf dem Halbleitersubstrat und eine Gateverdrahtung auf dem Halbleitersubstrat beinhaltet, wobei die Gateverdrahtung von der Oberflächenelektrode beabstandet ist. Sie beinhaltet eine Metallschicht auf der Oberflächenelektrode, eine Leiteranschlussplatte, die auf der Metallschicht angeschlossen ist, und eine Polyimidschicht, die die Gateverdrahtung bedeckt.The pamphlet DE 10 2006 041 575 A1 discloses the provision of a semiconductor device including a semiconductor substrate, a surface electrode on the semiconductor substrate, and gate wiring on the semiconductor substrate, the gate wiring being spaced from the surface electrode. It includes a metal layer on the surface electrode, a lead plate connected on the metal layer, and a polyimide layer covering the gate wiring.

Dokument des Stands der TechnikPrior Art Document

Patentdokumentpatent document

Patentdokument 1: JP 4 078 993 B2 Patent Document 1: JP 4 078 993 B2

Zusammenfassung der ErfindungSummary of the Invention

Durch die Erfindung zu lösende ProblemeProblems to be solved by the invention

Wenn die Oberflächenelektrode durch Löten verbunden wird, wie vorstehend beschrieben, verursacht ein Unterschied von thermischen Ausdehnungskoeffizienten zwischen der Oberflächenelektrode und einer Struktur wie dem Leiterrahmen, die mit der Oberflächenelektrode verbunden wird, eine mechanische Beanspruchung, die in der Bereich, der ein anderer Bereich auf der Drift-Schicht ist, bedeckt; eine Verbindungsschicht, die teilweise auf der Oberflächenelektrode gebildet ist; eine Lötmittelschicht, die auf der Verbindungsschicht gebildet ist; einen Leiterrahmen, der auf der Lötmittelschicht angeordnet ist; und eine Verdrahtungsstruktur, die auf dem zweiten Bereich angeordnet ist. Die Verbindungsschicht bedeckt einen Bereich auf der Oberflächenelektrode, der zu dem ersten Bereich korrespondiert, und ein Endbereich der Verbindungsschicht ist in einem Bereich auf der Oberflächenelektrode angeordnet, der zu dem zweiten Bereich korrespondiert. Die Oberflächenelektrode ist so angeordnet, dass sie die Verdrahtungsstruktur bedeckt. Die Verdrahtungsstruktur weist ein Polysilizium und eine zweite Zwischenlagenisolierungsschicht auf, die so gebildet ist, dass sie das Polysilizium bedeckt.When the surface electrode is connected by soldering as described above, a difference in thermal expansion coefficient between the surface electrode and a structure such as the lead frame to be connected to the surface electrode causes mechanical stress to be generated in the area where another area on the drift layer is covered; an interconnection layer partially formed on the surface electrode; a solder layer formed on the connection layer; a lead frame disposed on the solder layer; and a wiring structure arranged on the second region. The connection layer covers an area on the surface electrode that corresponds to the first area, and an end portion of the connection layer is arranged in an area on the surface electrode that corresponds to the second area. The surface electrode is arranged to cover the wiring pattern. The wiring structure includes a polysilicon and a second interlayer insulating film formed to cover the polysilicon.

Eine Halbleitervorrichtung gemäß einem anderen Aspekt der vorliegenden Erfindung weist auf: eine Drift-Schicht eines ersten Leitertyps; eine Basisschicht eines zweiten Leitertyps, die auf der Drift-Schicht gebildet ist; eine Vertiefung, die so ausgebildet ist, dass sie die Drift-Schicht von einer Oberflächenschicht der Basisschicht erreicht; eine Gate-Isolierungsschicht, die entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung gebildet ist; eine Gate-Elektrode, die innerhalb der Gate-Isolierungsschicht in der Vertiefung ausgebildet ist; eine Source-Schicht des ersten Leitertyps, die so gebildet ist, dass sie die Vertiefung darin in der Oberflächenschicht der Basisschicht einbettet; eine Zwischenlagenisolierungsschicht, die so gebildet ist, dass sie die Vertiefung und einen Teil der Source-Schicht bedeckt; eine Oberflächenelektrode, die so angeordnet ist, dass sie die Basisschicht und die Zwischenlagenisolierungsschicht bedeckt; eine verschiedenartige Metallschicht, die teilweise direkt auf der Oberflächenelektrode gebildet ist und ein Metall aufweist, das sich von dem der Oberflächenelektrode unterscheidet; eine Verbindungsschicht, die direkt auf der verschiedenartigen Metallschicht gebildet ist und eine Adhäsion zu der Oberflächenelektrode aufweist, die durch die dazwischen angeordnete verschiedenartige Metallschicht reduziert ist; eine Lötmittelschicht, die direkt auf der Verbindungsschicht gebildet ist; und einen Leiterrahmen, der auf der Lötmittelschicht angeordnet ist.A semiconductor device according to another aspect of the present invention includes: a drift layer of a first conductivity type; a second-conductive-type base layer formed on the drift layer; a recess formed to reach the drift layer from a surface layer of the base layer; a gate insulating layer formed along side surfaces and a bottom surface of the recess; a gate electrode formed within the gate insulating layer in the recess; a source layer of the first conductivity type formed so as to embed the recess therein in the surface layer of the base layer; an interlayer insulating film formed to cover the recess and a part of the source layer; a surface electrode arranged to cover the base layer and the interlayer insulating film; a dissimilar metal layer partially formed directly on the surface electrode and including a metal different from that of the surface electrode; a bonding layer formed directly on the dissimilar metal layer and having adhesion to the surface electrode reduced by the dissimilar metal layer interposed therebetween; a solder layer formed directly on the connection layer; and a lead frame disposed on the solder layer.

Wirkungen der ErfindungEffects of the invention

Gemäß den Aspekten der vorliegenden Erfindung kann eine hohe Toleranz gegenüber Bedingungen mit Erwärmen oder Abkühlen in einem Fall erzielt werden, in welchem die Oberflächenelektrode durch Löten verbunden ist.According to the aspects of the present invention, high tolerance to heating or cooling conditions can be achieved in a case where the surface electrode is connected by soldering.

Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher, wenn sie im Zusammenhang mit den begleitenden Zeichnungen gesehen wird.These and other objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description of the present invention when taken in connection with the accompanying drawings.

Figurenlistecharacter list

  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in einer Ausführungsform durch Löten verbunden ist. 1 14 is a cross-sectional view of a semiconductor device in which a surface electrode is connected by soldering in an embodiment.
  • 2 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. 2 12 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment.
  • 3 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. 3 12 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment.
  • 4 ist eine Querschnittsansicht einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in einer Ausführungsform durch Löten verbunden ist. 4 14 is a cross-sectional view of a semiconductor device in which a surface electrode is connected by soldering in an embodiment.
  • 5 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. 5 12 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment.
  • 6 ist eine Ansicht aus einer schrägen Vogelperspektive einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in der zugrundeliegenden Technologie durch Löten verbunden ist. 6 14 is an oblique bird's-eye view of a semiconductor device in which a surface electrode is connected by soldering in the underlying technology.
  • 7 ist eine Querschnittsansicht der Halbleitervorrichtung, in welcher die Oberflächenelektrode in der zugrundeliegenden Technologie durch Löten verbunden ist. 7 Fig. 12 is a cross-sectional view of the semiconductor device in which the surface electrode is connected by soldering in the underlying technology.
  • 8 ist eine Querschnittsansicht der Halbleitervorrichtung, in welcher eine Oberflächenelektrode in einem anderen Aspekt der zugrundeliegenden Technologie durch Löten verbunden ist. 8th 12 is a cross-sectional view of the semiconductor device in which a surface electrode is connected by soldering in another aspect of the underlying technology.
  • 9 ist eine Draufsicht der Halbleitervorrichtung in der zugrundeliegenden Technologie. 9 Fig. 12 is a plan view of the semiconductor device in the underlying technology.
  • 10 ist eine Draufsicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. 10 12 is a plan view of the semiconductor device according to another aspect of the embodiment.

Beschreibung der AusführungsformenDescription of the embodiments

Ausführungsformen werden nachfolgen mit Bezug auf die begleitenden Zeichnungen beschrieben.Embodiments are described below with reference to the accompanying drawings.

In den Ausführungsformen werden Worte wie eine obere Oberfläche, Seitenoberflächen und eine untere Oberfläche verwendet, aber diese Worte werden nur der Einfachheit wegen zum Identifizieren jeder Oberfläche verwendet und sind nicht auf die tatsächliche obere, untere, rechte und linke Richtung bezogen.In the embodiments, words such as a top surface, side surfaces, and a bottom surface are used, but these words are used to identify each surface for convenience only and are not related to the actual top, bottom, right, and left directions.

6 ist eine Ansicht aus einer schrägen Vogelperspektive einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in einer zugrundeliegenden Technologie durch Löten verbunden ist (bevor sie formversiegelt wird). 7 ist eine Querschnittsansicht der Halbleitervorrichtung, in welcher die Oberflächenelektrode durch Löten verbunden ist (bevor sie formversiegelt wird). 6 14 is an oblique bird's-eye view of a semiconductor device in which a surface electrode is connected by soldering (before being mold-sealed) in an underlying technology. 7 Fig. 12 is a cross-sectional view of the semiconductor device in which the surface electrode is connected by soldering (before being mold-sealed).

In der in 6 gezeigten Halbleitervorrichtung ist eine Oberflächenelektrode 2 (zum Beispiel eine Aluminiumelektrode) auf einer oberen Oberfläche eines Halbleiterelements angeordnet, und eine Isolierungsschicht 5 (zum Beispiel eine Polyimid-Schicht) ist in einem Bereich auf dem Halbleiterelement außer dem Bereich gebildet, in welchem die Oberflächenelektrode 2 angeordnet ist. Die Oberflächenelektrode 2 ist mit einem Leiterrahmen 1 mit einer Lötmittelschicht 3 dazwischen verbunden.in the in 6 As shown in the semiconductor device, a surface electrode 2 (for example, an aluminum electrode) is arranged on an upper surface of a semiconductor element, and an insulating layer 5 (for example, a polyimide layer) is formed in a region on the semiconductor element other than the region where the Surface electrode 2 is arranged. The surface electrode 2 is connected to a lead frame 1 with a solder layer 3 therebetween.

Gemäß der Querschnittsansicht (7) der Halbleitervorrichtung ist eine Verbindungsschicht 4 aus einer Legierung von Ni oder dergleichen und einem Lötmittel zwischen der Lötmittelschicht 3 und der Oberflächenelektrode 2 gebildet. Das Halbleiterelement ist unter der Oberflächenelektrode 2 ausgebildet. Das in dieser Ausführungsform gezeigte Halbleiterelement ist ein Bipolartransistor mit isoliertem Gate (IGBT), welcher nicht darauf beschränkt ist.According to the cross-sectional view ( 7 ) of the semiconductor device, a bonding layer 4 made of an alloy of Ni or the like and solder is formed between the solder layer 3 and the surface electrode 2 . The semiconductor element is formed under the surface electrode 2 . The semiconductor element shown in this embodiment is an insulated gate bipolar transistor (IGBT), which is not limited thereto.

Das Halbleiterelement (IGBT) weist eine Kollektor-Elektrode 15, eine Kollektor-Schicht 14 eines p-Typs, die auf der Kollektor-Elektrode 15 gebildet ist, eine Drift-Schicht 12 eines n--Typs, die auf der Kollektor-Schicht 14 gebildet ist, eine n+-Schicht 11, eine Basisschicht 10 eines p-Typs, eine Gate-Elektrode 9, eine Gate-Isolierungsschicht 8, eine Source-Schicht 7 eines n+-Typs und eine Zwischenlagenisolierungsschicht 6 auf. Zusätzlich kann die n+-Schicht 11 nicht notwendigerweise enthalten sein.The semiconductor element (IGBT) has a collector electrode 15, a p-type collector layer 14 formed on the collector electrode 15, an n - -type drift layer 12 formed on the collector layer 14 is formed, an n + -layer 11, a base layer 10 of a p-type, a gate electrode 9, a gate insulating layer 8, a source layer 7 of an n + -type and an interlayer insulating layer 6. In addition, the n + layer 11 may not necessarily be included.

Die n+-Schicht 11 ist auf der Drift-Schicht 12 gebildet. Die Basisschicht 10 ist auf der n+-Schicht 11 gebildet.The n + -layer 11 is formed on the drift layer 12 . The base layer 10 is formed on the n + layer 11 .

Eine Vertiefung 13, welche die Drift-Schicht 12 von einer Oberflächenschicht der Basisschicht 10 erreicht, ist ausgebildet, und die Gate-Isolierungsschicht 8 ist entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung 13 gebildet. Die Gate-Elektrode 9 ist innerhalb der Gate-Isolierungsschicht 8 in der Vertiefung 13 ausgebildet.A pit 13 reaching the drift layer 12 from a surface layer of the base layer 10 is formed, and the gate insulating layer 8 is formed along side surfaces and a bottom surface of the pit 13 . The gate electrode 9 is formed inside the gate insulating layer 8 in the recess 13 .

Die Source-Schicht 7 ist so gebildet, dass sie die Vertiefung 13 darin in der Oberflächenschicht der Basisschicht 10 einbettet. Die Zwischenlagenisolierungsschicht 6 ist so gebildet, dass sie die Vertiefung 13 und einen Teil der Source-Schicht 7 bedeckt.The source layer 7 is formed so as to embed the recess 13 therein in the surface layer of the base layer 10 . The interlayer insulating film 6 is formed to cover the recess 13 and a part of the source layer 7 .

Wie vorstehend beschrieben, sind die Oberflächenelektrode 2 und eine Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ und der Zwischenlagenisolierungsschicht 6) des Halbleiterelements in dem Bereich unter der Verbindungsschicht 4 angeordnet.As described above, the surface electrode 2 and a gate structure (including the base layer 10, the gate electrode 9, the gate insulating layer 8, the n + -type source layer 7 and the interlayer insulating layer 6) of the semiconductor element in the area under the connection layer 4 is arranged.

Ein Unterschied der thermischen Ausdehnungskoeffizienten zwischen dem Leiterrahmen 1 und der Oberflächenelektrode 2 verursacht eine mechanische Beanspruchung, die bei Bedingungen mit Erwärmen oder Abkühlen in der Oberflächenelektrode 2 auftritt, welche Brüche der Oberflächenelektrode 2 und weiter eine Beschädigung der Gate-Struktur verursachen kann, die sich in dem Bereich unterhalb der Oberflächenelektrode 2 befindet.A difference in thermal expansion coefficients between the lead frame 1 and the surface electrode 2 causes mechanical stress to occur in the surface electrode 2 under heating or cooling conditions, which can cause cracks of the surface electrode 2 and further damage to the gate structure, resulting in the area below the surface electrode 2.

Als ein Verfahren dies zu lösen, ist ein Verfahren des Bedeckens einer Verbindungsschicht 4A mit einer Isolierungsschicht 5A (zum Beispiel eine Polyimid-Schicht), wie in 8 gezeigt, entwickelt worden. Um dieses Verfahren zu verwenden, muss jedoch die Verbindungsschicht 4A gebildet werden, bevor die Isolierungsschicht 5A aufgebracht wird.As a method to solve this, a method of covering an interconnection layer 4A with an insulating layer 5A (e.g., a polyimide layer) as in FIG 8th shown, developed. In order to use this method, however, the connection layer 4A must be formed before the insulating layer 5A is deposited.

Nachfolgend beschriebene Ausführungsformen beziehen sich auf eine Halbleitervorrichtung, welche die vorstehenden Probleme löst.Embodiments described below relate to a semiconductor device that solves the above problems.

Erste AusführungsformFirst embodiment

Anordnungarrangement

1 ist eine Querschnittsansicht einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in dieser Ausführungsform durch Löten verbunden ist. Die gleichen Komponenten wie diejenigen in 7 werden durch die gleichen Bezugszeichen gekennzeichnet, und ihre Beschreibungen sind entsprechend weggelassen. 1 12 is a cross-sectional view of a semiconductor device in which a surface electrode is connected by soldering in this embodiment. The same components as those in 7 are denoted by the same reference numerals and their descriptions are omitted accordingly.

Von einem Bereich auf der in 1 gezeigten Drift-Schicht 12 (bedeckt durch die Oberflächenelektrode 2) ist ein Bereich, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) des Halbleiterelements ausgebildet ist, ein IGBT-Bereich, während ein Bereich, in welchem die Gate-Struktur nicht ausgebildet ist, ein Diodenbereich ist.From an area on the in 1 The drift layer 12 shown (covered by the surface electrode 2) is a region in which the gate structure (including the base layer 10, the gate electrode 9, the gate insulating layer 8, the source layer 7 from the n + - type, and the interlayer insulating film 6) of the semiconductor element is an IGBT region, while a region in which the gate structure is not formed is a diode region.

Die Drift-Schicht 12 und die Basisschicht 10 sind in dem Diodenbereich gebildet, und die Kollektor-Schicht 14 ist nicht darin gebildet. Eine PiN-Diode ist aus einer PN-Verbindung zwischen der Drift-Schicht 12 und der Basisschicht 10 in dem Diodenbereich ausgebildet.The drift layer 12 and the base layer 10 are formed in the diode region, and the collector layer 14 is not formed therein. A PiN diode is formed from a PN junction between the drift layer 12 and the base layer 10 in the diode region.

Die in 1 gezeigte Halbleitervorrichtung ist ein rückwärts leitender IGBT (RC-IGBT), der den IGBT-Bereich und den Diodenbereich umfasst.In the 1 The semiconductor device shown is a reverse conducting IGBT (RC-IGBT) comprising the IGBT portion and the diode portion.

Wie in 1 gezeigt, ist eine Verbindungsschicht 40 über dem IGBT-Bereich angeordnet, und ein Endbereich der Verbindungsschicht 40 ist über dem Diodenbereich angeordnet. Mit dieser Anordnung bewirkt eine Beschädigung an der Gate-Struktur nicht, dass ein IGBT-Element funktionsuntüchtig wird, selbst in einem Fall, in welchem ein Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt. Somit kann eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden.As in 1 As shown, an interconnection layer 40 is disposed over the IGBT region and an end portion of the interconnection layer 40 is disposed over the diode region. With this arrangement, damage to the gate structure does not cause an IGBT element to become inoperative even in a case where a crack starting from the end portion of the interconnection layer 40 occurs in the surface electrode 2. FIG. Thus, a high tolerance against a power cycle or a heat cycle can be achieved.

Der Bereich bis auf den IGBT-Bereich kann als der Diodenbereich genutzt werden. Eine Fläche des Elements kann somit effektiv genutzt werden, sodass ein wirtschaftlicher RC-IGBT erzielt werden kann.The area except for the IGBT area can be used as the diode area. An area of the element can thus be used effectively, so that an economical RC-IGBT can be achieved.

Der IGBT-Bereich und der Diodenbereich sind in 1 nicht kontinuierlich und sind mit einem vorbestimmten Abstand ausgebildet, aber der IGBT-Bereich und der Diodenbereich können kontinuierlich ohne den Abstand ausgebildet sein. In 1 ist eine Dicke der Basisschicht 10 an dem Abstand so ausgebildet, dass sie größer ist als eine Dicke der Basisschicht 10 in dem IGBT-Bereich und eine Dicke der Basisschicht 10 in dem Diodenbereich. Die Dicke der Basisschicht 10 an dem Abstand kann jedoch so ausgebildet sein, dass sie die gleiche ist wie die Dicke der Basisschicht 10 in dem IGBT-Bereich und die Dicke der Basisschicht 10 in dem Diodenbereich.The IGBT area and the diode area are in 1 are not continuous and are formed with a predetermined spacing, but the IGBT region and the diode region may be continuously formed without the spacing. In 1 a thickness of the base layer 10 at the gap is formed to be larger than a thickness of the base layer 10 in the IGBT region and a thickness of the base layer 10 in the diode region. However, the thickness of the base layer 10 at the gap may be formed to be the same as the thickness of the base layer 10 in the IGBT region and the thickness of the base layer 10 in the diode region.

Erste ModifikationFirst modification

2 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. Die gleichen Komponenten wie diejenigen in 7 sind durch die gleichen Bezugszeichen gekennzeichnet und ihre Beschreibungen sind entsprechend weggelassen. 2 12 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment. The same components as those in 7 are denoted by the same reference numerals and their descriptions are omitted accordingly.

Von einem Bereich auf der in 2 gezeigten Drift-Schicht ist ein Bereich, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) des Halbleiterelements ausgebildet ist, ein IGBT-Bereich, während ein Bereich, in welchem die Gate-Struktur nicht ausgebildet ist, ein Diodenbereich ist.From an area on the in 2 The drift layer shown is a region in which the gate structure (including the base layer 10, the gate electrode 9, the gate insulating layer 8, the n + -type source layer 7, and the interlayer insulating layer 6) of the Semiconductor element is formed is an IGBT region, while a region in which the gate structure is not formed is a diode region.

Eine Drift-Schicht 12A ist in dem Diodenbereich gebildet, und die Basisschicht 10 und die Kollektor-Schicht 14 sind nicht darin gebildet. Eine Schottky-Sperrdiode (SBD) ist aus einer Schottky-Verbindung zwischen der Drift-Schicht 12A und der Oberflächenelektrode 2 in dem Diodenbereich ausgebildet.A drift layer 12A is formed in the diode region, and the base layer 10 and the collector layer 14 are not formed therein. A Schottky barrier diode (SBD) is formed of a Schottky junction between the drift layer 12A and the surface electrode 2 in the diode region.

Wie in 2 gezeigt, ist eine Verbindungsschicht 40 über dem IGBT-Bereich angeordnet, und ein Endbereich der Verbindungsschicht 40 ist über dem Diodenbereich angeordnet. Mit dieser Anordnung bewirkt die Beschädigung an der Gate-Struktur nicht, dass ein IGBT-Element funktionsuntüchtig wird, selbst in einem Fall, in welchem ein Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt. Somit kann eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden.As in 2 As shown, an interconnection layer 40 is disposed over the IGBT region and an end portion of the interconnection layer 40 is disposed over the diode region. With this arrangement, the damage to the gate structure does not cause an IGBT element to become inoperative even in a case where a crack starting from the end portion of the interconnection layer 40 occurs in the surface electrode 2 . Thus, a high tolerance against a power cycle or a heat cycle can be achieved.

Der Bereich bis auf den IGBT-Bereich kann als der Diodenbereich genutzt werden. Eine Fläche des Elements kann somit effektiv genutzt werden, sodass ein wirtschaftlicher RC-IGBT erzielt werden kann.The area except for the IGBT area can be used as the diode area. An area of the element can thus be used effectively, so that an economical RC-IGBT can be achieved.

Zweite ModifikationSecond modification

3 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. Die gleichen Komponenten wie diejenigen in 7 sind durch die gleichen Bezugszeichen gekennzeichnet, und ihre Beschreibungen sind entsprechend weggelassen. 3 12 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment. The same components as those in 7 are denoted by the same reference numerals and their descriptions are omitted accordingly.

Von einem Bereich auf der in 3 gezeigten Drift-Schicht 12 ist ein Bereich, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) des Halbleiterelements ausgebildet ist, ein IGBT-Bereich, während ein Bereich, in welchem die Gate-Struktur nicht ausgebildet ist, ein unwirksamer Bereich ist.From an area on the in 3 The drift layer 12 shown is a region in which the gate structure (including the base layer 10, the gate electrode 9, the gate insulating layer 8, the n + -type source layer 7, and the interlayer insulating layer 6) of the semiconductor element is an IGBT area, while an area where the gate structure is not formed is an ineffective area.

Die Drift-Schicht 12, die Basisschicht 10 und die Kollektor-Schicht 14 sind in dem unwirksamen Bereich gebildet, und die Kollektor-Schicht 14 braucht nicht darin gebildet zu sein. Eine Verdrahtungsstruktur, die ein Polysilizium 16 und eine Zwischenlagenisolierungsschicht 17 aufweist, die so ausgebildet ist, dass sie das Polysilizium 16 bedeckt, ist über dem unwirksamen Bereich angeordnet. Wenn die PiN-Diode in dem unwirksamen Bereich ausgebildet ist, kann die PiN-Diode als eine Temperatursensordiode genutzt werden, und die Verdrahtungsstruktur kann genutzt werden, um die Temperatursensordiode und Kontaktstellen zu verbinden.The drift layer 12, the base layer 10 and the collector layer 14 are formed in the ineffective region, and the collector layer 14 need not be formed therein. A wiring structure comprising a polysilicon 16 and an interlayer insulating film 17 formed to cover the polysilicon 16 is disposed over the ineffective region. When the PiN diode is formed in the ineffective area, the PiN diode can be used as a temperature sensor diode, and the wiring structure can be used to connect the temperature sensor diode and pads.

Wie in 3 gezeigt, ist die Verbindungsschicht 40 über dem IGBT-Bereich angeordnet, und ein Endbereich der Verbindungsschicht 40 ist über dem unwirksamen Bereich angeordnet. Mit dieser Anordnung bewirkt die Beschädigung an der Gate-Struktur nicht, dass ein IGBT-Element funktionsuntüchtig wird, selbst in einem Fall, in welchem ein Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt. Somit kann eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden.As in 3 As shown, the connection layer 40 is arranged over the IGBT area, and an end portion of the connection layer 40 is arranged over the inoperative area. With this arrangement, the damage to the gate structure does not cause an IGBT element to become inoperative even in a case where a crack starting from the end portion of the interconnection layer 40 occurs in the surface electrode 2 . Thus, a high tolerance against a power cycle or a heat cycle can be achieved.

In dem Fall, in welchem der Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt, wird das unterhalb der Oberflächenelektrode 2 angeordnete Polysilizium 16 zerbrochen, was als eine unnormale Eigenschaft der Temperatursensordiode erkannt werden kann. Somit kann eine Verschlechterung des Halbleiterelements durch den Leistungszyklus oder den Wärmezyklus erkannt werden.In the case where the breakage starting from the end portion of the connection layer 40 occurs in the surface electrode 2, the polysilicon 16 located below the surface electrode 2 is broken, which can be recognized as an abnormal property of the temperature sensor diode. Thus, a deterioration of the semiconductor element can be recognized by the power cycle or the heat cycle.

9 ist eine Draufsicht der Halbleitervorrichtung in der zugrundeliegenden Technologie. In der Halbleitervorrichtung in der zugrundeliegenden Technologie wird, wenn eine Temperatursensordiode 18 und Kontaktstellen 19 wie gezeigt angeordnet sind, ein Polysilizium 16a in einer Verdrahtungsstruktur wie gezeigt ausgebildet. 9 Fig. 12 is a plan view of the semiconductor device in the underlying technology. In the semiconductor device in the underlying technology, when a temperature sensor diode 18 and pads 19 are arranged as shown, a polysilicon 16a is formed in a wiring structure as shown.

Andererseits ist 10 eine Draufsicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. In der Halbleitervorrichtung gemäß der Ausführungsform wird, wenn eine Temperatursensordiode 18 und Kontakstellen 19 wie gezeigt angeordnet sind, das Polysilizium 16 in der Verdrahtungsstruktur entlang einem Endbereich eines Bereichs ausgebildet, in welchem die Verbindungsschicht 40 gebildet ist. Genauer wird das Polysilizium 16 so ausgebildet, dass es unter dem Endbereich der Verbindungsschicht 40 angeordnet ist. Zusätzlich ist ein Verdrahtungsmuster der Verdrahtungsstruktur nicht auf das in 10 gezeigte beschränkt, und ein Anteil des Bereichs entlang dem Endbereich des Bereichs, in welchem die Verbindungsschicht 40 gebildet ist, kann geringer sein.on the other hand is 10 12 is a plan view of the semiconductor device according to another aspect of the embodiment. In the semiconductor device according to the embodiment, when a temperature sensor diode 18 and pads 19 are arranged as shown, the polysilicon 16 is formed in the wiring structure along an end portion of a region where the connection layer 40 is formed. More specifically, the polysilicon 16 is formed so as to be located under the end portion of the interconnection layer 40 . In addition, a wiring pattern of the wiring structure is not restricted to the in 10 is limited, and a proportion of the area along the end portion of the area where the bonding layer 40 is formed may be less.

Wirkungeneffects

In dieser Ausführungsform weist die Halbleitervorrichtung auf: die Drift-Schicht 12 eines ersten Leitertyps (n-Typ); die Gate-Struktur, die in einem ersten Bereich (IGBT-Bereich) ausgebildet ist, der ein Teilbereich auf der Drift-Schicht 12 ist; die Oberflächenelektrode 2, die so angeordnet ist, dass sie den IGBT-Bereich und einen zweiten Bereich (Diodenbereich) bedeckt, der ein anderer Bereich auf der Drift-Schicht 12 ist; die Verbindungsschicht 40, die teilweise auf der Oberflächenelektrode 2 gebildet ist; die Lötmittelschicht 3, die auf der Verbindungsschicht 40 gebildet ist; und den Leiterrahmen 1, der auf der Lötmittelschicht 3 angeordnet ist.In this embodiment, the semiconductor device includes: the drift layer 12 of a first conductivity type (n-type); the gate structure formed in a first region (IGBT region) which is a portion on the drift layer 12; the surface electrode 2 arranged to cover the IGBT region and a second region (diode region) which is another region on the drift layer 12; the connection layer 40 partially formed on the surface electrode 2; the solder layer 3 formed on the connection layer 40; and the lead frame 1 arranged on the solder layer 3. FIG.

Die Verbindungsschicht 40 bedeckt den Bereich auf der Oberflächenelektrode 2, der zu dem IGBT-Bereich korrespondiert, und der Endbereich der Verbindungsschicht 40 ist in dem Bereich auf der Oberflächenelektrode 2 angeordnet, der zu dem Diodenbereich korrespondiert. Die Diode ist in dem Diodenbereich ausgebildet.The connection layer 40 covers the area on the surface electrode 2 that corresponds to the IGBT area, and the end portion of the connection layer 40 is arranged in the area on the surface electrode 2 that corresponds to the diode area. The diode is formed in the diode area.

Mit dieser Anordnung liegt in dem Fall, in welchem der Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt, ein Ort (Bereich, der zu der Verbindungsschicht 40 korrespondiert), in welchen der Bruch reicht, in dem Diodenbereich, was die Beschädigung an der Gate-Struktur unterbindet. Somit kann die hohe Toleranz gegenüber Bedingungen mit Erwärmen und Abkühlen (zum Beispiel der Leistungszyklus oder der Wärmezyklus) erzielt werden. Der Ort, an den der Bruch reicht, ist in dem Diodenbereich ausgebildet, sodass die Fläche des Elements wirksam genutzt werden kann.With this arrangement, in the case where the breakage starting from the end portion of the connection layer 40 occurs in the surface electrode 2, a place (area corresponding to the connection layer 40) to which the breakage reaches is in the diode region , preventing damage to the gate structure. Thus, the high tolerance to heating and cooling conditions (e.g., the power cycle or the heat cycle) can be achieved. The location where the crack reaches is formed in the diode region, so that the area of the element can be used effectively.

In dieser Ausführungsform weist die Gate-Struktur auf: die Basisschicht 10 eines zweiten Leitertyps (p-Typ), die in dem IGBT-Bereich auf der Drift-Schicht 12 gebildet ist; die Vertiefung 13, die so ausgebildet ist, dass sie die Drift-Schicht 12 von der Oberflächenschicht der Basisschicht 10 erreicht; die Gate-Isolierungsschicht 8, die entlang den Seitenoberflächen und der unteren Oberfläche der Vertiefung 13 gebildet ist; die Gate-Elektrode 9, die innerhalb der Gate-Isolierungsschicht 8 in der Vertiefung 13 ausgebildet ist; die Source-Schicht 7 von dem n-Typ, die so gebildet ist, dass sie die Vertiefung 13 darin in der Oberflächenschicht der Basisschicht 10 einbettet; und die Zwischenlagenisolierungsschicht 6 (erste Zwischenlagenisolierungsschicht), die so gebildet ist, dass sie die Vertiefung 13 und einen Teil der Source-Schicht 7 bedeckt.In this embodiment, the gate structure includes: the second conductive type (p-type) base layer 10 formed in the IGBT region on the drift layer 12; the recess 13 formed to reach the drift layer 12 from the surface layer of the base layer 10; the gate insulating layer 8 formed along the side surfaces and the bottom surface of the recess 13; the gate electrode 9 formed within the gate insulating layer 8 in the recess 13; the n-type source layer 7 formed so as to bury the recess 13 therein in the surface layer of the base layer 10; and the interlayer insulating film 6 (first interlayer insulating film) formed to cover the recess 13 and a part of the source layer 7 .

In dieser Ausführungsform ist die Basisschicht 10 auch in dem Diodenbereich auf der Drift-Schicht 12 gebildet, und die PiN-Diode, welche die PN-Verbindung zwischen der Drift-Schicht 12 und der Basisschicht 10 aufweist, ist in dem Diodenbereich ausgebildet.In this embodiment, the base layer 10 is also formed in the diode region on the drift layer 12, and the PiN diode having the PN junction between the drift layer 12 and the base layer 10 is formed in the diode region.

Diese Anordnung unterbindet die Beschädigung an der Gate-Struktur, welche durch den Bruch verursacht wird, der von dem Endbereich der Verbindungsschicht 40 beginnt, und bildet die PiN-Diode an dem Ort aus, an den der Bruch reicht, sodass die Fläche des Elements wirksam genutzt werden kann.This arrangement suppresses the damage to the gate structure caused by the crack starting from the end portion of the interconnection layer 40 and forms the PiN diode at the location where the crack extends, so that the area of the element is efficient can be used.

In dieser Ausführungsform weist die Halbleitervorrichtung die Verdrahtungsstruktur auf, die auf einem zweiten Bereich (unwirksamer Bereich) angeordnet ist.In this embodiment, the semiconductor device has the wiring structure arranged on a second area (ineffective area).

Die Oberflächenelektrode 2 ist so angeordnet, dass sie die Verdrahtungsstruktur bedeckt, und die Verdrahtungsstruktur weist das Polysilizium 16 und die Zwischenlagenisolierungsschicht 17 (zweite Zwischenlagenisolierungsschicht) auf, die so gebildet ist, dass sie das Polysilizium 16 bedeckt.The surface electrode 2 is arranged to cover the wiring pattern, and the wiring pattern includes the polysilicon 16 and the interlayer insulating film 17 (second interlayer insulating film) formed to cover the polysilicon 16 .

In dem Fall, in welchem der Bruch, der von dem Endbereich der Verbindungsschicht 40 beginnt, in der Oberflächenelektrode 2 auftritt, wird das darunterliegende Polysilizium 16 zerbrochen, was als eine unnormale Eigenschaft der Temperatursensordiode erkannt werden kann. Somit kann eine Verschlechterung in dem Halbleiterelement durch die Veränderung in den Bedingungen mit Erwärmen oder Abkühlen (Leistungszyklus oder Wärmezyklus) erkannt werden.In the case where the crack starting from the end portion of the connection layer 40 occurs in the surface electrode 2, the underlying polysilicon 16 is cracked, which can be recognized as an abnormal property of the temperature sensor diode. Thus, deterioration in the semiconductor element can be recognized by the change in the heating or cooling conditions (power cycle or heat cycle).

In dieser Ausführungsform ist die Schottky-Sperrdiode, welche die Schottky-Verbindung zwischen der Drift-Schicht 12A und der Oberflächenelektrode 2 aufweist, in dem Diodenbereich ausgebildet.In this embodiment, the Schottky barrier diode having the Schottky junction between the drift layer 12A and the surface electrode 2 is formed in the diode region.

Diese Anordnung unterbindet die Beschädigung an der Gate-Struktur, welche durch den Bruch verursacht wird, der von dem Endbereich der Verbindungsschicht 40 beginnt, und bildet die Schottky-Sperrdiode an dem Ort aus, an den der Bruch reicht, so dass die Fläche des Elements effektiv genutzt werden kann.This arrangement suppresses the damage to the gate structure caused by the crack starting from the end portion of the interconnection layer 40 and forms the Schottky barrier diode at the location where the crack extends, so that the face of the element can be used effectively.

Zweite AusführungsformSecond embodiment

Anordnungarrangement

4 ist eine Querschnittsansicht einer Halbleitervorrichtung, in welcher eine Oberflächenelektrode in dieser Ausführungsform durch Löten verbunden ist. Die gleichen Komponenten wie diejenigen in 7 sind mit den gleichen Bezugszeichen gekennzeichnet, und ihre Beschreibungen sind entsprechend weggelassen. 4 12 is a cross-sectional view of a semiconductor device in which a surface electrode is connected by soldering in this embodiment. The same components as those in 7 are denoted by the same reference numerals and their descriptions are omitted accordingly.

In der in 4 gezeigten Halbleitervorrichtung sind eine Verbindungsschicht 4B und ein Endbereich davon über einem Bereich angeordnet, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) ausgebildet ist.in the in 4 In the semiconductor device shown, an interconnection layer 4B and an end portion thereof are arranged over an area in which the gate structure (including the base layer 10, the gate electrode 9, the gate insulating layer 8, the source layer 7 of the n + -type , and the interlayer insulating film 6).

Es sollte beachtet werden, dass der Endbereich der Verbindungsschicht 4B so ausgebildet ist, dass er die Isolierungsschicht 5 (Polyimid), die auf der Oberflächenelektrode 2 gebildet ist, bedeckt. Die Verbindungsschicht 4B wird gebildet, nachdem die Isolierungsschicht 5 gebildet ist.It should be noted that the end portion of the connection layer 4</b>B is formed so as to cover the insulating layer 5 (polyimide) formed on the surface electrode 2 . The connection layer 4B is formed after the insulating layer 5 is formed.

Diese Anordnung verhindert, dass eine Beanspruchung, die sich auf den Endbereich der Verbindungsschicht 4B konzentriert, direkt an die Oberflächenelektrode 2, die sich unter dem Endbereich befindet, weitergegeben wird, sodass eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden kann.This arrangement prevents a stress concentrated on the end portion of the connection layer 4B from being directly transmitted to the surface electrode 2 located under the end portion, so that a high tolerance to a power cycle or a heat cycle can be achieved.

Modifikationmodification

5 ist eine Querschnittsansicht der Halbleitervorrichtung gemäß einem anderen Aspekt der Ausführungsform. Die gleichen Komponenten wie diejenigen in 7 sind mit den gleichen Bezugszeichen gekennzeichnet, und ihre Beschreibungen sind entsprechend weggelassen. 5 12 is a cross-sectional view of the semiconductor device according to another aspect of the embodiment. The same components as those in 7 are denoted by the same reference numerals and their descriptions are omitted accordingly.

In der in 5 gezeigten Halbleitervorrichtung sind die Verbindungsschicht 4 und der Endbereich davon über einem Bereich angeordnet, in welchem die Gate-Struktur (einschließlich der Basisschicht 10, der Gate-Elektrode 9, der Gate-Isolierungsschicht 8, der Source-Schicht 7 von dem n+-Typ, und der Zwischenlagenisolierungsschicht 6) ausgebildet ist.in the in 5 In the semiconductor device shown, the interconnection layer 4 and the end portion thereof are arranged over a region in which the gate structure (including the base layer 10, the gate electrode 9, the gate insulating layer 8, the source layer 7 is of the n + -type , and the interlayer insulating film 6).

Es sollte beachtet werden, dass eine verschiedenartige Metallschicht 41, die aus einem Metall besteht, das sich von demjenigen der Oberflächenelektrode 2 unterscheidet, zwischen der Verbindungsschicht 4 und der Oberflächenelektrode 2 gebildet ist. Die verschiedenartige Metallschicht 41 wird als eine Schicht angenommen, die aus einem Metall wie Titan und Wolfram besteht, welche einen kleineren linearen Ausdehnungskoeffizienten aufweisen als Aluminium, Ni oder dergleichen. Die verschiedenartige Metallschicht 41 ist gebildet, um dadurch eine Adhäsion der Oberflächenelektrode 2 zu der verschiedenartigen Metallschicht 41 zu reduzieren.It should be noted that a dissimilar metal layer 41 made of a metal different from that of the surface electrode 2 is formed between the connection layer 4 and the surface electrode 2 . The dissimilar metal layer 41 is assumed to be a layer composed of a metal such as titanium and tungsten, which have a smaller coefficient of linear expansion than aluminum, Ni or the like. The dissimilar metal layer 41 is formed to thereby reduce adhesion of the surface electrode 2 to the dissimilar metal layer 41 .

Mit dieser Anordnung löst die Oberflächenelektrode 2 die verschiedenartige Metallschicht 41 in einem Fall, in welchem ein Bruch, der von dem Endbereich der Verbindungsschicht 4 beginnt, in der Oberflächenelektrode 2 auftritt, ab, sodass eine Beschädigung an der Gate-Struktur unterbunden werden kann. Somit kann eine hohe Toleranz gegenüber einem Leistungszyklus oder einem Wärmezyklus erzielt werden.With this arrangement, the surface electrode 2 peels off the dissimilar metal layer 41 in a case where a crack starting from the end portion of the connection layer 4 occurs in the surface electrode 2, so that damage to the gate structure can be suppressed. Thus, a high tolerance against a power cycle or a heat cycle can be achieved.

Wirkungeneffects

In dieser Ausführungsform weist die Halbleitervorrichtung auf: die Drift-Schicht 12 des n-Typs; die Basisschicht 10 des p-Typs, die auf der Drift-Schicht 12 gebildet ist; die Vertiefung 13, die so ausgebildet ist, dass sie die Drift-Schicht 12 von der Oberfläche der Basisschicht 10 erreicht; die Gate-Isolierungsschicht 8, die entlang den Seitenoberflächen und der unteren Oberfläche der Vertiefung 13 gebildet ist; die Gate-Elektrode 9, die innerhalb der Gate-Isolierungsschicht 8 in der Vertiefung 13 ausgebildet ist; die Source-Schicht 7 des n-Typs, die so gebildet ist, dass sie die Vertiefung 13 darin in der Oberflächenschicht der Basisschicht 10 einbettet; die Zwischenlagenisolierungsschicht 6, die so gebildet ist, dass sie die Vertiefung 13 und einen Teil der Source-Schicht 7 bedeckt; die Oberflächenelektrode 2, die so angeordnet ist, dass sie die Basisschicht 10 und die Zwischenlagenisolierungsschicht 6 bedeckt; die Isolierungsschicht 5, die teilweise auf der Oberflächenelektrode 2 gebildet ist; die Verbindungsschicht 4B, die so gebildet ist, dass sie den Endbereich der Isolierungsschicht 5 bedeckt und den Bereich auf der Oberflächenelektrode 2 bedeckt, in welchem die Isolierungsschicht 5 nicht gebildet ist; die Lötmittelschicht 3, die auf der Verbindungsschicht 4B gebildet ist; und den Leiterrahmen 1, der auf der Lötmittelschicht 3 angeordnet ist.In this embodiment, the semiconductor device includes: the n-type drift layer 12; the p-type base layer 10 formed on the drift layer 12; the recess 13 formed to reach the drift layer 12 from the surface of the base layer 10; the gate insulating layer 8 formed along the side surfaces and the bottom surface of the recess 13; the gate electrode 9 formed within the gate insulating layer 8 in the recess 13; the n-type source layer 7 formed so as to bury the recess 13 therein in the surface layer of the base layer 10; the interlayer insulating film 6 formed so as to cover the recess 13 and a part of the source layer 7; the surface electrode 2 arranged to cover the base layer 10 and the interlayer insulating film 6; the insulating layer 5 partially formed on the surface electrode 2; the connection layer 4B formed to cover the end portion of the insulating layer 5 and to cover the area on the surface electrode 2 where the insulating layer 5 is not formed; the solder layer 3 formed on the connection layer 4B; and the lead frame 1 disposed on the solder layer 3. FIG.

Diese Anordnung kann selbst in dem Prozess des Bildens der Verbindungsschicht 4B, nachdem die Isolierungsschicht 5 gebildet ist, verhindern, dass eine Beanspruchung, die an dem Endbereich der Verbindungsschicht 4B konzentriert ist, direkt an die zugrundeliegende Oberflächenelektrode 2 weitergegeben wird. Somit kann die hohe Toleranz gegenüber dem Leistungszyklus oder dem Wärmezyklus erzielt werden.This arrangement can prevent a stress concentrated at the end portion of the connection layer 4B from being directly transmitted to the underlying surface electrode 2 even in the process of forming the connection layer 4B after the insulating layer 5 is formed. Thus, the high tolerance to the duty cycle or the heat cycle can be achieved.

In dieser Ausführungsform weist die Halbleitervorrichtung auf: die Drift-Schicht 12 des n-Typs; die Basisschicht 10 des p-Typs, die auf der Drift-Schicht 12 gebildet ist; die Vertiefung 13, die so ausgebildet ist, dass sie die Drift-Schicht 12 von der Oberflächenschicht der Basisschicht 10 erreicht; die Gate-Isolierungsschicht 8, die entlang den Seitenoberflächen und der unteren Oberfläche der Vertiefung 13 gebildet ist; die Gate-Elektrode 9, die innerhalb der Gate-Isolierungsschicht 8 in der Vertiefung 13 ausgebildet ist; die Source-Schicht 7 von dem n-Typ, die so gebildet ist, dass sie die Vertiefung 13 darin in der Oberflächenschicht der Basisschicht 10 einbettet; die Zwischenlagenisolierungsschicht 6, die so gebildet ist, dass sie die Vertiefung 13 und einen Teil der Source-Schicht 7 bedeckt; die Oberflächenelektrode 2, die so angeordnet ist, dass sie die Basisschicht 10 und die Zwischenlagenisolierungsschicht 6 bedeckt; die verschiedenartige Metallschicht 41, die teilweise auf der Oberflächenelektrode 2 gebildet ist und aus dem Metall besteht, das sich von dem der Oberflächenelektrode 2 unterscheidet; die Verbindungsschicht 4, die auf der verschiedenartigen Metallschicht 41 gebildet ist und eine Adhäsion zu der Oberflächenelektrode 2aufweist, die durch die dazwischen angeordnete verschiedenartige Metallschicht 41 reduziert ist; die Lötmittelschicht 3, die auf der Verbindungsschicht 4 gebildet ist; und den Leiterrahmen 1, der auf der Lötmittelschicht 3 angeordnet ist.In this embodiment, the semiconductor device includes: the n-type drift layer 12; the p-type base layer 10 formed on the drift layer 12; the recess 13 formed to reach the drift layer 12 from the surface layer of the base layer 10; the gate insulating layer 8 formed along the side surfaces and the bottom surface of the recess 13; the gate electrode 9 formed within the gate insulating layer 8 in the recess 13; the n-type source layer 7 formed so as to bury the recess 13 therein in the surface layer of the base layer 10; the interlayer insulating film 6 formed so as to cover the recess 13 and a part of the source layer 7; the surface electrode 2 arranged to cover the base layer 10 and the interlayer insulating film 6; the dissimilar metal layer 41 partially formed on the surface electrode 2 and made of the metal different from that of the surface electrode 2; the bonding layer 4 formed on the dissimilar metal layer 41 and having adhesion to the surface electrode 2 reduced by the dissimilar metal layer 41 interposed therebetween; the solder layer 3 formed on the connection layer 4; and the lead frame 1 arranged on the solder layer 3. FIG.

Mit dieser Anordnung löst, in dem Fall, in welchem der Bruch, der von dem Endbereich der Verbindungsschicht 4 beginnt, in der Oberflächenelektrode 2 auftritt, die Oberflächenelektrode 2, die einer erste Schicht ist, die verschiedenartige Metallschicht 41, die eine zweite Schicht ist, ab, was nicht zu der Beschädigung an der Gate-Struktur unter der verschiedenartigen Metallschicht 41 führt. Somit kann die hohe Toleranz gegenüber dem Leistungszyklus oder dem Wärmezyklus erzielt werden.With this arrangement, in the case where the breakage starting from the end portion of the connection layer 4 occurs in the surface electrode 2, the surface electrode 2, which is a first layer, separates the dissimilar metal layer 41, which is a second layer, which does not result in the damage to the gate structure under the dissimilar metal layer 41. Thus, the high tolerance to the duty cycle or the heat cycle can be achieved.

Obwohl die Materialien der jeweiligen Komponenten, die Gegebenheiten der Implementierung und dergleichen in den Ausführungsformen beschrieben sind, ist die vorstehende Beschreibung darstellend und nicht einschränkend.Although the materials of the respective components, the circumstances of implementation, and the like are described in the embodiments, the above description is illustrative and not restrictive.

Zusätzlich können gemäß der vorliegenden Erfindung innerhalb des Gültigkeitsumfangs der Erfindung die vorstehenden bevorzugten Ausführungsformen beliebig kombiniert werden, oder jede bevorzugte Ausführungsform kann geeignet variiert oder weggelassen werden.In addition, according to the present invention, within the scope of the invention, the above preferred embodiments may be arbitrarily combined, or each preferred embodiment may be suitably varied or omitted.

Obwohl die Erfindung detailliert gezeigt und beschrieben worden ist, ist die vorstehende Beschreibung in allen Aspekten darstellend und nicht einschränkend. Die vorliegende Erfindung ist zum Beispiel nicht auf die Materialbeschaffenheit, die Materialien, die Ausführungsbedingungen und dergleichen der jeweiligen Komponenten, die beschrieben worden sind, beschränkt. Es wird daher verstanden, dass zahlreiche Modifikationen und Variationen entworfen werden können, ohne den Gültigkeitsumfang der Erfindung zu verlassen.While the invention has been shown and described in detail, the foregoing description is in all aspects illustrative and not restrictive. For example, the present invention is not limited to the constitution, materials, performance conditions, and the like of the respective components that have been described. It is therefore understood that numerous modifications and variations can be devised without departing from the scope of the invention.

BezugszeichenlisteReference List

11
Leiterrahmen;ladder frame;
22
Oberflächenelektrode;surface electrode;
33
Lötmittelschicht;solder layer;
4, 4A, 4B, 404, 4A, 4B, 40
Verbindungsschicht;connection layer;
5, 5A5, 5A
Isolierungsschicht;insulation layer;
6, 176, 17
Zwischenlagenisolierungsschicht;interlayer insulation layer;
77
Source-Schicht;source layer;
88th
Gate-Isolierungsschicht;gate insulation layer;
99
Gate-Elektrode;gate electrode;
1010
Basisschicht;base layer;
1111
n+-Schicht;n + layer;
12, 12A12, 12A
Drift-Schicht;drift layer;
1313
Vertiefung;Deepening;
1414
Kollektor-Schicht;collector layer;
1515
Kollektor-Elektrode;collector electrode;
16, 16a16, 16a
Polysilizium;polysilicon;
1818
Temperatursensordiode;temperature sensor diode;
1919
Kontakstelle;contact point;
4141
verschiedenartige Metallschicht.different metal layer.

Claims (6)

Halbleitervorrichtung, aufweisend: eine Drift-Schicht (12, 12A) eines ersten Leitertyps; eine Gate-Struktur, die in einem ersten Bereich ausgebildet ist, der ein Teilbereich auf der Drift-Schicht (12, 12A) ist; eine Oberflächenelektrode (2), die so angeordnet ist, dass sie den ersten Bereich und einen zweiten Bereich, der ein anderer Bereich der Drift-Schicht (12, 12A) ist, bedeckt; eine Verbindungsschicht (40), die teilweise auf der Oberflächenelektrode (2) gebildet ist; eine Lötmittelschicht (3), die auf der Verbindungsschicht (40) gebildet ist; und einen Leiterrahmen (1), der auf der Lötmittelschicht (3) angeordnet ist, wobei die Verbindungsschicht (40) einen Bereich auf der Oberflächenelektrode (2) bedeckt, der zu dem ersten Bereich korrespondiert, und ein Endbereich der Verbindungsschicht (40) in einem Bereich der Oberflächenelektrode (2) angeordnet ist, der zu dem zweiten Bereich korrespondiert, und eine Diode in dem zweiten Bereich ausgebildet ist.A semiconductor device comprising: a drift layer (12, 12A) of a first conductivity type; a gate structure consisting of a first region is formed which is a portion on the drift layer (12, 12A); a surface electrode (2) arranged to cover the first area and a second area which is another area of the drift layer (12, 12A); an interconnection layer (40) partially formed on the surface electrode (2); a solder layer (3) formed on the bonding layer (40); and a lead frame (1) arranged on the solder layer (3), the connection layer (40) covering an area on the surface electrode (2) corresponding to the first area and an end portion of the connection layer (40) in one Area of the surface electrode (2) is arranged, which corresponds to the second area, and a diode is formed in the second area. Halbleitervorrichtung gemäß Anspruch 1, wobei die Gate-Struktur aufweist: eine Basisschicht (10), eines zweiten Leitertyps, die in dem ersten Bereich auf der Drift-Schicht (12) gebildet ist; eine Vertiefung (13), die so ausgebildet ist, dass sie die Drift-Schicht (12) von einer Oberflächenschicht der Basisschicht (10) erreicht; eine Gate-Isolierungsschicht (8), die entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung (13) gebildet ist; eine Gate-Elektrode (9), die innerhalb der Gate-Isolierungsschicht (8) in der Vertiefung (13) ausgebildet ist; eine Source-Schicht (7) des ersten Leitertyps, die so gebildet ist, dass sie die Vertiefung (13) darin in der Oberflächenschicht der Basisschicht (10) einbettet; und eine erste Zwischenlagenisolierungsschicht (6), die so gebildet ist, dass sie die Vertiefung (13) und einen Teil der Source-Schicht (7) bedeckt.Semiconductor device according to claim 1 wherein the gate structure comprises: a base layer (10) of a second conductivity type formed in the first region on the drift layer (12); a recess (13) formed to reach the drift layer (12) from a surface layer of the base layer (10); a gate insulating layer (8) formed along side surfaces and a bottom surface of the recess (13); a gate electrode (9) formed within the gate insulating layer (8) in the recess (13); a source layer (7) of the first conductivity type formed so as to embed the recess (13) therein in the surface layer of the base layer (10); and a first interlayer insulating film (6) formed so as to cover the recess (13) and a part of the source layer (7). Halbleitervorrichtung gemäß Anspruch 2, wobei die Basisschicht (10) auch in dem zweiten Bereich auf der Drift-Schicht (12) gebildet ist, und eine PiN-Diode, die eine PN-Verbindung zwischen der Drift-Schicht (12) und der Basisschicht (10) aufweist, in dem zweiten Bereich ausgebildet ist.Semiconductor device according to claim 2 , wherein the base layer (10) is also formed in the second region on the drift layer (12), and a PiN diode having a PN connection between the drift layer (12) and the base layer (10), is formed in the second region. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei eine Schottky-Sperrdiode, die eine Schottky-Verbindung zwischen der Drift-Schicht (12A) und der Oberflächenelektrode (2) aufweist, in dem zweiten Bereich ausgebildet ist.Semiconductor device according to claim 1 or 2 wherein a Schottky blocking diode having a Schottky junction between the drift layer (12A) and the surface electrode (2) is formed in the second region. Halbleitervorrichtung, aufweisend: eine Drift-Schicht (12, 12A) eines ersten Leitertyps; eine Gate-Struktur, die in einem ersten Bereich ausgebildet ist, der ein Teilbereich auf der Drift-Schicht (12, 12A) ist; eine Oberflächenelektrode (2), die so angeordnet ist, dass sie den ersten Bereich und einen zweiten Bereich, der ein anderer Bereich auf der Drift-Schicht (12, 12A) ist, bedeckt; eine Verbindungsschicht (40), die teilweise auf der Oberflächenelektrode (2) gebildet ist; eine Lötmittelschicht (3), die auf der Verbindungsschicht (40) gebildet ist; einen Leiterrahmen (1), der auf der Lötmittelschicht (3) angeordnet ist; und eine Verdrahtungsstruktur, die auf dem zweiten Bereich angeordnet ist, wobei die Verbindungsschicht (40) einen Bereich auf der Oberflächenelektrode (2) bedeckt, der zu dem ersten Bereich korrespondiert, und ein Endbereich der Verbindungsschicht (40) in einem Bereich auf der Oberflächenelektrode (2) angeordnet ist, die zu dem zweiten Bereich korrespondiert, die Oberflächenelektrode (2) so angeordnet ist, dass sie die Verdrahtungsstruktur bedeckt, und die Verdrahtungsstruktur aufweist: ein Polysilizium (16); und eine zweite Zwischenlagenisolierungsschicht (17), die so gebildet ist, dass sie das Polysilizium (16) bedeckt.A semiconductor device comprising: a drift layer (12, 12A) of a first conductivity type; a gate structure formed in a first region which is a portion of the drift layer (12, 12A); a surface electrode (2) arranged to cover the first area and a second area which is another area on the drift layer (12, 12A); an interconnection layer (40) partially formed on the surface electrode (2); a solder layer (3) formed on the bonding layer (40); a lead frame (1) disposed on the solder layer (3); and a wiring structure arranged on the second region, wherein the connection layer (40) covers an area on the surface electrode (2) which corresponds to the first area, and an end area of the connection layer (40) is arranged in an area on the surface electrode (2) which corresponds to the second area, the surface electrode (2) is arranged to cover the wiring structure, and the wiring structure has: a polysilicon (16); and a second interlayer insulating film (17) formed to cover the polysilicon (16). Halbleitervorrichtung, aufweisend: eine Drift-Schicht (12) eines ersten Leitertyps; eine Basisschicht (10) eines zweiten Leitertyps, die auf der Drift-Schicht (12) gebildet ist; eine Vertiefung (13), die so ausgebildet ist, dass sie die Drift-Schicht (12) von einer Oberflächenschicht der Basisschicht (10) erreicht; eine Gate-Isolierungsschicht (8), die entlang von Seitenoberflächen und einer unteren Oberfläche der Vertiefung (13) gebildet ist; eine Gate-Elektrode (9), die innerhalb der Gate-Isolierungsschicht (8) in der Vertiefung (13) ausgebildet ist; eine Source-Schicht (7) des ersten Leitertyps, die so gebildet ist, dass sie die Vertiefung (13) darin in der Oberflächenschicht der Basisschicht (10) einbettet; eine Zwischenlagenisolierungsschicht (6), die so gebildet ist, dass sie die Vertiefung (13) und einen Teil der Source-Schicht (7) bedeckt; eine Oberflächenelektrode (2), die so angeordnet ist, dass sie die Basisschicht (10) und die Zwischenlagenisolierungsschicht (6) bedeckt; eine verschiedenartige Metallschicht (41), die teilweise direkt auf der Oberflächenelektrode (2) gebildet ist und ein Metall aufweist, das sich von dem der Oberflächenelektrode (2) unterscheidet; eine Verbindungsschicht (4), die direkt auf der verschiedenartigen Metallschicht (41) gebildet ist und eine Adhäsion zu der Oberflächenelektrode (2) aufweist, die durch die dazwischen angeordnete verschiedenartige Metallschicht (41) reduziert ist; eine Lötmittelschicht (3), die direkt auf der Verbindungsschicht (4) gebildet ist; und einen Leiterrahmen (1), der auf der Lötmittelschicht (3) angeordnet ist.A semiconductor device comprising: a drift layer (12) of a first conductivity type; a base layer (10) of a second conductivity type formed on the drift layer (12); a recess (13) formed to reach the drift layer (12) from a surface layer of the base layer (10); a gate insulating layer (8) formed along side surfaces and a bottom surface of the recess (13); a gate electrode (9) formed within the gate insulating layer (8) in the recess (13); a source layer (7) of the first conductivity type formed so as to embed the recess (13) therein in the surface layer of the base layer (10); an interlayer insulating film (6) formed so as to cover the recess (13) and a part of the source layer (7); a surface electrode (2) arranged to cover the base layer (10) and the interlayer insulating film (6); a dissimilar metal layer (41) partially formed directly on the surface electrode (2) and comprising a metal different from that of the surface electrode (2); a bonding layer (4) formed directly on the dissimilar metal layer (41) and having adhesion to the surface electrode (2) reduced by the dissimilar metal layer (41) interposed therebetween; a solder layer (3) formed directly on the bonding layer (4); and a lead frame (1) placed on the solder layer (3).
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