DE112013001888T5

DE112013001888T5 - Hochspannungstreiber

Info

Publication number: DE112013001888T5
Application number: DE112013001888.8T
Authority: DE
Inventors: Robert J. Callanan
Original assignee: Cree Inc
Current assignee: Wolfspeed Inc
Priority date: 2012-04-04
Filing date: 2013-04-02
Publication date: 2014-12-18
Anticipated expiration: 2033-04-03
Also published as: JP2015520537A; WO2013151998A1; US9344077B2; US20130265084A1; JP6465792B2; DE112013001888B4

Abstract

Eine Schaltungsanordnung mit einem Hochspannungstreiber wird offenbart. Der Hochspannungstreiber weist einen p-Typ Feldeffekttransistor (PFET) und eine Source-Bias-Schaltung auf. Die Source-Bias-Schaltung empfängt ein Niederspannungs-Eingangssignal und legt eine Bias-Gleichspannung (DC) auf das Niederspannungs-Eingangssignal, um ein Gleichspannungssignal mit Bias bereitzustellen. Der PFET weist eine erste Source, ein erstes Gate und ein erstes Drain auf. Die erste Source empfängt das Gleichspannungssignal mit Bias. Das erste Gate erhält ein erstes Niedergleichspannungs-Versorgungsignal. Der erste Drain stellt das Hochgleichspannungs-Ausgangssignal auf der Grundlage des Gleichspannungssignals mit Bias und des ersten Niedergleichspannungs-Versorgungssignals bereit. In dieser Hinsicht empfängt und übersetzt der Hochspannungstreiber das Niederspannungs-Eingangssignal, um das Hochspannungs-Ausgangssignal bereitzustellen.

Description

Gebiet der Offenbarung
Ausführungsformen der vorliegenden Offenbarung beziehen sich auf Hochspannungs- und Niederspannungs-Feldeffekttransistoren, die in digitalen Schaltungsanordnungen verwendet werden, und bestimmte digitale Schaltungsanordnung, wie beispielsweise Treiber.
Ein Feldeffekttransistor (FET) ist ein Transistor, der ein elektrisches Feld verwendet, um die Leitfähigkeit eines Kanals in einem Halbleitermaterial zu steuern. Wenn der Kanal ein aktiver Kanal ist, fließen Majoritätsladungsträger, Elektronen oder Löcher durch den Kanal von einer Source des FETs zu einem Drain des FETs. Die Leitfähigkeit des Kanals ist eine Funktion der zwischen einem Gate des FETs und der Source angelegten Spannung. In dieser Hinsicht wird bei einem Anreicherungsmodus bzw. Enhancement-FET, wenn eine Spannung zwischen dem Gate und der Source eine Schwellenspannung des Feldeffekttransistors überschreitet, ein niederohmiger Kanal bereitgestellt, so dass die Majoritätsladungsträger von der Drain zu der Source strömen können. Umgekehrt wird, wenn die Spannung zwischen dem Gate und der Source unter der Schwellenspannung des FETs fällt, ein hochohmiger Widerstand bereitgestellt, so dass der Majoritätsladungsträgerfluss behindert wird.
Wenn der FET als elektronischer Schalter verwendet wird, weist der FET entweder einen Ein-Zustand auf, in dem Strom zwischen der Source und der Drain fließen kann; oder einen AUS-Zustand, in dem der Stromfluss zwischen der Source und dem Drain behindert bzw. unterbrochen ist. So kann der FET in dem EIN-Zustand betrieben werden, wenn die Spannung zwischen dem Gate und der Source oberhalb der Schwellenspannung des FETs liegt. Umgekehrt kann der FET in dem AUS-Zustand betreiben werden, wenn die Spannung zwischen dem Gate und der Quelle unterhalb der Schwellenspannung des FETs ist. Daher muss, wenn die Source des FETs mit Masse verschaltet ist, ein Spannungshub eines Ansteuersignals, das dem Gate des FETs zugeführt wird, die Schwellenspannung übersteigen, um die richtige Auswahl zwischen dem AN-Zustand und dem AUS-Zustand zu gewährleisten.
Ein Sperrschicht-FET (JFET) weist einen PN-Übergang zwischen dem Gate des JFETs und dem Kanal des JFETs auf. Normalerweise sind JFETs nur Verarmungs- bzw. Depletion-Bauteile, um einen Vorwärtsstromfluss durch den PN-Übergang des JFETs zu verhindern. Ein Metalloxid-Halbleiter-FET (MOSFET) weist eine Oxidschicht zwischen einem Metall-Gate des MOSFETs und dem Kanal des MOSFETs auf, um das Gate von dem Kanal zu isolieren. Es sei darauf hingewiesen, dass der Begriff MOSFET auch häufig verwendet wird, um Feldeffekttransistoren mit einer Oxidschicht zwischen einem Halbleitergate anstelle eines Metall-Gates des MOSFETs zu bezeichnen, und um den Kanal des MOSFETs von dem Gate des Kanals zu isolieren. Das Halbleiter-Gate kann Polysilizium umfassen. In der vorliegenden Offenbarung umfasst der Begriff jeden MOSFET mit einer Oxidschicht zwischen dem Gate und dem Kanal. MOSFETs können nur Anreicherungsmodus bzw. Enhancement-Bauteile, nur Verarmungs- bzw. Depletion-Bauteile, oder Enhancementmodus/Depletionmodus Bauteile sein. Ein nTyp-FET hat eine Source und ein Drain mit n-Typ-Halbleitermaterial, und eine p-Typ-FET hat eine Source und ein Drain mit p-Typ-Halbleitermaterial.
MOSFETs können als elektronische Schalter verwendet werden, um Logikschaltungen, die üblicherweise in digitalen Systemen verwendet werden, zu bilden. Solche Logikschaltungen stellen normalerweise einen Ausgangsspannungshub bereit, die mit den Schwellenspannungen von MOSFETs kompatibel sind, die in Logikschaltungen verwendet werden. Jedoch können in einigen digitalen Systemen bestimmte MOSFETs für spezielle Anwendungen, wie hohe Schaltgeschwindigkeit, Hochspannung, Hochtemperatur, Starkstrom, oder dergleichen, verwendet werden. Derartige MOSFETs weisen eine niedrigere Steilheit und/oder höheren Schwellenspannungen als andere MOSFETs in dem digitalen System auf, wodurch ein Spannungshub und eine gewünschte Gate-Spannungsinkompatibilität entstehen. Als solches besteht Bedarf an einer Schnittstellenschaltungsanordnung, die ein Eingangssignal mit einem Standard-Spannungshub empfängt und ein Ausgangssignal mit einem größeren Spannungshub bereitstellt, der verwendet werden kann, um einen Hochgate-Ansteuerspannungs-MOSFET genau anzusteuern.
Zusammenfassung
Ausführungsformen der vorliegenden Offenbarung beziehen sich auf eine Schaltungsanordnung, die einen Hochspannungstreiber mit einem Niedrigspannungseingang und einem Hochspannungsausgang aufweist. Die Hochspannungstreiber weist einen Feldeffekttransistor vom p-Typ (PFET) und eine Source-Bias-Schaltung auf. Die Source-Bias-Schaltung empfängt ein Niederspannungs-Eingangssignal über den Niederspannungseingang und legt eine Bias-Gleichspannung (DC) auf das Niederspannungs-Eingangssignal, um ein Gleichspannungssignal mit Bias bereitzustellen. Der PFET weist eine erste Source, ein erstes Gate und ein erstes Drain auf. Die erste Source empfängt das Gleichspannungssignal mit Bias. Das erste Gate empfängt ein erstes Niedergleichspannungs-Versorgungssignal. Der erste Drain stellt ein Hochspannungs-Ausgangssignal über den Hochspannungsausgang basierend auf dem Gleichspannungssignal mit Bias und dem ersten Niedergleichspannungs-Versorgungssignal bereit. In dieser Hinsicht empfängt und setzt der Hochspannungstreiber das Niederspannungs-Eingangssignal um, um das Hochspannungs-Ausgangssignal bereitzustellen, derart, dass ein Spannungshub des Hochspannungs-Ausgangssignals größer als ein Spannungshub des Niederspannungs-Eingangssignals ist.
Durch das Auflegen bzw. Aufbringen des Gleichspannungs-Bias auf das Niederspannungs-Eingangssignal erhöht die Source-Bias-Schaltung den Spannungshub des Hochspannungs-Ausgangssignal über den Spannungshub des Niedrigspannungs-Eingangssignals. In einer Ausführungsform weist die Schaltungsanordnung ferner einen Niederspannungs-Logik-Treiber auf, der mit dem Niederspannungseingang verschaltet ist. Als solches stellt der Niederspannungs-Logik-Treiber das Niederspannungs-Eingangssignal über den Niederspannungseingang bereit. In einer Ausführungsform des Hochspannungstreibers ist die Source-Bias-Schaltung zwischen dem Niederspannungseingang und der ersten Source geschaltet. Das erste Gate ist mit einer ersten Niedriggleichspannungsversorgung verschaltet, die das erste Niedergleichspannungs-Versorgungssignal bereitstellt. Der erste Drain ist mit dem Hochspannungsausgang verschaltet. In dieser Hinsicht ist, da der Spannungshub des Hochspannungs-Ausgangssignals größer als der Spannungshub des Niederspannungs-Eingangssignals ist, eine Spannungshub-Leistungsfähigkeit des Hochspannungsausgangs größer als eine Spannungshub-Leistungsfähigkeit des Niederspannungseingangs.
In einer Ausführungsform des Schaltkreises weist die Schaltungsanordnung ferner einen Highgate-Ansteuerspannung-Feldeffekttransistor (FET) auf. Der Highgate-Ansteuerspannung-Feldeffekttransistor FET kann einen geringere Steilheit und/oder eine höhere Schwellenspannung als andere FETs aufweisen. Als solches kann der Highgate-Ansteuerspannung-Feldeffekttransistor eine höhere Gate-Spannung als die anderen FETs benötigen, um genau von einem AUS-Zustand in einen EIN-Zustand überzugehen. Daher kann der größere Spannungshub des Hochspannungs-Ausgangssignals für einen genauen Betrieb des Highgate-Ansteuerspannung-FETs erforderlich sein. Als solches wird der erste Drain mit einem Gate des Highgate-Ansteuerspannung-Feldeffekttransistors über den Hochspannungsausgang verschaltet. In einer Ausführungsform des Highgate-Ansteuerspannung-FETs ist der Highgate-Ansteuerspannung-FET ein Siliziumkarbid-FET.
Der Fachmann wird den Umfang der Offenbarung erkennen und zusätzliche Aspekte nach dem Lesen der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen erfassen.
Kurzbeschreibung der Zeichnungen
Die beigefügten Zeichnungen, die einen Teil dieser Beschreibung bilden, erläutern verschiedene Aspekte der Offenbarung, und denen zusammen mit der Beschreibung dazu, die Prinzipien der Offenbarung zu erklären.
1 zeigt eine Schaltungsanordnung, die einen Hochspannungstreiber gemäß einer Ausführungsform der vorliegenden Offenbarung aufweist.
2 zeigt die Schaltungsanordnung, die ferner einen Niederspannungs-Logik-Treiber und einen Highgate-Ansteuerspannung-Feldeffekttransistor gemäß einer alternativen Ausführungsform der Schaltungsanordnung aufweist.
3 zeigt die Schaltungsanordnung, die ferner eine erste Niedergleichspannungsversorgung nach einer weiteren Ausführungsform der Schaltungsanordnung aufweist.
4 zeigt die Schaltungsanordnung, die ferner eine zweite Niedergleichspannungsversorgung nach einer anderen Ausführungsform der Schaltungsanordnung aufweist.
5 zeigt die Schaltungsanordnung gemäß einer weiteren Ausführungsform der Schaltungsanordnung.
6 zeigt die Schaltungsanordnung nach einer zusätzlichen Ausführungsform der Schaltungsanordnung.
7 zeigt die Schaltungsanordnung nach einer zusätzlichen Ausführungsform der Schaltungsanordnung.
Detaillierte Beschreibung
Die nachfolgenden Ausführungsformen stellen die notwendigen Informationen für den Fachmann bereit, um das Offenbarte umzusetzen und veranschaulichen die beste Ausführungsform der Offenbarung. Beim Lesen der folgenden Beschreibung im Lichte der beigefügten Zeichnungen wird der Fachmann die Konzepte der Offenbarung verstehen und Anwendungen dieser Konzepte erkennen, die hier nicht besonders angesprochen werden. Es sollte klar sein, dass diese Konzepte und Anwendungen in den Umfang der Offenbarung und der beigefügten Ansprüche fallen.
Ausführungsformen der vorliegenden Offenbarung beziehen sich auf eine Schaltungsanordnung, die einen Hochspannungstreiber mit einem Niederspannungseingang und einem Hochspannungsausgang aufweist. Der Hochspannungstreiber weist einen (p-Typ-Feldeffekttransistor) PFET und eine Source-Bias-Schaltung auf. Die Source-Bias-Schaltung empfängt ein Niederspannungs-Eingangssignal über den Niederspannungseingang und legt eine Bias-Gleichspannung auf das Niederspannungs-Eingangssignal, um ein Gleichspannungssignal mit Bias bereitzustellen. Der PFET weist eine erste Source, ein erstes Gate und einen ersten Drain auf. Die erste Source empfängt das Gleichspannungssignal mit Bias. Das erste Gate empfängt ein Niedergleichspannungs-Versorgungssignal. Der erste Drain stellt ein Hochspannungs-Ausgangssignal über den Hochspannungsausgang basierend auf dem Niedergleichspannungs-Eingangssignal mit Bias und dem ersten Niedergleichspannungs-Versorgungssignal bereit. In dieser Hinsicht empfängt und setzt der Hochspannungstreiber das Niederspannungs-Eingangssignal um, um das Hochspannungs-Ausgangssignal bereitzustellen, derart, dass ein Spannungshub des Hochspannungs-Ausgangssignals größer als ein Spannungshub des Niederspannungs-Eingangssignals ist.
Durch das Auflegen des Gleichspannungs-Bias auf das Niederspannungs-Eingangssignal erhöht die Source-Bias-Schaltung den Spannungshub des Hochspannungs-Ausgangssignals über den Spannungshub des Niedrigspannungs-Eingangssignals. In einer Ausführungsform der Schaltungsanordnung weist die Schaltungsanordnung ferner einen Niederspannungs-Logik-Treiber auf, der mit dem Niederspannungseingang verschaltet ist. Als solches stellt der Niederspannungs-Logik-Treiber das Niederspannungs-Eingangssignal über den Niederspannungseingang bereit. In einer Ausführungsform des Hochspannungstreibers ist die Source-Bias-Schaltung zwischen dem Niederspannungseingang und der ersten Source geschaltet. Das erste Gate ist mit einer ersten Niedergleichspannungsversorgung verschaltet, die das erste Niedergleichspannungs-Versorgungssignal bereitstellt. Der erste Drain ist mit dem Hochspannungsausgang verschaltet. In dieser Hinsicht ist, da der Spannungshub des Hochspannungs-Ausgangssignals größer als der Spannungshub des Niederspannungs-Eingangssignals ist, eine Spannungshub-Leistungsfähigkeit des Hochspannungsausgangs größer als eine Spannungshub-Leistungsfähigkeit des Niederspannungseingangs.
In einer Ausführungsform der Schaltungsanordnung weist die Schaltungsanordnung ferner einen Highgate-Ansteuerspannung-Feldeffekttransistor (FET) auf. Der Highgate-Ansteuerspannung-Feldeffekttransistor FET kann eine kleinere Transkonduktanz bzw. Steilheit und/oder eine höhere Schwellenspannung als andere FETs aufweisen. Als solches kann für den Highgate-Ansteuerspannung FET eine höhere Gate-Spannung als für andere FETs erforderlich sein, um einen genauen Übergang von einem AUS-Zustand in einen EIN-Zustand zu bewirken. Daher kann der größere Spannungshub des Hochspannungs-Ausgangssignals für den ordnungsgemäßen Betrieb des Highgate-Ansteuerspannung FETs erforderlich sein. Als solches ist der erste Drain mit einem Gate des Highgate-Ansteuerspannung FETs über den Hochspannungsausgang verschaltet. In einer Ausführungsform des Highgate-Ansteuerspannung- FETs ist der Highgate-Ansteuerspannung-Feldeffekttransistor FET ein Siliziumkarbid-FET.
1 zeigt eine Schaltungsanordnung 10, die einen Hochspannungstreiber 12 gemäß einer Ausführungsform der vorliegenden Offenbarung aufweist. Der Hochspannungstreiber 12 weist einen Niederspannungseingang LIN und einen Hochspannungsausgang HOUT auf. Ferner weist der Hochspannungstreiber 12 einen PFET 14 und eine Source-Bias-Schaltung 16 auf. In dieser Hinsicht bilden der PFET 14 und die Source-Bias-Schaltung 16 den Hochspannungstreiber 12. Der PFET 14 weist eine erste Source, ein erstes Gate, und eine erste Drain auf. Die Source-Bias-Schaltung 16 empfängt ein Niederspannungs-Eingangssignal LVI über den Niederspannungseingang LIN und legt eine Bias-Gleichspannung auf das Niederspannungs-Eingangssignal LVI, um ein Gleichspannungssignal mit Bias DBI bereitzustellen. Die erste Source empfängt das Gleichspannungssignal mit Bias BDI. Das erste Gate empfängt ein erstes Niedergleichspannungs-Versorgungssignal DC1. Der erste Drain stellt ein Hochspannungs-Ausgangssignal HVO über den Hochspannungsausgang HOUT basierend auf dem Gleichspannungssignal mit Bias DBI und dem ersten Niedergleichspannungs-Versorgungssignal DC1 bereit. In dieser Hinsicht empfängt und setzt der Hochspannungstreiber 12 das Niederspannungs-Eingangssignal LVI um, um das Hochspannungs-Ausgangssignal HVO bereitzustellen, derart, dass ein Spannungshub des Hochspannungs-Ausgangssignals HVO größer als ein Spannungshub des Niederspannungs-Eingangssignals LVI ist.
Durch Auflegen der Bias-Gleichspannung auf das Niederspannungs-Eingangssignal LVI erhöht die Source-Bias-Schaltung 16 den Spannungshub des Hochspannungs-Ausgangssignals HVO über den Spannungshub der Niedrigspannungs-Eingangssignal LVI hinaus. In einer Ausführungsform des Hochspannungstreibers 12 ist der Spannungshub des Hochspannungs-Ausgangssignals HVO in der Größenordnung von etwa dem Zweifachen des Spannungshubs des Niederspannungs-Eingangssignals LVI. In einem ersten Ausführungsbeispiel des Hochspannungstreibers 12 ist der Spannungshub des Hochspannungs-Ausgangssignals HVO etwa gleich 6 Volt und der Spannungshub des Niedrigspannungs-Eingangssignals LVI etwa gleich 3,3 Volt. In einem zweiten Ausführungsbeispiel des Hochspannungstreibers 12 ist der Spannungshub des Hochspannungs-Ausgangssignals HVO etwa gleich 19,4 Volt und der Spannungshub des Niedrigspannungs-Eingangssignals LVI etwa gleich 10 Volt.
Die Source-Bias-Schaltung 16 ist zwischen dem Niederspannungs-Eingangssignal LVI und der ersten Source verschaltet. Der erste Drain ist mit dem Hochspannungsausgang HOUT verschaltet. In dieser Hinsicht ist, da der Spannungshub des Hochspannungs-Ausgangssignals HVO größer als der Spannungshub des Niederspannungs-Eingangssignals LVI ist, eine Spannungshub-Leistungsfähigkeit des Hochspannungsausgangs HOUT größer als eine Spannungshub-Leistungsfähigkeit des Niederspannungseingangs LIN. In einer Ausführungsform des PFETs 14 ist der PFET 14 ist ein Metalloxid-Halbleiter-FET (MOSFET). In einer alternativen Ausführungsform des PFETs 14 ist der PFET 14 ein Sperrschicht-FET (JFET). In weiteren Ausführungsformen des PFETs 14 ist der PFET 14 jede Art von FET. In einer Ausführungsform der Schaltungsanordnung 10 ist die Source-Bias-Schaltung 16 direkt zwischen dem Niederspannungs-Eingangssignal LVI und der ersten Source und dem ersten Drain direkt mit dem Hochspannungsausgang HOUT geschaltet.
2 zeigt die Schaltungsanordnung 10 gemäß einer alternativen Ausführungsform der Schaltungsanordnung 10. Die in 2 dargestellte Schaltungsanordnung 10 ist ähnlich zu der in 1 dargestellten Schaltungsanordnung 10, wobei die in 2 dargestellte Schaltungsanordnung 10 ferner einen Niederspannungs-Logik-Treiber 18 und einen Highgate-Ansteuerspannung FET 20 aufweist. Der Niederspannungs-Logik-Treiber 18 ist mit dem Niederspannungseingang LIN verschaltet. Ferner empfängt der Niederspannungs-Logik-Treiber 18 ein Treibereingangssignal DVI und stellt das Niederspannungs-Eingangssignal LVI mit dem Hochspannungstreiber 12 über den Niederspannungseingang LIN bereit. Somit basiert das Niederspannungs-Eingangssignal LVI auf dem Ansteuereingangssignal DVI. Ein Gate des Highgate-Ansteuerspannung FETs 20 ist mit dem ersten Drain über den Hochspannungsausgang HOUT verschaltet. Als solches empfängt das Gate des Highgate-Ansteuerspannung FETs 20 das Hochspannungs-Ausgangssignal HVO über den Hochspannungsausgang HOUT. Eine Source des Highgate-Ansteuerspannung FETs 20 ist mit Masse verschaltet. Ein Drain des Highgate-Ansteuerspannung FETs 20 ist mit anderen Schaltkreisen (nicht dargestellt) verschaltet. In einer Ausführungsform der Schaltungsanordnung 10 ist der Niederspannungs-Logik-Treiber 18 direkt mit dem Niederspannungseingang LIN und das Gate des Highgate-Ansteuerspannung FETs 20 ist direkt mit der ersten Drain über den Hochspannungsausgang HOUT verschaltet.
Der Highgate-Ansteuerspannung FET kann eine geringere Steilheit und/oder höhere Schwellenspannung als andere FETs aufweisen. Als solches kann für den Highgate-Ansteuerspannung FET 20 eine höhere Gatespannung als für andere FETs für einen genauen Übergang von einem AUS-Zustand in einem EIN-Zustand erforderlich sein. Daher kann der Spannungshub des Hochspannungs-Ausgangssignals HVO für den ordnungsgemäßen Betrieb des Highgate-Ansteuerspannung FETs 20 erforderlich sein. In diesem Zusammenhang ist in einer Ausführungsform des Hochspannungstreibers 12 der Hochspannungstreiber 12 ein Hochspannungs-Logik-Treiber, ein Hochspannungsgate-Treiber, oder beides. In einer Ausführungsform des Highgate-Ansteuerspannung FETs 20 ist der Highgate-Ansteuerspannung FET 20 ein SiC-FET. SiC-FETs können in Anwendungen verwendet werden, die hohe Schaltgeschwindigkeiten oder hohe Spannungen, hohe Temperaturen, große Stromstärken, oder dergleichen, oder eine beliebige Kombination hiervon, erfordern. In einer Ausführungsform des Highgate-Ansteuerspannung FETs 20 ist der Highgate-Ansteuerspannung FET 20 ein n-Typ FET, wie in 2 dargestellt. In einer alternativen Ausführungsform des Highgate-Ansteuerspannung FETs 20 ist der Highgate-Ansteuerspannung FET 20 ein p-Typ-FET. In einer Ausführungsform des Highgate-Ansteuerspannung FETs 20 ist der Highgate-Ansteuerspannung FETs 20 ein MOSFET. In einer alternativen Ausführungsform des Highgate-Ansteuerspannung FETs 20 ist der Highgate-Ansteuerspannung FET 20 ein JFET. In weiteren Ausführungsformen des Highgate-Ansteuerspannung FETs 20 ist der Highgate-Ansteuerspannung FET 20 eine beliebige Art von FET.
3 zeigt die Schaltungsanordnung 10 nach einer zusätzlichen Ausführungsform der Schaltung 10. Die in 3 dargestellte Schaltungsanordnung ähnelt der in 2 dargestellten Schaltungsanordnung 10, wobei die in 3 dargestellte Schaltungsanordnung 10 ferner eine erste Niedergleichspannungsversorgung 22 aufweist. Die erste Niedergleichspannungsversorgung 22 ist mit dem ersten Gate und mit dem Niederspannungs-Logik-Treiber 18 verschaltet. Als solche stellt die erste Niedergleichspannungsversorgung 22 das erste Niedergleichspannungs-Versorgungssignal DC1 bereit. In dieser Hinsicht stellt die erste Niedergleichspannungsversorgung 22 Energie bereit, um das Niederspannungs-Eingangssignal LVI umzusetzen, um das Hochspannungs-Ausgangssignal HVO bereitzustellen. In einer Ausführungsform der Schaltungsanordnung 10 ist die erste Niedergleichspannungsversorgung 22 direkt mit dem ersten Gate und dem Niederspannungs-Logik-Treiber 18 verschaltet.
Der Hochspannungstreiber 12 weist ferner ein erstes Widerstandselement R1 auf, das zwischen der ersten Drain und Masse geschaltet ist. Die Source-Bias-Schaltung 16 weist eine Batterie 24 auf, die zwischen dem Niederspannungseingang LIN und der ersten Source geschaltet ist. Die Batterie 24 weist eine Anode und eine Kathode auf, so dass die Kathode mit der ersten Source verschaltet ist und die Anode mit dem der Niederspannungseingangs LIN verschaltet ist. Die Kathode ist positiv gegenüber der Anode. Daher legt die Batterie 24 eine Bias-Gleichspannung auf das Niederspannungs-Eingangssignal LVI, so dass das Gleichspannungssignal mit Bias DBI einen positiven Bias bezüglich der Niederspannungs-Eingangssignal LVI hat.
Es wird nun eine Beschreibung des Betriebs des Hochspannungstreibers 12 gegeben. Wenn das Niederspannungs-Eingangssignal LVI logisch LOW ist, kann das Niederspannungs-Eingangssignal LVI ungefähr gleich Null Volt sein. Als solches ist die Spannung des Bias-Gleichspannungssignals DBI positiv und etwa gleich einer Spannung der Batterie 24. Daher ist, wenn eine Differenz zwischen der Spannung des Gleichspannungssignals mit Bias DBI und einer Spannung von einer Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 kleiner als eine Schwellenspannung des PFET s14 ist, der PFET 14 in einem AUS-Zustand. Als Ergebnis zieht das erste Widerstandselement R1 das Hochspannungs-Ausgangssignal HVO auf etwa Null Volt, was logisch LOW ist. Wenn das Niederspannungs-Eingangssignal LVI logisch HIGH ist, ist jedoch das geringe Spannungseingangssignal LVI etwa gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1. Als Ergebnis wird die Spannung des Gleichspannungssignals mit Bias DBI gleich der Summe der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 und der Spannung der Batterie 24 sein. Daher wird, wenn die Differenz zwischen der Spannung des Gleichspannungssignals mit Bias DBI und der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 größer als die Schwellenspannung des PFETs 14 ist, der PFET 14 in einem EIN-Zustand sein. Als Ergebnis wird der PFET 14 das Hochspannungs-Ausgangssignal HVO ansteuern, um etwa gleich dem Gleichspannungssignals mit Bias DBI zu sein, was ein logisches HIGH ist.
In dieser Hinsicht setzt der Hochspannungstreiber 12 einen Spannungshub des Niedrigspannungseingangssignals LVI, der etwa gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 ist, auf einen Spannungshub des Hochspannungs-Ausgangssignals HVO um, der etwa gleich der Summe der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 und der Spannung der Batterie 24 ist. Ferner ist, wenn das Niederspannungs-Eingangssignal LVI logisch LOW ist, das Hochspannungs-Ausgangssignal HVO logisch LOW. Umgekehrt ist, wenn das Niederspannungs-Eingangssignal LVI logisch HIGH ist, das Hochspannungs-Ausgangssignal HVO logisch HIGH.
In einer Ausführungsform der Schaltungsanordnung 10 ist eine maximale Spannung zwischen der ersten Source und der ersten Drain kleiner als oder gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1. In einer Ausführungsform der Schaltungsanordnung 10 ist eine maximale Spannung zwischen dem ersten Gate und der ersten Drain kleiner als oder gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1. In einer Ausführungsform der Schaltungsanordnung 10 ist eine maximale Spannung zwischen der ersten Source und dem ersten Gate kleiner als oder gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1.
In einer beispielhaften Ausführungsform der Schaltungsanordnung 10 ist die Spannung der Batterie 24 etwa gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 und der PFET 14 ist nur ein Anreicherungs-FET. Daher ist der Spannungshub des Hochspannungs-Ausgangssignals HVO etwa gleich dem Zweifachen des Spannungshubs des Niederspannungs-Eingangssignals LVI. Ferner wird, wenn das Niederspannungs-Eingangssignal LVI logisch LOW ist, eine Spannung zwischen der ersten Source und dem ersten Gate ungefähr gleich Null sein, die den PFET 14 in einem AUS-Zustand zwingt. Wenn das Niederspannungs-Eingangssignal LVI logisch HIGH ist, ist die Spannung zwischen der ersten Source und dem ersten Gate ungefähr gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1, die, wenn die Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 größer als die Schwellenspannung des PFETs 14 ist, den PFET 14 in einem IN-Zustand zwingt.
4 zeigt die Schaltungsanordnung 10 gemäß einer anderen Ausführungsform der Schaltungsanordnung 10. Die in 4 dargestellte Schaltungsanordnung 10 ähnelt der in 3 dargestellten Schaltungsanordnung, wobei die in 4 dargestellte Schaltungsanordnung 10 ferner eine zweite Niedergleichspannungsversorgung 28 aufweist. Zusätzlich weist der Hochspannungstreiber 12 ferner einen n-Typ FET (NFET) 26 und die Source-Bias-Schaltung 16 weist ein erstes kapazitives Element C1 und ein erstes Diodenelement CR1 auf. Der NFET 26 hat eine zweite Source, ein zweites Gate und ein zweites Drain. Das zweite Gate ist mit der zweiten Niedergleichspannungsversorgung 28 verschaltet. Die zweite Source ist mit dem Niederspannungseingang LIN verschaltet. Der zweite Drain ist mit dem Hochspannungsausgang HOUT verschaltet. Das erste kapazitive Element C1 ist zwischen dem Niederspannungseingang LIN und der ersten Source geschaltet. Die erste Diodenelement CR1 weist eine Anode und eine Kathode auf, so dass die Kathode mit der ersten Source verschaltet ist und die Anode mit dem ersten Gate verschaltet ist. In einer Ausführungsform des Hochspannungstreibers 12 ersetzt der NFET 26 funktionell das erste Widerstandselement R1 (3), und das erste kapazitiven Element C1 und das erste Diodenelement CR1 ersetzen funktionell die Batterie 24 (3).
In einer Ausführungsform der Schaltungsanordnung 10 ist das zweite Gate direkt mit der zweiten Niedergleichspannungsversorgung 28 verschaltet; die zweite Source ist direkt mit dem Niederspannungseingang LIN verschaltet; der zweite Drain ist direkt mit dem Hochspannungsausgang HOUT verschaltet; das erste kapazitive Element C1 ist direkt zwischen dem Niederspannungseingang LIN und der ersten Source geschaltet; das erste Diodenelement CR1 weist eine Anode und eine Kathode auf, so dass die Kathode direkt mit der ersten Source verschaltet ist und die Anode direkt mit dem ersten Gate verschaltet ist; oder jede Kombination hiervon.
Das erste kapazitive Element C1 empfängt das Niederspannungs-Eingangssignal LVI über den Niederspannungseingang LIN. Das erste Diodenelement CR1 empfängt und richtet das Niederspannungs-Eingangssignal LVI gleich, um das erste kapazitive Element C1 zu versorgen. Als solches stellen das erste kapazitive Element C1 und das erste Diodenelement CR1 das Gleichspannungssignals mit Bias DBI basierend auf dem Niederspannungs-Eingangssignal LVI und dem ersten Niedergleichspannungs-Versorgungssignals DC1 bereit. Wenn das Niederspannungs-Eingangssignal LVI logisch LOW ist, kann das Niederspannungs-Eingangssignal LVI gleich ungefähr Null Volt sein. Als solche lädt die erste Niederspannungsgleichstromversorgung 22 das erste kapazitive Element C1 über das erste Diodenelement CR1 auf, bis eine Spannung an dem ersten kapazitiven Element C1 gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 minus einem Spannungsabfall über dem ersten Diodenelement CR1 ist, der etwa 0,6 Volt betragen kann. Wenn das Niederspannungs-Eingangssignal LVI in logisch HIGH übergeht, geht das Niederspannungs-Eingangssignal LVI auf eine Spannung über, die etwa gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 ist, wodurch ein umgekehrtes mit Bias Versehen bzw. Vorspannen des ersten Diodenelements CR1 erfolgt. In dieser Hinsicht wirkt das erste kapazitive Element C1 in einer ähnlichen Weise wie die Batterie 24 (3). Um jedoch eine Entladung des ersten kapazitiven Elements C1 zu verhindern, ist das erste Widerstandselement R1 (3) durch den NFET 26 ersetzt worden.
Die zweite Niedergleichspannungsversorgung 28 stellt ein zweites Niedergleichspannungs-Versorgungssignal DC2 bereit. Als solche empfängt das zweie Gate das zweite Niedergleichspannungs-Versorgungssignal DC2. Die zweite Source empfängt das Niederspannungs-Eingangssignal LVI über den Niederspannungseingang LIN. Wenn das Niederspannungs-Eingangssignal LVI logisch LOW ist, kann das Niederspannungs-Eingangssignal LVI gleich ungefähr Null Volt sein. Wie zuvor erwähnt ist, wenn die Differenz zwischen der Spannung des Gleichspannungssignals mit Bias DBI und der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 geringer als die Schwellenspannung des PFET 14 ist, der PFET 14 in dem AUS-Zustand. Ferner wird, wenn die Spannung des zweiten Niedergleichspannungs-Versorgungssignals DC2 größer als eine Schwellenspannung des NFETs 26 ist, der NFET 26 in einen EIN-Zustand sein, wodurch das Hochspannungs-Ausgangssignal HVO auf etwa Null Volt gezogen wird, was logisch LOW ist.
Wie zuvor erwähnt ist, wenn das Niederspannungs-Eingangssignal LVI logisch HIGH ist, wenn die Differenz zwischen der Spannung des Gleichspannungssignals mit Bias DBI und der Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 größer als die Schwellenspannung PFET 14 ist, der PFET 14 in dem EIN-Zustand, wodurch das Hochspannungs-Ausgangssignal HVO angesteuert wird, um das logisch HIGH bereitzustellen. Ferner wird, wenn eine Differenz zwischen der Spannung des zweiten Niedergleichspannungs-Versorgungssignals DC2 und dem Niederspannungs-Eingangssignal LVI kleiner als die Schwellspannung des NFETs 26 oder wenn das Niederspannungs-Eingangssignal LVI die zweite Gate/zweite Source rückwärts mit einem Bias belegt bzw. vorspannt, der NFET 26 in einen AUS-Zustand sein. In dieser Hinsicht ist, wenn der PFET 14 in dem EIN-Zustand ist, der NFET 26 in dem AUS-Zustand. Wenn umgekehrt der NFET 26 in dem EIN-Zustand ist, ist der PFET 14 in dem AUS-Zustand.
In einer Ausführungsform des Hochspannungstreibers 12 erfolgt, um ein Entladen des ersten kapazitiven Elements C1 zu verhindern, der Übergang des NFETs 26 von dem EIN-Zustand in den AUS-Zustand vor dem Übergang des PFETs 14 von dem AUS-Zustand in den EIN-Zustand. Ferner ist in einer Ausführungsform des Hochspannungstreibers 12 der Übergang des PFETs 14 von dem EIN-Zustand in den AUS-Zustand vor dem Übergang des NFETs 26 von dem AUS-Zustand in den EIN-Zustand. In einer Ausführungsform der Schaltungsanordnung 10 ist die Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 etwa gleich dem Zweifachen einer Spannung des zweiten Niedergleichspannungs-Versorgungssignals DC2.
In einer Ausführungsform des NFETs 26 ist der NFET 26 ein MOSFET. In einer alternativen Ausführungsform des NFETs 26 ist der NFET 26 ein JFET. In weiteren Ausführungsformen des NFETs 26 ist der NFET 26 jede Art von FET. In einer Ausführungsform der Schaltungsanordnung 10 ist eine Steilheit des Highgate-Ansteuerspannung FETs 20 größer als eine Steilheit des NFETs 26. In einer beispielhaften Ausführungsform der Schaltungsanordnung 10 ist die Einschalt-Gatespannung des Highgate-Ansteuerspannung FETs 20 in der Größenordnung von etwa dem Zweifachen der Einschaltspannung des NFETs 26. In einer Ausführungsform der Schaltungsanordnung 10 ist die Einschaltspannung des Highgate-Ansteuerspannung FETs 20 höher als die Einschaltspannung des PFETs 14. In einer beispielhaften Ausführungsform der Schaltungsanordnung 10 ist die Einschaltspannung des Highgate-Ansteuerspannung FETs 20 in der Größenordnung von etwa dem Zweifachen der Einschaltspannung des PFETs 14.
5 zeigt die Schaltungsanordnung 10 gemäß einer weiteren Ausführungsform der Schaltungsanordnung 10. Die in 5 dargestellte Schaltungsanordnung 10 ähnelt der in 4 dargestellten Schaltung 10, wobei in der in 5 dargestellten Schaltungsanordnung 10 die zweite Niedergleichspannungsversorgung 28 das erste Niedergleichspannungs-Versorgungssignal DC1 empfängt und das zweite Niedergleichspannungs-Versorgungssignal DC2 basierend auf dem ersten Niedergleichspannungs-Versorgungssignal DC1 bereitstellt. In einer Ausführungsform der Schaltungsanordnung 10 ist die Spannung des ersten Niedergleichspannungs-Versorgungssignals DC1 etwa gleich dem Zweifachen der Spannung des zweiten Niedergleichspannungs-Versorgungssignals DC2. In einer Ausführungsform der zweiten Niedergleichspannungsversorgung 28 ist die zweite Niedergleichspannungsversorgung 28 ein Gleichstrom-Gleichstrom-Wandler, ein Spannungsteiler, eine Ladungspumpe, ein Linearwandler, ein Zener-Dioden basierter Wandler, oder dergleichen, oder eine beliebige Kombination hiervon.
6 zeigt die Schaltungsanordnung 10 nach einer zusätzlichen Ausführungsform der Schaltungsanordnung 10. Die in 6 dargestellte Schaltungsanordnung ähnelt der in 4 dargestellten Schaltungsanordnung 10, wobei in der in 6 dargestellten Schaltungsanordnung 10 die zweite Niedergleichspannungsversorgung 28 weggelassen wird und das zweite Gate mit der ersten Niedergleichspannungsversorgung 22 verschaltet ist. In diesem Zusammenhang empfängt das zweite Gate das erste Niedergleichspannungs-Versorgungssignal DC1. In einer Ausführungsform der Schaltungsanordnung 10 ist das zweite Gate direkt mit der ersten Niedergleichspannungsversorgung 22 verschaltet.
7 zeigt die Schaltungsanordnung 10 nach einer ergänzenden Ausgestaltung der Schaltungsanordnung 10. Die in 7 dargestellte Schaltungsanordnung 10 ähnelt der in 4 dargestellten Schaltungsanordnung 10, wobei in der in 7 dargestellten Schaltungsanordnung 10 der Niederspannungs-Logik-Treiber 18, der Highgate-Ansteuerspannung FETs 20, die erste Niedergleichspannungsversorgung 22 und die zweite Niedergleichspannungsversorgung 28 außerhalb der Schaltungsanordnung 10 angeordnet sind. In alternativen Ausführungsformen der Schaltungsanordnung 10 weist die Schaltungsanordnung 10 eine oder alle Highgate-Ansteuerspannung FETs 20, die erste Niedergleichspannungsversorgung 22 und die zweiten Niedergleichspannungsversorgung 28 auf. In alternativen Ausführungsformen der vorliegenden Erfindung sind einige oder alle der Highgate-Ansteuerspannung FET 20, die erste Niedergleichspannungsversorgung 22 und die zweiten Niedergleichspannungsversorgung 28 weggelassen.
Der Fachmann wird Verbesserungen und Modifikationen der Ausführungsformen der vorliegenden Offenbarung erkennen. Alle derartigen Verbesserungen und Modifikationen werden als innerhalb des Umfangs der hier offenbarten Konzepte und der folgenden Ansprüche angesehen.

Claims

Schaltungsanordnung, mit: einer Source-Bias-Schaltung, die ausgebildet ist, um eine Bias-Gleichstromspannung auf ein Niederspannungs-Eingangssignal zu legen, um ein Gleichstromspannungssignal mit Bias bereitzustellen; und einem p-Typ-Feldeffekttransistor, mit: einer erste Source, die ausgebildet ist, das Gleichspannungssignal mit Bias zu empfangen; einem ersten Gate, das ausgebildet ist, ein erstes Niedergleichspannungs-Versorgungssignal zu empfangen; und einer ersten Drain, das ausgebildet ist, ein Hochspannungs-Ausgangssignal basierend auf dem Gleichspannungssignal mit Bias und dem ersten Niedergleichspannungs-Versorgungssignal bereitzustellen; wobei die Source-Bias-Schaltung und der p-Typ-Feldeffekttransistor einen Hochspannungstreiber bilden, der ausgebildet ist, das Niederspannungs-Eingangssignal zu empfangen und umzusetzen, um das Hochspannungs-Ausgangssignal bereitzustellen.
Schaltungsanordnung nach Anspruch 1, wobei eine erste Niedergleichspannungsversorgung ausgebildet ist, um das erste Niedergleichspannungs-Versorgungssignal bereitzustellen.
Schaltungsanordnung nach Anspruch 2, ferner mit der ersten Niedergleichspannungsversorgung.
Schaltungsanordnung nach Anspruch 2, wobei die erste Niedergleichspannungsversorgung ausgebildet ist, um Energie bereitzustellen, um das Niederspannungs-Eingangssignal umzusetzen, um das Hochspannungs-Ausgangssignal bereitzustellen.
Schaltungsanordnung nach Anspruch 1, wobei die Source-Bias-Schaltung ferner ausgebildet ist, um das Niederspannungs-Eingangssignal über einen Niederspannungseingang zu empfangen, und der erste Drain ist ferner ausgebildet, um das Hochspannungs-Ausgangssignal über einen Hochspannungsausgang bereitzustellen.
Schaltungsanordnung nach Anspruch 5, wobei die Source-Bias-Schaltung aufweist: ein erstes kapazitives Element, das zwischen dem Niederspannungseingang und der ersten Source geschaltet ist; und ein erstes Diodenelement mit einer Anode und einer Kathode, wobei die Kathode mit der ersten Source verschaltet ist und die Anode mit dem ersten Gate verschaltet ist.
Schaltungsanordnung nach Anspruch 6, wobei: das erste kapazitive Element ausgebildet ist, das Niederspannungs-Eingangssignal zu empfangen; das erste Diode Element ausgebildet ist, um das erste Niedergleichspannungs-Versorgungssignal basierend auf dem Niederspannungs-Eingangssignal zu empfangen und gleichzurichten; und das erste kapazitive Element und das erste Diodenelement ferner ausgebildet sind, um das Gleichspannungssignal mit Bias basierend auf dem Niederspannungs-Eingangssignal und dem ersten Niedergleichspannungs-Versorgungssignal bereitzustellen.
Schaltungsanordnung nach Anspruch 5, wobei die Source-Bias-Schaltung eine Batterie mit einer Anode und einer Kathode aufweist, wobei die Kathode mit der ersten Source verschaltet ist und die Anode mit dem Niederspannungseingang verschaltet ist.
Schaltungsanordnung nach Anspruch 5, ferner mit einem n-Typ Feldeffekttransistor, mit: einer zweiten Source, die mit dem Niederspannungseingang verbunden ist; einem zweiten Gate; und einer zweiten Drain, die mit dem Hochspannungsausgang verschaltet ist.
Schaltungsanordnung nach Anspruch 9, wobei das zweite Gate ausgebildet ist, das erste Niedergleichspannungs-Versorgungssignal zu empfangen.
Schaltungsanordnung nach Anspruch 9, wobei das zweite Gate ausgebildet ist, ein zweites Niedergleichspannungs-Versorgungssignal zu empfangen.
Schaltungsanordnung nach Anspruch 11, wobei eine zweite Niedergleichspannungsversorgung ausgebildet ist, das zweite Niedergleichspannungs-Versorgungssignal bereitzustellen.
Schaltungsanordnung nach Anspruch 12, ferner mit der zweiten Niedergleichspannungsversorgung.
Schaltungsanordnung nach Anspruch 12, wobei die zweite Niedergleichspannungsversorgung ferner ausgebildet ist, um das erste Niedergleichspannungs-Versorgungssignal zu empfangen, derart, dass das zweite Niedergleichspannungs-Versorgungssignal auf dem ersten Niedergleichspannungs-Versorgungssignal basiert.
Schaltungsanordnung nach Anspruch 11, wobei eine Spannung des ersten Niedergleichspannungs-Versorgungssignals etwa gleich dem Zweifachen einer Spannung des zweiten Niedergleichspannungs-Versorgungssignals ist.
Schaltungsanordnung nach Anspruch 9, wobei der Hochspannungstreiber ferner ausgebildet ist, um den n-Typ Feldeffekttransistor von einem EIN-Zustand vor einem Überführen eines p-Typ Feldeffekttransistors von einem AUS-Zustand in einen EIN-Zustand zu überführen.
Schaltungsanordnung nach Anspruch 1, wobei eine maximale Spannung zwischen der ersten Source und der ersten Drain kleiner als oder gleich einer Spannung des ersten Niedergleichspannungs-Versorgungssignals ist.
Schaltungsanordnung nach Anspruch 17, wobei eine maximale Spannung zwischen dem ersten Gate und der ersten Drain kleiner als oder gleich der Spannung des ersten Niedergleichspannungs-Versorgungssignals ist.
Schaltungsanordnung nach Anspruch 1, wobei ein Spannungshub des Hochspannungs-Ausgangssignals größer als ein Spannungshub des Niederspannungs-Eingangssignals ist.
Schaltungsanordnung nach Anspruch 19, wobei der Spannungshub von dem Hochspannungs-Ausgangssignal in der Größenordnung von etwa dem Zweifachen des Spannungshubs des Niederspannungs-Eingangssignals liegt.
Schaltungsanordnung nach Anspruch 20, wobei der Spannungshub von dem Hochspannungs-Ausgangssignal etwa gleich 6 Volt und der Spannungshub des Niedrigspannungs-Eingangssignals etwa gleich 3,3 Volt ist.
Schaltungsanordnung nach Anspruch 20, wobei der Spannungshub von dem Hochspannungs-Ausgangssignal etwa gleich 19,4 Volt und der Spannungshub des Niedrigspannungs-Eingangssignals etwa gleich 10 Volt ist.
Schaltungsanordnung nach Anspruch 1, wobei ein Niederspannungs-Logik-Treiber ausgebildet ist, das Niederspannungs-Eingangssignal bereitzustellen.
Schaltungsanordnung nach Anspruch 23, ferner mit dem Niederspannungs-Logik-Treiber.
Schaltungsanordnung nach Anspruch 1, wobei ein Gate eines Highgate-Ansteuerspannung-Feldeffekttransistors ausgebildet ist, das Hochspannungs-Ausgangssignal zu empfangen.
Schaltungsanordnung nach Anspruch 25, ferner mit dem Highgate-Ansteuerspannung- Feldeffekttransistor.
Schaltungsanordnung nach Anspruch 25, wobei der Highgate-Ansteuerspannung-Feldeffekttransistor ein Siliziumkarbid-Feldeffekttransistor ist.
Schaltungsanordnung, mit: einem Hochspannungstreiber mit einem Niederspannungseingang, mit: einem p-Typ-Feldeffekttransistor, mit: einer ersten Source; einem ersten Gate, das mit einer Niedergleichspannungsversorgung verschaltet ist; und einer ersten Drain, die mit einem Hochspannungsausgang des Hochspannungstreibers verschaltet ist; und einer Source-Bias-Schaltung, die zwischen dem Niederspannungseingang und der ersten Source geschaltet ist; und einem Niederspannungs-Logik-Treiber, der mit dem Niederspannungseingang verschaltet ist, wobei eine Spannungshub-Leistungsfähigkeit des Hochspannungsausgangs größer als die Spannungshub-Leistungsfähigkeit des Niederspannungseingangs ist.
Schaltungsanordnung, mit: einem Highgate-Ansteuerspannung-Feldeffekttransistor; und einem Hochspannungstreiber mit einem Niederspannungseingang und mit: einem p-Typ-Feldeffekttransistor, mit: einer ersten Source; einem ersten Gate, das mit einer ersten Niedergleichspannungsversorgung verschaltet ist; und einem erste Drain, das mit einem Gate des Highgate-Ansteuerspannung-Feldeffekttransistor über einen Hochspannungsausgang des Hochspannungstreibers verschaltet ist, wobei der p-Typ-Feldeffekttransistor ausgebildet ist, ein Hochspannungsausgangssignal basierend auf dem Niedergleichspannungs-Versorgungssignal bereitzustellen; und eine Source-Bias-Schaltung, die zwischen dem Niederspannungseingang und der ersten Source geschaltet ist, wobei eine Spannungshub-Leistungsfähigkeit des Hochspannungsausgangs größer als eine Spannungshub-Leistungsfähigkeit des Niederspannungseingangs ist.
Schaltungsanordnung nach Anspruch 29, wobei der Highgate-Ansteuerspannung-Feldeffekttransistor ein Siliziumkarbid-Feldeffekttransistor ist.