DE1075346B - Schaltungsanordnung zur Multiplikation zweier Zahlen, insbesondere innerhalb von Relaisrechenmaschinen - Google Patents

Description

DEUTSCHES

Die Erfindung bezieht sich auf eine Schaltungsanordnung für die Multiplikation zweier Zahlen, insbesondere ist die Anordnung zur Anwendung innerhalb von Relaissystemrechenmaschinen gedacht.

Für die Multiplikation sind bei elektrischen Rechenmaschinen schon verschiedene Schältungsanordnungen bekanntgeworden. Eine derartige Anordnung besteht beispielsweise aus einer Vielzahl von einzelnen Multiplikationskreisen, die die Produkte von zwei Zahlen im voraus kombinieren, so daß durch den Rechenvorgang selbst lediglich die erforderliche Kombination herausgenommen und gegebenenfalls einem Additionsstromkreis (Subtraktionsstromkreis) zugeführt werden muß. Da aber bei einer derartigen Anordnung alle möglichen Kombinationen vorbereitet werden müssen, wird die Zahl der zu verwendenden Schaltglieder, also insbesondere die Zahl der zu verwendenden Relais, sehr groß. Außerdem kann diese Anordnung nicht für beliebige Arten von Zahlenverschlüsselungen (Zahlencode) verwendet werden. a°

Um diese Nachteile hinsichtlich des Aufwandes zu vermeiden, ist eine Schaltungsanordnung zur Multiplikation bereits vorgeschlagen worden, bei der die einzelnen Teilprodukte aus der Kombination des um den gleichen Faktor vervielfachten Produktes gewonnen werden. Im günstigsten Falle werden hierbei drei Verdoppelungsstromkreise unmittelbar hintereinandergeschaltet, so daß also außer den Multiplikanden der zweifache, vierfache und achtfache Multiplikand zur Verfügung steht. Durch entsprechende Kombination über Torschaltungen innerhalb eines Additionsstromkreises kann dann jedes Produkt des Multiplikanden mit einer der Zahlen von 1 bis 9 gewonnen werden: Da Verdoppelungsstromkreise verhältnismäßig einfach aufgebaut werden können und praktisch auch für jeden beliebigen Zahlencode ohne Schwierigkeit dimensioniert werden können, arbeitet die genannte Schaltungsanordnung zufriedenstellend. ■

Ein Nachteil dieser Anordnung besteht jedoch darin, daß die einzelnen Verdoppelungsstromkreise, sofern sie alle gleichartig aufgebaut sein sollen, in einer Reihenschaltung hintereinander betrieben werden müssen. Die einzelnen Ausgänge der Verdoppelungsstromkreise können also nicht ohne weiteres in einem Addierwerk zusammengefaßt werden, da von- Verdopplungsstromkreis zu Verdopplungsstromkreis eine Verzögerung auftritt, die den entsprechend vervielfachten Multiplikanden am Ausgang dieses Verdopplungsstromkreises zu einer anderen Zeit auftreten läßt als bei dem vorhergehenden-oder gegebenenfalls nachfolgenden Verdopplungsstromkreis. Da aber bei Rechenmaschinen gelegentlich äußerst kurze Rechenzeiten gefordert werden, kann in einem solchen Falle die geschilderte Anordnung nicht mehr verwendet Schaltungsanordnung
zur Multiplikation zweier Zahlen,

insbesondere innerhalb
von Relaisrechenmaschinen

Anmelder:

Fuji Tsushinki Seizo Kabushiki Kaisha,
Kanagawaken (Japan)

Vertreter: Dipl.-Ing. A.Essel, Patentanwalt,
München 2, Wittelsbacherplatz 2

Dipl.-Ing. Toshio Ikeda

und Dipl.-Ing. Tatsuro Matsuyama, Kanagawa (Japan) _T sind als Erfinder, genannt worden

werden. Außerdem wird der nachgeschaltete Additionsstromkreis durch diese unterschiedliche Zeitverzögerung im Aufbau komplizierter als ein üblicher Additionsstronikreis:

Die Erfindung betrifft "eine Schaltungsanordnung, bei der besonderer Wert auf kurze Rechenzeiten gelegt ist. Außerdem soll aber der Aufwand für einen gesamten Multiplikationsstromkreis nicht zu hoch getrieben werden. Vielmehr wird angestrebt, mit wenigen Mitteln die genannte Aufgabe zu lösen, wobei dann auch Wert auf eine Vereinfachung der nachfolgenden Rechenstromkreise gelegt wirdv Gemäß der Erfindung wird ein Multiplikationsstromkreis dadurch in einfacher Weise aufgebaut, daß zur Erzeugung von Teilprodukten, die der Multiplikation mit je einer Stelle des Multiplikators entsprechen, eine Mehrzahl von parallel angeordneten, untereinander unabhängigen, die Vielfachen unmittelbar erzeugenden, an sich bekannten Vervielfachungsstromkreisen vorgesehen ist,' denen der Multiplikand gleichzeitig zugeführt wird, und daß die Ausgange dieser untereinander unabhängigen Vervielfachungsstromkreise zum Zwecke der¹ Aufaddierung der Teilprodukte über mindestens eine' vom Multiplikator gesteuerte Torschaltung in mindestens einem Addierwerk zusammengefaßt werden. Gemäß der Erfindung-wird also jedenfalls eine Mehrzahl von einzelnen Vervielfachungsstromkreisen vor-

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gesehen, die aber alle gleichzeitig, und zwar parallel, von dem Multiplikanden gesteuert werden. Dementsprechend erscheint dann am Ausgang der einzelnen Vervielfachungsstromkreise auch gleichzeitig der entsprechend vervielfachte Multiplikand mehrfach. Das zu errechnende Ergebnis kann dann, ebenso wie bei der vorgeschlagenen Anordnung, durch die Zusammenfassung der einzelnen Ausgänge der Vervielfachungsstromkreise in einem Addierwerk, z. B. Subtraktionswerk, ermittelt werden.

Gemäß einer Ausführungsmöglichkeit der Schaltungsanordnung nach der Erfindung kann der Vervielfachungsstromkreis so aufgebaut sein, daß unmittelbar der Multiplikand mit den Faktoren von 1 bis 9 multipliziert zur Verfügung steht. Es ist aber gemäß einer Weiterbildung des Erfindungsgedankens nicht nötig, jeden einzelnen Faktor zu bilden, da ja jede einstellige Zahl durch die Summe oder Differenz von zwei anderen Zahlen ausgedrückt werden kann. Allerdings ermöglicht die Bereitstellung des ein- bis neunfachen Multiplikanden, ohne besonderen Aufwand sofort das Ergebnis einer Rechnung mit einem mehrstelligen Multiplikator zu ermitteln. Dies wird an Hand eines Ausführungsbeispiels noch erläutert.

Sollen die Fatkoren von 1 bis 9 nur durch einige wenige Vervielfachungsstromkreise ausgedrückt werden, dann ist es in einem solchen Falle besonders vorteilhaft, lediglich den mit 1, 2, 5 und 10 multiplizierten Multiplikanden bereitzustellen, um dann einen beliebigen Multiplikator innerhalb des Dezimalsystems 3<> aus den Ziffern 1, 2, 5 und 10 darzustellen. Sofern man nicht eine mehrfache Multiplikation in Kauf nehmen möchte, ist es dann notwendig, die Komplemente der Produkte von dem mit 1 und 2 multiplizierten Multiplikanden zu ermitteln. Diese Komplemente können aber bekanntlich, insbesondere bei Verwendung eines binären Zahlensystems, sehr einfach und ohne Mehraufwand hergestellt werden. Die einzelnen Produkte mit den Ziffern von 1 bis 9 lassen sich aus den genannten Ziffern 1, 2, 5 und 10 wie folgt ermitteln, wobei die mit einem Querstrich versehenen Ziffern das Komplement dieser Ziffern entsprechend darstellen. Es ist also T das Komplement von dem mit 1 multiplizierten Multiplikanten:

9 = 10 + T

8 = 10 + 2

7 = 5 + 2

6=5 + 1

5=5 + 0

4 = 5 + T

3= 5 + 2

2= 0 + 2

1= 0+1

0= 0 + 0

Die einzelnen Ausgänge der Vervielfachungsstromkreise werden dann in noch zu schildernder Weise über Torschaltungen, die wiederum von dem Multiplikator gesteuert werden, einem Additions- bzw. Subtraktionsstromkreis zugeführt. Wie die oben aufgeführte Tabelle zeigt, genügt, sofern die Komplemente gebildet werden, ein einfacher Additionsstromkreis, während bei einer fehlenden Komplementbildung entsprechend Subtraktionen durchgeführt werden müßten. Die Fig. 1 der Zeichnung zeigt die vorgeschlagene An-Ordnung, bei der drei Vervielfachungsstromkreise vorgesehen sind, die in Form von drei Verdopplungsstromkreisen unmittelbar hintereinander geschaltet sind, so daß man an den einzelnen Ausgängen bzw. Eingängen den vereinfachten, verdoppelten, vervierfachten und verachtfachten Multiplikand erhält, so daß am Ausgang des Addierwerkes jedes beliebige Produkt des Multiplikanden mit einer der Zahlen von 1 bis 9 gewonnen werden kann.

Die Fig. 2 zeigt in einer Ausführungsform die Anordnung nach der Erfindung. Der Vervielfachungsstromkreis 1 besteht aus insgesamt neun parallel geschalteten einzelnen Vervielfachungsstromkreisen, von denen, wie angedeutet, die mit den Ziffern von 1 bis 9 vervielfachten Produkte des Multiplikanden abgenommen werden können. Diese Ausgänge werden in mindestens einem Addierwerk zusammengefaßt. Soll eine Multiplikation mit einem mehrstelligen Multiplikator durchgeführt werden, dann müssen hierzu einzelne Torschaltungen vorgesehen werden, die es ermöglichen, die einzelnen Teilprodukte entsprechend zusammenzufassen. Dies war bei bekannten Anordnungen bisher in dieser Einfachheit nicht möglich. Die Tore Ga, Gb, Gc, Gd werden zur Aufnahme je einer Stelle des Multiplikators von diesem gesteuert. Mit ADl, AD 2 und AD 3 sind die einzelnen Additionseinrichtungen bezeichnet. In der Additionseinrichtung ADl wird das Produkt von zwei Stellen des Multiplikators mit dem Multiplikanden und in AD 2 das Produkt von anderen zwei Stellen erhalten. Diese Teilprodukte werden dann in der Additionseinrichtung AD 3 zusammengefaßt. Von dieser Einrichtung kann dann das endgültige Produkt abgenommen werden. Bei dem in Fig. 2 dargestellten Multiplikationsstromkreis kann somit das Produkt zwischen einem vierstelligen Multiplikator und einem beliebigen Multiplikanden unmittelbar hergestellt werden. Wenn die Multiplikationseinrichtung nicht ausreicht, einen besonders vierteiligen Multiplikator zu verarbeiten, dann kann eine Rechnung durch einfache Wiederholung und Ermittlung von Teilfaktoren durchgeführt werden.

Zur Erläuterung sei angenommen, daß der Multiplikand d mit einem Multiplikator 5428 multipliziert werden soll. Zu diesem Zweck werden die Ausgänge der Vervielfachungsstromkreise, in denen das ein- bis neunfache Produkt des Multiplikanden d ermittelt wird, in den einzelnen Torschaltungen Ga bis Gd zusammengefaßt. Durch entsprechende Steuerung durch den Multiplikator wird dann der Ausgang 8 η über die Torschaltung Gd und der Ausgang 2 η über die Torschaltung Gc mit den Eingängen der Additionseinrichtung AD 2 gegeben, so daß auf deren Ausgangsseite unmittelbar der Wert 28 m abgenommen und der Additionseinrichtung AD 3 zugeführt werden kann. Über die Torschaltungen Ga und Gb und die Additionseinrichtung ADl erhält diese Additionseinrichtung 540Om, so daß an deren Ausgang das endgültige Produkt abgenommen werden kann.

Die Fig. 3 zeigt ein weiteres Ausführungsbeispiel der Anordnung nach der Erfindung; bei dieser Ausführungsform werden innerhalb des Vervielfachungsstromkreises 1 nur der einfache, doppelte, fünf- und zehnfache Multiplikand bereitgestellt. Außerdem wird das Komplement des einfachen und doppelten Multiplikanden errechnet. Die Ausgänge dieses Vervielfachungsstromkreises werden entsprechenden Torschaltungen zugeführt, die durch den Multiplikator entsprechend gesteuert werden. Jeweils zwei Ausgänge der Torschaltungen werden in einer Additionseinrichtung zusammengefaßt. Dadurch kann jede Multipli-

kation für jede beliebige Stelle des Multiplikators durchgeführt werden.

Es wird wiederum angenommen, daß der Multiplikator beispielsweise 5428 betragen soll. In diesem Falle werden durch die Ziffer 8 des Multiplikators die Tore G10 und G 2 in der Additionseinrichtung ADd zusammengefaßt, während in der Additionseinrichtung ADc die Ausgänge der Tore G 2 und GO zur Ermittlung des zwanzigfachen Multiplikanden zusammengeschaltet sind. Ebenso werden die Werte zur Ermittlung des vierhundertfachen Multiplikanden in der Additionseinrichtung ADb und des fünf tausendfachen Multiplikanden in der Additionseinrichtung ADa zusammengeschaltet. Nach erfolgter Rechnung kann dann von der Additionseinrichtung ADg der mit 5248 multiplizierte Multiplikand η unmittelbar abgenommen werden. Auch bei der zuletzt beschriebenen Schaltung ist es möglich, statt einer Mehrzahl von Additionseinrichtungen eine Rechnung wiederholt durchzuführen, also jedes einzelnen Teilprodukt getrennt zu ermitteln.

Claims (3)

PATENTANSPRÜCHE:

1. Schaltungsanordnung zur Multiplikation zweier mehrstelliger Zahlen nach dem Teilproduktverfahren, dadurch gekennzeichnet, daß zur Erzeugung von Teilprodukten, die der Multiplikation mit je einer Stelle des Multiplikators entsprechen, eine Mehrzahl von parallel angeordneten, untereinander unabhängigen, die Vielfachen unmittelbar erzeugenden, an sich bekannten 'Vervielfachungsstromkreisen vorgesehen ist, denen der Multiplikand gleichzeitig zugeführt wird, und daß die Ausgänge dieser untereinander unabhängigen Vervielfachungsstromkreise zum Zwecke der Aufaddierung der Teilprodukte über mindestens eine vom Multiplikator gesteuerte Torschaltung in mindestens einem Addierwerk zusammengefaßt werden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß so viele Vervielfachungsstromkreise vorgesehen sind, daß der Multiplikand mit seinem ein- bis neunfachen Wert zur Verfügung steht.

3. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß in dem Vervielfachungsstromkreis das Produkt des doppelten, fünffachen und zehnfachen Multiplikanden ermittelt wird und daß Mittel zur Komplementbildung des einfachen und doppelten Multiplikanden vorgesehen sind.

In Betracht gezogene Druckschriften:
Deutsche Patentschrift Nr. 876 479;
USA.-Patentschrift Nr. 2 192 003.

Hierzu 1 Blatt Zeichnungen