DE10327126A1 - Verfahren zur Herstellung von Chipmodulen - Google Patents
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Abstract
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung von Chipmodulen.
- Gewöhnlich wird bei der Herstellung von Chipmodulen ein gestanzter Chipträger, insbesondere aus einem Metallband (Leadframe) verwendet. Als Vergussmasse benutzt man eine UV- oder thermisch härtende Abdeckmasse oder ein Moldmasse. Problematisch ist jedoch, dass die Vergussmasse beim Aufbringen durch die Schlitze und Öffnungen des Chipträgers hindurchtritt und unerwünschterweise auf die Rückseite des Chipträgers gerät. Versuche zur Lösung dieses Problems sind bekannt. Man kann den Chipträger in eine Form einpassen, welche die Rückseite abdichtet. Das ist aufwendig und teuer. In
EP 359 632 - Laut
EP 998 724 B1 - Aus
EP 1 093 909 A2 ist ein Folienverbund bekannt, bei dem unterschiedliche und passgenau strukturierte und laminierte Folien aufeinander aufgebracht werden, wobei eine ebenfalls passgenau und strukturierte Folie wieder abgezogen werden kann. - Aus
DE 199 29 610 ist es bekannt, unterschiedliche, strukturierte Folien passgenau aufeinander zu laminieren, wobei eine Folie Aussparungen für ein Bauteil aufweist und die Begrenzung dieser Folie als Begrenzung der auf das Bauteil aufgebrachten Vergussmasse dient (Spalte 5, Zeilen 38 bis 46). - Es stellt sich die Aufgabe, das Problem des Durchtritts der Vergussmasse zu lösen.
- Die Erfindung betrifft ein Verfahren zur Herstellung von Chipmodulen, bei dem ein Trägerstreifen auf mindestens einer Seite mindestens eine elektrische Kontaktfläche aufweist, wobei auf einer Seite des Trägerstreifens eine Abdeckfolie aufgebracht wird, in die zuvor mindestens eine Aussparung eingebracht wurde zur Aufnahme von jeweils mindestens einem Bauteil, wobei nach der Aufnahme des Bauteils dieses in der Aussparung mit einer Vergussmasse vergossen wird, dadurch gekennzeichnet, dass nach dem Vergießen die Abdeckfolie von ihrer Unterlage abgezogen wird.
- Vorteilhaft wird dabei die Abdeckfolie passgenau auf den Trägerstreifen laminiert.
- Die Abdeckfolie wird insbesondere direkt auf dem Trägerstreifen oder auf einer auf dem Trägerstreifen unmittelbar oder mittelbar angeordneten Schicht aufgebracht.
- Die Abdeckfolie kann bei dem Verfahren Aussparungen in der Schicht, auf der sie aufgebracht ist, überdecken.
- Bevorzugt ist die Abdeckfolie aus einem elektrisch isolierenden Material gebildet.
- Im Unterschied zum Stand der Technik (
EP 1 093 909 A2 undDE 199 29 610 ) wird bei dem vorliegenden Verfahren nach dem Vergießen die Abdeckfolie abgezogen. Ein besonderer Vorteil ist dabei, dass beim Abziehen der Folie der Kunststoffanguss (Kunststoffrückstand im Gusskanal) mit entfernt wird. Weiterhin ist von Vorteil, dass später benötigte Aussparungen oder Löcher zunächst abgedeckt und dann wieder freigegeben werden (z. B. Freistanzlöcher). -
1 zeigt die Anordnung von IC-Frames auf einem Endlosband. - Die Erfindung wird anhand der
1 näher erläutert:
In Schnitt B-B sieht man als untere Schicht1 die Metall- bzw. Kupferfolie, dann als mittlere Schicht2 die Kunststofffolie und als obere, durchgehende Schicht3 die Trennfolie. Mit Kreuzschraffur ist die Gussmasse5 gezeigt. Der Verlauf der Gussmasse ist in1 als vierblättrige Struktur4 mit fett durchgezogenen Linien zu erkennen. Die Metall- und Kunststofffolie zeigen im Schnitt B-B- die Stanzlöcher, die vor dem Anbringen der Trennfolie gesetzt werden. Der Schnitt A-A zeigt den Verlauf im Bereich des Chips. Die Gussmasse ist wieder in Kreuzschraffur dargestellt, und die Schichten1 ,2 ,3 entsprechen denen des Schnitts B-B. Zusätzlich sieht man die schwarzen, angelhakenförmigen Strukturen6 , welche Bonddrähte bedeuten. - Das gesamte Verfahren zur Herstellung von Chipmodulen wird in der Praxis beispielsweise fol gendermaßen durchgeführt:
- A Bereitstellen einer Metallfolie, bevorzugt in der Stärke 0,03 bis 0,2 mm,
- B Stanzen der Metallfolie mit der Struktur des Systemträgers (Moduls) einschließlich der Pilot oder Filmlöcher, der Verbindungsstege, der Brücken und der zentralen Verbindungsknoten,
- C Bereitstellen einer Kunststofffolie, bevorzugt in der Stärke 0,03 bis 0,2 mm,
- D Passgenaues Stanzen der Kunststoff Durchbrüche für die Bauteilmontage, Kontaktierung z.
- B. der Bondlöcher oder Testlöcher sowie der Pilot-/Filmlöcher,
- E Passgenaues Laminieren der gemäß B und D behandelten Metall- und Kunststofffolie zu einem Folienverbundband,
- F Elektrogalvanisches Beschichten des Laminates für die jeweilige Anwendung, z. B. mit Ni ckel, Silber, Palladium oder Gold (entspricht dem Aufbringen von Funktionsschichten),
- G Gegebenenfalls passgenaues Stanzen der Trennfolie,
- N Auflaminieren der Trennfolie,
- I Positionieren eines Halbleiter Bauelementes (Chips) im Chip-Positivbereich (Durchbruch der
- Kunststofffolie),
- J Verbinden der Kontaktflächen des Chips mit den Bondlöchern,
- K Vergießen,
- L Entfernen der Trennfolie,
- M Testen der elektronischen Funktion.
- Die Erfindung betrifft somit auch Chipmodule, die unter Anwendung der Verfahrensschritte H bis L hergestellt wurden.
Claims (5)
- Verfahren zur Herstellung von Chipmodulen, bei dem ein Trägerstreifen auf mindestens einer Seite mindestens eine elektrische Kontaktfläche aufweist, wobei auf einer Seite des Trägerstreifens eine Abdeckfolie aufgebracht wird, in die zuvor mindestens eine Aussparung eingebracht wurde zur Aufnahme von jeweils mindestens einem Bauteil, wobei nach der Aufnahme des Bauteils dieses in der Aussparung mit einer Vergussmasse vergossen wird, dadurch gekennzeichnet, dass nach dem Vergießen die Abdeckfolie von ihrer Unterlage abgezogen wird.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Abdeckfolie passgenau auf den Trägerstreifen laminiert wird.
- Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Abdeckfolie direkt auf dem Trägerstreifen oder auf einer auf dem Trägerstreifen unmittelbar oder mittelbar angeordneten Schicht aufgebracht wird.
- Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Abdeckfolie Aussparungen in der Schicht, auf der sie aufgebracht ist, überdeckt.
- Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Abdeckfolie aus einem elektrisch isolierenden Material gebildet ist.
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DE10327126A DE10327126B4 (de) | 2003-06-13 | 2003-06-13 | Verfahren zur Herstellung von Chipmodulen |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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DE19929610C1 (de) * | 1999-06-28 | 2000-10-12 | Giesecke & Devrient Gmbh | Chipmodul, Chipkarte und Verfahren zu deren Herstellung |
EP1093909A2 (de) * | 1999-10-22 | 2001-04-25 | W.C. Heraeus GmbH & Co. KG | Folienverbund |
DE4401588C2 (de) * | 1994-01-20 | 2003-02-20 | Gemplus Gmbh | Verfahren zum Verkappen eines Chipkarten-Moduls und Chipkarten-Modul |
-
2003
- 2003-06-13 DE DE10327126A patent/DE10327126B4/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4401588C2 (de) * | 1994-01-20 | 2003-02-20 | Gemplus Gmbh | Verfahren zum Verkappen eines Chipkarten-Moduls und Chipkarten-Modul |
DE19929610C1 (de) * | 1999-06-28 | 2000-10-12 | Giesecke & Devrient Gmbh | Chipmodul, Chipkarte und Verfahren zu deren Herstellung |
EP1093909A2 (de) * | 1999-10-22 | 2001-04-25 | W.C. Heraeus GmbH & Co. KG | Folienverbund |
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