-
FACHGEBIET DER ERFINDUNG
-
Die vorliegende Erfindung betrifft im Allgemeinen Stellglied-Regelungssysteme und insbesondere Systeme zum Regeln eines oder mehrerer Stellglieder in einer Weise, so dass ein einzelner Betriebszustand in einer Verbrennungsmotor-Umgebung geregelt wird.
-
HINTERGRUND DER ERFINDUNG
-
Stellglied-Regelungssysteme sind wohl bekannt und werden verbreitet in der Fahrzeug- und Dieselmotorindustrie eingesetzt, um Kraftstoffsysteme, verschiedene ventilgesteuerte Mechanismen, Motoren und Radbremssysteme oder dergleichen zu regeln. Viele derartige Stellglied-Regelungssysteme nutzen Proportional-Integral(PI)- oder Proportional-Integral-Differential(PID)-Regler, um ein vorhersagbares und zuverlässiges Stellgliedverhalten zu erzielen.
-
Als ein Beispiel ist aus dem Dokument
DE 41 02 910 C2 eine Regelung einer Brennkraftmaschine bekannt, bei der neben der Drosselklappe als Stellglied auch das Einspritzsystem angesteuert wird. Ist die Drosselklappe voll geöffnet, wird ein entsprechendes Signal an das Einspritzsystem weitergegeben und so das Kraftstoffgemisch angepasst.
-
Während viele verschiedene Stellglied-Regelungssysteme in einer Vielzahl von Kraftfahrzeuganwendungen erfolgreich implementiert wurden, besitzen einige spezifische Anwendungsfälle bekannter Stellglied-Regelungssystem eine Vielzahl von diesen zugeordneten Nachteilen. Beispielsweise wurden in der Vergangenheit bei bekannten Mehrfach-Stellglied-Regelungsanwendungen Offenschleifen-Steuerungstechniken eingesetzt, um das Stellgliedverhalten basierend auf gegenwärtigen Motorbetriebszuständen zu steuern/regeln. Allerdings erfordern derartige Offenschleifen-Strategien typischerweise kostenintensive Kalibrierungen und Nachkalibrierungen der Motorsteuereinheit. Darüber hinaus sind derartige Offenschleifen-Steuerungsstrategien notwendigerweise übermäßig konservativ, da sie Eigenschaften verschiedener Motoren, Motoralterung und Veränderungen des Motorbetriebs aufgrund von Veränderungen der Betriebshöhe und anderer Betriebszustände berücksichtigen müssen.
-
Als weiteres Beispiel können Einfach- oder Mehrfach-Stellglied-Regelungssysteme ähnlicher Art eine oder mehrere dynamische Verstärkungen aufweisen, die diesen zugeordnet sind. Nachteilhafterwese führen schnelle Veränderungen dieser dynamischen Verstärkungswerte typischerweise zu spürbaren stufenartigen Wechseln oder sogenannten ”Stößen” im Verhalten des Stellglieds. Als weiteres Beispiel ist es oftmals erwünscht, ein oder mehrere Stellglied-Treibersignale zwischen diesen zugeordneten oberen/unteren Grenzwerten zu begrenzen. Allerdings integriert bei bekannten PI- und PID-Reglern der Integralteil des Reglers das Eingangssignal selbst dann weiter, wenn eines oder mehrere der Stellglied-Treibersignale an der oberen oder unteren Grenze gesättigt sind.
-
Aus Böttiger A.: Reglungstechnik, zweite Auflage, Oldenbourg-Verlag München, ISBN 3-486-22104-3, 1991, S. 156 bis 159 ist eine sogenannte Kaskadenregelung bekannt. Mit ihrer Hilfe lassen sich zusätzlich zu der Regelgröße eine oder mehrere Variablen als Hilfsregelgrößen messen, die die Regelung durch direktes Aufschalten oder über Hilfsregler unterstützen können. Bei der Kaskadenregelung gibt es zusätzlich zu dem äußeren Regelkreis, der die Regelgröße regelt, weitere innere Regelkreise.
-
Es besteht Bedarf für ein exaktes Stellglied-Regelsystem, das bei Einzel- oder Mehrfach-Stellglied-Systemen einsetzbar ist und das einen oder mehrere der vorangehend geschilderten Nachteile der Stellglied-Regelsysteme gemäß dem Stand der Technik beseitigt.
-
ABRISS DER ERFINDUNG
-
Die Erfindung wendet sich gegen die vorstehend geschilderten Nachteile des Standes der Technik. Gemäß einem Aspekt der vorliegenden Erfindung umfasst ein Stellglied-Regelkreis einen Ratenbegrenzer, der einen ersten Proportional-Verstärkungswert auf einen ratenbegrenzten Verstärkungswert auf Grundlage eines maximalen Verstärkungs-Änderungsratenwerts begrenzt, einen ersten Arithmetikkreis, der ein erstes Proportionalsignal als Produkt aus einem Motor-Betriebsparameter-Fehlersignal, im Fachjargon auch als „Motor-Betriebsparameter-Regelabweichung” bekannt, und dem ratenbegrenzten Verstärkungswert erzeugt, einen Regelkreis, der ein erstes Stellglied-Regelsignal zumindest zum Teil auf Grundlage des ersten Proportionalsignals erzeugt, und einen ersten Begrenzerkreis, der das erste Stellglied-Regelsignal auf einen Wert zwischen oberen und unteren Grenzwerten begrenzt und ein entsprechendes erstes Stellglied-Treibersignal erzeugt, um ein einem Motor-Regelungsmechanismus zugeordnetes erstes Stellglied zum Minimieren des Fehlersignals anzusteuern.
-
Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfasst ein Stellglied-Regelkreis einen zweiten Arithmetikkreis, der das Motor-Betriebsparameter-Fehlersignal als Differenz zwischen einem Motor-Betriebsparameter-Signal und einem Referenz-Parameterwert erzeugt, sowie einen zweiten Begrenzer, der auf eine Differenz zwischen dem ersten Stellglied-Regelsignal und dem ersten Stellglied-Treibersignal anspricht, um ein zweites Stellglied-Treibersignal zu erzeugen, wobei das zweite Stellglied-Treibersignal ein einem zweiten Motor-Regelmechanismus zugeordnetes zweites Stellglied getrennt von dem ersten Motor-Regelmechanismus ansteuert, um das Fehlersignal zu minimieren, wenn das erste Stellglied-Treibersignal durch den ersten Begrenzer auf eine maximale erste Stellglied-Treibersignalgrenze begrenzt ist.
-
Eine andere Weiterbildung der Erfindung sieht vor, dass der Regler ferner einen Integralkreis zum Erzeugen eines Integralsignals durch Integrieren des Fehlersignals aufweist, wobei der Regelkreis das Stellglied-Regelsignal auf Grundlage des ersten Proportionalsignals und des Integralsignals erzeugt, wobei der Reglerkreis einen Anti-Windup-Kreis umfasst mit einem ersten Eingang, der den oberen Grenzwert empfängt, einem zweiten Eingang, der das Stellglied-Regelsignal zeitverzögert empfängt, und einem dritten Eingang, der das Fehlersignal empfängt, wobei der Anti-Windup-Kreis die Integration des Fehlersignals durch den Integralkreis deaktiviert, wenn das zeitverzögerte Stellglied-Regelsignal größer als der obere Grenzwert ist und das Fehlersignal größer als ein vorbestimmter Fehlerwert ist.
-
Ein Vorteil der vorliegenden Erfindung liegt darin, einen PI-Stellglied-Regelkreis bereitzustellen mit einem Proportional-Verstärkungskreis, der derart ausgebildet ist, dass er die Änderungsrate des Proportional-Verstärkungsterms begrenzt, so dass dadurch eine zufriedenstellende Signalnachführungsleistung bei plötzlichen Änderungen des Proportional-Verstärkungsterms sichergestellt und ein sanfter (das heißt ”stoßfreier”) Verstärkungsverlauf bereitgestellt wird.
-
Ein weiterer Vorteil der vorliegenden Erfindung und ihrer Weiterbildungen liegt darin, einen Stellglied-Regelkreis bereitzustellen, der derart betrieben werden kann, dass mehrere Stellglieder mit einem einzigen PI-Regler geregelt werden können, um einen Fehler zwischen einem Motor-Betriebsparameter und einem Referenz-Parameter zu minimieren.
-
Ein weiterer Vorteil der vorliegenden Erfindung und ihrer Weiterbildungen liegt darin, einen PI-Stellglied-Regelkreis mit einem Anti-Windup-Kreis bereitzustellen, der derart ausgebildet ist, dass er eine dynamische Sättigung des PI-Integrators vorsieht, indem eine positive Integration gehemmt wird, wenn der Stellglied-Treibersignal-Ausgang durch den oberen Grenzwert begrenzt ist, und indem eine negative Integration gehemmt wird, wenn das Stellglied-Treibersignal durch den unteren Grenzwert begrenzt ist.
-
Die vorstehend genannte und weitere Aufgaben der vorliegenden Erfindung werden besser aus der folgenden Beschreibung des bevorzugten Ausführungsbeispiels ersichtlich.
-
KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 ist eine schematische Darstellung eines bevorzugten Ausführungsbeispiels eines Stellglied-Regelsystems für einen Verbrennungsmotor mit einem PI-Regler gemäß der vorliegenden Erfindung.
-
2 ist eine schematische Darstellung eines bevorzugten Ausführungsbeispiels des PI-Reglerblocks aus 1 zum Regeln eines einzigen Stellglieds gemäß der vorliegenden Erfindung.
-
3 ist eine schematische Darstellung eines bevorzugten Ausführungsbeispiels eines stoßfreien Verstärkungsblocks aus 2 gemäß der vorliegenden Erfindung.
-
4 ist eine schematische Darstellung eines bevorzugten Ausführungsbeispiels des Integralblocks aus 2 gemäß der vorliegenden Erfindung.
-
5 ist eine schematische Darstellung eines bevorzugten Ausführungsbeispiels des Anti-Windup-Logikblocks aus 2 gemäß der vorliegenden Erfindung.
-
6 ist eine schematische Darstellung eines bevorzugten Ausführungsbeispiels des PI-Reglerblocks aus 1 gemäß der vorliegenden Erfindung, der zur Regelung mehrerer Stellglieder ausgebildet ist.
-
7A ist ein Ausdruck einer Wastegate-Position über der Zeit, der einen Beispielbetrieb des Reglers aus 6 innerhalb des Systems aus 1 gemäß der vorliegenden Erfindung zeigt.
-
7B ist ein Ausdruck der Drehmoment-Reduzierung über der Zeit, den das Beispiel aus 7A ferner zeigt.
-
7C ist ein Ausdruck der Turbolader-Drehzahl über der Zeit, den das Beispiel aus 7A und 7B ferner zeigt.
-
BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
-
Zum Zweck der Förderung eines Verständnisses der Prinzipien der vorliegenden Erfindung wird nun auf ein bevorzugtes Ausführungsbeispiel Bezug genommen, das in den Zeichnungen dargestellt ist. Es wird eine spezielle Terminologie für dessen Beschreibung verwendet. Es ist dennoch selbstverständlich, dass dadurch keine Beschränkung der Erfindung beabsichtigt ist, so dass Veränderungen und weitere Modifikationen in dem dargestellten Ausführungsbeispiel und weitere Anwendungen der Prinzipien der darin dargestellten Erfindung als für den von der Erfindung betroffenen Fachmann gewöhnlich anzusehen sind.
-
Nimmt man nun Bezug auf 1, so ist dort ein bevorzugtes Ausführungsbeispiel eines Stellglied-Regelungssystems 10 für einen Verbrennungsmotor gemäß der vorliegenden Erfindung gezeigt. Das System 10 umfasst eine Motorbetriebsumgebung 12 mit einem Verbrennungsmotor und damit verbundenen Motorkomponenten. Die Motorbetriebsumgebung 12 kann eine Mehrzahl M von Motor-Betriebsparameter-Sensoren 14 1–14 M aufweisen, wobei M jede positive ganze Zahl sein kann. Im Allgemeinen kann jeder der Motor-Betriebsparameter-Sensoren 14 1–14 M ein bekannter Sensor sein, der derart betrieben werden kann, dass er einen Motorbetriebszustand erfasst und ein dazu korrespondierendes Signal erzeugt. Beispiele von Motor-Betriebsparameter-Sensoren 14 1–14 M können – ohne darauf beschränkt zu sein – einen Motor-Drehzahlsensor, einen Fahrzeug-Geschwindigkeitssensor, einen Turbolader-Drehzahlsensor, einen Einlasskrümmer-Temperatursensor, einen Auslasskrümmer-Drucksensor, einen EGR-Differentialdrucksensor, einen EGR-Ventil-Positionssensor, einen Motorkühlmittel-Temperatursensor und dergleichen umfassen.
-
Die Motorbetriebsumgebung 12 umfasst ferner eine Mehrzahl N von Motor-Regelungsmechanismus-Stellgliedern 16 1–16 N, wobei N jede positive ganze Zahl sein kann. Gemäß der vorliegenden Erfindung kann jedes der Stellglieder 16 1–16 N einem bekannten Motor-Regelungsmechanismus zugeordnet werden, der derart funktioniert, dass ein oder mehrere Motor-Betriebszustände geregelt werden. Beispiele von Motor-Regelungsmechanismen, die mit einem oder mehreren der Aktuatoren 16 1–16 N ausgebildet sind, können – ohne darauf beschränkt zu sein – ein Turbolader-Wastegate, ein Turbolader-Reglermechanismus mit variabler Geometrie (VGT), eine Motorabgasdrossel, ein EGR-Ventil, eine Motorkompressionsbremse, ein Motorkraftstoffsystem, und dergleichen sein.
-
Das zentrale Element des Systems 12 ist ein Motorregler 18, der bevorzugt basierend auf einem Mikroprozessor ausgebildet ist und im Allgemeinen derart ausführbar ist, dass er den gesamten Betrieb der Motorbetriebsumgebung 12 regelt und einstellt. Der Motorregler 18 umfasst eine Speichereinheit (nicht gezeigt) sowie eine Vielzahl von Eingängen und Ausgängen für Schnittstellen zu den verschiedenen Sensoren 14 1–14 M und Stellgliedern 16 1–16 N. Der Regler 18 kann gemäß einem Ausführungsbeispiel eine bekannte Regeleinheit sein, die gelegentlich auch als Elektronik- oder Motorregelmodul (ECM), Elektronik- oder Motorregeleinheit (ECU) oder dergleichen bezeichnet wird, oder er kann alternativ ein allgemeiner Regelkreis sein, der für den nachfolgend beschriebenen Betrieb ausgelegt ist.
-
Gemäß der vorliegenden Erfindung umfasst ein Motorregler 18 einen PI-Regler 20 mit einem Fehlereingang ERR, der einen Parameter-Fehlerwert PERR von einem Ausgang eines Addierknotens 22 empfängt. Ein zusätzlicher Eingang des Addierknotens empfängt einen Parameter-Referenzwert, der in dem Block 28 gespeichert ist, und ein Subtraktionseingang des Addierknotens 22 empfängt ein Motor-Betriebsparameter-Signal, das gemäß der vorliegenden Erfindung von einer Vielzahl von Quellen zugeführt werden kann. In einem Ausführungsbeispiel ist der invertierende Eingang des Addierknotens 22 elektrisch mit einem Motor-Betriebsparameter-Sensor 14 über einen Signalpfad 24 1 verbunden und das Motor-Betriebsparameter-Signal, das dem invertierenden Eingang des Addierknotens 22 zugeführt wird, entspricht dem Sensorparameterwert Ps, der von dem Sensor 14 1 produziert wird. Als eine Form dieses Ausführungsbeispiels kann der Motor-Betriebsparameter-Sensor 14 1 ein Turbolader-Drehzahlsensor sein, wobei der in dem Block 28 gespeicherte Parameter-Referenzwert ein Ziel- oder Soll-Turbolader-Drehzahlwert ist. Der Parameter-Fehlerwert PERR, der an dem Ausgang des Addierknotens 22 erzeugt wird, entspricht somit einem Turbolader-Drehzahl-Fehlerwert auf Grundlage einer Differenz zwischen zwei Eingangssignalen.
-
In einem alternativen Ausführungsbeispiel entspricht das dem invertierenden Eingang des Addierknotens 22 zugeführte Motor-Betriebsparameter-Signal einem zusammengesetzten Parameterwert Pc, der aus einer Kombination einer Mehrzahl von Motor-Betriebsparameter-Sensorsignalen erzeugt wird. In diesem Ausführungsbeispiel umfasst die Motorbetriebsumgebung eine Vielzahl von Betriebsparameter-Sensoren 14 1–14 M, wobei jeder elektrisch mit dem Motorregler 18 über korrespondierende Signalpfade 24 1–24 M verbunden ist. In diesem Ausführungsbeispiel kann der Motorregler 18 derart betrieben werden, dass er wenigstens zwei der Motor-Betriebsparameter-Sensorsignale auf den Signalpfaden 24 1–24 M kombiniert, um ein zusammengesetztes Parametersignal Pc gemäß Techniken zu erzeugen, die im Stand der Technik wohl bekannt sind. Beispielsweise kann das gewünschte zusammengesetzte Motor-Betriebsparameter-Signal ein Motorabgasdruck sein und zwei der Motor-Betriebsparameter-Sensoren 14 1–14 M können ein Einlasskrümmer-Drucksensor und eine EGR-Differentialdrucksensor sein. In diesem Fall kann der Motorregler 18 derart betrieben werden, dass er einfach das Einlasskrümmerdruck-Sensorsignal zu den EGR-Differentialdruck-Sensorsignal addiert um ein zusammengesetztes Abgasdrucksignal bereitzustellen, wie es im Stand der Technik bekannt ist, und um das zusammengesetzte Abgasdrucksignal dem Subtrahiereingang des Addierknotens 22 zuzuführen. Der Parameter-Referenzwert, der im Block 28 gespeichert ist, entspricht einem zusammengesetzten Parameter-Referenzwert; in diesem Fall ist ein Ziel- oder Soll-Motorabgasdruckwert und der Parameter-Fehlerwert PERR, der von dem Addierblock 22 erzeugt wird, ein Fehlersignal, das einer Differenz zwischen den beiden zusammengesetzten Eingangssignalwerten entspricht.
-
In einem weiteren alternativen Ausführungsbeispiel entspricht das dem Subtrahlereingang des Addierknotens 22 zugeführte Motor-Betriebsparameter-Signal einem geschätzten Parameterwert PEST, der von einem von dem Motorregler 18 ausgeführten Parameter-Schätzalgorithmus 26 erzeugt wird. In diesem Ausführungsbeispiel kann der Parameterschätzalgorithmus 26 ein oder mehrere Motor-Betriebsparameter-Sensorsignale von einem der Sensoren 14 1–14 M empfangen sowie weitere anfangs von dem Motorregler 18 erzeugte Eingangssignale empfangen und einen geschätzten Motor-Betriebsparameter PEST als Funktion daraus berechnen. Beispielsweise können die weiteren Eingangssignale, die von dem Parameter-Schätzalgorithmus 26 bereitgestellt werden, eines oder mehrere Signale oder einen oder mehrere Werte umfassen, die von dem Motorregler 18 in Folge einer oder mehrerer dadurch ausgeführter Regelstrategien erzeugt wurden, und/oder geschätzte Parameterwerte, die von den durch den Motorregler 18 ausgeführten weiteren Parameter-Schätzalgorithmen erzeugt werden. In jedem Fall ist der in dem Block 28 gespeicherte Parameter-Referenzwert in diesem Ausführungsbeispiel ein Ziel- oder Soll-Wert des geschätzten Parameterwerts PEST und der von dem Addierknoten 22 erzeugte Parameterfehlerwert PERR ist die Differenz zwischen zwei Eingangssignalen. Bei einer Form dieses Ausführungsbeispiels kann der Parameter-Schätzalgorithmus 26 derart ausgebildet sein, dass er einen Ladeströmungswert korrespondierend zu einem Massenströmungswert der Aufladung schätzt, welche in einem Einlasskrümmer des Motors auftritt. In diesem Fall ist der in dem Block 28 gespeicherte Parameter-Referenzwert ein Ziel- oder Soll-Ladeströmungswert und der Parameter-Fehlerwert PERR, der am Ausgang des Addierknotens 22 erzeugt wird, ist ein Ladeströmungs-Fehlerwert entsprechend einer Differenz zwischen dem Ziel – und dem geschätzten Ladeströmungswert.
-
Der PI-Regler 20 kann optional einen Vorwärtsregelungs-Eingang (FF) umfassen, der einen Vorwärtsregelungs-Refferenzwert von einem Referenzblock 24 empfängt. In einem Ausführungsbeispiel sind der von dem Block 34 erzeugte Vorwärtsregelungs-Referenzwert eine Tabelle, ein Graph oder eine oder mehrere Gleichungen, die sich auf einen Soll-Stellgliedwert beziehen, und können derart vorgesehen sein, dass sie Übergangsfehler minimieren, die von Störungen verursacht werden, die durch Wechsel des Soll-Vorwärtsregelungs-Referenzwerts hervorgerufen werden.
-
Der PI-Regler 20 funktioniert derart, dass er das von dem Fehlereingang (ERR) des Reglers 20 bereitgestellte Parameter-Fehler-Signal PERR verarbeitet und eines oder mehrere der Stellglieder 16 1–16 N über Ausgänge OUT1–OUTN regelt. Wie in 1 dargestellt, kann der PI-Regler 20 derart ausgebildet sein, dass er eines oder mehrere der Stellglieder 16 1–16 N direkt regelt. Die Stellglieder 16 1–16 N sind mit elektrischen Verbindungen zu den Ausgängen OUT1–OUTN des Reglers 20 über Signalpfade 30 1–30 N gezeigt. Die vorliegende Erfindung betrifft ferner die Bereitstellung eines Stellglied-Verarbeitungsblocks 32, der zwischen einem Ausgang OUTK des PI-Reglers 20 und einem der Stellglieder 16 K angeordnet ist, die über den Signalpfad 30 K mit dem Verarbeitungsblock 32 verbunden sind. In diesem Ausführungsbeispiel kann der PI-Regler 20 derart betrieben werden, dass er ein Regelsignal oder einen Regelwert am Ausgang OUTK erzeugt, und die Stellgliedverarbeitung 32 funktioniert derart, dass sie dieses Regelsignal oder den Regelwert verarbeitet und das Stellglied 16 K nach dessen Maßgabe regelt. Als ein Beispiel dieses Ausführungsbeispiels kann die Stellgliedverarbeitung 32 einer Motordrehmoment-Kraftstoffzufuhr-Verarbeitung entsprechen, die derart funktioniert, dass sie einen abschließenden Kraftstoffzufuhr-Befehl einem Kraftstoffsystem-Stellglied 16 K (das heißt einem Kraftstoff-Einspritzsolenoiden) zuführt. In diesem Fall gibt das von dem PI-Regler 20 an den Ausgang OUTK ausgegebene Ausgangssignal einen Drehmoment-Reduktionswert zwischen 0 und 1 an, der als Multiplikator für die maximale Drehmomentkurve dient, die einen Teil der Kraftstoff-Berechnungsverarbeitung innerhalb der Stellglied-Verarbeitung 32 bildet. Eine Reduzierung der maximalen Drehmomentkurve auf diese Art und Weise führt vorteilhafterweise zu einer niedrigeren Kraftstoffzufuhrrate ohne externe Einstellung des abschließenden Kraftstoffzufuhrbefehls, wie gewünscht, der von der Stellgliedverarbeitung 32 erzeugt wird. Der Fachmann erkennt, dass es weitere Stellglieder und zugeordnete Stellgliedverarbeitungen gibt, auf welche die vorstehend beschriebene Regelanordnung anwendbar ist.
-
Nimmt man Bezug auf 2, so ist dort ein bevorzugtes Ausführungsbeispiel 20 des PI-Regelblocks aus 1 zum Regeln eines einzelnen Stellglieds gemäß der vorliegenden Erfindung gezeigt. Der Block 20' umfasst einen stoßfreien Vorwärtsregelungs-Verstärkungsblock 40 mit einem Signaleingang (SI) der den Vorwärtsregelungs-Referenzwert von dem Block 34 (1) über den Vorwärtsregelungs(FF)-Eingangsblock 20' empfängt. Ein Verstärkungseingang (GI) des Blocks 40 empfängt einen Vorwärtsregelungs-Verstärkungswert (FFG) von dem Block 42 und ein Ratengrenzeingang (RLI) des Blocks 40 empfängt einen maximalen Verstärkungs-Änderungsratenwert (MGCR) von dem Ausgang eines Multiplizierblocks 50. Ein erster Eingang des Multiplizierblocks 50 empfängt einen Ratengrenzwert (RTL) von dem Block 52 und ein zweiter Eingang von diesem empfängt einen Differenzwert von einem Arithmetikblock 44. Ein zusätzlicher Eingang des Arithmetikblocks 44 empfängt einen oberen Sättigungswert (UBSAT) von dem Block 46 und ein Subtraktionseingang des Arithmetikblocks 44 empfängt einen unteren Sättigungswert (LBSAT) von dem Block 48. Der Block 44 funktioniert derart, dass er als Ausgangssignal eine Differenz zwischen UBSAT und LBSAT erzeugt.
-
Der PI-Regelblock 20' umfasst ferner einen stoßfreien Proportional-Verstärkungsblock 54, der bevorzugt identisch zu dem stoßfreien Vorwärtsregelungs-Verstärkungsblock 40 ausgebildet ist, und er umfasst einen Ratengrenzeingang (RLI) der mit dem Ausgang eines Multiplikationsblocks 50 verbunden ist und den maximalen Verstärkungs-Änderungsratenwert (MGCR) dort empfängt. Der Block 54 umfasst ferner einen Verstärkungseingang (GI), der einen Proportional-Verstärkungswert (PG) von dem Block 56 empfängt, und einen Signaleingang (SI), der den Parameter-Fehlerwert (PERR) über den Fehlereingang (ERR) des Blocks 20' empfängt.
-
Der PI-Regler 20' umfasst ferner einen Integralblock 60 mit einem Signaleingang (SI), der mit dem Ausgang eines Multiplikationsblocks 56 verbunden ist, wobei ein erster Eingang den Parameter-Fehlerwert (PERR) über den Fehlereingang (ERR) des Blocks 20' empfängt, und wobei ein zweiter Eingang einen Integral-Verstärkungswert (IG) von dem Block 58 empfängt. Ein Übersteuerungseingang (OVR) des Integralblocks 60 empfängt ein Übersteuerungssignal (OVR) von dem Übersteuerungsblock 62 und ein Proportional-Verstärkungsfehlereingang (PGE) des Blocks 60 ist mit dem Ausgang des stoßfreien Proportional-Verstärkungsblocks 54 verbunden. Ein Integrations-Obergrenzen-Eingang (IHL) empfängt einen oberen Grenzwert (UB) von dem Block 64 und ein Integrations-Untergrenzen-Eingang (ILL) empfängt einen unteren Grenzwert (LB) von dem Block 66. Ein Integrations-Aktivierungseingang (IEN) des Integralblocks 60 ist mit einem Integrations-Aktivierungsausgang (IEN) eines Anti-Windup-Logikblocks 68 verbunden.
-
Die Ausgänge des stoßfreien Vorwärtsregelungs-Verstärkungsblocks 40, des stoßfreien Proportional-Verstärkungsblocks 54 und des Integralblocks 60 sind jeweils mit Summiereingängen eines Addierblocks 70 verbunden, der einen einzigen Ausgang aufweist, welcher mit einem Eingang eines Wahr/Falsch-Logikblocks 72 verbunden ist. Ein zweiter Eingang des Wahr/Falsch-Logikblocks 72 ist mit dem Ausgang des stoßfreien Vorwärtsregelungs-Verstärkungsblocks 40 verbunden und ein dritter Eingang des Blocks 72 ist mit dem Übersteuerungsblock 62 verbunden. Ein Ausgang des Wahr/Falsch-Logikblocks 72 ist mit einem Signaleingang (SI) eines Begrenzerblocks 76 verbunden, der einen Ausgang OUT aufweist, welcher einen der Ausgänge OUT1–OUTN des PI-Reglerblocks 20 definiert, wie in 1 dargestellt. Der Begrenzer 76 umfasst einen Obergrenzen-Eingang (UL) der den von dem Block 46 bereitgestellten oberen Grenzsättigungswert (UBSAT) empfängt, und einen Untergrenzen-Eingang (LL), der den unteren Grenzsättigungswert (LBSAT) von dem Block 48 empfängt.
-
Der Ausgang des Wahr/Falsch-Logikblocks 72 wird auch einem Eingang eines Verzögerungsblocks 74 zugeführt, der eine vorbestimmte Verzögerungsdauer definiert. In einem Ausführungsbeispiel entspricht die von dem Verzögerungsblock 74 definierte Verzögerungsdauer einer Rahmenverzögerung (beispielsweise 10 Mikrosekunden), obwohl die vorliegende Erfindung auch andere Verzögerungswerte mit umfasst. In jedem Fall ist der Ausgang des Verzögerungsblocks 74 mit einem vorangehenden Eingang (PREV) des Anti-Windup-Logikblocks 68 verbunden. Ein unterer Grenzsättigungseingang (LBS) des Blocks 68 ist mit dem unteren Grenzsättigungsblock 48 verbunden und ein oberer Grenzsättigungseingang (UBS) des Blocks 68 ist mit dem oberen Grenzsättigungsblock 46 verbunden. Ein Signaleingang (SI) des Anti-Windup-Logikblocks 68 ist mit dem Ausgang des Multiplikationsblocks 56 verbunden.
-
Im Betrieb des PI-Reglerblocks 20', der in 2 dargestellt ist, wirken die stoßfreien Verstärkungsblöcke 40 und 54 derart, dass sie ihre Eingangssignale mit jeweiligen Verstärkungswerten FFG und PG multiplizieren, wobei die Änderungsraten von FFG und/oder PG derart begrenzt werden, dass sie einen glatten Verstärkungsverlauf in einer Weise bereitstellen, die nachfolgend detailliert beschrieben wird. Der Integralblock 60 funktioniert derart, dass er den Parameterfehlerwert (PERR) multipliziert mit dem Integral-Verstärkungswert (IG) zwischen dem oberen und unteren Grenzwerten (LB und UB) solange integriert, bis der Übersteuerwert (OVR) einem ”falschen” Wert oder einem nicht-übersteuernden Zustand entspricht. Die Ausgänge der Blöcke 40, 54 und 60 werden mit dem Block 70 kombiniert und als Eingang für den Wahr/Falsch-Logikblock 72 bereitgestellt. Solange der Übersteuerwert einem ”Falsch”-Wert entspricht oder kein Übersteuerungszustand vorliegt, funktioniert der Wahr/Falsch-Logikblock 72 derart, dass er den Ausgang des Blocks 70 zu dem Ausgang des Blocks 72 überträgt. Wenn allerdings der Übersteuerungswert (OVR) einem ”Wahr”-Wert entspricht oder der Übersteuerungszustand vorherrscht, funktioniert der Wahr/Falsch-Logikblock 72 derart, dass er lediglich den Ausgang des stoßfreien Vorwärtsregelungs-Verstärkungsblocks 40 zu dem Ausgang des Blocks 72 überträgt. Somit wird unter normalen Betriebsbedingungen das von dem Ausgangssignal des Begrenzerblocks 76 geregelte Motor-Regelmechanismus-Stellglied durch die Wirkung der Blöcke 40, 54 und 60 geregelt und unter nicht normalen oder ”übersteuernden” Bedingungen das von dem Ausgangssignal des Begrenzerblocks 76 geregelte Stellglied streng von dem Ausgangssignal des stoßfreien Vorwärts-Verstärkungsblocks 40 geregelt. Der Anti-Windup-Logikblock 68 ist vorgesehen, um eine dynamische Sättigung des Integralblocks 60 bereitzustellen, wie nachfolgend detaillierter beschrieben wird.
-
Es ist anzumerken, dass der stoßfreie Vorwärtsregelungs-Verstärkungsblock 40, der in 2 dargestellt ist, optional ist, und dass der Regler 20' demzufolge auch ohne die Blöcke 40, 42 und 72 ausgebildet werden kann, wobei dann der Ausgang des Arithmetikblocks 70 direkt mit dem Signaleingang (SI) des Begrenzerblocks 76 verbunden ist. Obwohl die vorstehend beschriebene Übersteuerfunktion durch Weglassen dieser Blöcke verloren geht, wird die Grundfunktion des PI-Reglers in einem normalen Betriebszustand beibehalten. Es ist ferner anzumerken, dass einer oder mehrere der Verstärkungswerte FFG, PG und IG als statische Verstärkungswerte oder alternativ als dynamische Verstärkungs-Änderungswerte bereitgestellt werden können. In diesem letzten Fall werden Betriebsvorteile durch die stoßfreien Verstärkungsblöcke 40 und 54 offensichtlich, wie mit Bezug auf 3 beschrieben.
-
Nimmt man nun Bezug auf 3, so ist dort ein bevorzugtes Ausführungsbeispiel eines stoßfreien Vorwärtsregelungs-Verstärkungsblocks 40 oder stoßfreien Proportional-Verstärkungsblock 54 gemäß der vorliegenden Erfindung gezeigt. Block 40 oder 54 umfasst, wie in 3 dargestellt, einen Absolutwertblock (ABS) 80 mit einem Eingang, der mit dessen Signaleingang (SI) verbunden ist und ein Ausgangssignal erzeugt, das dem Absolutwert des am Signaleingang (SI) erzeugten Signals entspricht. Ein Maximum-Block 82 weist einen ersten Eingang auf, der das Ausgangssignal von dem Absolutwertblock 80 empfängt, und einen zweiten Eingang, der einen konstanten Wert K von dem Block 84 empfängt. Bevorzugt entspricht K einem kleinen Wert ungleich Null und der Maximum-Block 82 und der Konstantblock 84 sind durch eine Division durch Null für den Fall geschützt, dass das von dem Block 80 erzeugte Signal einen Wert ”Null” oder nahe ”Null” besitzt. Der Ausgang des Maximum-Blocks 82 ist mit einem Divisionseingang eines Arithmetikblocks 86 verbunden, der auch einen Multiplikationseingang aufweist, der mit dem Ratengrenzeingang (RLI) des Blocks 40 oder 54 verbunden ist. Ein Ausgang des Blocks 86 ist mit einem Rateneingang (RATE) eines bekannten Ratenbegrenzers 88 verbunden. Ein Signaleingang (SI) des Ratenbegrenzers 88 ist mit dem Verstärkungseingang (GI) der Blöcke 40 oder 54 verbunden und ein Ausgang des Ratenbegrenzerblocks 88 ist mit einem ersten Eingang eines Multiplikationsblocks 90 verbunden, der einen zweiten Eingang aufweist, welcher mit dem Signaleingang (SI) der Blöcke 40 oder 54 verbunden ist. Der Ausgang des Multiplikationsblocks 90 erzeugt den Ausgang des Blocks 40 oder 54.
-
Nimmt man Bezug auf 2 und 3, so funktioniert der PI-Regler 20' derart, dass er einen maximalen Verstärkungs-Änderungsratenwert (MGCR) als Produkt aus einem Ratengrenzwert (RTL) und einer Differenz zwischen dem oberen Sättigungswert (UBSAT) und dem unteren Sättigungswert (LBSAT) berechnet. Dieser maximale Verstärkungs-Änderungsratenwert (MGCR) wird durch einen Absolutwert des Eingangssignals (der Vorwärtsregelungs-Referenzterm im Falle des Blocks 40 und das Parameter-Fehlersignal PERR im Falle des Blocks 54) von dem Arithmetikblock 86 geteilt, um einen Ratengrenzverhältniswert (RLR) zu erzeugen, der als Rateneingangssignal dem Ratenbegrenzer 88 zugeführt wird. Der Ratenbegrenzer 88 funktioniert derart, dass er die Änderungsrate des Verstärkungswerts (FFG für Block 40 und PG für Block 54) auf einen von dem Ratengrenzverhältniswert (RLR) definierten Verstärkungswert begrenzt. Das Ausgangssignal des Ratenbegrenzers 88 ist der ratenbegrenzte Wert des Verstärkungs-Eingangssignals. Das Ausgangssignal des Multiplikationsblocks 90 erzeugt somit ein verstärkungskompensiertes Eingangssignal, wobei der Verstärkungswert ratenbegrenzt ist, um einen glatten Verstärkungsverlauf bereitzustellen. Die Gestaltung der Blöcke 40 und 54 ermöglicht es, dass die maximale Verstärkungs-Änderungsrate (MGCR) derart spezifiziert wird, dass dann, wenn die erforderliche Verstärkungs-Änderungsrate größer als die von UBSAT und LBSAT gesetzte Grenze ist, die aktuelle Änderungsrate der Verstärkung durch den Ratenbegrenzer 88 begrenzt wird. Dieses ”stoßfreie” Merkmal der Blöcke 44 und 54 führt somit zu einer zufriedenstellenden Signalnachführleistung bei plötzlichen Veränderungen der Verstärkungswerte (FFG für Block 40 und PG für Block 54).
-
Nimmt man nun Bezug auf 4, so ist ein bevorzugtes Ausführungsbeispiel des Integralblocks 60 aus 3 gemäß der vorliegenden Erfindung gezeigt. Block 60 umfasst einen Wahr/Falsch-Logikblock 92 mit einem ersten Eingang, der mit einem Signaleingang (SI) des Blocks 60 verbunden ist, einem zweiten Eingang, der mit dem Integrations-Aktivierungs-Eingang (IEN) des Blocks 60 verbunden ist, und einem dritten Eingang, der einen konstanten Wert von dem Block 94 (beispielsweise 0) empfängt. Solange das Integrations-Aktivierungs-Eingangssignal (IEN) ”wahr” ist oder aktiv ist, funktioniert der Wahr/Falsch-Logikblock 92 derart, dass er das Signal an den Signaleingang (SI) des Blocks 60 zu dem Signaleingang (SI) eines bekannten zeitdiskreten Euler-Integrationsblocks 100 überträgt. Wenn allerdings das Integrations-Aktivierungs-Eingangssignal (IEN) einer ”falsch”-Bedingung entspricht, so funktioniert der Wahr/Falsch-Logikblock 92 derart, dass er die 0 von dem Block 94 an den Signaleingang (SI) des Blocks 100 überträgt. Der Block 92 funktioniert somit derart, dass er die Funktion des zeitdiskreten Euler-Integrationsblocks 100 auf Grundlage des Status des Integrations-Aktivierungs-Eingangs (IEN) aktiviert oder deaktiviert. Der Übersteuerungseingang (OVR) des Blocks 60 ist mit einem Übersteuerungseingang (OV) des Integralblocks 100 verbunden, wobei der Integrations-Obergrenzen-Eingang (IHL) des Blocks 60 mit einem Obergrenzen-Eingang (HL) des Blocks 100 verbunden ist und der Integrations-Untergrenzen-Eingang (ILL) des Blocks 60 mit einem Untergrenzen-Eingang (LL) des Blocks 100 verbunden ist. Der Proportional-Verstärkungs-Fehlereingang (PGE) des Blocks 60 ist mit einem ersten Eingang eines Multiplikationsblocks 96 verbunden, der auch einen zweiten Eingang aufweist, welcher einen konstanten Wert (beispielsweise –1) von dem Block 98 empfängt. Ein Ausgangssignal des Blocks 96 wird einem Verstärkungsfehler(GE)-Eingang des zeitdiskreten Euler-Integrationsblocks 100 zugeführt, Der zeitdiskrete Euler-Integrationsblock 100 funktioniert so, wie im Stand der Technik bekannt, so dass er solange das Eingangssignal zum Block 60 als Funktion des Proportional-Verstärkungs-Fehlereingangs (PGE) zwischen der von dem IHL-Eingang definierten Integrations-Obergrenze und der von dem ILL-Eingang definierten Integrations-Untergrenze integriert, solange der Integrations-Aktivierungseingang (IEN) ”wahr” ist. Das resultierende Ausgangssignal des Integrationsblocks 100 wird als Ausgangssignal des Blocks 60 bereitgestellt und kann auf jeden gewünschten Wert (beispielsweise 0) basierend auf dem Zustand des Übersteuerungssignals (OVR) übersteuert werden, wie im Stand der Technik bekannt.
-
Nimmt man Bezug auf 5, so ist dort ein bevorzugtes Ausführungsbeispiel des Anti-Windup-Logikblocks 68 aus 3 gemäß der vorliegenden Erfindung gezeigt. Der Block 68 umfasst einen Logikblock 110 mit einem ersten Eingang, der mit dem Signaleingang (SI) des Blocks 68 verbunden ist, und mit einem zweiten Eingang, der von dem Block 112 einen konstanten Wert (beispielsweise 0) empfängt. Ein weiterer Logikblock 114 weist einen ersten Eingang auf, der mit dem vorangehenden Eingang (PREV) des Logikblocks 68 verbunden ist, und einen zweiten Eingang, der mit dem unteren Sättigungseingang (LBS) des Blocks 68 verbunden ist. Die Logikfunktionen beider Blöcke 110 und 114 sind ”kleiner oder gleich”-Funktionen und jeder Block weist einen Ausgang auf, der mit einem jeweiligen Eingang eines UND-Blocks 116 mit zwei Eingängen verbunden ist. Wenn der Signaleingangswert kleiner als 0 ist und der vorangegangene Wert (PREV) kleiner als der untere Sättigungswert (LBS), dann ist somit der Ausgang des UND-Blocks 116 „wahr” und für alle anderen Eingangszustände der Blöcke 110 und 114 „falsch”.
-
Der Block 68 umfasst ferner einen dritten Logikblock 120 mit einem ersten Eingang, der mit dem Signaleingang (SI) des Blocks 68 verbunden ist, und mit einem zweiten Eingang, der mit dem Konstantblock 112 verbunden ist. Ein vierter Logikblock 122 weist einen ersten Eingang auf, der mit dem vorangehenden Eingang (PREV) verbunden ist, und einen zweiten Eingang, der mit dem oberen Sättigungseingang (UBS) des Blocks 68 verbunden ist. Die Logikfunktionen, die von den Blöcken 120 und 122 bereitgestellt werden, sind jeweils ”größer oder gleich”-Funktionen und die Ausgangssignale der Blöcke 120 und 122 werden jeweils korrespondierenden Eingängen eines UND-Blocks 124 mit zwei Eingängen zugeführt. Wenn das Eingangssignal (SI) größer oder gleich 0 ist und das vorangegangene Eingangssignal (PREV) größer oder gleich dem oberen Sättigungseingang (UBS) ist, dann ist somit der Ausgang des UND-Blocks 124 wahr und für alle anderen Eingangssignal-Kombinationen zu den Blöcken 120 und 122 falsch.
-
Der Ausgang des UND-Blocks 116 ist mit einem ersten Eingang eines NOR-Blocks 118 verbunden, wobei ein zweiter Eingang mit dem Ausgang des UND-Blocks 124 verbunden ist. Der Ausgang des NOR-Blocks 118 definiert das Integrations-Aktivierungssignal, das von dem Integrations-Aktivierungseingang (IEN) des Integralblocks 60 bereitgestellt wird. Im Betrieb des Blocks 68 überwacht die in 5 dargestellte Anti-Windup-Logik, ob der Ausgang des Wahr/Falsch-Logikblocks 72 aus 3 an der oberen Grenze oder an der unteren Grenze gesättigt ist. Wenn der Ausgang des Blocks 72 (der PREV-Eingang des Blocks 68) an der von dem Block 46 erzeugten UBSAT-Wert definierten oberen Grenze gesättigt ist, kommt es zu keiner positiven Integration. Mit anderen Worten, wenn der Signaleingang (SI) größer als 0 ist und das von dem Block 72 erzeugte vorangegangene (das heißt zeitverzögerte) Stellglied-Regelsignal größer als der obere Sättigungswert (UBSAT) des Blocks 46 ist, funktioniert der Anti-Windup-Logikblock 68 derart, dass er den Integrationsblock 100 aus 4 deaktiviert. Wenn der Stellglied-Regelsignal-Ausgang des Wahr/Falsch-Blocks 72 an der von dem unteren Sättigungswert (LBSAT) von Block 48 definierten unteren Grenze gesättigt ist, tritt keine negative Integration auf. Mit anderen Worten, wenn der Signaleingang (SI) kleiner als 0 ist und das vorangehende (das heißt zeitverzögerte) Stellglied-Regelsignal, das von dem Ausgang des Wahr/Falsch-Blocks 72 erzeugt wird, kleiner als der untere Sättigungswert (LBSAT) ist, deaktiviert der Anti-Windup-Logikblock 68 den Betrieb des Integralblocks 100 aus 4. Alle weiteren Kombinationen des Signaleingangs (SI) des vorangehenden (PREV), des unteren Sättigungseingangs (LBS) und des oberen Sättigungseingangs (UBS) bewirken, dass der Anti-Windup-Logikblock 68 den Integrationsblock 100 aus 4 aktiviert. Der somit beschriebene Betrieb des Anti-Windup-Logikblocks 68 führt zu einer dynamischen Sättigung des PI-Integrationsblocks 100, der in 4 dargestellt ist.
-
Nimmt man Bezug auf 6, so ist ein bevorzugtes Ausführungsbeispiel 20' des PI-Reglerblocks aus 1 dargestellt, der dazu ausgebildet ist, mehrere Motor-Regelmechanismus-Stellglieder gemäß der vorliegenden Erfindung zu regeln. Das in 6 dargestellte Ausführungsbeispiel 20'' ist in vielerlei Hinsicht identisch zu dem Ausführungsbeispiel 20' mit Einzelstellgliedregler, das in 3 dargestellt ist, und deshalb werden gleiche Bezugszeichen verwendet, um gleiche Komponenten zu bezeichnen. Beispielsweise sind der stoßfreie Vorwärtsregelungs-Verstärkungsblock 40, der stoßfreie Proportional-Verstärkungsblock 54 und der Integralblock 50 identisch zu korrespondierenden Blöcken, die in 2 dargestellt sind, und bevorzugte Ausführungsbeispiele davon sind in 3–5 dargestellt. Nimmt man Bezug auf den Integralblock 60, so sind alle mit Bezug auf 2 beschriebenen Eingänge in 6 zu diesem identisch und die Eingänge zu dem stoßfreien Vorwärtsregelungs-Verstärkungsblock 40 und dem stoßfreien Proportional-Verstärkungsblock 54 weichen wie folgt ab. Als erstes weist jedes Stellglied jeweils einen anderen diesem zugeordneten unteren Sättigungswert und oberen Sättigungswert auf, da der PI-Reglerblock 20' aus 6 zur Regelung von zwei Stellgliedern ausgebildet ist. Somit entspricht der untere Sättigungswert, der dem invertierenden Eingang des Arithmetikblocks 44 zugeführt wird, nun einem ersten unteren Sättigungswert (LBS1), der von dem Block 150 erzeugt wird, und der obere Sättigungswert, der dem nicht-invertierenden Eingang des Arithmetikblocks 44 zugeführt wird, entspricht nun einem ersten oberen Sättigungswert (UBS1), der von dem Block (1) 52 erzeugt wird. UBS1 und LBS1 entsprechen den oberen und unteren Signalwerten für den Begrenzer 76, der ein erstes Stellglied-Treiber-Ausgangssignal am Ausgang OUT1 des PI-Reglerblocks 20'' erzeugt. Da auch der Block 20'' dazu ausgebildet ist, zwei Stellglieder zu regeln, wird der Proportional-Verstärkungswert, der dem Verstärkungseingang (GI) des stoßfreien Proportional-Verstärkungsblocks 54 zugeführt wird, nun als Proportional-Verstärkungswert PG1 wiedergegeben, der von dem Block 154 erzeugt wird, um diesen von einem zweiten Proportional-Verstärkungswert PG2 zu unterscheiden, der von dem Block 160 erzeugt wird.
-
Mit Bezug auf den Anti-Windup-Logikblock 68, umfasst das in 6 gezeigte Ausführungsbeispiel einen zusätzlichen Ausgang, der in 5 strichliniert gezeichnet ist. In dem in 6 gezeigten Ausführungsbeispiel ist der Ausgang des Verzögerungsblocks 74 mit einem ersten Eingang (PREV1) versehen, der dem (PREV) Eingang von Block 5 entspricht. Im Unterschied zu der mit Bezug auf 2 beschriebenen Konfiguration des Blocks 68 umfasst das Ausführungsbeispiel des Logikblocks 68 für 6 einen zweiten vorangehenden Eingang (PREV2), der als Eingang zu dem Logikblock 122 vorgesehen ist, wie in 5 strichliniert gezeigt. in diesem Ausführungsbeispiel ist die Verbindung zwischen dem Eingang des Logikblocks 122 und dem ersten vorangehenden Eingang (PREV) weggelassen. Nimmt man wiederum Bezug auf 6, so ist der untere Sättigungseingang (LBS) mit dem ersten unteren Sättigungswert (LBS1) verbunden, der von dem Block 150 erzeugt wird, und der obere Sättigungseingang (UBS) ist mit dem zweiten oberen Sättigungswert (UBS2) verbunden, der von dem Block 170 erzeugt wird. In diesem Ausführungsbeispiel entspricht die untere Sättigungsgrenze des Anti-Windup-Logikblocks der unteren Sättigungsgrenze des ersten Stellglied-Treiber-Ausgangssignals, das von dem Begrenzer 76 erzeugt wird, und der obere Sättigungseingang in Block 68 entspricht der oberen Sättigungsgrenze des zweiten Stellglied-Treiber-Ausgangssignals, das von dem Ausgang eines zweiten Begrenzerblocks 166 erzeugt wird, wie nachfolgend detaillierter beschrieben wird.
-
Zusätzlich zu den mit Bezug auf 2 beschriebenen Regelkreisfunktionen und den eben mit 6 beschriebenen fünf Änderungen umfasst das Ausführungsbeispiel 20' des PI-Reglerblocks 20 aus 1 ferner einen Arithmetikblock 156 mit einem nichtinvertierenden Eingang, der mit dem Ausgang des Wahr/Falsch-Logikblocks 72 verbunden ist und der das erste Stellglied-Regelsignal empfängt, und einen invertierenden Eingang, der mit dem Ausgang des Begrenzerblocks 76 verbunden ist und der das erste Stellglied-Treibersignal empfängt. Der Ausgang des Blocks 156 erzeugt einen Differenzwert zwischen dem ersten Stellglied-Regelsignal, das von dem Block 72 erzeugt wird, und dem ersten Stellglied-Treibersignal, das von dem Block 76 erzeugt wird. Dieses Signal wird einem ersten Eingang eines Multiplikationsblocks 158 zugeführt, das einen zweiten Eingang aufweist, der den von dem Block (1) 60 erzeugten zweiten Proportional-Verstärkungswert (PG2) empfängt. Ein Ausgang des Blocks 158, der dem Produkt des Verstärkungswerts PG2 und dem Differenzwert zwischen dem von dem Block 72 erzeugten ersten Stellglied-Regelsignal und dem von dem Block 76 erzeugten ersten Stellglied-Treibersignal entspricht, wird mit dem ersten Eingang eines Addierknotens 162 verbunden, der einen zweiten Eingang aufweist, der einen von dem Block 164 erzeugten zweiten unteren Sättigungswert (LBS2) empfängt, wobei der untere Sättigungswert (LBS) der unteren Sättigungsgrenze des von dem Begrenzer 166 erzeugten zweiten Stellglied-Treibersignals entspricht. Ein Ausgang des Addierblocks 162 erzeugt das zweite Stellglied-Regelsignal und wird einem Signaleingang (SI) eines zweiten Begrenzerblocks 166 mit einem Untergrenzen-Eingang (LL) zugeführt, der die untere Sättigungsgrenze (LBS2) von dem Block 164 empfängt, und ein Obergrenzen-Eingang (UL) empfängt die obere Sättigungsgrenze (UBS2) von dem Block 170. Der Begrenzerblock 166 funktioniert derart, wie im Stand der Technik bekannt, so dass er ein zweites Stellglied-Treibersignal erzeugt, das dem zweiten Stellglied-Regelsignal entspricht, welches auf einen oberen Wert von UBS2 und einen unteren Wert von LBS2 begrenzt ist. Der Ausgang des Blocks 162, der dem zweiten Stellglied-Regelsignal entspricht (das heißt dem Regelsignal für den zweiten Motorregelmechanismus) ist mit einem Eingang eines weiteren Verzögerungskreises 168 versehen, der einen diesem zugeordneten vordefinierten Verzögerungswert aufweist. Bevorzugt entspricht der vordefinierte Verzögerungszeitraum einer Rahmenverzögerung (beispielsweise 10 Mikrosekunden), obwohl die vorliegende Erfindung auch weitere Verzögerungszeiten mit umfasst. In jedem Fall ist der Ausgang des Verzögerungsblocks 168 mit dem zweiten vorangehenden Eingang (PREV2) des Anti-Windup-Logikblocks 68 verbunden.
-
Wie bei dem Ausführungsbeispiel 20' des PI-Reglerblocks 20 aus 1, das mit Bezug auf 2 dargestellt und beschrieben wurde, können bei dem Ausführungsbeispiel 20'' gemäß 6 der optionale stoßfreie Vorwärtsregelungs-Verstärkungsblock 40 und die zugeordneten Blöcke 42 und 72 weggelassen werden, wobei der Ausgang des Blocks 70 direkt mit dem Signaleingang des Begrenzerblocks 76 verbunden ist. Wie auch schon bei dem mit Bezug auf 2 beschriebenen Ausführungsbeispiel 20' können einer oder mehrere der Verstärkungswerte der von dem Block 42 erzeugten FFG, von dem Block 154 erzeugten PG1, von dem Block 58 erzeugten IG, und/oder von dem Block 160 erzeugten PG2 entweder als statische Verstärkungen oder als dynamische variable Verstärkungen vorgesehen sein, wie bereits beschrieben.
-
Der Betrieb des in 6 dargestellten PI-Reglerblocks 20'' ist identisch zu dem, der mit Bezug auf 2 für den von dem Ausgang OUT1 geregelten Stellglied beschrieben wurde. Mit anderen Worten wird das Parameter-Fehlersignal (PERR), das von dem Fehlereingang (ERR) des Blocks 20'' empfangen wird, von den Blöcken 40, 54 und 60 verarbeitet, um ein korrespondierendes Stellglied-Regelsignal an dem Ausgang des Blocks 72 und ein korrespondierendes Stellglied-Treibersignal an dem Ausgang des Begrenzerblocks 76 zu erzeugen. Da allerdings der obere Sättigungseingang für den Anti-Windup-Logikblock 68 nun durch den unteren Sättigungswert (UBS2) definiert wird, der dem zweiten Stellglied zugeordnet ist, funktioniert der Anti-Windup-Logikblock 68 nicht derart, dass er den Integratorblock 100 des Integralblocks 60 deaktiviert, wenn das von dem Begrenzerblock 76 (20) erzeugte Stellglied-Treibersignal den oberen Sättigungswert (UBS1) erreicht. Stattdessen behält der Integratorblock 100 des Integralblocks 60 die Integration des Parameter-Fehlersignals bei und die Differenz zwischen dem am Ausgang des Blocks 72 erzeugten Stellglied-Regelsignal und dem von dem Ausgang des Blocks 76 erzeugten nun begrenzten Stellglied Treibersignal erzeugt einen positiven Differenzwert, der durch den Block 156 dem Eingang des Multiplikations-Blocks 158 zugeführt wird. Der Ausgang des Blocks 158 wird zu dem unteren Sättigungswert (LBS2) hinzu addiert und an den Signaleingang (SI) des zweiten Begrenzerblocks 166 angelegt. Der Begrenzerblock 166 funktioniert derart, dass er ein zweites Stellglied-Treibersignal am Ausgang OUT2 erzeugt, um dadurch ein zweites Stellglied zu regeln, wenn das von dem Ausgang OUT1 geregelte erste Stellglied seine erste maximale Stellgliedgrenze erreicht hat, die von dem oberen Sättigungswert UBS1 definiert ist. Der Integratorblock 100 des Integralblocks 60 behält die Integration des Parameterfehlerwerts (PERR) bei, bis das an dem Ausgang des Begrenzers 166 erzeugte zweite Stellglied-Treibersignal den zweiten oberen Sättigungswert (UBS2) erreicht, an welchem Punkt der Anti-Windup-Logikblock 68 den Integrator 100 in einer Weise deaktiviert, die nachfolgend beschrieben wird. Der Anti-Windup-Logikblock 68 schließt somit die Wechselwirkung zwischen dem von den korrespondierenden Ausgängen OUT1 und OUT2 des Blocks 20'' geregelten ersten und zweiten Stellgliedern aus, wenn das erste Stellglied-Treibersignal, das von dem Block 76 erzeugt wird, sich seiner oberen Sättigungsgrenze (UBS1) annähert, jedoch diese nicht überschreitet.
-
Nimmt man nun Bezug auf 7A bis 7C, so ist dort ein beispielhafter Betrieb des Doppelstellglied-PI-Reglers 20'' aus 6 innerhalb des Systems aus 1 gemäß der vorliegenden Erfindung gezeigt. In diesem Beispiel entspricht der Motor-Betriebsparameter-Sensor 14 1 aus 1 einem Turbolader-Drehzahlsensor, der ein Turbolader-Drehzahlsignal auf dem Signalpfad 24 1 erzeugt. Der in Block 28 aus 1 gespeicherte Parameter-Referenzwert entspricht einer Turbolader-Ziel-Drehzahl und der Parameterfehlerwert (PERR) in diesem Beispiel entspricht einem von einer Differenz zwischen dem Turbolader-Ziel-Drehzahlwert, der in Block 28 gespeichert ist, und dem Turbolader-Drehzahlsignal, das von dem Sensor 14 1 auf dem Signalpfad 24 1 erzeugt wird, definierten Turbolader-Drehzahl-Fehler. Auch in diesem Ausführungsbeispiel entspricht das Stellglied 16 1 einem Turbolader-Wastegate-Stellglied, das mit dem Ausgang OUT1 des PI-Reglerblocks 20'' aus 6 über einen Signalpfad 30 1 verbunden ist, und ein Ausgang OUT2 des PI-Reglers 20'' aus 6 entspricht dem Ausgang OUTK aus 1, wobei die in 1 dargestellte Stellgliedverarbeitung 32, einer Drehmoment-Kraftstoffzufuhr-Kurve entspricht, die einem abschließenden Kraftstoffzufuhr-Befehl zum Stellglied 16 K entspricht, welches in diesem Fall einem Kraftstoffsystem-Stellglied (das heißt einem Kraftstoff-Einspritzsolenoiden) entspricht. Das von dem Begrenzer 166 an dem Ausgang OUT2 des PI-Regler 20'' erzeugte Ausgangssignal entspricht somit einem Drehmoment-Reduzierungswert zwischen 0 und 1, wobei 0 einer maximalen Reduzierung entspricht und 1 gleich Null oder keiner Reduzierung entspricht. Nimmt man wiederum Bezug auf 7A bis 7C, so ist der Turbolader-Drehzahl-Kurvenverlauf 180 aus 7C gezeigt, der unter der maximalen Sollturbolader-Drezahllinie 182 zwischen 0 und 10 Sekunden arbeitet. Von 10 bis 20 Sekunden hat die Turbolader-Drehzahlkurve 180 aus 7C die Turbolader-Drehzahlgrenze 182 überschritten, ist jedoch auf diese Grenze durch die Wirkung des Wastegates begrenzt, welches von dem Stellglied-Treibersignal geregelt wird, das an dem Ausgang OUT1 durch den Begrenzer 76 wie durch die Wastegate-Positionskurve 184 aus 7A erzeugt wird. Während dieser Zeitperiode war der von dem Begrenzer 166 erzeugte Drehmoment-Reduzierungswert nicht aktiv, da der Wastegate-Stellglied-Ausgang des Begrenzers 76 dazu in der Lage war, die Turbolader-Drehzahl auf die Turbolader-Drehzahlgrenze 182 zu beschränken. Allerdings hat zwischen 20 und 40 Sekunden die Turbolader-Drehzahl 180 weiter zugenommen und das von dem Begrenzerblock 76 erzeugte Wastegate-Stellglied-Treibersignal hat seinen oberen Sättigungswert (UBS1) erreicht. Obwohl das Wastegate an diesem Punkt vollständig geöffnet ist, kann die Turbolader-Drehzahl 180 nicht auf die Turbolader-Drehzahlgrenze 182 beschränkt werden. In diesem Zeitfenster liegt das Ausgangssignal des zweiten Begrenzers 166 unterhalb des oberen Sättigungswerts (UBS2), so dass der Anti-Windup-Logikblock 68 den Integratorblock 100 des Integralblocks 60 in einem aktiven Zustand hält. Dies führt dazu, dass der Arithmetikblock 156 ein positives Ausgangssignal erzeugt, da das an dem Ausgang des Blocks 72 erzeugte Stellglied-Regelsignal nun größer als das Obergrenzen-Stellglied-Treiber-Ausgangssignal ist, das von dem Block 76 erzeugt wird. Ein von dem Block 156 erzeugter positiver Wert aktiviert den Begrenzerblock 166, so dass ein Drehmoment-Reduzierungswert zwischen etwa 22 und 40 Sekunden in der Zeitlinie aus 7A bis 7C wirksam wird, so dass die Turbolader-Drehzahl 180 unter der Turbolader-Drehzahlgrenze 182 mit geringem Übersteuern gehalten wird, wie in 7C gezeigt. Zwischen 40 und 50 Sekunden hat sich die Turbolader-Drehzahl hinreichend verlangsamt, so dass eine Drehmoment-Reduzierung 186 nicht länger erforderlich ist, und die Turbolader-Drehzahl 180 kann durch die Wirkung des Wastegate-Stellglied-Treibersignals 184, das an dem Ausgang des Bregrenzers 76 erzeugt wird, auf die Turbolader-Drehzahlgrenze 182 beschränkt werden. Zwischen 50 und 60 Sekunden liegt die Turbolader-Drehzahl 180 unter der Turbolader-Drehzahlgrenze 182, so dass keiner der Begrenzerkreise 76 und 166 ein Ausgangssignal erzeugt, um entweder das Wastegate-Stellglied oder den Drehmoment-Reduzierungswert zu regeln.
