DE10216874A1 - Verfahren zum Ablegen einer Information auf einem Halbleiter-Chip eines Wafers sowie Halbleiter-Chip - Google Patents

Abstract

Erfindungsgemäß wird ein Verfahren zum Ablegen einer Information auf einem Halbleiter-Chip 2 eines Wafers 1 vorgeschlagen, wobei der Wafer 1 nach der Prozessierung und Prüfung mit einer Waferabdeckung 5 versehen wird. Die Waferabdeckung 5 weist Kontaktelement 34 auf, die über Leiterbahnen 32 mit Bondpads 31 des Chips 2 verbunden sind. An diesen Kontaktelementen 34 können auch die Prüfungen durchgeführt werden, deren Messwerte mit vorherigen Prüfschritten vergleichbar sind. Auf jedem Halbleiter-Chip 2 des Wafers 1 wird eine individuelle Kennung ID aufgebracht. Durch Zuordnung der Messwerte zu der jeweiligen Kennung der Halbleiter-Chips 2 können insbesondere auch Messwerte von vereinzelten Bauelementen oder Module in vorteilhafter Weise mit Messwerten auf Waferebene verglichen werden. Dadurch können beispielsweise Rückschlüsse auf Fertigungsparameter erleichtert und der Fertigungsprozess einfacher gesteuert werden. Auch lässt sich der Testaufwand deutlich reduzieren und vereinfachen.

Description

• Die Erfindung besteht in einem Verfahren zum Ablegen einer Information auf einem Halbleiter-Chip eines Wafers, wobei der Wafer nach der Prozessierung und wenigstens einer elektrischen Prüfung mit einer Waferabdeckung (Wafer Level Package) versehen wird, die als Isolierschicht ausgebildet ist und Kontaktelemente aufweist, die über eine Umverdrahtung mit Bondpads des Halbleiter-Chips verbunden sind. An den Kontaktelementen die elektrischen Prüfungen durchführbar, deren Messwerte mit der wenigstens einen vorherigen elektrischen Prüfung vergleichbar sind, beziehungsweise von einem Halbleiter-Chip nach der Gattung der nebengeordneten Ansprüche 1 und 11.
• Bekanntlich werden beim Herstellungsprozess von integrierten Schaltungen, die als Halbleiter-Chips auf einem Wafer angeordnet sind, die verschiedenen Fertigungsschritte durch entsprechende elektrische Prüfschritte überwacht, wobei die einzelnen Messwerte auch protokolliert werden können. Durch Vergleich der Messwerte mit vorgegebenen Sollwerten, durch Ausloten von Parameterfenstern, aber auch durch den Vergleich der Messwerte mit vorhergegangenen Prüfschritten, beispielsweise auf Waferebene, können wichtige Schlüsse für die Prozesssteuerung geschlossen und auch die Qualität der gefertigten Bauelemente überwacht werden.
• Eine weitere wichtige Anwendung wird auch in Reparaturschritten gesehen, bei denen beispielsweise mittels einer Fuse- Einrichtung defekte Schaltungsteile durch andere Schaltungsteile ersetzt werden können. Bei solchen Reparaturschritten können auch elektrische Parameter auf ihren Sollwert nachgetrimmt werden.
• Die Waferherstellung, insbesondere mit sehr großen Wafern erfordert äußerste Präzision in der Prozessführung und sorgfältigste Handhabung der einzelnen Prozessschritte, da viele Faktoren die Eigenschaften und die Qualität der späteren Chips beeinflussen können. Beispielweise können beim Diffusionsprozess Temperaturgradienten oder unterschiedliche Gasströmungen über dem Wafer sowie die Einwirkungsdauer erhebliche Einflüsse auf die Qualität und die späteren elektrischen Eigenschaften der zu fertigen Halbleiter-Chips bewirken. Aus diesem Grund ist es daher erforderlich, dass die relative Position der einzelnen Chips auf dem früheren Wafer auch nachträglich noch festgestellt werden kann, um zum Beispiel mögliche Fehlerursachen bei der Waferherstellung aufdecken zu können.
• Bisher wurde dieses Problem beispielsweise dadurch gelöst, dass jedem Halbleiterchip eine individuelle Kennung zugeordnet wurde. Die Kennung wurde einer Fuse-Einrichtung mit einem Laser für jeden Chip individuell eingeprägt.
• Bei elektrisch auslesbaren Fuses ist nachteilig, dass dieses Verfahren relativ teuer ist, da die Programmierung aufwändig ist. Ein weiterer Nachteil besteht auch darin, dass für die Kennung eine gewisse Chipfläche zur Verfügung gestellt werden muss, die für schaltungstechnische oder elektrische Zwecke dann nicht mehr zur Verfügung steht.
• Abgesehen von den genannten Nachteilen erfordert auch das Auslesen und die Dekodierung der Kennung einigen Aufwand an Programmierung und Rechenzeit. Bei den heutigen komplexen integrierten Schaltungen, beispielsweise Speicherschaltungen wie DRAM's (Dynamic Random Access Memory), bei denen sehr viele Prüfungen (Tests) auf einem Halbleiter-Chip durchgeführt werden müssen, ist dies unerwünscht, da die Prüfzeiten ohnehin schon sehr lange andauern und damit teure Messkapazitäten binden.
• Der Erfindung liegt die Aufgabe zu Grunde, das Verfahren zur Prüfung von Halbleiter-Chips während des Fertigungsprozesses zu vereinfachen beziehungsweise die Halbleiter-Chips kostengünstiger herzustellen. Diese Aufgabe wird mit den Merkmalen der nebengeordneten Ansprüche 1 und 11 gelöst.
• Das erfindungsgemäße Verfahren zum Ablegen einer Information auf einem Halbleiter-Chip eines Wafers mit den kennzeichnenden Merkmalen der nebengeordneten Ansprüche 1 und 11 hat demgegenüber den Vorteil, dass die Kennung bei allen Prüfungen auf Waferebene, also sowohl beim Wafer Test (Front End Test) als auch beim Testen nach Aufbringung einer Waferabdeckung (Wafer level Package) nicht ausgelesen werden muss, da die Chipanordnung auf dem Wafer weiterhin erhalten bleibt und somit jeder Chip auf Grund seiner relativen Koordinaten auf dem Wafer eindeutig identifizierbar bleibt. Als besonders vorteilhaft wird angesehen, dass die Kennung auch nach dem Vereinzeln der Halbleiter-Chips optisch auslesbar ist, so dass auch die Messwerte vom Back End Test am fertigen Bauteil oder Modul mit Messwerten auf Waferebene individuell verglichen werden können. Insgesamt lässt sich dadurch der Testaufwand verringern.
• Bei dem erfindungsgemäßen Halbleiter-Chip ergibt sich der Vorteil, dass die Kennung direkt auf die Waferabdeckung aufgebracht werden kann, so dass keine Chipfläche hierfür benötigt wird. Auf diese Weise wird erzielt, dass beispielsweise Messwerte am fertigen Bauelement oder Modul mit früheren Messwerten des individuellen Chips auf Waferebene verglichen werden können. Dadurch ergibt sich der Vorteil, dass beispielsweise in einem Fehlerfall jederzeit Rückschlüsse auf die Fertigungsdaten und -parameter jedes einzelnen Bauelementes möglich sind.
• Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des in den nebengeordneten Ansprüche 1 und 11 angegebenen Verfahrens beziehungsweise des Halbleiter-Chips gegeben. Als besonders vorteilhaft wird dabei angesehen, dass die Kennung als optisch lesbare Information auf die Waferabdeckung oder auf die Rückseite des Halbleiter-Chips aufgebracht wird. Dadurch lässt sich auch am verpackten Bauelement die Kennung auslesen und somit die frühere Lage des Chips auf dem Wafer feststellen. Auf diese Weise kann auf Laserfuses für die Kennung verzichtet werden. Dadurch wird Chipfläche eingespart, so dass sich die Herstellungskosten weiter reduzieren.
• Die Kennung wird vorzugsweise mit einer Laser-Einrichtung oder einem lithographischem Verfahren auf die Waferabdeckung aufgebracht. Mit der Laser-Einrichtung lässt sich die Kennung leicht auf die Oberfläche der Waferabdeckung einbrennen. Das lithographische Verfahren kann dagegen leicht mit einem anderen Arbeitsschritt kombiniert werden, so dass keine weiteren Kosten entstehen.
• Als besonders günstige Lösung für die Aufbringung der Kennung wird die Ausbildung als Barcode angesehen. Der Barcode lässt sich leichter ablesen als eine elektrisch auslesbare Kennung. Auch erscheint das Auslesen des Barcodes zuverlässiger als eine Ziffernfolge, insbesondere wenn einzelne Teile einer Ziffer durch Verschmutzung oder Abrieb unkenntlich geworden sind.
• Das optische Auslesen der Kennung lässt sich mit sehr einfachen Mitteln vorteilhaft durchführen, auch ohne den Chip elektrisch zu kontaktieren.
• Eine weitere günstige Lösung wird darin gesehen, dass die Kennung wahlweise Hinweise auf Chipkoordinaten entsprechend der früheren Lage des Chips auf dem Wafer, die Wafernummer des Halbleiter-Chips, die Losnummer, Typ-, Prozess- und/oder Herstellerdaten enthält. Damit sind alle wichtigen Referenzdaten mit einem Blick erkennbar, so dass in einem Fehlerfall sofort erkennbar ist, nach welchen Prozessdaten der Halbleiter-Chip gefertigt wurde. Auch lässt sich gegebenenfalls daraus ableiten, ob noch weitere Bauelemente oder Module von solch einem Fehler betroffen sein könnten, falls dieser Fehler prozessbedingt sein sollte.
• Eine weitere günstige Lösung wird auch darin angesehen, die Kennung bei Messungen auf Scheibenebene nicht auszulesen. Dieser Aufwand kann eingespart werden, da die Position der einzelnen Halbleiter-Chips auf dem Wafer ohnehin bekannt ist. Denn durch sequentielles und zeilenweises Testen der einzelnen Halbleiter-Chips können die Messdaten jedem einzelnen Halbleiter-Chip eindeutig zugeordnet werden, wenn die Koordinaten, die Wafernummer und die Losnummer bekannt sind.
• Bei dem Halbleiter-Chip ist eine optische Kennzeichnung auf der Waferabdeckung leicht auch am vereinzelten Bauelement erkennbar.
• Ein Barcode ist einfacher auszulesen als eine Buchstaben- oder Ziffernfolge, da er ohne viel Aufwand und lageunabhängig gelesen werden kann.
• Von Vorteil erscheint auch, dass die Kennung mit einem einfachen lithographischen Verfahren aufgebracht werden kann.
• Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in den Figuren näher erläutert.
• Die Fig. 1a bis d zeigen in schematischer Darstellung den Prüfablauf bei der Chipherstellung, wie er beim bekannten Stand der Technik durchgeführt wird.
• Die Fig. 2a bis d zeigen einen geänderten Prüfablauf mit Wafer Level Package nach dem Stand der Technik, auf dem ein Ausführungsbeispiel der Erfindung basiert, die Fig. 3a bis d zeigen auszugsweise eine erfindungsgemäße Waferabdeckung mit Barcode in schematischer Ausführung.
• Bei dem schematisch dargestellten Prüfablauf für Halbleiterchips auf einem Wafer gemäß den Fig. 1a bis d wird zunächst erläutert, wie beim bekannten Stand der Technik die einzelnen Prüfschritte mit vorgegebenen Testprogrammen auf Waferebene (Front End Test), als fertig verkapseltes Bauelement und/oder als Modul, bei dem mehrere einzelne Halbleiter- Chips zu einer größeren Einheit zusammengeschaltet sind (Back End Test), durchgeführt wird. Die ersten elektrischen Prüfungen (Tests) können frühestens erst dann durchgeführt werden, wenn der Halbleiter-Wafer 1 mit den darauf integrierten Halbleiter-Chips 2 vollständig fertig prozessiert ist. Viele Wafer 1 werden dabei in Form eines Loses gleichzeitig prozessiert, wobei jeder Wafer eine entsprechende Wafernummer und Losnummer erhält. Jeder Wafer kann wiederum je nach seiner Größe, seines Scheibendurchmessers und der Flächengröße der einzelnen Chips 2 mehrere hundert Chips 2 enthalten, die somit gleichzeitig prozessiert werden. Auf jedem Wafer 1 können nun die einzelnen Chips 2 mit Hilfe eines speziellen Testboards und Testprogramm eines Tester auf Waferebene, in dem sogenannten Front End Test sequentiell oder parallel gemessen werden. Dabei werden im wesentlichen Funktions- und Parameter-Tests durchgeführt, um die geforderten Datenblattbedingungen zu überprüfen.
• Um die einzelnen Chips 2 den jeweiligen Messwerten später zuordnen zu können, wird - beim bekannten Stand der Technik - bei diesem Wafer Test jeder Chip 2 mit einer individuellen Kennung (ID, Identity Code) versehen. Beim Stand der Technik wird die Kennung als Fuse-Reihe geschaltet. Die Kennung kann auch weitere Informationen wie eine Scheibennummer, eine Losnummer, Typ und andere Hersteller spezifische Angaben enthalten.
• Treten Fehler oder Fehlfunktionen an einzelnen Schaltungsteilen eines Chips 2 auf, dann können diese unter bestimmten Voraussetzungen mit einer Fuse-Einrichtung repariert werden, so dass nicht jeder Fehler auf einem Chip 2 unmittelbar zum Verwerfen des Chips 2 führen muss. In der Regel werden hier Laser gesteuerte Fuse-Einrichtungen verwendet.
• Alternativ sind auch Fuse-Einrichtungen verwendbar, die auf elektrischem Wege durch einen Stromstoß eine Leiterbahn auf dem Chip 2 auftrennen oder auch eine Verbindung zwischen zwei benachbarten Leiterbahnen oder Elementen erzeugen können.
• Nach dem Reparaturschritt muss die Messung wiederholt werden, um sicher zu sein, dass der Fehler erfolgreich behoben wurde.
• Fig. 1a zeigt einen derartigen bekannten Wafer 1, auf dem einige Chips 2 in Reihen und Spalten angeordnet sind. Jeder Chip 2 enthält die oben beschriebene individuelle Kennung ID.
• Nach erfolgreicher Prüfung und/oder Reparatur des Wafers 1, bei der bisher auch die Kennung ausgelesen werden musste, um die Messwerte dem individuellen Chip 2 zuordnen zu können, werden die einzelnen Chips 2 beispielsweise durch Sägen getrennt, wie in Fig. 1b angedeutet ist. Danach werden gemäß Fig. 1c die einzelnen Chips 2 in ein entsprechendes Gehäuse eingebaut, so dass sie als gekapseltes Bauelement 3 besser handhabbar und vor Beschädigungen geschützt sind.
• Nach der Montage und Verkapselung erfolgt auch hier wieder eine Prüfung, beispielsweise ein High Speed Test. Es kann aber auch bei unterschiedlichen Temperaturen geprüft und/oder ein Burn-In durchgeführt werden, je nach Anforderungsprofil. Die Chips können als elektronische Bauelemente verschiedenster Art, wie z. B. Halbleiterspeicher wie DRAM, Mikroprozessoren oder elektronische Schaltungen ausgebildet sein.
• Bekannt ist weiterhin, dass auch mehrere Chips 2 zu einem Modul 4 zusammengeschaltet werden, wie in Fig. 1d dargestellt ist. Beispielsweise werden bei DRAM's mehrere Speicherchips 2 zu einem Modul 4 zusammengeschaltet, das dann eine entsprechend größere Speicherkapazität hat. Danach erfolgt wieder eine Prüfung in einem sogenannten Back End Test, um mögliche bei der Montage entstandene Fehler auszufiltern.
• Wie aus den Fig. 1a-d erkennbar ist, ist der oben beschriebene Montage- und Testablauf beim bekannten Stand der Technik relativ aufwändig. Insbesondere die vielen Prüfschritte, die bei Speicherschaltungen mit vielen Speicherzellen wie DRAM's notwendig sind, sind sehr Zeit- und kostenintensiv. Hinzu kommt, dass Rückschlüsse auf die Messwerte auf Waferebene nur gezogen werden können, wenn zu jedem Bauelement 3 oder Modul 4 auf Bauelementebasis oder Back End Test beim Modul auch die Kennung ID der einzelnen Chips 2 ausgelesen werden kann. Nur dann lässt sich ein Vergleich der gemessenen Daten mit früheren Messwerten auf Waferebene durchführen. Das häufige Auslesen der Kennung sowohl beim Wafertesten als auch beim End Test beziehungsweise beim Back End Test erfordert ebenfalls einen nicht zu vernachlässigen Programmier- und Zeitaufwand.
• Diese Nachteile werden bei dem erfindungsgemäßen Ausführungsbeispiel entsprechend den Fig. 2a-d in vorteilhafter Weise weitgehend vermieden. Zunächst werden in ähnlicher Weise wie beim zuvor beschriebenen Stand der Technik auf dem Wafer 1 die erforderlichen Prüfungen wie Parametertest, Funktionstests usw. durchgeführt (Fig. 2a). Diese Tests können auch bei verschiedenen Temperaturen (Hochtemperatur, Tieftemperatur) durchgeführt werden. Des weiteren kann ein Burn-In (Alterungstest) oder ähnliches auf Waferebene durchgeführt werden. Eine individuelle Kennung kann vor den Tests auf die Chips 2 aufgebracht werden. Dies ist aber in diesem Fertigungsstadium im allgemeinen nicht erforderlich, da die Kennung später aufgebracht werden kann, wenn auf den Wafer 1 eine Gehäuseabdeckung (Wafer level Package) 5 aufgebracht wurde.
• Generell wird vorgeschlagen, als individuelle optisch auslesbare Kennung ID wenigstens die Koordinaten des Chips 2 auf dem Wafer 1 oder eine entsprechende Kodierung zu verwenden, die seine Position auf dem Wafer 1 kennzeichnen. Da jeder Chip 2 auf einem Wafer 1 unterschiedliche Koordinaten aufweist, ist somit eine eindeutige Zuordnung der einzelnen Chips 2 sichergestellt.
• Bei allen Prüfungen der einzelnen Chips 2 auf Waferebene müssen die Koordinaten nicht extra ausgelesen werden, um die Messwerte zuordnen zu können. Die Messwerte werden einfach den Chipplätzen des Wafers, d. h. den Koordinaten der Chips zugeordnet und abgelegt. Das spart in nicht unerheblichem Umfang Prüfzeiten ein, so dass die Fertigungskosten gesenkt werden können, ohne den Vorteil zu verlieren, dass die gewonnenen Messwerte auch früheren Prüfungen eines individuellen Chips 2 zugeordnet werden können.
• Zum Testen der einzelnen Chips 2 ohne den Wafer zu zersägen, ist es jedoch notwendig, dass auf den Wafer 1 eine Waferabdeckung 5 (Wafer Level Package) aufgebracht wird, wie in Fig. 2b angedeutet ist. Der Wafer 1 wird vorher nicht zersägt, wie zu Fig. 1b erläutert wurde, sondern bleibt vollständig mit allen Chips 2 erhalten. Dadurch bleiben automatisch auch die Zuordnungen, d. h. die Koordinaten der einzelnen Chips erhalten. Somit wird in vorteilhafter Weise eine Programmierung der Koordinaten und deren Auslesen eingespart, da die relative Position der einzelnen Chips 2 auf jedem Wafer 1 bekannt ist, wie zuvor schon erläutert wurde.
• Die Waferabdeckung 5 umfasst für jeden Chip 2 die erforderlichen Kontakte und eine entsprechende Umverdrahtung (Leiterbahnen), über die beispielsweise die einzelnen Bondpads eines Chips 2 über elektrische Verbindungen mit Kontakten verbunden sind, an denen dann die einzelnen Prüfungen oder Tests durchgeführt werden können. Beispielsweise können somit über ein vereinfachtes und preiswerteres Testboard Verbindungen zu einem Testsystem (in den Figuren nicht dargestellt) hergestellt werden, über die alle die Tests durchgeführt werden, die auch an einem einzelnen Bauelement 3 erfolgen könnten. Die so gewonnenen Messwerte sind somit wegen der bekannten Chipposition auf dem Wafer 1 mittels der Koordinaten weiterhin für jeden Chip 2 mit seinen früheren Messwerten auf Waferebene vergleichbar.
• Die Kennung ID kann integriert in die Waferabdeckung oder alternativ auf die Ober- oder Rückseite des Halbleiter-Chips 2 aufgebracht werden. Dadurch ist die Kennung auch dann sichtbar und optisch auslesbar, wenn beispielsweise der Halbleiter-Chip 2 ohne weitere Verkapselung auf eine gedruckte Platine aufgelötet wurde. Die Kennung wird beispielsweise als Barcode mit einem Farbdruckverfahren aufgebracht.
• Als alternative Lösung wird vorgeschlagen, die Kennung ID mit einem per se bekannten lithographischen Verfahren, vorzugsweise in Kombination mit der Strukturierung der Metallbahnen 32, aufzubringen. In dieser Ausführung besteht die Kennung vorzugsweise aus dem gleichen Material wie die Metallbahn 32.
• Die Kennung enthält die Koordinaten des Chips 2 und vorzugsweise weitere Parameter wie eine Wafernummer, Losnummer, Typ, Prozess- und/oder Herstellerdaten usw. Die Kennung wird vorzugsweise mit einer Laser-Einrichtung auf die Oberfläche der Waferabdeckung 5 beziehungsweise auf die Rückseite des Halbleiter-Chips 2 beispielsweise als Barcode oder Ziffernfolge eingebrannt, so dass sie jederzeit mit einem optischen Lesegerät wieder ausgelesen werden kann.
• Die Kennung ist optisch auslesbar, insbesondere auch dann, wenn der Wafer 1 zersägt und die einzelnen Halbleiter-Chips nun als fertige Bauelemente verfügbar sind. In dieser Form können die Bauelemente ohne weitere Verkapselung beispielsweise mit den Kontaktfedern auf eine gedruckte Platine aufgelötet werden. Back End Tests können nun der individuellen Kennung ID eines Bauteils zugeordnet werden, so dass ein Vergleich mit Messwerten auf Waferebene möglich sind.
• Bezüglich der Fig. 2b lassen sich auch Reparaturschritte mit elektrischen Fuse-Einrichtungen durchführen, wie sie zuvor zum Stand der Technik (Fig. 1a bis d) erläutert wurden. Nach einem Reparaturschritt erfolgt sicherheitshalber eine entsprechende Nachkontrolle.
• Nach diesem Arbeitsgang werden entsprechend der Fig. 2c die einzelnen Chips 2 zum Beispiel durch Sägen separiert und können als fertiges Bauelement 3 (ähnlich wie in Fig. 1c dargestellt) weiter verarbeitet werden.
• Werden dagegen mehrere Chips 2 entsprechend der Fig. 2d zu einem Modul 4 zusammengeschaltet, dann können die zuvor beschriebenen Modul Tests (Back End Tests) entsprechend durchgeführt werden. In diesem Fall ist auch die Zuordnung der Messwerte mit den Messwerten früherer Prüfungen auf Waferebene gewährleistet, wenn die Kennung ID beispielsweise direkt auf eine Isolationsschicht 8 der Waferabdeckung 5 aufgebracht wurde, wie zuvor beschrieben wurde. Die Programmierung der Kennung erfolgt vor dem Vereinzelungsschritt und wird für jeden Chip 2 benötigt. Die Kennung kann entsprechend verschlüsselt sein.
• Fig. 3a zeigt einen Chip 2 mit einer integrierten Schaltung 6 und einer ID Kennung, die in Form eines Barcodes ausgebildet sind. Die integrierte Schaltung 6 ist beispielsweise als DRAM Halbleiterspeicherbaustein ausgebildet.
• In den Fig. 3a bis d ist eine Ausführungsform der Waferabdeckung auf einem Chip 2 eines Wafers 1 schematisch dargestellt. Fifur 3a zeigt in Draufsicht einen vereinzelten Chip 2, der mit der Waferabdeckung 5 abgedeckt ist. Die Waferabdeckung 5 ist isolierend beispielsweise aus einer dünnen Isolationsschicht 8 gebildet und enthält eine Vielzahl von Kontakten 33, die über Leiterbahnen (Umverdrahtung 32) mit Bondpads 31 des Chips 2 verbunden sind. Da die ganze Fläche der Waferabdeckung 5 genutzt werden kann, sind die Kontakte 33 wesentlich größer ausgeführt als die Bondpads 31 des Chips 2. An einer geeigneten Stelle der Waferabdeckung, einer Isolationsschicht oder der Chipoberfläche ist die Kennung ID aufgebracht.
• Fig. 3b zeigt ausschnittweise in vergrößerter Darstellung einen Kontakt 33, zu dem eine Leiterbahn der Umverdrahtung 32 geführt ist.
• Fig. 3c zeigt ausschnittweise den Chip 2 im Querschnitt mit der dünnen Isolationsschicht der Waferabdeckung 5 (dunkler Strich in Fig. 3c). Des weiteren ist ein Bondpad 31 des Halbleiter-Chips 2 erkennbar, der über eine Leiterbahn 32 mit einem Kontakte 33 eines Kontaktelementes 34 verbunden ist. Die Kontakte 33 sind erhaben und federnd ausgeführt. Dadurch kann beispielsweise mit einer einfachen Printplatine ein Testboard aufgebaut werden, das an der Spitze der erhabenen Kontakte 33 kontaktiert wird.
• Fig. 3d zeigt in vergrößerter Darstellung ein Kontaktelement 34 mit einem erhabenen Kontakt 33 im Querschnitt, zu dem eine Leiterbahn 32 geführt ist. Bei dieser Ausführung ist die Kennung ID auf der Rückseite des Chips 2 aufgebracht. Bezugszeichenliste 1 Wafer/Halbleiterwafer
  2 Halbleiter-Chip/Chip
  3 (gekapseltes) Bauelement
  4 Modul
  5 Waferabdeckung
  31 Bondpads
  32 Umverdrahtung/Leiterbahn
  33 Kontakt
  34 Kontaktelement
  ID Kennung
  6 Integrierte Schaltung
  7 Fuseschaltung
  8 Isolationsschicht
  

Claims (11)

1. Verfahren zum Ablegen einer Information auf einem Halbleiter-Chip (2) eines Wafers (1), wobei der Wafer (1) nach der Prozessierung und wenigstens einer elektrischen Prüfung mit einer Waferabdeckung (5) versehen wird, die als Isolierschicht (8) ausgebildet ist und Kontaktelemente (34) aufweist, die über eine Umverdrahtung (32) mit Bondpads (31) des Halbleiter-Chips (2) verbunden sind, und wobei an den Kontaktelementen (34) die elektrischen Prüfungen durchführbar sind, deren Messwerte mit der wenigstens einen vorherigen elektrischen Prüfung vergleichbar sind, dadurch gekennzeichnet, dass auf den Halbleiter-Chips (2) eine individuelle Kennung (ID) aufgebracht wird, die auch nach der Vereinzelung des Halbleiter-Chips (2) auslesbar ist, und dass die Kennung (ID) als optisch lesbare Information integriert in die Waferabdeckung (5) oder die Vor- oder Rückseite des Halbleiter-Chips (2) aufgebracht wird.

2. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Kennung (ID) mittels einer Laser-Einrichtung oder mit einem lithographischen Verfahren auf die Waferabdeckung (5) aufgebracht wird.

3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Kennung (ID) als Barcode aufgebracht wird.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Kennung (ID) optisch auslesbar ist.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Kennung (ID) ein Erkennungslabel für den Hersteller aufweist.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Kennung (ID) Hinweise auf Chipkoordinaten, eine Wafernummer, Losnummer, Typ-, Prozess- und/oder Herstellerdaten enthält.

7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass bei Messungen auf Scheibenebene die Kennung (ID) nicht ausgelesen wird.

8. Halbleiter-Chip mit einer Waferabdeckung (5), die als Isolierschicht (8) ausgebildet ist und Kontaktelemente (34) aufweist, die über eine Umverdrahtung (32) mit Bondpads (31) des Halbleiter-Chips (2) verbunden sind, dadurch gekennzeichnet, dass auf der Waferabdeckung (5) oder der Vor- oder Rückseite des Halbleiter-Chips (2) eine individuelle Kennung (ID) angeordnet ist und dass die Kennung (ID) eine optische Kennzeichnung aufweist.

9. Halbleiter-Chip nach Anspruch 8, dadurch gekennzeichnet, dass die Kennung (ID) einen Barcode aufweist.

10. Halbleiter-Chip nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass die Kennung (ID) nach einem lithographischen Verfahren aufgebracht ist.

11. Halbleiter-Chip nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass der Halbleiter-Chip (2) eine Speicherschaltung, vorzugsweise ein DRAM aufweist.