DE10209028A1 - Verfahren zur Herstellung einer Gatestruktur - Google Patents

Verfahren zur Herstellung einer Gatestruktur

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Abstract

Es wird ein Verfahren zur Bildung einer Gatestruktur bereitgestellt. Das Herstellungsverfahren umfasst die Schritte: Bereitstellen eines Halbleitersubstrats; Bilden einer Isolationsschicht, einer ersten Gateleiterschicht, einer zweiten Gateleiterschicht und einer Maskenschicht auf dem Halbleitersubstrat; Entfernen von Teilen der Maskenschicht, des Halbleitersubstrats und der ersten Gateleiterschicht, um die Gatestruktur durch Ätzen zu definieren; Ausführen eines Reinigungsvorgangs an dem Halbleiter mit einem speziellen Reinigungsmittel zum Ätzen der zweiten Gateleiterschicht, um Teile der zweiten Gateleiterschicht in der Gatestruktur zu entfernen; und Durchführen einer Wärmebehandlung an dem Halbleitersubstrat und Bilden eines Isolationsabstandselements an der Seitenfläche der Gatestruktur.

Description

    GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft ein Verfahren zur Bildung einer Gatestruktur und betrifft insbesondere ein Verfahren zur Bildung einer Gatestruktur in einem Halbleiterherstellungsprozess.
    • HINTERGRUND DER ERFINDUNG
  • Es sei auf die Fig. 1A-1D verwiesen, die einen Gatestruktur-Herstellungsprozess eines Metall-Oxid-Halbleitertransistors zeigen. In Fig. 1A ist das Entfernen von Bereichen einer Polysiliciumschicht 121, einer Wolframsilicidschicht 122 (WSix) und einer Siliciumnitridschicht 123 gezeigt, die nacheinander auf einem Siliciumsubstrat 10 und einer Gateisolierschicht 11 gebildet sind, um mittels Ätzen die Gatestruktur zu definieren; anschließend wird eine Gatestruktur 13 gebildet. Nach dem Entfernen der restlichen Polymere des vorhergehenden Ätzprozesses mittels eines Reinigungsvorgangs (wie in Fig. 1B gezeigt ist, wird für gewöhnlich eine verdünnte Flusssäurelösung (DHF) bevorzugt), schließen sich eine rasche thermische Oxidation (RTO) und die Herstellungsprozesse für die Siliciumnitridabstandselemente 14 (wie in Fig. 1C gezeigt) an. Wie in Fig. 1C deutlich zu sehen ist, verursacht die Wolframsilicidschicht 122 (WSix) überstehende Bereiche an beiden Seiten, da die thermischen Ausdehnungskoeffizienten der Polysiliciumschicht 121 und der Wolframsilicidschicht 122 (WSix) unterschiedlich sind und nach einem Prozess wie dem raschen thermischen Oxidieren der thermische Expansionskoeffizient der Wolframsilicidschicht 122 (WSix) größer wird. Folglich ist es sehr wahrscheinlich, dass die Wolframsilicidschicht 122 aufgrund eines Materialverlusts des Stickstoffsilicidabstandselements 14 freigelegt wird, wenn in einem anschließenden Prozess Kontakte zu der Kontaktöffnung der Bitleitung hergestellt werden. Aufgrund des Freiliegens der Wolframsilicidschicht 122 tritt ein Kurzschluss zu dem anschließend aufgefüllten Kontaktleiter 15 (z. B. Polysilicium oder Wolfram) auf. Somit werden sich die Bauteile irregulär verhalten und der Durchsatz wird nachteilig beeinflusst. Demgemäß wird in der vorliegenden Erfindung versucht, diese Nachteile zu beheben oder zumindest zu verbessern.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Bilden einer Gatestruktur eines Metall-Oxid-Halbleitertransistors im Halbleiterherstellungsprozess bereitzustellen.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren bereitzustellen, um das Kurzschlussproblem in einem Gatestruktur-Herstellungsprozess zu vermeiden, wenn dieses Problem des Kurzschlusses durch das Hervorragen des zweiten Gateleiters verursacht ist.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Reinigungsmittel bereitzustellen, das in der Lage ist, den zweiten Gateleiter zu ätzen, um einen Reinigungsvorgang für ein Halbleitersubstrat mit der Gatestruktur durchzuführen, um das Kurzschlussproblem während des Reinigungsvorgangs zu vermeiden.
  • Die vorliegende Erfindung stellt ein Herstellungsverfahren für eine Gatestruktur bereit. Das Herstellungsverfahren umfasst die Schritte: Bereitstellen eines Halbleitersubstrats; Bilden einer Isolierschicht, einer ersten Gateleiterschicht, einer zweiten Gateleiterschicht und einer Maskenschicht auf dem Halbleitersubstrat; Entfernen von Teilen der Maskenschicht, des Halbleitersubstrats und der ersten Gateleiterschicht, um die Gatestruktur durch Ätzen zu definieren; Durchführen eines Reinigungsprozesses an dem Halbleiter mit einem speziellen Reinigungsmittel zum Ätzen der zweiten Gateleiterschicht, um damit Bereiche der zweiten Gateleiterschicht in der Gatestruktur zu entfernen; und Durchführen einer Wärmebehandlung an dem Halbleitersubstrat und Bilden eines Isolationsabstandselements an den Seitenflächen der Gatestruktur.
  • Vorzugsweise ist in dem Verfahren zur Bildung einer Gatestruktur das Halbleitersubstrat ein Siliciumsubstrat.
  • Vorzugsweise ist in dem Verfahren zur Bildung einer Gatestruktur die Isolierschicht eine Siliciumoxidschicht.
  • Vorzugsweise ist die erste Gateleiterschicht in dem Verfahren zur Bildung einer Gatestruktur eine dotierte Polysiliciumschicht.
  • Vorzugsweise ist die zweite Gateleiterschicht in dem Verfahren zur Bildung einer Gatestruktur eine Wolframsilicidschicht.
  • Vorzugsweise wird in dem Verfahren zur Bildung einer Gatestruktur die zweite Gateleiterschicht in ihrer Dicke um ungefähr 10-15 nm durch den Reinigungsvorgang redutiert.
  • Vorzugsweise ist die Maskenschicht in dem Verfahren zur Bildung einer Gatestruktur eine Siliciumnitridschicht.
  • Vorzugsweise ist das Isolationsabstandselement in dem Verfahren zur Bildung einer Gatestruktur ein Siliciumnitridabstandselement.
  • Vorzugsweise ist in dem Verfahren zur Bildung einer Gatestruktur das Reinigungsmittel eine Mischlösung mit Ammoniak (NH4OH) oder Kaliumhydroxid (KOH).
  • Vorzugsweise ermöglicht es das Reinigungsmittel in dem Verfahren zur Bildung einer Gatestruktur, die zweite Gateleiterschicht bei einer Temperatur im Bereich von 35°C bis 70°C zu ätzen.
  • Vorzugsweise wird in dem Verfahren zur Bildung einer Gatestruktur der Reinigungsvorgang bei einer Temperatur von 65°C durchgeführt.
  • Vorzugsweise wird in dem Verfahren zur Bildung einer Gatestruktur der Reinigungsvorgang für eine Zeitdauer im Bereich von 1 bis 10 Minuten durchgeführt.
  • Vorzugsweise wird in dem Verfahren zur Bildung einer Gatestruktur der Reinigungsvorgang für ungefähr 2 Minuten durchgeführt.
  • Vorzugsweise ist in dem Verfahren zur Bildung einer Gatestruktur das Reinigungsmittel eine Mischlösung mit Kaliumhydroxid (KOH), Wasserstoffperoxid (H2O2) und deionisiertem Wasser in einem Verhältnis von 1 : 2 : 50.
  • Vorzugsweise ist in dem Verfahren zur Bildung einer Gatestruktur das Reinigungsmittel eine Mischlösung mit Ammoniak (NH4OH), Wasserstoffperoxid (H2O2) und deionisiertem Wasser in einem Verhältnis von 1 : 2 : 50.
  • Vorzugsweise ist in dem Verfahren zur Bildung einer Gatestruktur die Wärmebehandlung eine rasche thermische Oxidation.
  • Die obigen Aufgaben und Vorteile der vorliegenden Erfindung gehen deutlicher aus der folgenden detaillierten Beschreibung sowie den begleitenden Zeichnungen hervor.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1A-1D sind schematische Ansichten, die den konventionellen Herstellungsvorgang für eine Metall-Oxid-Halbleiter-Transistorgatestruktur zeigen; und
  • Fig. 2A-2D sind schematische Ansichten, die den Herstellungsvorgang einer bevorzugten Ausführungsform der Metall-Oxid-Halbleiter-Transistorgatestruktur gemäß der vorliegenden Erfindung darstellen.
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Mit Bezug zu den Fig. 2A-2D wird schematisch der Herstellungsvorgang einer bevorzugten Ausführungsform eines Metall-Oxid-Halbleiter-Transistors gemäß der vorliegenden Erfindung gezeigt. Es wird ein Halbleitersubstrat 20 (etwa ein Siliciumsubstrat) bereitgestellt und darauf wird gebildet: Eine Isolationsschicht 21 (etwa ein Siliciumoxid), eine erste Leiterschicht 22 (z. B. stark dotiertes Polysilicium), eine zweite Gateleiterschicht 23 (z. B. ein Wolframsilicid) und eine Maskenschicht 24 (z. B. ein Siliciumnitrid). Durch Entfernen von Teilen der Maskenschicht 24, der zweiten Gateleiterschicht 23 und der ersten Gateleiterschicht 22 durch anisotropes Ätzen (wie in Fig. 2A dargestellt ist), wird die Gatestruktur 25 definiert. In dem anschließenden Wärmebehandlungsprozess entsteht ein Problem mit der zweiten Gateleiterschicht 23 (beispielsweise aus Wolframsilicid, WSix hergestellt), die zu überstehenden Bereichen an beiden Seiten führt, wenn der bekannte Prozess durchgeführt wird. Um dieses Problem zu bewältigen, wird in der vorliegenden Erfindung das Reinigungsmittel verwendet, das in der Lage ist, den zweiten Gateleiter 23 zu ätzen, um einen Reinigungsvorgang für das Halbleitersubstrat 20 mit der Gatestruktur 25 durchzuführen. Zusätzlich zu dem Entfernen des restlichen Polymers in dem vorhergehenden Ätzvorgang werden gleichzeitig Teile der zweiten Gateleiterschicht 23 entfernt, um die in Fig. 2B gezeigte Struktur zu bilden. Es ist deutlich erkennbar, dass das Abstandselement der zweiten Gateleiterschicht 23 aufgrund der Ätzung um eine gewisse Strecke nach innen schrumpft.
  • In Fig. 2C ist die obige Struktur gezeigt, wenn diese einer Wärmebehandlung (beispielsweise einer raschen thermischen Oxidation) unterzogen und ein Isolationsabstandselement 26 (beispielsweise aus Siliciumnitrid) gebildet wird. In Fig. 2C zeigt die zweite Gateleiterschicht 23 Erhebungen bzw. hervorragende Bereiche an beiden Seiten aufgrund des größeren thermischen Expansionskoeffizienten, wobei die Oberfläche des Abstandselement, keine Erhebung aufweist. Somit besteht nicht die Möglichkeit, dass die zweite Gateleiterschicht 23 durch Materialverlust des Isolationsabstandselements 26 beim anschließenden Herstellen von Kontakten zu dem Kontaktloch der Bitleitung in dem nachfolgenden Prozess (wie in Fig. 2D gezeigt ist) frei gelegt wird. Folglich bleibt der nachfolgend aufgefüllte Kontaktleiter 27 (z. B. Polysilicium oder Wolfram) gut isoliert und somit wird der Produktionsdurchsatz deutlich verbessert. Darin besteht der wesentliche Zweck der vorliegenden Erfindung und die Nachteile des Stands der Technik werden vollständig behoben.
  • Das in der vorliegenden bevorzugten Ausführungsform bereitgestellte Halbleitersubstrat kann ein Siliciumsubstrat sein. Die Isolationsschicht kann eine Siliciumoxidschicht sein. Die erste Gateleiterschicht kann stark dotiertes Polysilicium sein. Die zweite Gateleiterschicht kann eine Wolframsilicidschicht sein. Die Maskenschicht kann eine Siliciumnitridschicht sein. Das Reinigungsmittel ist in der Lage, die Wolframsilicidschicht bei einer Temperatur im Bereich von 35°C bis 70°C (vorzugsweise bei ungefähr 65°C) zu ätzen und kann eine Mischlösung mit Ammoniak (NH4OH) oder Kaliumhydroxid (KOH) sein. Das in der vorliegenden bevorzugten Ausführungsform verwendete Reinigungsmittel kann eine Mischlösung mit Kaliumhydroxid (KOH) oder Ammoniak (NH4OH), Wasserstoffperoxid (H2O2) und deionisiertem Wasser in einem Verhältnis von 1 : 2 : 50 sein. Der Reinigungsvorgang kann für eine Zeitdauer im Bereich von 1 bis 10 Minuten durchgeführt werden.
  • Obwohl die vorliegende Erfindung im Hinblick darauf beschrieben worden ist, was gegenwärtig als die praktikabelsten und die am meisten bevorzugten Ausführungsformen betrachtet wird, ist es selbstverständlich, dass die vorliegende Erfindung nicht auf die offenbarte Ausführungsform einzuschränken ist. Im Gegenteil, es ist beabsichtigt, diverse Modifikationen und ähnliche Ausführungen mit einzuschließen, die im Grundgedanken und Schutzbereich der angefügten Patentansprüche enthalten sind, und die in der breitest möglichen Interpretation auszulegen sind, um damit alle derartigen Modifikationen und ähnlichen Strukturen zu umfassen. Figurenbeschreibung Fig. 1A-1D
    (Stand der Technik)

Claims (17)

1. Verfahren zur Herstellung einer Gatestruktur in einem Halbleiterherstellungsvorgang mit den Schritten:
Bereitstellen eines Halbleitersubstrats;
Bilden einer Isolationsschicht, einer ersten Gateleiterschicht, einer zweiten Gateleiterschicht und einer Maskenschicht auf dem Halbleitersubstrat;
Entfernen von Bereichen der Maskenschicht, der zweiten Gateleiterschicht, und der ersten Gateleiterschicht, um die Gatestruktur durch Ätzen zu definieren;
Ausführen eines Reinigungsvorgangs an dem Halbleitersubstrat mit einem speziellen Reinigungsmittel zum Ätzen der zweiten Gateleiterschicht, um Bereiche der zweiten Gateleiterschicht in der Gatestruktur zu entfernen; und
Durchführen einer Wärmepehandlung an dem Halbleitersubstrat und Bilden eines Isolationsabstandselemens an der Seitenfläche der Gatestruktur.
2. Das Verfahren nach Anspruch 1, wobei das Halbleitersubstrat ein Siliciumsubstrat ist.
3. Das Verfahren nach Anspiuch 1, wobei die Isolationsschicht eine Siliciumoxidschicht ist.
4. Das Verfahren nach Anspruch 1, wobei die erste Gateleiterschicht dotiertes Polysilicium ist.
5. Das Verfahren nach Anspruch 1, wobei die zweite Gateleiterschicht eine Wolframsilicidschicht ist.
6. Das Verfahren nach Anspruch 1, wobei eine Dicke von ungefähr 10-15 nm der zweiten Gateleiterschicht durch den Reinigungsvorgang entfernt wird.
7. Das Verfahren nach Anspruch 1, wobei die Maskenschicht eine Siliciumnitridschicht ist.
8. Das Verfahren nach Anspruch 1, wobei das Isolationsabstandselement ein Siliciumnitridabstandselement ist.
9. Das Verfahren nach Anspruch 1, wobei das Reinigungsmittel eine Mischlösung mit Ammoniak (NH4OH) oder Kaliumhydroxid (KOH) ist.
10. Das Verfahren nach Anspruch 1, wobei das Reinigungsmittel es ermöglicht, die zweite Gateleiterschicht bei einer Temperatur im Bereich von 35°C bis 70°C zu ätzen.
11. Das Verfahren nach Anspruch 1, wobei der Reinigungsvorgang bei einer Temperatur von ungefähr 65°C durchgeführt wird.
12. Das Verfahren nach Anspruch 1, wobei der Reinigungsvorgang für eine Zeitdauer im Bereich von 1 bis 10 Minuten durchgeführt wird.
13. Das Verfahren nach Anspruch 1, wobei der Reinigungsvorgang für ungefähr 2 Minuten durchgeführt wird.
14. Das Verfahren nach Anspruch 1, wobei die Wärmebehandlung eine rasche thermische Oxidation ist.
15. Das Verfahren nach Anspruch 1, wobei das Reinigungsmittel eine Mischlösung mit Kaliumhydroxid (KOH), Wasserstoffperoxid (H2O2) und deionisiertem Wasser in einem Verhältnis von 1 : 2 : 50 ist.
16. Das Verfahren nach Anspruch 1, wobei das Reinigungsmittel eine Mischlösung mit Ammoniak (NH4OH), Wasserstoffperoxid (H2O2), und deionisiertem Wasser in einem Verhältnis von 1 : 2 : 50 ist.
17. Das Verfahren nach Anspruch 1, wobei die Bereiche der Maskenschicht, der zweiten Gateleiterschicht und der ersten Gateleiterschicht durch anisotropes Ätzen entfernt werden.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751048A (en) * 1992-11-23 1998-05-12 Samsung Electronics Co., Ltd. Semiconductor device having a contact window structure
EP0932190A1 (de) * 1997-12-30 1999-07-28 International Business Machines Corporation Plasmaätzverfahren der Wolframsilicidschicht bei der Herstellung von mehrschichtleitfähigem Gitter
US5989987A (en) * 1997-11-14 1999-11-23 United Semiconductor Corp. Method of forming a self-aligned contact in semiconductor fabrications

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751048A (en) * 1992-11-23 1998-05-12 Samsung Electronics Co., Ltd. Semiconductor device having a contact window structure
US5989987A (en) * 1997-11-14 1999-11-23 United Semiconductor Corp. Method of forming a self-aligned contact in semiconductor fabrications
EP0932190A1 (de) * 1997-12-30 1999-07-28 International Business Machines Corporation Plasmaätzverfahren der Wolframsilicidschicht bei der Herstellung von mehrschichtleitfähigem Gitter

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