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Die Erfindung betrifft ein Verfahren zur Herstellung einer Leiterplattenanordnung und eine mit dem Verfahren hergestellte Leiterplattenanordnung.
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Es sind leiterplattenbasierte Leistungselektronikbaugruppen bekannt, bei denen Leistungshalbleiter eingebettet in elektrische Module über eine Oberflächenmontage an der Unterseite einer mehrlagigen Leiterplatte bzw. Trägerplatine angeordnet und elektrisch kontaktiert werden. Die jeweils mit einem Leistungshalbleiter versehenen elektrischen Module werden auch als Prepackage-Module bezeichnet. Zur Kühlung der Prepackage-Module ist es bekannt, dass die Prepackage-Module in Kavitäten eines metallischen Kühlkörpers hineinragen und über ein thermisches Schnittstellenmaterial an den Kühlkörper gepresst werden.
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Die Prepackage-Module werden typischerweise in Platinen (Hauptpaneelen) im Nutzen hergestellt, dann vereinzelt und anschließend mit der Trägerplatine verbunden. Dabei sind hinsichtlich der Anordnung der Prepackage-Module hohe Anforderungen an Luft- und Kriechstrecken aus Sicht der Isolationsfestigkeit einzuhalten. Dies vor dem Hintergrund, dass die Leistungshalbleiter über die Trägerplatine mit einem Hochvoltpotential beispielsweise im Bereich von 1000 V beaufschlagt werden. Dabei ist eine Isolationsfestigkeit insbesondere zum metallischen Kühlkörper zu realisieren.
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Um eine entsprechende Isolationsfestigkeit bereitzustellen, ist es bekannt, Vergussmassen zwischen der Hauptplatine und elektrischem Modul zur Herstellung einer Feststoffisolation anzuordnen. Eine solche Vorgehensweise ist jedoch mit Nachteilen verbunden. So bestehen ein erhöhter fertigungsbegleitender Kontrollaufwand und eine erhöhte Ausschussquote. Auch kann die Gefahr von Fehlstellen in der Feststoffisolation und damit die Gefahr von Isolationsfehlern nicht ausgeschlossen werden.
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Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur effektiven Herstellung einer Leiterplattenanordnung bereitzustellen, die elektrische Module umfasst, wobei die hergestellte Leiterplattenanordnung hohen Anforderungen an Luft- und Kriechstrecken genügen soll.
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Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1, eine Leiterplattenanordnung mit den Merkmalen des Anspruchs 14 und eine Leiterplattenanordnung mit den Merkmalen des Anspruchs 15 gelöst. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Danach betrachtet die Erfindung ein Verfahren zur Herstellung einer Leiterplattenanordnung, wobei die Leiterplattenanordnung eine Leiterplatte und eine Mehrzahl elektrischer Module, die mit der Leiterplatte verbunden sind, aufweist, wobei jedes elektrische Modul ein keramisches Substrat und ein auf dem keramischen Substrat angeordnetes elektrisches Bauelement aufweist. Das Verfahren umfasst die folgenden Schritte:
- - Bereitstellen einer ersten Platine mit einer Oberseite und einer Unterseite, in die die elektrischen Bauelemente und diesen zugeordnete elektrische Kontakte integriert sind, wobei die zugeordneten elektrischen Kontakte obere erste Kontaktflächen an der Oberseite der ersten Platine und untere zweite Kontaktflächen an der Unterseite der ersten Platine umfassen,
- - Bereitstellen einer zweiten Platine mit einer Oberseite und einer Unterseite, in die die keramischen Substrate integriert sind, wobei die keramischen Substrate obere dritte Kontaktflächen an der Oberseite der zweiten Platine aufweisen,
- - Bereitstellen einer mehrlagigen Leiterplatte, wobei die Leiterplatte eine Unterseite aufweist, die untere vierte Kontaktflächen ausbildet, und
- - gleichzeitiges Verbinden der Oberseite der ersten Platine mit der Unterseite der Leiterplatte und der Oberseite der zweiten Platine mit der Unterseite der ersten Platine unter gleichzeitiger Herstellung der Mehrzahl der elektrischen Module und deren Anordnung an der Unterseite der Leiterplatte. Dabei gilt, dass beim Schritt des gleichzeitigen Verbindens
- - zum einen die oberen ersten Kontaktflächen der ersten Platine mit den unteren vierten Kontaktflächen der Unterseite der Leiterplatte durch Sintern mittels einer Sinterschicht verbunden werden, und
- - zum anderen die unteren zweiten Kontaktflächen der ersten Platine mit den oberen dritten Kontaktflächen der zweiten Platine durch Sintern mittels einer Sinterschicht verbunden werden.
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Die Erfindung beruht auf dem Gedanken, von einer Vereinzelung der im Nutzen hergestellten elektrischen Module und deren individueller Verbindung mit der Leiterplatte Abstand zu nehmen und stattdessen eine Mehrzahl elektrischer Module gleichzeitig in einem Verfahrensschritt an der Unterseite der Leiterplatte anzuordnen. Hierzu wird ein Verfahren eingesetzt, bei dem die Komponenten der Module in einem vorgelagerten Schritt zunächst in zwei Platinen integriert werden. Es werden dann gleichzeitig in einem Sinterprozess zum einen die beiden Platinen miteinander und zum anderen eine der beiden Platinen mit der Leiterplatte verbunden. Der Prozess der Herstellung der elektrischen Module im Nutzen wird somit kombiniert mit der Verbindung der Module mit einer Außenlage der Leiterplatte.
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Die im Nutzen hergestellten und gleichzeitig mit der Leiterplatte verbundenen elektrischen Module sind dabei derart positioniert und zueinander beabstandet, dass sie bereits die gewünschte Konfiguration auf der Leiterplatte besitzen. Dies ist erforderlich, da die elektrische Module eben nicht mehr vereinzelt und dann gesondert auf der Leiterplatte platziert werden können, sondern in der Konfiguration, die sich aus der Herstellung im Nutzen ergibt, mit der Leiterplatte verbunden werden. Dementsprechend sind die elektrischen Bauelemente und die elektrischen Kontaktflächen der ersten Platine, die keramischen Substrate und elektrischen Kontaktflächen der zweiten Platine und die Kontaktflächen der Unterseite der Leiterplatte in einem übereinstimmenden vordefinierten Raster angeordnet.
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Durch die Kombination der Herstellung der elektrischen Module mit der Verbindung der elektrischen Module mit der Leiterplatte können die zuvor beschriebenen Isolations- und Feldstärkeprobleme gemildert werden. Hierzu trägt bei, dass die Verbindung der elektrischen Module mit der Leiterplatte ohne einen Lötprozess mit Flussmitteln auskommt. Eine nachträglich applizierte Isolationsschicht innerhalb des Spaltes mittels Underfill ist durch den erfindungsgemäßen Prozessfluss somit nicht notwendig. Bei einem Lötprozess ist die Qualität der Isolationsschicht entscheidend für die Isolationsfestigkeit und stark abhängig vom Lötprozess und den Flussmittelresten. Die Verbindung erfolgt erfindungsgemäß vielmehr jeweils über eine Sinterschicht, wobei alle elektrischen Module gleichzeitig mit der Leiterplatte verbunden werden. Der Spalt zwischen der ersten Platine und der Leiterplatte, der durch die Höhe der Sinterschicht bestimmt wird, kann mittels Epoxids oder Leiterplattenmaterial (FR4) ausgefüllt werden. Ein nachträglich eingebrachtes Isolationsmaterial ist nicht mehr notwendig. Dabei kann für alle elektrischen Module eine definierte Dicke der Sinterschicht zwischen den elektrischen Modulen und der Leiterplatte bereitgestellt werden. Hierdurch können das Problem einer Verkippung der elektrischen Module bei Verbindung mit der Leiterplatte und damit verbundene Feldstärkeinhomogenitäten vermindert werden. Versuche haben ergeben, dass beim Sintern gemäß dem erfindungsgemäßen Verfahren eine Verkippung der einzelnen elektrischen Module nur noch bei ca. 5 um liegt, während bei einem Löten die Verkippung deutlich höher liegen kann. Die erfindungsgemäße Lösung vereinfacht und verbessert zudem die thermische Anbindung an einen Kühlkörper, da kleinere Spaltmaße mittels eines thermischen Schnittstellenmaterials ausgeglichen werden müssen.
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Es wird darauf hingewiesen, dass in der verwendeten Terminologie die Seite der Leiterplatte, an der die elektrischen Module angeordnet sind, als Unterseite bezeichnet wird, unabhängig von der tatsächlichen räumlichen Orientierung der Leiterplatte und der elektrischen Module.
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Die Leiterplatte kann auch als Trägerplatine oder Hauptplatine bezeichnet werden. Die elektrische Module werden auch als Prepackage-Module bezeichnet.
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Eine Ausgestaltung der Erfindung sieht vor, dass vor dem Verbinden der ersten Platine mit der Leiterplatte eine erste vorgeschnittene Schicht aus einem nichtleitenden Material zwischen der Oberseite der ersten Platine und der Unterseite der Leiterplatte angeordnet wird, wobei die erste vorgeschnittene Schicht in den Bereichen, in denen die oberen ersten Kontaktflächen der ersten Platine ausgebildet sind, ausgeschnitten ist.
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Die erste vorgeschnittene Schicht stellt somit eine Art Schablone dar, die sich um die Kontaktflächen legt. Dabei ist die erste Schicht derart ausgebildet, dass sie beim Sintern aufschmilzt und sämtliche Hohlräume zwischen der Oberseite der ersten Platine und der Unterseite der Leiterplatte ausfüllt. Nach dem Sintern härtet die erste vorgeschnittene Schicht aus.
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In entsprechender Weise kann des Weiteren vorgesehen sein, dass vor dem Verbinden der zweiten Platine mit der ersten Platine eine zweite vorgeschnittene Schicht aus einem nichtleitenden Material zwischen der Oberseite der zweiten Platine und der Unterseite der ersten Platine angeordnet wird, wobei die zweite vorgeschnittene Schicht in den Bereichen, in denen die unteren zweiten Kontaktflächen der ersten Platine ausgebildet sind, ausgeschnitten ist. Auch hier gilt, dass die vorgeschnittene Schicht derart ausgebildet ist, dass sie beim Sinterschritt aufschmilzt, sämtliche Hohlräume zwischen der zweiten Platine und der ersten Platine ausfüllt und nach dem Sinterschritt aushärtet.
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Die erste und/oder die zweite vorgeschnittene Schicht weisen beispielsweise ein Epoxidharz auf, dass beim Sintern aufschmilzt und anschließend erhärtet. Es kann sich dabei um ein faserverstärktes Epoxidharz handeln. Insbesondere kann die vorgeschnittene Schicht aus einem typischen isolierenden Leiterplattenmaterial wie FP4 bestehen. Die vorgeschnittenen Schichten werden somit in Ausgestaltungen durch entsprechend vorgeschnittene Prepreg-Schichten bereitgestellt.
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Es wird darauf hingewiesen, dass die erste Platine und die zweite Platine aus Leiterplattenmaterial bestehen. Dabei kann vorgesehen sein, dass die genannten vorgeschnittenen Schichten aus einem Material bestehen, das einen niedrigeren Schmelzpunkt aufweist als das Leiterplattenmaterial der beiden Platinen, so dass beim Sintern nur die vorgeschnittenen Schichten aufschmelzen, nicht jedoch die erste und zweite Platine.
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Eine weitere Ausgestaltung der Erfindung sieht vor, dass die Kontaktflächen der ersten Platine, der zweiten Platine und der Leiterplatte als Metallisierungsflächen ausgebildet sind. Es handelt sich beispielsweise um Kupferflächen.
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Eine weitere Ausgestaltung sieht vor, dass der Sinterschritt ein Silber-Sintern mit einer Silberpaste umfasst. Dabei erfolgt der Sinterschritt bei einer Temperatur im Bereich zwischen 200°C und 270°C, insbesondere im Bereich zwischen 230°C und 250°C. Es kann beim Sintern ein Pressdruck im Bereich zwischen 5 und 30 MPa, insbesondere im Bereich zwischen 8 und 12 MPa vorliegen. Ein Sintern in dem genannten Temperatur- und Druckbereich stellt sicher, dass die elektrischen Bauelemente der elektrischen Module beim Sintern keinen Schaden nehmen.
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Eine Ausgestaltung der Erfindung sieht vor, dass die in die erste Platine integrierten elektrischen Kontakte Durchkontaktierungen umfassen, die sich von den oberen ersten Kontaktflächen zu den unteren zweiten Kontaktflächen oder zu einer metallisierten Oberseite der elektrischen Bauelemente erstrecken. Die Durchkontaktierungen dienen dabei der elektrischen Kontaktierung des elektrischen Bauelemente der jeweiligen elektrischen Module.
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Bei dem elektrischen Bauelement der jeweiligen elektrischen Module handelt es sich beispielsweise um einen Leistungshalbleiter wie z.B. einen Leistungs-MOSFET oder ein IGBT-Bauteil. Der keramische Schaltungsträger der jeweiligen elektrischen Module dient der elektrischen Isolation des elektrischen Bauelements zu einem Kühlkörper und gleichzeitig der thermischen Anbindung an den Kühlkörper.
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In einem weiteren Erfindungsaspekt betrifft die vorliegende Erfindung eine Leiterplattenanordnung, die dadurch gekennzeichnet ist, dass sie durch das Verfahren gemäß Anspruch 1 hergestellt ist.
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In einem weiteren Erfindungsaspekt betrifft die vorliegende Erfindung eine Leiterplattenanordnung, die eine Leiterplatte und eine Mehrzahl elektrischer Module aufweist, die mit der Leiterplatte verbunden sind, wobei jedes elektrische Modul ein keramisches Substrat und ein auf dem keramischen Substrat angeordnetes elektrisches Bauelement umfasst. Dabei ist vorgesehen, dass die elektrischen Module ohne Vereinzelung in einer Platine ausgebildet und die Platine insgesamt mit der Leiterplatte verbunden ist, wobei einander zugeordnete Kontaktflächen der elektrischen Module und der Leiterplatte jeweils über eine Sinterschicht miteinander verbunden sind.
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Bei der Platine, in der die elektrischen Module ausgebildet sind, handelt es sich dabei beispielsweise um die miteinander verbundene erste Platine und zweite Platine des Verfahrens des Anspruchs 1.
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Die erfindungsgemäße Leiterplattenanordnung integriert somit eine im Nutzen hergestellte Platine mit einer Mehrzahl von elektrischen Modulen in eine Leiterplatte, indem die Oberflächenkontakte der elektrischen Module der Platine durch Sintern mit entsprechenden Kontaktflächen auf der Unterseite der Leiterplatte verbunden sind.
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Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnung anhand mehrerer Ausführungsbeispiele näher erläutert. Es zeigen:
- 1 die Komponenten einer Leiterplattenanordnung vor deren Verbindung mittels eines Verfahrens, bei dem gleichzeitig eine Vielzahl von elektrischen Modulen auf der Unterseite einer Leiterplatte hergestellt und kontaktiert werden;
- 2 eine Leiterplattenanordnung mit den in der 1 dargestellten Komponenten nach deren Verbindung;
- 3 eine nicht die Erfindung betreffende Leiterplattenanordnung mit einer Leiterplatte, einem zuvor vereinzelten elektrischen Modul und einem Kühlkörper; und
- 4 ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Leiterplattenanordnung gemäß den 1 und 2.
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Zum besseren Verständnis der vorliegenden Erfindung wird zunächst anhand der 3 eine Leiterplattenanordnung beschrieben, bei der ein einzelnes elektrisches Modul an der Unterseite einer Leiterplatte angeordnet ist. Das elektrische Modul wurde dabei im Nutzen hergestellt, anschließend vereinzelt und dann mit der Leiterplatte verbunden.
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Die Leiterplattenanordnung 1 der 1 umfasst eine Leiterplatte 1, ein elektrisches Modul 2 und einen Kühlkörper 3. Die Leiterplatte 1 ist mehrlagig ausgebildet und bildet beispielsweise eine Trägerplatine, auf der eine Vielzahl von elektrischen Modulen 2 und weitere Komponenten angeordnet sind. Die Leiterplatte 1 bildet eine Oberseite 11 und eine Unterseite 12 aus. An der Unterseite 12 ist eine Mehrzahl von elektrischen Kontaktflächen 74 ausgebildet, die jeweils mit einem definierten Potenzial, beispielsweise einem Hochvoltpotenzial beaufschlagt sind. Bei den Kontaktflächen 74 handelt es sich beispielsweise um Kupferflächen.
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Das elektrische Modul 2, auch als Prepackage-Modul bezeichnet, umfasst einen keramischen Schaltungsträger 23 und ein elektrisches Bauelement 24.
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Der keramischen Schaltungsträger 23 umfasst eine isolierende Keramikschicht 231, eine auf der Oberseite der Keramikschicht 231 angeordnete obere Metallisierungsschicht 73 und eine optionale, auf der Unterseite der Keramikschicht 231 angeordnete untere Metallisierungsschicht 75. Auf der oberen Metallisierungsschicht 73 ist das elektrische Bauelement 24 angeordnet. Der keramischen Schaltungsträger 23 und das elektrische Bauelement 24 sind in einem Substrat 26 angeordnet, das die Außenmaße des elektrischen Moduls 2 definiert. Bei dem Substrat 26 handelt es beispielsweise um eine Leiterplatte, in die der keramischen Schaltungsträger und das elektrische Modul eingebettet sind.
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Bei dem keramischen Schaltungsträger 3 handelt es sich beispielsweise um ein DBC-Substrat (DBC = „Direct Bonded Copper“). DBC ist eine Verbindungstechnologie, die Metallisierungsschichten mit einer Keramikschicht wie zum Beispiel Aluminiumoxid verbindet. Die Metallisierungsschichten 73, 75 bestehen beispielsweise aus Kupfer, Aluminium, Silber oder Wolfram.
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Die Oberseite 21 des elektrischen Moduls 2 weist eine Mehrzahl von elektrischen Kontaktflächen 71 auf, die beispielsweise durch Kupferflächen gebildet sind. Die Oberseite 21 des elektrischen Moduls 2 ist über eine Oberflächenmontage auf die Leiterplatte 2 gelötet, wobei die Kontaktflächen 71 des elektrischen Moduls 2 mit den entsprechenden Kontaktflächen 74 der Leiterplatte 1 über Lotpads 95 elektrisch verbunden sind.
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Weiter umfassen die elektrischen Kontakte Durchkontaktierungen 731, die sich von einigen der elektrischen Kontaktflächen 71 zur oberen Metallisierungsschicht 73 des keramischen Schaltungsträgers 23 erstrecken, sowie Durchkontaktierungen 732, die sich von anderen der elektrischen Kontaktflächen 71 zu einer metallisierten Oberfläche des elektrischen Bauelements 24 erstrecken. Über diese Durchkontaktierungen 731, 732 werden ein Unterseitenpotenzial und Oberseitenpotenziale des elektrischen Bauelements 24 bereitgestellt. Beispielsweise stellen die Durchkontaktierungen 731, 732 einen Source-Anschluss, einen Gate-Anschluss und einen Drain-Anschluss des elektrischen Bauelements 24 bereit.
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Die Unterseite des elektrischen Moduls 2, die durch die untere Metallisierungsschicht 75 gebildet ist, ist über ein thermisches Schnittstellenmaterial 30, beispielsweise eine Wärmeleitmatte, thermisch an den Kühlkörper 3 angekoppelt. Der keramische Schaltungsträger 23 mit der Keramikschicht 231 dient zum einen der elektrischen Isolation des auf dem keramischen Schaltungsträger 23 angeordneten elektrischen Bauelements 24 zum Kühlkörper 3 und stellt gleichzeitig eine thermische Anbindung zum Kühlkörper 3 bereit.
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Das elektrische Bauelement 24 ist beispielsweise ein Leistungshalbleiter und kann als integrierter Schaltkreis (Chip) ausgebildet sein.
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Bei einem derartigen Aufbau sind hohe Anforderungen an Luft- und Kriechstrecken zu realisieren. Dies hängt damit zusammen, dass typischerweise ein Hochvoltpotenzial beispielsweise im Bereich von 1000 V an die Kontaktflächen 74, 71, 73 angelegt ist. Somit existiert ein starkes elektrisches Feld zwischen den Kontaktflächen 74 und dem typischerweise auf Masse gelegten Kühlkörper 3. Entsprechende potentielle Kriechstrecken K1, K3 und Luftstrecken K2, K4 sind in der 3 eingezeichnet.
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Die 1 zeigt die noch nicht miteinander verbundenen Komponenten einer erfindungsgemäßen Leiterplattenanordnung.
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Die Komponenten der Anordnung umfassen eine Leiterplatte 1, die vom grundsätzlichen Aufbau her der Leiterplatte 1 der 3 entspricht. Dabei ist vorgesehen, dass die Leiterplatte 1 mehrlagig ausgebildet ist und eine Mehrzahl von Leiterplattenlagen 13, 14 umfasst, die übereinander angeordnet sind. Die einzelnen Leiterplattenlagen sind durch elektrische isolierende Lagen 14 aus isolierendem Material (z.B. FR4 bzw. Prepreg-Lagen) und Metalllagen, bei denen es sich typischerweise um Kupferlagen handelt, gebildet, die in an sich bekannter Weise durch Laminier- und Ätzprozesse miteinander verbunden und strukturiert sind. Dabei bildet eine oberste Leiterplattenlage eine obere Außenlage und dabei eine Oberseite 11 der Leiterplatte 1. Eine unterste Leiterplattenlage bildet eine untere Außenlage und dabei eine Unterseite 12 der Leiterplatte 1. Die Leiterplatte 1 weist an der Unterseite 12 eine Mehrzahl elektrischer Kontaktflächen 74 auf.
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Die Komponenten der Anordnung umfassen des Weiteren eine erste Platine 4, die eine Oberseite 41 und eine Unterseite 42 aufweist. Die Platine 4 besteht beispielsweise aus einem nicht leitenden Leiterplattenmaterial und kann aus einer oder mehreren Lagen aufgebaut sein. In die erste Platine 4 sind eine Mehrzahl von elektrischen Bauelementen 24 integriert, die den elektrischen Bauelementen 24 der 3 entsprechen. Des Weiteren sind in die Platine 4 die erforderlichen elektrischen Kontakte zur Kontaktierung des jeweiligen elektrischen Bauelements 24 integriert. Diese elektrischen Kontakte umfassen Kontaktflächen 71 an der Oberseite 41 der Platine 4 und Kontaktflächen 72 an der Unterseite der Platine 4. Die elektrischen Kontakte umfassen des Weiteren Durchkontaktierungen 731, die sich von einigen der Kontaktflächen 71 an der Oberseite 41 der Platine 4 zu einigen der Kontaktflächen 72 an der Unterseite 42 der Platine 4 erstrecken. Weiter umfassen die elektrischen Kontakte Durchkontaktierungen 732, die sich von anderen der Kontaktflächen 71 an der Oberseite 41 der Platine zu der Oberseite 241 der elektrischen Bauelemente 24 erstrecken, wobei die Oberseite 41 metallisiert sein kann.
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Im fertig montierten Zustand wird über die Durchkontaktierungen 731 das Unterseitenpotenzial, insbesondere ein Drain-Anschluss der elektrischen Bauelemente 24 bereitgestellt, wobei die unteren Kontaktflächen 72 elektrisch miteinander verbunden sind und das über die Durchkontaktierungen 731 bereitgestellte Unterseitenpotenzial an die Unterseite 242 der elektrischen Bauelemente 24 angelegt wird. Über die weiteren Durchkontaktierungen 732 werden Oberseitenpotenziale, insbesondere ein Source-Anschluss und ein Gate-Anschluss an der Oberseite 241 der elektrischen Bauelemente 24 bereitgestellt.
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Die einzelnen elektrischen Bauelemente 24 und zugeordneten elektrischen Kontakte sind in einem definierten Muster, beispielsweise in einer oder mehreren Reihen bzw. in einem bestimmten Raster in die erste Platine 4 integriert. Sie sind dabei derart angeordnet, dass die oberen Kontaktflächen 71 gegenüberliegend den unteren Kontaktflächen 74 an der Unterseite 12 der Leiterplatte 11 ausgerichtet sind.
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Die Komponenten der Anordnung umfassen des Weiteren eine zweite Platine 5, die eine Oberseite 51 und eine Unterseite 52 aufweist. Die Platine 5 besteht beispielsweise aus einem nicht leitenden Leiterplattenmaterial und kann aus einer oder mehreren Lagen aufgebaut sein. In die Platine 5 sind eine Mehrzahl keramischer Substrate 23 integriert, die von ihrem Aufbau her den keramischen Substraten 23 der 3 entsprechen. So weisen die keramischen Substrate 23 jeweils eine Keramikschicht 231, eine obere Metallisierungsschicht 73 und eine untere Metallisierungsschicht 75 auf.
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Zwischen der ersten Platine 4 und der Leiterplatte 1 ist eine erste vorgeschnittene Schicht 61 angeordnet. Die Schicht 61 besteht ebenfalls beispielsweise aus einem nicht leitenden Leiterplattenmaterial, wobei vorgesehen sein kann, dass das für die Schicht 61 verwendete Leiterplattenmaterial eine geringere Schmelztemperatur aufweist als das für die nicht leitenden Schichten der Leiterplatte 1 sowie das für der Platinen 4, 5 verwendete Leiterplattenmaterial. Die Schicht 61 ist insofern vorgeschnitten, als sie Aussparungen 610 in den Bereichen aufweist, die an die elektrischen Kontakte 71 an der Oberseite 41 der Platine 4 angrenzen.
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In entsprechender Weise ist zwischen der zweiten Platine 5 und der ersten Platine 4 eine zweite vorgeschnittene Schicht 62 aus einem nicht leitenden Leiterplattenmaterial angeordnet. Auch hier gilt, dass vorgesehen sein kann, dass das für die Schicht 62 verwendete Leiterplattenmaterial eine geringere Schmelztemperatur aufweist als das für die nicht leitenden Schichten der Leiterplatte 1 sowie das für der Platinen 4, 5 verwendete Leiterplattenmaterial. Die Schicht 62 ist insofern vorgeschnitten, als sie Aussparungen 620 in den Bereichen aufweist, die an die elektrischen Kontakte 72 an der Unterseite 42 der Platine 4 angrenzen.
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Die Komponenten der Anordnung umfassen des Weiteren zwei Sinterschichten 801, 802, wobei die eine Sinterschicht 801 sich zwischen der ersten Platine 4 und der Leiterplatte 1 erstreckt und die andere Sinterschicht 802 sich zwischen der zweiten Platine 5 und der ersten Platine 4 erstreckt. Die Sinterschichten 801, 802 bestehen jeweils aus Abschnitten aus Sinterlot 81, 82, die derart bemessen sind, dass sie gerade mit den Aussparungen 610, 620 in den vorgeschnittene Schichten 61, 62 korrespondieren. Insofern handelt es sich bei den Sinterschichten 801, 802 nicht um zusammenhängende Schichten, sondern diese bestehen aus einzelnen Abschnitten 81, 82 aus Sinterlot. Bei dem Sinterlot handelt es sich beispielsweise um Silberlot.
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Die 2 zeigt die Komponenten der Anordnung der 1 im zusammengefügten Zustand. Die 4 erläutert das diesbezügliche Herstellungsverfahren. Gemäß den Verfahrensschritten 401, 402 und 403 werden eine erste Platine 4, eine zweite Platine 5 und eine Leiterplatte 1 entsprechend der 1 bereitgestellt. Die Verbindung dieser drei Komponenten erfolgt gleichzeitig durch Sintern, wobei gemäß Schritt 404 die Oberseite 41 der ersten Platine 4 mit der Unterseite 12 der Leiterplatte 1 und die Oberseite 51 der zweiten Platine 5 mit der Unterseite 42 der ersten Platine 4 verbunden wird. Bei diesem Verbindungsprozess werden gleichzeitig eine Vielzahl elektrischer Module 2 hergestellt, die den elektrischen Modulen 2 der 3 entsprechen, jedoch im Platinenverbund verbleiben. Gleichzeitig werden diese elektrischen Module 2 mit der Leiterplatte 1 verbunden und mit dieser kontaktiert.
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Dabei werden gemäß Schritt 405 die oberen Kontaktflächen 41 der Platine 4 mit den unteren Kontaktflächen 74 an der Unterseite 12 der Leiterplatte 1 durch Sintern mittels der Sinterschicht 801 verbunden. Weiter werden gemäß Schritt 406 die unteren Kontaktflächen 72 der Platine 4 mit den oberen Kontaktflächen 73 (die durch die oberen Metallisierungsschichten 73 gebildet sind) durch Sintern mittels der Sinterschicht 802 verbunden. Dabei schmelzen beim Sintern die vorgeschnittenen Schichten 61, 62 auf und füllen sämtliche Hohlräume einerseits zwischen der Oberseite 41 der Platine 4 und der Unterseite 12 der Leiterplatte 1 und andererseits zwischen der Platine 5 und der Platine 4. Die Schichten 61, 62 liegen insbesondere dicht an den Abschnitten 81, 82 aus Sinterlot und jeweiligen Kontaktflächen 71-74 an.
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Die Abschnitte 81, 82 aus Sinterlot sind dabei gerade in den Aussparungen 610, 620 der vorgeschnittenen Schichten 61, 62 angeordnet, so dass über die Abschnitte 81, 82 aus Sinterlot die jeweils zugeordneten elektrischen Kontaktflächen 71, 74 sowie 72, 73 in elektrischen Kontakt treten. Beidseitig erfolgt über die Sinterschichten 801, 802 sowie die vorgeschnittenen Schichten 61, 62 eine mechanische Verbindung zwischen der zweiten Platine 5, der ersten Platine 4 und der Leiterplatte 1. Die zweite Platine 5 und die erste Platine 4 bilden dabei zusammen eine Platine 45, in der die fertigen elektrischen Module 2 ohne Vereinzelung ausgebildet sind.
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Der Sinterprozess wird im Falle eines Silber-Sinterns in einem Temperaturbereich zwischen 200 °C und 270 °C, insbesondere im Bereich zwischen 230 °C und 250 °C durchgeführt. Dabei kann ein Pressdruck im Bereich zwischen 5 und 30 MPa realisiert sein. Dies ist jedoch nur beispielhaft zu verstehen. Abhängig von den für das Sintern verwendeten Materialien können auch andere Temperaturen und Drücke realisiert werden.
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In einem alternativen Verfahren wird zunächst die Platine 45 durch Sintern aus den beiden Platinen 4, 5 hergestellt. Anschließend wird diese Platine 45 durch Sintern mit der Unterseite 12 der Leiterplatte 1 verbunden.
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Es versteht sich, dass die Erfindung nicht auf die oben beschriebenen Ausführungsformen beschränkt ist und verschiedene Modifikationen und Verbesserungen vorgenommen werden können, ohne von den hier beschriebenen Konzepten abzuweichen. Weiter wird darauf hingewiesen, dass beliebige der beschriebenen Merkmale separat oder in Kombination mit beliebigen anderen Merkmalen eingesetzt werden können, sofern sie sich nicht gegenseitig ausschließen. Die Offenbarung dehnt sich auf alle Kombinationen und Unterkombinationen eines oder mehrerer Merkmale aus, die hier beschrieben werden und umfasst diese. Sofern Bereiche definiert sind, so umfassen diese sämtliche Werte innerhalb dieser Bereiche sowie sämtliche Teilbereiche, die in einen Bereich fallen.
