DE102022100660A1

DE102022100660A1 - Bildsensor mit delta-sigma-modulatoren und gemeinsam genutzten filtern

Info

Publication number: DE102022100660A1
Application number: DE102022100660.3A
Authority: DE
Inventors: Carl LUYPAERT
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2021-01-14
Filing date: 2022-01-12
Publication date: 2022-07-14
Also published as: US20220224855A1; CN114765673A; US11647311B2

Abstract

Ein Bildsensor kann ein Array aus in Zeilen und Spalten angeordneten Pixeln einschließen. Die Spalten von Pixeln sind mit entsprechenden Delta-Sigma-Modulatoren gekoppelt. Jede Gruppe von Delta-Sigma-Modulatoren kann mit einer Spaltenspeicherschaltung gekoppelt sein. Die Spaltenspeicherschaltung kann Bits seriell von jeder Pixelspalte in der Gruppe empfangen. Sobald alle Bits in einem Bitstrom von jeder Pixelspalte in die Spaltenspeicherschaltung gespeichert wurden, kann die Spaltenspeicherschaltung einen Bitstrom auf einmal an eine gemeinsam genutzte Filterschaltung ausgeben. Die gemeinsam genutzte Filterschaltung kann einen gesamten Bitstrom verarbeiten, der einer gegebenen Spalte in einem Zyklus zugeordnet ist. Die gemeinsame Nutzung der Filterschaltung zwischen mehreren Pixelspalten kann die Schaltungsfläche für den Bildsensor drastisch reduzieren.

Description

HINTERGRUND
Dies betrifft allgemein Bildgebungsvorrichtungen und insbesondere Bildsensoren mit Dunkelreferenzpixeln.
Bildsensoren werden üblicherweise in elektronischen Vorrichtungen, wie Mobiltelefonen, Kameras und Computern, zum Erfassen von Bildern verwendet. In einer typischen Anordnung ist eine elektronische Vorrichtung mit einem Array von Bildpixeln ausgestattet, die in Pixelreihen und Pixelspalten angeordnet sind. Jedes Bildpixel in dem Array schließt eine Fotodiode ein, die über ein Transmission-Gate mit einem Floating-Diffusion-Bereich gekoppelt ist. Die Zeilensteuerschaltlogik ist mit jeder Pixelzeile gekoppelt, um eine bestimmte Pixelzeile zum Auslesen zurückzusetzen, eine Ladungsübertragung zu initiieren oder selektiv zu aktivieren. Die Spaltenschaltlogik kann mit jeder Pixelspalte gekoppelt sein, um die Bildsignale aus den Bildpunkten auszulesen.
Die Spaltenschaltlogik schließt Datenwandler wie Analog-zu-Digital-Wandler ein, die jeweils mit einer jeweiligen Pixelspalte in dem Array verbunden sind. Solche Arten von Datenwandlern können bei der Konstruktion eine Herausforderung darstellen. In diesem Kontext entstehen die hierin beschriebenen Ausführungsformen.
Figurenliste

1 ist ein Diagramm einer veranschaulichenden elektronischen Vorrichtung mit einem Bildsensor gemäß einigen Ausführungsformen.
2 ist ein Diagramm eines veranschaulichenden Pixelarrays und der zugehörigen Zeilen- und Spaltensteuerschaltlogik zum Auslesen von Bildsignalen aus einem Bildsensor gemäß einigen Ausführungsformen.
3 ist ein Diagramm der veranschaulichenden Spaltenausleseschaltlogik mit Datenwandlern, Spaltenspeicherschaltungen und gemeinsam genutzten Dezimierungsfiltern gemäß einigen Ausführungsformen.
4 ist ein Flussdiagramm der veranschaulichenden Schritte für den Betrieb der in 3 dargestellten Spaltenausleseschaltlogik gemäß einigen Ausführungsformen.

DETAILLIERTE BESCHREIBUNG
Ausführungsformen der vorliegenden Erfindung beziehen sich auf Bildsensoren. Der Fachmann wird erkennen, dass die vorliegenden Ausführungsbeispiele auch ohne einige oder alle dieser spezifischen Details in die Praxis umgesetzt werden können. In anderen Fällen wurden bereits bekannte Vorgänge nicht ausführlich beschrieben, um die vorliegenden Ausführungsformen nicht unnötig undurchsichtig zu machen.
Elektronische Vorrichtungen, wie Digitalkameras, Computer, Mobiltelefone und andere elektronische Vorrichtungen, können Bildsensoren einschließen, die einfallendes Licht einfangen, um ein Bild zu erfassen. Die Bildsensoren können Arrays aus Bildpixeln einschließen. Die Pixel in den Bildsensoren können photosensitive Elemente, wie Photodioden, einschließen, die das einfallende Licht in Bildsignale umwandeln. Bildsensoren können eine beliebige Anzahl von Pixeln aufweisen (z. B. Hunderte oder Tausende oder mehr). Ein typischer Bildsensor kann zum Beispiel Hunderte oder Tausende oder Millionen von Pixeln (z. B. Megapixel) aufweisen. Bildsensoren können eine Steuerschaltlogik einschließen, wie beispielsweise eine Schaltlogik zum Betreiben der Pixel und eine Ausleseschaltlogik zum Auslesen von Bildsignalen, die der elektrischen Ladung entsprechen, die durch die lichtempfindlichen Elemente erzeugt wird.
1 ist ein Diagramm eines veranschaulichenden Imaging-and-Response-Systems, das ein Bildgebungssystem einschließt, bei dem ein Bildsensor zum Erfassen von Bildern verwendet wird. Das System 100 von 1 kann eine elektronische Vorrichtung, wie etwa eine Kamera, ein Mobiltelefon, eine Videokamera oder eine andere elektronische Vorrichtung sein, die digitale Bilddaten erfasst, kann ein Fahrzeugsicherheitssystem (z. B. ein aktives Bremssystem oder ein anderes Fahrzeugsicherheitssystem) sein oder kann ein Überwachungssystem sein.
Wie in 1 gezeigt, kann das System 100 ein Bildgebungssystem, wie beispielsweise ein Bildgebungssystem 10, und Host-Subsysteme, wie ein Host-Subsystem 20, einschließen. Das Bildgebungssystem 10 kann das Kameramodul 12 einschließen. Das Kameramodul 12 kann einen oder mehrere Bildsensoren 14 und eine oder mehrere Linsen einschließen.
Jeder Bildsensor im Kameramodul 12 kann einer bestimmten integrierten Schaltung einer Bildsensoranordnung jeweils gleich sein oder zu verschiedenen Arten von Bildsensoren gehören. Während der Bilderfassungsvorgänge kann jede Linse Licht auf einen zugeordneten Bildsensor 14 bündeln. Der Bildsensor 14 kann lichtempfindliche Elemente (z. B. Bildsensorpixel) einschließen, die das Licht in digitale Daten umwandeln. Bildsensoren können eine beliebige Anzahl von Pixeln aufweisen (z. B. Hunderte, Tausende, Millionen oder mehr). Ein typischer Bildsensor kann beispielsweise Millionen von Pixeln aufweisen (z. B. Megapixel). Zum Beispiel kann der Bildsensor 14 ferner eine Vorspannungsschaltungsanordnung (z. B. eine Source-Folger-Lastschaltungsanordnung), eine Abtast-Halte-Schaltungsanordnung, eine Doppelabtastungskorrelations- (CDS) Schaltungsanordnung, eine Verstärkerschaltungsanordnung, eine Analog-Digital-Wandlerschaltungsanordnung, eine Datenausgabeschaltungsanordnung, einen Speicher (z. B. eine Zwischenspeicherschaltungsanordnung), eine Adressenschaltungsanordnung usw. einschließen.
Stand- und Videobilddaten von einem Kamerasensor 14 können über einen Pfad 28 an einer Bildverarbeitungs- und Datenformatierungsschaltungsanordnung 16 bereitgestellt werden. Die Bildverarbeitungs- und Datenformatierungsschaltungsanordnung 16 kann verwendet werden, um Bildverarbeitungsfunktionen auszuführen, wie z. B. Datenformatierung, Weißabgleich und Belichtung, Implementierung der Video-Bildstabilisierung, Gesichtserkennung usw. Die Bildverarbeitungs- und Datenformatierungsschaltungsanordnung 16 kann auch eingesetzt werden, um bei Bedarf Rohbilddaten der Kamera zu komprimieren (z. B. in das JPEG-Format (Joint Photographic Experts Group)). In einer typischen Ausgestaltung, die gelegentlich als System-on-a-Chip-Ausgestaltung (SoC-Ausgestaltung) bezeichnet wird, sind der Kamerasensor 14 und die Bildverarbeitungs- und Datenformatierungsschaltungsanordnung 16 auf einem gemeinsamen Halbleitersubstrat (z. B. einem gemeinsamen Silicium-Chip einer integrierten Bildsensorschaltung) implementiert. Bei Bedarf können der Kamerasensor 14 und die Bildverarbeitungsschaltungsanordnung 16 auf separaten Halbleitersubstraten ausgebildet werden. Beispielsweise können der Kamerasensor 14 und die Bildverarbeitungsschaltungsanordnung 16 auf separaten, aufeinander gestapelten Substraten ausgebildet werden.
Das Bilderzeugungssystem 10 (z. B. die Bildverarbeitungs- und Datenformatierungsschaltungsanordnung 16) kann über den Pfad 18 erfasste Bilddaten zum Host-Subsystem 20 übermitteln. Das Host-Subsystem 20 kann Verarbeitungssoftware zum Erfassen von Objekten in Bildern einschließen, zum Erfassen von Bewegungen von Objekten zwischen Einzelbildern, zum Bestimmen der Abstände zu Objekten in Bildern, zum Filtern oder anderweitigen Bearbeiten von Bildern, die vom Bildgebungssystem 10 bereitgestellt werden.
Falls gewünscht, kann das System 100 einem Benutzer zahlreiche hochentwickelte Funktionen bereitstellen. Beispielsweise kann einem Nutzer in einem Computer oder einem hochentwickelten Mobiltelefon die Möglichkeit geboten werden, Nutzeranwendungen ablaufen zu lassen. Zum Implementieren dieser Funktionen kann das Host-Subsystem 20 des Systems 100 Eingabe-Ausgabe-Vorrichtungen 22 aufweisen, wie z. B. Tastaturen, Eingabe-Ausgabe-Ports, Joysticks und Anzeigen und eine Speicher- und Verarbeitungsschaltungsanordnung 24. Die Speicher- und Verarbeitungsschaltungsanordnung 24 kann flüchtige und nichtflüchtige Speicher (z. B. Speicher mit wahlfreiem Zugriff, Flash-Speicher, Festplatten, Festkörperlaufwerke usw.) einschließen. Die Speicher- und Verarbeitungsschaltungsanordnung 24 kann auch Mikroprozessoren, Mikrocontroller, Digitalsignalprozessoren, anwendungsspezifische integrierte Schaltungsanordnungen usw. einschließen.
Ein Beispiel einer Anordnung des Bildsensors 14 von 1 ist in 2 gezeigt. Wie in 2 gezeigt, kann der Bildsensor 14 eine Steuer- und Verarbeitungsschaltung 44 einschließen. Die Steuer- und Verarbeitungsschaltung 44 (manchmal als Steuer- und Verarbeitungslogik bezeichnet) kann manchmal als Teil der Bildverarbeitungs- und Datenformatierungsschaltung 16 in 1 betrachtet werden. Der Bildsensor 14 kann ein Pixel-Array wie beispielsweise Array 32 aus Pixeln 34 einschließen (hierin gelegentlich als Bildsensorpixel, Abbildungspixel oder Bildpixel bezeichnet). Über den Steuerpfad 27 kann die Steuer- und Verarbeitungsschaltlogik 44 mit einer Zeilensteuerschaltlogik 40 verbunden sein und über den Datenpfad 26 kann sie mit einer Spaltensteuer- und Ausleseschaltung 42 verbunden sein.
Die Zeilensteuerschaltung 40 kann Zeilenadressen von der Steuer- und Verarbeitungsschaltung 44 empfangen und kann Bildpixeln 34 über Steuerpfade 36 entsprechende Zeilensteuersignale zuführen (z. B. Pixel-Rücksetzsteuersignale, Ladungsübertragungs-Steuersignale, Blooming-Steuersignale, Zeilenauswahl-Steuersignale, Steuersignale mit doppelter Umwandlungsverstärkung oder andere gewünschte Pixel-Steuersignale).
Die Spaltensteuer- und Ausleseschaltlogik 42 kann über eine oder mehrere leitenden Leitungen, wie die Spaltenleitungen 38, mit den Spalten des Pixel-Arrays 32 gekoppelt sein. Die Spaltenleitungen 38 können mit jeder Spalte der Bildpixel 34 im Bildpixel-Array 32 gekoppelt sein (z. B. kann jede Spalte von Pixeln mit einer entsprechenden Spaltenleitung 38 gekoppelt sein). Die Spaltenleitungen 38 können zum Auslesen von Bildsignalen von den Bildpixeln 34 und zur Übertragung von Vorspannungssignalen (z. B. Vorspannungsströmen oder Vorspannungen) an die Bildpixel 34 verwendet werden. Während Bildpixelauslesevorgängen kann eine Pixelzeile im Bildpixel-Array 32 unter Verwendung der Zeilentreiberschaltlogik 40 ausgewählt werden, und Bilddaten, die mit Bildpixeln 34 dieser Pixelzeile assoziiert sind, können durch die Spaltenausleseschaltungsanordnung 42 auf Spaltenleitungen 38 ausgelesen werden. Die Spaltenausleseschaltungsanordnung 42 kann eine Spaltenschaltungsanordnung, beispielsweise Spaltenverstärker zum Verstärken von Signalen, die aus dem Array 32 ausgelesen werden, eine Abtast- und Halte-Schaltungsanordnung zum Abtasten und Speichern von Signalen, die aus dem Array 32 ausgelesen werden, eine Analog-zu-Digital-Wandlerschaltungsanordnung zum Umwandeln von ausgelesenen Analogsignalen in entsprechende Digitalsignale und Spaltenspeicher zum Speichern der ausgelesenen Signale und jeder anderen gewünschten Daten einschließen. Die Spaltensteuer- und -ausleseschaltlogik 42 kann über die Leitung 26 digitale Pixelwerte an die Steuer- und Verarbeitungslogik 44 ausgeben.
Das Array 32 kann eine beliebige Anzahl von Zeilen und Spalten aufweisen. Generell richten sich die Größe des Arrays 32 und die Anzahl der Zeilen und Spalten in Array 32 nach der spezifischen Implementierung des Bildsensors 14. Während Zeilen und Spalten hierin generell als horizontal bzw. vertikal beschrieben sind, können sich Zeilen und Spalten auf beliebige rasterähnliche Strukturen beziehen (z. B. können hierin als Zeilen beschriebene Merkmale vertikal angeordnet sein und hierin als Spalten beschriebene Merkmale können horizontal angeordnet sein).
Jede Pixelspaltenleitung 38 kann mit einer entsprechenden Datenumwandlungsschaltung, wie einem Delta-Sigma-Modulator, gekoppelt sein. Ein Delta-Sigma-Modulator ist ein Analog-zu-Digital-Wandler (ADC), der manchmal als Delta-Sigma-Wandler oder Sigma-Delta-Wandler bezeichnet wird. Ein Delta-Sigma-Wandler erfordert in der Regel eine Dezimierung oder Filterung eines erzeugten Bitstroms, um ein verwendbares digitales Ausgabewort zu erreichen. Somit schließen herkömmliche Bildsensoren häufig Delta-Sigma-Wandler ein, von denen jeder mit ihrer eigenen dedizierten Filterstufe verbunden ist. Für große Bildsensoren mit Hunderten oder Tausenden von Spalten sind Hunderte oder Tausende von Spaltenfiltern erforderlich, die eine erhebliche Menge an Fläche auf dem Bildsensorchip einnehmen können.
Gemäß einer Ausführungsform können Bitströme, die durch Delta-Sigma-Wandler erzeugt werden, zuerst in Spaltenspeicher gespeichert werden, wodurch eine Filterschaltung von mehreren Delta-Sigma-Wandlern gemeinsam genutzt werden kann. Eine gemeinsame Nutzung von Filtern kann die Gesamtfläche der Spaltenausleseschaltlogik drastisch reduzieren. 3 ist ein Diagramm der veranschaulichenden Spaltenausleseschaltlogik mit Datenwandlern, Spaltenspeicherschaltungen und gemeinsam genutzten Dezimierungsfiltern. Wie in 3 dargestellt, kann die Spaltenausleseschaltlogik 42 Delta-Sigma-Wandler 50, Spaltenspeicherschaltungen 52 und Filterschaltungen wie die Dezimierungsfilter 60 einschließen. Jeder Delta-Sigma-Wandler 50 kann einen Eingangsanschluss aufweisen, der mit einer entsprechenden Pixelspalten-Ausgangsleitung 38 gekoppelt ist, sowie einen Ausgangsanschluss, der mit einem Eingang einer Spaltenspeicherschaltung 52 gekoppelt ist. Bei der Spaltenspeicherschaltung 52 kann es sich um eine Speicherschaltung mit wahlfreiem Zugriff (RAM-Schaltung) wie ein statisches RAM (SRAM), dynamisches RAM (DRAM) oder andere Arten von flüchtigen oder nichtflüchtigen Speichern handeln.
Es können mehrere Delta-Sigma-Wandler 50 mit einer einzelnen Spaltenspeicherschaltung 52 gekoppelt sein. Zum Beispiel können mindestens zwei Delta-Sigma-Wandler 50 mit einer einzelnen Spaltenspeicherschaltung 52 gekoppelt sein. Als weiteres Beispiel können mindestens vier Delta-Sigma-Wandler 50 mit einer einzelnen Spaltenspeicherschaltung 52 gekoppelt sein. Als weiteres Beispiel können mindestens acht Delta-Sigma-Wandler 50 mit einer einzelnen Spaltenspeicherschaltung 52 gekoppelt sein. Als weiteres Beispiel können zwei bis acht Delta-Sigma-Wandler 50 mit einer einzelnen Spaltenspeicherschaltung 52 gekoppelt sein. Als weiteres Beispiel können 8-16 Delta-Sigma-Wandler 50 mit einer einzelnen Spaltenspeicherschaltung 52 gekoppelt sein. Als weiteres Beispiel können mehr als 16 Delta-Sigma-Wandler 50 mit einer einzelnen Spaltenspeicherschaltung 52 gekoppelt sein. Im Allgemeinen kann jede geeignete Anzahl von Delta-Sigma-Wandlern 50 mit einer einzelnen Spaltenspeicherschaltung 52 gekoppelt sein. Darüber hinaus kann die Spaltenausleseschaltlogik 42 eine beliebige Anzahl von Spaltenspeicherschaltungen 52 einschließen, von denen jede konfiguriert ist, um Bits von derselben Anzahl oder einer anderen Anzahl von Datenwandlern 50 zu empfangen.
Jeder Delta-Sigma-Wandler 50 kann ein Bit auf einmal ausgeben (siehe z. B. Einzelbit-Ausgangsanschluss des Wandlers 50), das seriell in die Spaltenspeicherschaltung 52 geschrieben wird. Sequentielle Bits, die aus einer Spaltenleitung 38 ausgelesen werden, können seriell in einen entsprechenden Slot in der Speicherschaltung 52 geschrieben werden, um einen Bitstrom zu bilden, der manchmal kollektiv als ein Wort bezeichnet wird. Alle Delta-Sigma-Wandler 50, die einer gemeinsamen Spaltenspeicherschaltung 52 zugeordnet sind, können gleichzeitig parallel serielle Bits in die Spaltenspeicherschaltung 52 schreiben.
Die Spaltenspeicherschaltung 52 kann mit einer Überabtastrate (Verhältnis) arbeiten. Das Überabtastverhältnis (OSR), mit dem die Speicherschaltung 52 arbeitet, kann gleich 50, 60, 70, 80, 90, 10-100, 1-10, weniger als 50, mehr als 50, mehr als 100 oder eine andere geeignete Überabtastrate sein. Falls gewünscht, kann das Überabtastverhältnis angepasst oder verändert werden. Ein variables Überabtastverhältnis kann unterstützt werden, indem alle ungenutzten Bits im Bitstrom auf Null gesetzt werden. Vollbitströme, die von den Delta-Sigma-Wandlern 50 ausgegeben werden, können in Spaltenspeicherschaltungen 52 gespeichert werden, bevor sie unter Verwendung des Filters 60 verarbeitet werden.
Sobald der Bitstrom (oder das Wort) von jeder Pixelspalte in die Spaltenspeicherschaltung 52 geschrieben wurde, kann die Spaltenspeicherschaltung 52 alle einer Pixelspalte zugeordneten Bits parallel ausgeben. Mit anderen Worten verarbeitet die Spaltenspeicherschaltung 52 einen Bitstrom auf einmal. Die Anzahl der Bits, die vom Spaltenspeicher 52 an den Filter 60 ausgegeben werden, kann vom Überabtastverhältnis abhängen. Wenn zum Beispiel der OSR gleich 70 ist, kann die Spaltenspeicherschaltung 52 70 Bits ausgeben, die einem Spaltenwort parallel zum Filter 60 zugeordnet sind.
Der Filter 60 (z. B. ein Dezimierungsfilter, der konfiguriert ist, um die Abtastrate des Bitstroms zu verringern) kann die überabgetasteten Bits empfangen, die vom Spaltenspeicher 52 ausgegeben werden, und eine entsprechende Ausgabe mit einer effektiven Anzahl von Bits (ENOB) erzeugen, die kleiner ist als das Überabtastverhältnis. Zum Beispiel kann die ENOB am Ausgang des Filters 60 gleich 8, 10, 12, 14, 16, 6-16, kleiner als 12, größer als 12, 12-20 oder eine andere geeignete Anzahl von Bits sein. Der Bitstrom kann durch den Filter 60 ohne die Verwendung mehrerer Akkumulatoren gefiltert werden, wodurch die Notwendigkeit eines zusätzlichen Speichers innerhalb des Filters 60 vermieden wird (d. h., der Filter 60 schließt keine Akkumulatoren ein bzw. verfügt über keine Akkumulatorschaltungen oder ist völlig frei davon). Der Filter 60 kann einen vollständigen Spaltenbitstrom in einem Zyklus verarbeiten (z. B. ist nur ein Zyklus erforderlich, um das Wort aus jeder Spalte zu filtern oder zu dezimieren).
Bei dieser Konfiguration wird nur eine Filterschaltung 60 von einer Gruppe von Delta-Sigma-Wandlern 50 gemeinsam genutzt, die mit dem zugehörigen Spaltenspeicher 52 gekoppelt sind. Auch wenn in 3 nur zwei Gruppen von Wandlern 50 dargestellt sind, kann die Spaltenausleseschaltlogik 42 eine beliebige Anzahl von Gruppen von Wandlern 50 einschließen, von denen jeder seinen eigenen Satz von Wandlern 50 hat, der mit einer einzelnen Spaltenspeicherschaltung 52 gekoppelt ist, die mit einem gemeinsam genutzten Dezimierungsfilter 60 gekoppelt ist. Durch die gemeinsame Nutzung und Wiederverwendung einer Filterschaltung 60 in einer Gruppe von Delta-Sigma-Wandlern 50 kann die für die Spaltenausleseschaltlogik 42 erforderliche Flächengröße drastisch reduziert werden.
4 ist ein Flussdiagramm veranschaulichender Schritte für den Betrieb der Spaltenausleseschaltlogik 42 des in 3 dargestellten Typs. In Schritt 70 können Signale aus den Pixeln in dem Array ausgelesen werden. Zum Beispiel können Rücksetzsignalwerte oder Bildsignalwerte aus den Pixeln nach einem Rücksetzvorgang bzw. einem Ladungsübertragungsvorgang ausgelesen werden. In Schritt 72 können die Delta-Sigma-Wandler verwendet werden, um entsprechende Bitströme zu erzeugen. Jeder Delta-Sigma-Wandler kann ein Bit pro Zyklus erzeugen und daher einen Bitstrom erzeugen, der eine beliebige Anzahl von Bits über eine entsprechende Anzahl von Zyklen einschließt. Zum Beispiel kann ein Bitstrom (oder ein Wort), der 72 Bits einschließt, seriell in eine entsprechende Spaltenspeicherschaltung über 72 Zyklen des Delta-Sigma-Wandlers gespeichert werden. Während der Vorgänge von Schritt 74 können die seriellen Bitströme aus allen Spalten parallel in eine oder mehrere Spaltenspeicherschaltungen geschrieben werden.
In Schritt 76 kann eine Spaltenspeicherschaltung verwendet werden, um einen Bitstrom auszugeben, der einer ersten Pixelspalte parallel zugeordnet ist. In Schritt 78 kann eine entsprechende Filterschaltung (z. B. ein Dezimierungsfilter) verwendet werden, um den vom Spaltenspeicher empfangenen Bitstrom zu filtern. Der Filter kann die Bits aus einer Pixelspalte pro Zyklus filtern (d. h. es wird nur ein Zyklus benötigt, um ein Säulenwort zu verarbeiten).
In Schritt 80 kann die Filterschaltung einen digitalen Wert für die erste Spalte ausgeben. Die Verarbeitung kann in einer Schleife zurücklaufen, um einen Bitstrom für die nächste Pixelspalte zu verarbeiten, wie durch Pfad 82 angegeben, bis alle in der Spaltenspeicherschaltung gespeicherten Wörter verarbeitet wurden. Die Schritte von 4 können für jede Zeile quer über das Array der Bildsensorpixel wiederholt werden.
Verschiedene Ausführungsformen werden hierin offenbart. Gemäß einigen Ausführungsformen wird ein Bildsensor bereitgestellt, der einschließt: eine erste Spalte von Pixeln; eine zweite Spalte von Pixeln; einen ersten Datenwandler, der konfiguriert ist, um ein Signal von der ersten Spalte von Pixeln zu empfangen; einen zweiten Datenwandler, der konfiguriert ist, um ein Signal von der zweiten Spalte von Pixeln zu empfangen; eine Spaltenspeicherschaltung, die konfiguriert ist, um Bits zu speichern, die von dem ersten Datenwandler erzeugt werden, und um Bits zu speichern, die von dem zweiten Datenwandler erzeugt werden; und eine Filterschaltung, die mit der Spaltenspeicherschaltung gekoppelt ist und von mindestens dem ersten Datenwandler und dem zweiten Datenwandler gemeinsam genutzt wird. Der erste Datenwandler kann ein erster Delta-Sigma-Modulator sein, der konfiguriert ist, um ein Bit auf einmal an die Spaltenspeicherschaltung auszugeben. Der zweite Datenwandler kann ein zweiter Delta-Sigma-Modulator sein, der konfiguriert ist, um ein Bit auf einmal an die Spaltenspeicherschaltung auszugeben. Die Spaltenspeicherschaltung kann konfiguriert sein, um einen ersten Bitstrom unter Verwendung der von dem ersten Delta-Sigma-Modulator erzeugten Bits zu speichern. Die Spaltenspeicherschaltung kann konfiguriert sein, um einen zweiten Bitstrom unter Verwendung der von dem zweiten Delta-Sigma-Modulator erzeugten Bits zu speichern. Die Filterschaltung kann konfiguriert sein, um den ersten Bitstrom während eines ersten Zeitraums zu empfangen und kann konfiguriert sein, um den zweiten Bitstrom während eines zweiten Zeitraums zu empfangen, der sich von dem ersten Zeitraum unterscheidet.
Gemäß einer anderen Ausführungsform umfasst die Filterschaltung ein Dezimierungsfilter.
Gemäß einer anderen Ausführungsform ist die Filterschaltung konfiguriert, um den ersten Bitstrom in einem ersten Zyklus zu filtern und den zweiten Bitstrom nach dem ersten Zyklus in einem zweiten Zyklus zu filtern.
Gemäß einer anderen Ausführungsform kann der Bildsensor ferner eine dritte Spalte von Pixeln, eine vierte Spalte von Pixeln, einen dritten Datenwandler, der konfiguriert ist, um ein Signal von der dritten Spalte von Pixeln zu empfangen, und einen vierten Datenwandler einschließen, der konfiguriert ist, um ein Signal von der vierten Spalte von Pixeln zu empfangen, wobei die Spaltenspeicherschaltung auch konfiguriert ist, um von dem dritten Datenwandler erzeugte Bits zu speichern und Bits zu speichern, die von dem vierten Datenwandler erzeugt werden.
Gemäß einer anderen Ausführungsform kann der Bildsensor ferner eine dritte Spalte von Pixeln, eine vierte Spalte von Pixeln, einen dritten Datenwandler, der konfiguriert ist, um ein Signal von der dritten Spalte von Pixeln zu empfangen, einen vierten Datenwandler, der konfiguriert ist, um ein Signal von der vierten Spalte von Pixeln zu empfangen, eine zusätzliche Spaltenspeicherschaltung einschließen, die konfiguriert ist, um von dem dritten Datenwandler erzeugte Bits zu speichern und bits zu speichern, die von dem vierten Datenwandler erzeugt werden, und eine zusätzliche Filterschaltung, die mit der zusätzlichen Spaltenspeicherschaltlogik gekoppelt ist und von mindestens dem dritten Datenwandler und dem vierten Datenwandler gemeinsam genutzt wird.
Gemäß einer anderen Ausführungsform kann der erste Datenwandler ein erster Delta-Sigma-Modulator sein, der konfiguriert ist, um ein Bit auf einmal an die Spaltenspeicherschaltung auszugeben, und der zweite Datenwandler kann ein zweiter Delta-Sigma-Modulator sein, der konfiguriert ist, um ein Bit auf einmal an die Spaltenspeicherschaltung auszugeben.
Gemäß einer anderen Ausführungsform ist die Spaltenspeicherschaltung konfiguriert, um einen ersten Bitstrom unter Verwendung der Bits zu speichern, die durch den ersten Delta-Sigma-Modulator erzeugt werden, und die Spaltenspeicherschaltung ist konfiguriert, um einen zweiten Bitstrom unter Verwendung der Bits zu speichern, die durch den zweiten Delta-Sigma-Modulator erzeugt werden.
Gemäß einer anderen Ausführungsform ist die Filterschaltung konfiguriert, um den ersten Bitstrom während eines ersten Zeitraums zu empfangen, und die Filterschaltung ist konfiguriert, um den zweiten Bitstrom während eines zweiten Zeitraums zu empfangen, der sich von dem ersten Zeitraum unterscheidet.
Gemäß einer anderen Ausführungsform kann die Filterschaltung ein Dezimierungsfilter sein, das keine Akkumulatoren einschließt.
Gemäß einigen Ausführungsformen wird ein Verfahren zum Betreiben eines Bildsensors bereitgestellt, das einschließt: Lesen eines Signals von einer ersten Spalte von Pixeln; Lesen eines Signals von einer zweiten Spalte von Pixeln; Empfangen des Signals von der ersten Spalte von Pixeln unter Verwendung eines ersten Datenwandlers; Empfangen des Signals von der zweiten Spalte von Pixeln unter Verwendung eines zweiten Datenwandlers; Speichern der vom ersten Datenwandler ausgegebenen seriellen Bits und Speichern der vom zweiten Datenwandler ausgegebenen seriellen Bits in den Spaltenspeicher; Verwenden des Spaltenspeichers, um die gespeicherten Bits von dem ersten Datenkonverter parallel zu einer Filterschaltung während eines ersten Zeitraums auszugeben und um die gespeicherten Bits von dem zweiten Datenkonverter parallel zu der Filterschaltung während eines zweiten Zeitraums nach dem ersten Zeitraum auszugeben.
Gemäß einer anderen Ausführungsform umfasst das Verfahren ferner die Verwendung des Filters zum Filtern der gespeicherten Bits aus dem ersten Datenwandler in einem ersten Zyklus und zum Filtern der gespeicherten Bits aus dem zweiten Datenwandler in einem zweiten Zyklus, der dem ersten Zyklus folgt.
Gemäß einer anderen Ausführungsform kann das Filter ein Dezimierungsfilter sein, das von mindestens dem ersten Datenwandler und dem zweiten Datenwandler gemeinsam genutzt wird.
Gemäß einer anderen Ausführungsform kann der erste Datenwandler ein erster Delta-Sigma-Modulator sein und der zweite Datenwandler kann ein zweiter Delta-Sigma-Modulator sein.
Gemäß einer anderen Ausführungsform kann das Verfahren ferner das Lesen eines Signals aus einer dritten Spalte von Pixeln, das Lesen eines Signals aus einer vierten Spalte von Pixeln, das Empfangen des Signals aus der dritten Spalte von Pixeln unter Verwendung eines dritten Datenwandlers, das Empfangen des Signals aus der vierten Spalte von Pixeln unter Verwendung eines vierten Datenwandlers, das Speichern serieller Bits, die von dem dritten Datenwandler ausgegeben werden, und das Speichern serieller Bits, die von dem vierten Datenwandler ausgegeben werden, in dem Spaltenspeicher, das Ausgeben der gespeicherten Bits von dem dritten Datenwandler parallel zu der Filterschaltung während eines dritten Zeitraums nach dem zweiten Zeitzeitraum unter Verwendung des Spaltenspeichers, und das Ausgeben der gespeicherten Bits von dem vierten Datenwandler parallel zu der Filterschaltung während eines vierten Zeitraums nach dem dritten Zeitzeitraum unter Verwendung des Spaltenspeichers einschließen.
Gemäß einigen Ausführungsformen wird eine Einrichtung bereitgestellt, die einschließt: eine erste Pixelausgangsleitung; eine zweite Pixelausgangsleitung; einen ersten Analog-zu-Digital-Wandler mit einem Eingang, der mit der ersten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; einen zweiten Analog-zu-Digital-Wandler mit einem Eingang, der mit der zweiten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; eine Spaltenspeicherschaltung, die einen ersten Eingang aufweist, der mit dem Ausgang des ersten Analog-zu-Digital-Wandlers gekoppelt ist, einen zweiten Eingang, der mit dem Ausgang des zweiten Analog-zu-Digital-Wandlers gekoppelt ist, und einen Parallelausgang; und eine Filterschaltung mit einem Eingang, der mit dem Parallelausgang gekoppelt ist und einen Ausgang aufweist, auf dem ein digitaler Wert erzeugt wird.
Gemäß einer anderen Ausführungsform kann die Einrichtung ferner einschließen: eine dritte Pixelausgangsleitung; eine vierte Pixelausgangsleitung; einen dritten Analog-zu-Digital-Wandler mit einem Eingang, der mit der dritten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist, der mit dem Spaltenspeicher gekoppelt ist; und einen vierten Analog-zu-Digital-Wandler mit einem Eingang, der mit der vierten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist, der mit dem Spaltenspeicher gekoppelt ist, wobei die Filterschaltung von dem ersten, zweiten, dritten und vierten Analog-zu-Digital-Wandler gemeinsam genutzt wird.
Gemäß einer anderen Ausführungsform können der erste, zweite, dritte und vierte Analog-zu-Digital-Wandler Delta-Sigma-Modulatoren sein.
Gemäß einer anderen Ausführungsform kann die Filterschaltung ein Dezimierungsfilter sein, dem ein Akkumulator fehlt.
Gemäß einer anderen Ausführungsform kann die Einrichtung ferner einschließen: eine fünfte Pixelausgangsleitung; eine sechste Pixelausgangsleitung; eine siebte Pixelausgangsleitung; eine achte Pixelausgangsleitung; einen fünften Analog-zu-Digital-Wandler mit einem Eingang, der mit der fünften Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; einen sechsten Analog-zu-Digital-Wandler mit einem Eingang, der mit der sechsten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; einen siebten Analog-zu-Digital-Wandler mit einem Eingang, der mit der siebten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; einen achten Analog-zu-Digital-Wandler mit einem Eingang, der mit der achten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; eine zusätzliche Spaltenspeicherschaltung, die einen ersten Eingang aufweist, der mit dem Ausgang des fünften Analog-zu-Digital-Wandlers gekoppelt ist, einen zweiten Eingang, der mit dem Ausgang des sechsten Analog-zu-Digital-Wandlers gekoppelt ist, einen dritten Eingang, der mit dem Ausgang des siebten Analog-zu-Digital-Wandlers gekoppelt ist, einen vierten Eingang, der mit dem Ausgang des achten Analog-zu-Digital-Wandlers gekoppelt ist, und einen Parallelausgang; und eine zusätzliche Filterschaltung mit einem Eingang, der mit dem parallelen Ausgang der zusätzlichen Spaltenspeicherschaltung gekoppelt ist.
Das Vorhergehende dient lediglich der Veranschaulichung der Prinzipien dieser Erfindung, und vielfältige Modifikationen können durch den Fachmann vorgenommen werden, ohne vom Schutzumfang und vom Geist der Erfindung abzuweichen. Die vorhergehenden Ausführungsformen können einzeln oder in einer beliebigen Kombination implementiert werden.

Claims

Bildsensor, umfassend: eine erste Spalte von Pixeln; eine zweite Spalte von Pixeln; einen ersten Datenwandler, der konfiguriert ist, um ein Signal von der ersten Spalte von Pixeln zu empfangen; einen zweiten Datenwandler, der konfiguriert ist, um ein Signal von der zweiten Spalte von Pixeln zu empfangen; eine Spaltenspeicherschaltung, die konfiguriert ist, um Bits zu speichern, die von dem ersten Datenwandler erzeugt werden, und um Bits zu speichern, die von dem zweiten Datenwandler erzeugt werden; und eine Filterschaltung, die mit der Spaltenspeicherschaltung gekoppelt ist und von mindestens dem ersten Datenwandler und dem zweiten Datenwandler gemeinsam genutzt wird.
Bildsensor nach Anspruch 1, wobei: der erste Datenwandler einen ersten Delta-Sigma-Modulator umfasst, der konfiguriert ist, um ein Bit auf einmal an die Spaltenspeicherschaltung auszugeben; der zweite Datenwandler einen zweiten Delta-Sigma-Modulator umfasst, der konfiguriert ist, um ein Bit auf einmal an die Spaltenspeicherschaltung auszugeben; die Spaltenspeicherschaltung konfiguriert ist, um einen ersten Bitstrom unter Verwendung der von dem ersten Delta-Sigma-Modulator erzeugten Bits zu speichern; die Spaltenspeicherschaltung konfiguriert ist, um einen zweiten Bitstrom unter Verwendung der von dem zweiten Delta-Sigma-Modulator erzeugten Bits zu speichern; die Filterschaltung konfiguriert ist, um den ersten Bitstrom während eines ersten Zeitraums zu empfangen; und die Filterschaltung konfiguriert ist, um den zweiten Bitstrom während eines zweiten Zeitraums zu empfangen, der sich von dem ersten Zeitraum unterscheidet.
Bildsensor nach Anspruch 2, wobei die Filterschaltung ein Dezimierungsfilter umfasst.
Bildsensor nach Anspruch 2, wobei die Filterschaltung konfiguriert ist, um den ersten Bitstrom in einem ersten Zyklus zu filtern und den zweiten Bitstrom nach dem ersten Zyklus in einem zweiten Zyklus zu filtern.
Bildsensor nach Anspruch 1, wobei: der erste Datenwandler einen ersten Delta-Sigma-Modulator umfasst, der konfiguriert ist, um ein Bit auf einmal an die Spaltenspeicherschaltung auszugeben; und der zweite Datenwandler einen zweiten Delta-Sigma-Modulator umfasst, der konfiguriert ist, um ein Bit auf einmal an die Spaltenspeicherschaltung auszugeben, wobei: die Spaltenspeicherschaltung konfiguriert ist, um einen ersten Bitstrom unter Verwendung der von dem ersten Delta-Sigma-Modulator erzeugten Bits zu speichern; die Spaltenspeicherschaltung konfiguriert ist, um einen zweiten Bitstrom unter Verwendung der von dem zweiten Delta-Sigma-Modulator erzeugten Bits zu speichern; die Filterschaltung konfiguriert ist, um den ersten Bitstrom während eines ersten Zeitraums zu empfangen; die Filterschaltung konfiguriert ist, um den zweiten Bitstrom während eines zweiten Zeitraums zu empfangen, der sich von dem ersten Zeitraum unterscheidet; und die Filterschaltung ein Dezimierungsfilter umfasst, das keine Akkumulatoren einschließt.
Verfahren zum Betreiben eines Bildsensors, umfassend: Lesen eines Signals von einer ersten Spalte von Pixeln; Lesen eines Signals von einer zweiten Spalte von Pixeln; Empfangen des Signals von der ersten Spalte von Pixeln mit einem ersten Datenwandler; Empfangen des Signals von der zweiten Spalte von Pixeln mit einem zweiten Datenwandler; Speichern der vom ersten Datenwandler ausgegebenen seriellen Bits und Speichern der vom zweiten Datenwandler ausgegebenen seriellen Bits mit dem Spaltenspeicher; Ausgeben der gespeicherten Bits von dem ersten Datenwandler parallel zu einer Filterschaltung während eines ersten Zeitraums mit dem Spaltenspeicher; und Ausgeben der gespeicherten Bits von dem ersten Datenwandler parallel zu einer Filterschaltung während eines ersten Zeitraums nach dem ersten Zeitraum mit dem Spaltenspeicher.
Verfahren nach Anspruch 6, ferner umfassend: Filtern der gespeicherten Bits von dem ersten Datenwandler in einem ersten Zyklus mit dem Filter; und Filtern der gespeicherten Bits von dem zweiten Datenwandler in einem zweiten Zyklus, der dem ersten Zyklus folgt, mit dem Filter.
Verfahren nach Anspruch 6, ferner umfassend: Lesen eines Signals von einer dritten Spalte von Pixeln; Lesen eines Signals von einer vierten Spalte von Pixeln; Empfangen des Signals von der dritten Spalte von Pixeln mit einem dritten Datenwandler, Empfangen des Signals von der vierten Spalte von Pixeln mit einem vierten Datenwandler, Speichern der vom dritten Datenwandler ausgegebenen seriellen Bits und Speichern der vom vierten Datenwandler ausgegebenen seriellen Bits mit dem Spaltenspeicher; Ausgeben der gespeicherten Bits von dem dritten Datenwandler parallel zu einer Filterschaltung während eines dritten Zeitraums nach dem zweiten Zeitraum mit dem Spaltenspeicher; und Ausgeben der gespeicherten Bits von dem vierten Datenwandler parallel zu einer Filterschaltung während eines vierten Zeitraums nach dem dritten Zeitraum mit dem Spaltenspeicher.
Einrichtung, umfassend: eine erste Pixelausgangsleitung; eine zweite Pixelausgangsleitung; einen ersten Analog-zu-Digital-Wandler mit einem Eingang, der mit der ersten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; einen zweiten Analog-zu-Digital-Wandler mit einem Eingang, der mit der zweiten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; eine Spaltenspeicherschaltung, die einen ersten Eingang aufweist, der mit dem Ausgang des ersten Analog-zu-Digital-Wandlers gekoppelt ist, einen zweiten Eingang, der mit dem Ausgang des zweiten Analog-zu-Digital-Wandlers gekoppelt ist, und einen Parallelausgang; und eine Filterschaltung mit einem Eingang, der mit dem Parallelausgang gekoppelt ist und einen Ausgang aufweist, auf dem ein digitaler Wert erzeugt wird.
Einrichtung nach Anspruch 9, ferner umfassend: eine dritte Pixelausgangsleitung; eine vierte Pixelausgangsleitung; einen dritten Analog-zu-Digital-Wandler mit einem Eingang, der mit der dritten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist, der mit dem Spaltenspeicher gekoppelt ist; einen vierten Analog-zu-Digital-Wandler mit einem Eingang, der mit der vierten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist, der mit dem Spaltenspeicher gekoppelt ist, wobei die Filterschaltung von dem ersten, zweiten, dritten und vierten Analog-zu-Digital-Wandler gemeinsam genutzt wird; eine fünfte Pixelausgangsleitung; eine sechste Pixelausgangsleitung; eine siebte Pixelausgangsleitung; eine achte Pixelausgangsleitung; einen fünften Analog-zu-Digital-Wandler mit einem Eingang, der mit der fünften Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; einen sechsten Analog-zu-Digital-Wandler mit einem Eingang, der mit der sechsten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; einen siebten Analog-zu-Digital-Wandler mit einem Eingang, der mit der siebten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; einen achten Analog-zu-Digital-Wandler mit einem Eingang, der mit der achten Pixelausgangsleitung gekoppelt ist und einen Ausgang aufweist; eine zusätzliche Spaltenspeicherschaltung, die einen ersten Eingang aufweist, der mit dem Ausgang des fünften Analog-zu-Digital-Wandlers gekoppelt ist, einen zweiten Eingang, der mit dem Ausgang des sechsten Analog-zu-Digital-Wandlers gekoppelt ist, einen dritten Eingang, der mit dem Ausgang des siebten Analog-zu-Digital-Wandlers gekoppelt ist, einen vierten Eingang, der mit dem Ausgang des achten Analog-zu-Digital-Wandlers gekoppelt ist, und einen Parallelausgang; und eine zusätzliche Filterschaltung mit einem Eingang, der mit dem Parallelausgang der zusätzlichen Spaltenspeicherschaltung gekoppelt ist.