DE102022000520A1 - Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen - Google Patents

Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen Download PDF

Info

Publication number
DE102022000520A1
DE102022000520A1 DE102022000520.4A DE102022000520A DE102022000520A1 DE 102022000520 A1 DE102022000520 A1 DE 102022000520A1 DE 102022000520 A DE102022000520 A DE 102022000520A DE 102022000520 A1 DE102022000520 A1 DE 102022000520A1
Authority
DE
Germany
Prior art keywords
semiconductor wafer
substrate
spots
semiconductor
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102022000520.4A
Other languages
English (en)
Inventor
Atsushi Nishikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Azur Space Solar Power GmbH
Original Assignee
Azur Space Solar Power GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Azur Space Solar Power GmbH filed Critical Azur Space Solar Power GmbH
Priority to DE102022000520.4A priority Critical patent/DE102022000520A1/de
Priority to PCT/EP2022/000116 priority patent/WO2023151771A1/de
Priority to TW112101990A priority patent/TWI844234B/zh
Publication of DE102022000520A1 publication Critical patent/DE102022000520A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • H01L21/02507Alternating layers, e.g. superlattice
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639Preparation of substrate for selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Halbleiterscheibe mit einem Durchmesser von wenigstens 100 mm zur Ausbildung von Halbleiterbauelementen aufweisend ein Substrat, mit einer Oberseite und einer Unterseite, wobei das Substrat an der Oberseite aus Silizium besteht, mehrere stoffschlüssig mit der Oberseite des Substrats ausgebildeten Sauerstoff aufweisende Flecken, wobei die Sauerstoff aufweisenden Flecken mindestens 0,005% und höchstens 35% der Oberseite des Substrats bedecken, eine stoffschlüssig die Oberseite des Substrats und die Sauerstoff aufweisenden Flecken bedeckende ganzflächige Halbleiterpufferschichtfolge, wobei die Halbleiterpufferschichtfolge wenigstens eine Gruppe-III-Nitrid-Schicht aufweist.

Description

  • Die Erfindung betrifft eine Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen.
  • Aus DE 10 2006 030 305 und der DE 102 569 11 sind Silizium Halbleiterscheiben mit einer aufliegenden Halbleiterpufferschichtfolge bekannt.
  • Vor diesem Hintergrund besteht die Aufgabe der Erfindung darin, eine Vorrichtung anzugeben, die den Stand der Technik weiterbildet.
  • Die Aufgabe wird durch eine Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen mit den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Gemäß dem Gegenstand der Erfindung eine Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen mit einem Durchmesser von wenigstens 100 mm.
  • Die Halbleiterscheibe weist ein Substrat, mit einer Oberseite und einer Unterseite auf, wobei das Substrat an der Oberseite aus Silizium besteht.
  • An der Oberseite des Substrats sind mehrere stoffschlüssig mit der Oberseite ausgebildete Sauerstoff aufweisende Flecken ausgebildet.
  • Die Sauerstoff aufweisenden Flecken bedecken mindestens 0,005% und höchstens 35% der Oberseite des Substrats.
  • Auf der Oberseite des Substrats und auf den Sauerstoff aufweisenden Flecken ist ganzflächig eine stoffschlüssig die Oberseite des Substrats bzw. die Flecken bedeckende Halbleiterpufferschichtfolge ausgebildet.
  • Die Halbleiterpufferschichtfolge weist wenigstens eine Gruppe-III-Nitrid-Schicht auf.
  • Es sei angemerkt, dass sich die Begriffe „III-N“ oder „Gruppe-III-Nitrid“ auf die Spalte der III-wertigen Elemente des Periodensystems, wie insbesondere Bor, Aluminium, Gallium und Indium in Verbindung mit Sickstoff bezieht. Insbesondere umfasst der Begriff „III-N“ auch Schichten wie AlGaN oder GaN.
  • Es versteht sich, dass die Schichten jeweils ganzflächig ausgebildet sind. Des Weiteren sei angemerkt, dass die Flecken vorwiegend aus Siliziumdioxid bestehen, d.h. aus Oxid bestehen oder wenigstens Oxid umfassen.
  • Ein Vorteil ist, dass sich mit den Flecken die Qualität der Halbleiterpufferschichtfolge verbessern lässt. Es ist überraschend, dass sich die Qualität der Halbleiterpufferschichtfolge mittels der Flecken verbessern lässt. Insbesondere lässt sich die Koaleszenz beim Wachstum der Halbleiterpufferschichtfolge verbessern.
  • In einer Weiterbildung weist die Halbleiterpufferschichtfolge eine Dicke von wenigstens 1 µm oder von wenigstens 4 µm und höchstens eine Dicke von 30 µm auf. In einer Ausführungsform weist die Halbleiterpufferschichtfolge an der Oberseite eine Dicke zwischen 0,5 µm und 10 µm oder zwischen 1,0 µm und 5 µm auf.
  • In einer Weiterbildung bedecken die Sauerstoff aufweisenden Flecken vorzugsweise minimal 0,2% bis maximal 20% oder minimal 0,01% bis maximal 30% oder minimal 0,1% bis maximal 25% der Oberseite des Substrats und sind stoffschlüssig mit der Oberseite des Substrats verbunden.
  • In einer anderen Weiterbildung weisen die Sauerstoff aufweisenden Flecken jeweils eine Ausdehnung von mindestens 10 nm oder von mindestens 50 nm oder mindestens 100 nm auf. Dabei können die Flecken verschiedenste Formen aufweisen.
  • In einer Weiterbildung weisen die Sauerstoff aufweisende Flecken jeweils eine Ausdehnung von maximal 5 µm oder maximal 1 µm oder maximal 0,5 µm auf.
  • In einer Weiterbildung weisen die Sauerstoff aufweisenden Flecken eine Dicke in einem Bereich zwischen einer Monolage und 4 nm auf, wobei die Dicke der Monolage etwa bei 0,4 nm liegt.
  • In einer Ausführungsform umfassen oder bestehen die Sauerstoff aufweisenden Flecken aus einem Siliziumdioxid und/oder aus einem Siliziummonoxid, zusammenfassend nachfolgend als Siliziumoxid bezeichnet.
  • In einer weiteren Ausführungsform ist das Siliziumdioxid als natürlich gewachsenes Oxid ausgebildet. Natürliches Oxid, d.h. Siliziumdioxid, wächst in einer sauerstoffaufweisenden Umgebung auf.
  • Es sei jedoch angemerkt, dass sich die Bildung des natürlichen Oxids in einer feuchten Umgebung beschleunigt. Hierbei liegt die Dichte von natürlichem Oxid unterhalb der Dichte eines thermisch gewachsenen Oxids. Unter natürlich gewachsenem Oxid wird vorliegend ein Siliziumdioxid verstanden, das vorzugsweise bei Raumtemperatur, jedoch höchst vorzugsweise bei einer Temperatur unterhalb von 100°C oder unterhalb von 200°C ausgebildet wird. Die Dicke von dem natürlichen Oxid ist zwischen einer Monolage, d.h. etwa 0,4 nm und 4 nm. In einer Weiterbildung beträgt die Dicke des natürlichen Oxids zischen 1 nm und 2 nm.
  • Unter einem thermisch gewachsenen Oxid wird vorliegend ein Siliziumdioxid verstanden das vorzugswiese bei einer Temperatur oberhalb 500°C gewachsen wird. Vorzugsweise ist die Dichte des thermischen Oxids mehr als 30% höher als die des natürlichen Oxids.
  • In einer anderen Ausführungsform umfassen die Sauerstoff aufweisenden Flecken Siliziumoxid und Oxynitrid oder bestehen aus Siliziumoxid oder bestehen aus Oxynitrid.
  • In einer Weiterbildung sind die Sauerstoff aufweisenden Flecken auf der Oberseite nahezu gleichverteilt. Unter dem Begriff „gleichverteilt“ wird vorliegend verstanden, dass die Flecken sich auf der gesamten Oberfläche der Halbleiterscheibe gleichmäßig verteilt befinden. Wobei in einer Ausführungsform die Anzahl der Flecken auf einem Bereich der Scheibe der wenigstens 20% der Gesamtfläche umfasst nicht mehr als 50% von der Anzahl der Flecken in einem zweiten gleich großen Bereich auf der Halbleiterscheibe abweicht.
  • In einer anderen Weiterbildung umfasst die Halbleiterpufferschichtfolge eine Nukleationsschicht. Unter dem Begriff der „Nukleationsschicht“ wird vorliegend eine Schicht verstanden die das Wachstum einer weiteren unmittelbar auf der Nukleationsschicht angeordneten Schicht verbessert. Die Nukleationsschicht ist stoffschlüssig mit der Oberseite des Substrats verbunden, außer an den Stellen an der die Oberseite Flecken gemäß der Erfindung aufweist. An den Stellen mit Flecken ist die Nukleationsschicht stoffschlüssig mit der Oberfläche der Flecken verbunden.
  • In einer Weiterbildung ist die Nukleationsschicht nicht als geschlossene Schicht sondern als durchbrochene Schicht ausgebildet. Hierbei sind die einzelnen Inseln der Nukleationsschicht untereinander verbunden.
  • In einer Ausführungsform besteht die Nukleationsschicht aus AlGaN oder die Nukleationsschicht umfasst AlGaN.
  • In einer anderen Ausführungsform besteht die Nukleationsschicht aus AIN oder die Nukleationsschicht umfasst AIN.
  • In einer Weiterbildung ist die Nukleationsschicht ganzflächig ausgebildet und weist eine Dicke in einem Bereich zwischen 5 nm und 400 nm auf oder weist eine Dicke zwischen 5 nm und 200 nm auf oder weist eine Dicke zwischen 5 nm und 100 nm auf oder weist eine Dicke zwischen 5 nm und 50 nm auf.
  • In einer anderen Weiterbildung weist die Halbleiterpufferschichtfolge eine Maskierungsschicht auf. Die Nukleationsschicht ist als unterste Schicht der Halbleiterpufferschichtfolge angeordnet.
  • In einer Ausführungsform umfasst die Maskierungsschicht Nitrid insbesondere AlGaN und/oder Metall-Nitrid.
  • In einer anderen Ausführungsform weist die Maskierungsschicht eine Dicke zwischen 10 nm und 500 nm auf. In einer Weiterbildung weist die Maskierungsschicht eine Dicke von höchstens 300 nm oder von höchstens 200 nm oder von höchstens 100 nm auf.
  • In einer Weiterbildung weist die Halbleiterpufferschichtfolge alternierend angeordnete GaN- / AlGaN-Schichten auf.
  • In einer anderen Weiterbildung weist das Substrat eine Dicke größer als 200 µm oder größer als 1,2 mm oder größer als 1,6 mm und kleiner als 3 mm auf.
  • In einer Ausführungsform besteht das Substrat aus Silizium. In einer weiteren Ausführungsform weist das Substrat eine <100> oder eine <111> Kristallorientierung auf. In einer Weiterbildung weist das Substrat eine n-Dotierung oder eine p-Dotierung auf oder das Substrat ist undotiert.
  • In einer anderen Weiterbildung ist das Substrat nach dem Float-zone Verfahren oder nach dem Czochralski Verfahren oder nach einem anderen Verfahren hergestellt.
  • Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Hierbei werden gleichartige Teile mit identischen Bezeichnungen beschriftet. Die dargestellten Ausführungsformen sind stark schematisiert, d.h. die Abstände und die lateralen und die vertikalen Erstreckungen sind nicht maßstäblich und weisen, sofern nicht anders angegeben, auch keine ableitbaren geometrischen Relationen zueinander auf. Darin zeigen, die
    • 1 eine Querschnittsansicht einer Hableiterscheibe mit einer Halbleiterpufferschichtfolge,
    • 2 eine Draufsicht auf die Halbleiterscheibe, dargestellt in Zusammenhang Abbildung der 1,
    • 3 eine Querschnittsansicht auf die Halbleiterscheibe mit den in der Halbleiterpufferschichtfolge ausgebildeten III-N-Schichten.
  • Die Abbildung der 1 zeigt eine Querschnittsansicht einer Hableiterscheibe besteht aus einem Substrat 10 mit einer Oberseite OS und einer Unterseite US. Das Substrat 10 besteht wenigstens an der Oberseite aus monokristallinem Silizium und weist einen Durchmesser von wenigstens 100 mm auf.
  • An der Oberseite OS des Substrats 10 sind stoffschlüssig mit dem Substrat 10 verbundene Sauerstoff aufweisende Flecken OF ausgebildet. Die Flecken können entlang der jeweiligen Längserstreckung eine unterschiedliche Dicke aufweisen.
  • Auf der Oberseite OS des Substrats 10 und auf den Sauerstoff aufweisenden Flecken OF ist eine ganzflächige Halbleiterpufferschichtfolge PF ausgebildet.
  • Die Halbleiterpufferschichtfolge PF umfasst wenigstens eine Gruppe-III-Nitrid-Schicht.
  • In der Abbildung der 2 ist eine Draufsicht auf die Halbleiterscheibe, dargestellt in Zusammenhang mit der Abbildung der 1, dargestellt. Im Folgenden werden nur die Unterschiede zu der Abbildung der 1 erläutert. Die Sauerstoff aufweisenden Flecken OF sind auf der Oberseite nahezu gleichmäßig verteilt. Die Flecken OF weisen unregelmäßige Umrisse auf und bedecken mindestens 0,005% Oberseite OS des Substrats 10.
  • In der Abbildung der 3 ist eine Querschnittsansicht der Halbleiterscheibe dargestellt. Im Folgenden werden nur die Unterschiede zu der Abbildung der 1 erläutert.
  • Die Halbleiterpufferschichtfolge PF umfasst eine Nukleationsschicht NUS, die als ganzflächige Schicht auf der Flecken umfassenden Oberseite OS des Substrats 10 ausgebildet ist. Die Nukleationsschicht NUS ist stoffschlüssig auf der Oberseite OS ausgebildet. Auf der Nukleationsschicht NUS ist eine Schicht PFNS aus einem III-N-Material angeordnet. Auf der Schicht PFNS ist eine Zwischenschicht ZW ausgebildet. Auf der Zwischenschicht ZW ist eine ganzflächige Schicht GA aus GaN ausgebildet.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102006030305 [0002]
    • DE 10256911 [0002]

Claims (16)

  1. Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen mit einem Durchmesser von wenigstens 100 mm aufweisend - ein Substrat (10), mit einer Oberseite (OS) und einer Unterseite (US), wobei das Substrat (10) an der Oberseite (OS) aus Silizium besteht, - mehrere stoffschlüssig mit der Oberseite (OS) des Substrats (10) ausgebildeten Sauerstoff aufweisende Flecken (OF), wobei die Sauerstoff aufweisenden Flecken (OF) mindestens 0,005% und höchstens 35% der Oberseite (OS) des Substrats (10) bedecken, - eine stoffschlüssig die Oberseite (OS) des Substrats (10) und die Sauerstoff aufweisenden Flecken (OF) bedeckende ganzflächige Halbleiterpufferschichtfolge (PF), wobei die Halbleiterpufferschichtfolge (PF) wenigstens eine Gruppe-III-Nitrid-Schicht aufweist.
  2. Halbleiterscheibe nach Anspruch 1, dadurch gekennzeichnet, dass die Sauerstoff aufweisenden Flecken (OF) minimal 0,2% bis maximal 20% oder minimal 0,01% bis maximal 30% oder minimal 0,1% bis maximal 25% der Oberseite (OS) des Substrats (10) bedecken.
  3. Halbleiterscheibe nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Sauerstoff aufweisenden Flecken (OF) jeweils eine Ausdehnung von mindestens 10 nm oder von mindestens 50 nm oder mindestens 100 nm aufweisen.
  4. Halbleiterscheibe nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Sauerstoff aufweisenden Flecken (OF) eine Dicke von natürlichem Oxid aufweisen oder die Sauerstoff aufweisenden Flecken (OF) eine Dicke in einem Bereich zwischen einer Monolage und 4 nm aufweisen.
  5. Halbleiterscheibe nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Sauerstoff aufweisenden Flecken (OF) Siliziumdioxid und / oder Oxynitrid umfassen oder die Sauerstoff aufweisende Flecken (OF) aus Siliziumdioxid oder aus Oxynitrid bestehen.
  6. Halbleiterscheibe nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Sauerstoff aufweisenden Flecken (OF) auf der Oberseite (OS) nahezu gleichverteilt sind.
  7. Halbleiterscheibe nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterpufferschichtfolge (PF) eine Nukleationsschicht (NUS) umfasst.
  8. Halbleiterscheibe nach Anspruch 7, dadurch gekennzeichnet, dass die Nukleationsschicht (NUS) AlGaN umfasst oder aus AlGaN besteht.
  9. Halbleiterscheibe nach Anspruch 7 oder Anspruch 8, dadurch gekennzeichnet, dass die Nukleationsschicht (NUS) AIN umfasst oder aus AIN besteht.
  10. Halbleiterscheibe nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die Nukleationsschicht (NUS) ganzflächig ausgebildet ist und eine Dicke in einem Bereich zwischen 5 nm und 400 nm aufweist oder eine Dicke zwischen 5 nm und 200 nm aufweist oder eine Dicke zwischen 5 nm und 100 nm aufweist oder eine Dicke zwischen 5 nm und 50 nm aufweist.
  11. Halbleiterscheibe nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterpufferschichtfolge (PF) eine Maskierungsschicht aufweist.
  12. Halbleiterscheibe nach Anspruch 11, dadurch gekennzeichnet, dass die Maskierungsschicht Nitrid insbesondere AlGaN und / oder Metall-Nitrid umfasst.
  13. Halbleiterscheibe nach Anspruch 11 oder Anspruch 12, dadurch gekennzeichnet, dass die Maskierungsschicht eine Dicke zwischen 10 nm und 500 nm aufweist.
  14. Halbleiterscheibe nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterpufferschichtfolge (PF) alternierend angeordnete GaN / AlGaN Schichten aufweist.
  15. Halbleiterscheibe nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (10) eine Dicke größer als 200 µm, größer als 1,2 mm oder größer als 1,6 mm und kleiner als 3 mm aufweist.
  16. Halbleiterscheibe nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (10) aus Silizium besteht.
DE102022000520.4A 2022-02-10 2022-02-10 Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen Pending DE102022000520A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102022000520.4A DE102022000520A1 (de) 2022-02-10 2022-02-10 Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen
PCT/EP2022/000116 WO2023151771A1 (de) 2022-02-10 2022-12-23 Halbleiterscheibe zur ausbildung von halbleiterbauelementen
TW112101990A TWI844234B (zh) 2022-02-10 2023-01-17 用於形成半導體構件之半導體晶圓

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102022000520.4A DE102022000520A1 (de) 2022-02-10 2022-02-10 Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen

Publications (1)

Publication Number Publication Date
DE102022000520A1 true DE102022000520A1 (de) 2023-08-10

Family

ID=85157291

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102022000520.4A Pending DE102022000520A1 (de) 2022-02-10 2022-02-10 Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen

Country Status (2)

Country Link
DE (1) DE102022000520A1 (de)
WO (1) WO2023151771A1 (de)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10256911A1 (de) 2002-11-30 2004-06-17 Armin Dr. Dadgar Gruppe-III-Nitrid Transistorbauelement auf einem Siliziumsubstrat
DE102006030305B3 (de) 2006-06-26 2007-12-13 Azzurro Semiconductors Ag Gruppe-III-Nitrid-basiertes Halbleitertransistorbauelement
US20120205616A1 (en) 2011-02-15 2012-08-16 Invenlux Corporation Defect-controlling structure for epitaxial growth, light emitting device containing defect-controlling structure, and method of forming the same
US20170352776A1 (en) 2016-06-01 2017-12-07 Sensor Electronic Technology, Inc. Semiconductor Heterostructure With At Least One Stress Control Layer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3603713B2 (ja) * 1999-12-27 2004-12-22 豊田合成株式会社 Iii族窒化物系化合物半導体膜の成長方法及びiii族窒化物系化合物半導体素子
JP5103014B2 (ja) * 2003-05-21 2012-12-19 サン−ゴバン クリストー エ デテクトゥール マスクを通るラテラル成長による窒化ガリウム基板の製造
TW200625699A (en) * 2004-11-24 2006-07-16 Sumitomo Chemical Co Semiconductor substrate, method for manufacture thereof, and light emitting element
KR101020961B1 (ko) * 2008-05-02 2011-03-09 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10256911A1 (de) 2002-11-30 2004-06-17 Armin Dr. Dadgar Gruppe-III-Nitrid Transistorbauelement auf einem Siliziumsubstrat
DE102006030305B3 (de) 2006-06-26 2007-12-13 Azzurro Semiconductors Ag Gruppe-III-Nitrid-basiertes Halbleitertransistorbauelement
US20120205616A1 (en) 2011-02-15 2012-08-16 Invenlux Corporation Defect-controlling structure for epitaxial growth, light emitting device containing defect-controlling structure, and method of forming the same
US20170352776A1 (en) 2016-06-01 2017-12-07 Sensor Electronic Technology, Inc. Semiconductor Heterostructure With At Least One Stress Control Layer

Also Published As

Publication number Publication date
WO2023151771A1 (de) 2023-08-17
TW202338994A (zh) 2023-10-01

Similar Documents

Publication Publication Date Title
DE102010039147B4 (de) Halbleiterstruktur und ein Verfahren zum Bilden derselben
DE602004003910T2 (de) Pufferstruktur für Heteroepitaxie auf einem Siliciumsubstrat
EP2483914B1 (de) Verfahren zur herstellung einer leuchtdiode
DE112008002817T5 (de) Verfahren zum Herstellen eines elektronischen Bauelements
WO2005004231A1 (de) Verfahren zum herstellen von halbleiterchips
DE112014003533T5 (de) Halbleiterwafer und Verfahren zur Herstellung des Halbleiterwafers
DE19905517A1 (de) Mehrschichtige Indium-enthaltende Nitridpufferschicht für die Nitrid-Epitaxie
DE102012103686A1 (de) Epitaxiesubstrat, Verfahren zur Herstellung eines Epitaxiesubstrats und optoelektronischer Halbleiterchip mit einem Epitaxiesubstrat
DE112009000195B4 (de) Verfahren zum Herstellen eines III-Metall-Nitrid-Einkristalls
DE102018126936A1 (de) Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen
DE2115455A1 (de) Halbleiterbauteil
DE102018213434A1 (de) Verfahren zur Herstellung von Galliumnitridsubstrat unter Verwendung der Multiionimplantation
DE102017113461A1 (de) III-Nitrid-Halbleiterkomponente mit niedriger Versetzungsdichte
DE102022000520A1 (de) Halbleiterscheibe zur Ausbildung von Halbleiterbauelementen
DE19547781A1 (de) Verfahren des Aufwachsens einer Verbindungshalbleiterschicht
DE112018003360T5 (de) SiC-EPITAXIEWAFER UND VERFAHREN ZUR HERSTELLUNG DESSELBEN
DE3617927C2 (de)
DE102015102735B4 (de) Halbleitersubstratanordnungen und ein Verfahren zum Bilden einer Halbleitersubstratanordnung
EP2245657B1 (de) Optoelektronischer halbleiterkörper und verfahren zur herstellung eines optoelektronischen halbleiterkörpers
DE10218498B4 (de) Verfahren zur Herstellung einer Halbleiterschicht und elektronisches Bauelement
DE3217501A1 (de) Verfahren zur herstellung eines magnetblasenspeicher-bauelements
DE112019007835T5 (de) Halbleiter-Wafer und Verfahren zu dessen Herstellung
DE102016117030B4 (de) Herstellung von Halbleiterstrukturen auf einem Trägersubstrat, die durch Überführungsdruck (Transfer Print) übertragbar sind.
DE102015209889B4 (de) Strukturierte Halbleiterscheibe und Verfahren zu deren Herstellung
DE10327612B4 (de) Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029060000

Ipc: H01L0029120000

R016 Response to examination communication
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R006 Appeal filed
R008 Case pending at federal patent court