DE10202136A1

DE10202136A1 - Mehrlagenleiterplatten

Info

Publication number: DE10202136A1
Application number: DE2002102136
Authority: DE
Inventors: Werner Hach
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 2002-01-21
Filing date: 2002-01-21
Publication date: 2003-07-31

Abstract

Es wird eine Mehrlagenleiterplatte vorgestellt, die eine lokal unterschiedliche Lagenzahl aufweist. In den Kern einer ersten Mehrlagenleiterplatte werden eine oder mehrere weitere Mehrlagenleiterplatten geringerer Größe und gleicher und/oder größerer Lagenzahl integriert, die in in den Kern eingebrachten Aussparungen angeordnet sind.

Description

Die vorliegende Erfindung betrifft allgemein Leiterplatten. Insbesondere betrifft die Erfindung Leiterplatten zur Realisierung komplexer Schaltungsteile.

Leiterplatten und ihre Abwandlungen von einfachen so genannten Druck- und Ätzplatten und flexiblen Schaltungen bis hin zu Vielebenen-Schaltungen mit zahlreichen Leiterzugebenen und so genannten Multiwire-Schaltungen sind aus der Technik unserer Zeit nicht mehr wegzudenken.

Mit der drastisch ansteigenden Integrationsdichte moderner Halbleiterbausteine wie z. B. Mikroprozessoren oder Logikchips geht zwingend eine Erhöhung der Anzahl und der Dichte der Anschlussterminals (I/O) der Chips einher. Es sind bereits Module bekannt, die Chips mit mehr als 1200 Anschlüssen aufnehmen können. Allerdings ist die Grundfläche solcher Bauelemente größer als bei bisherigen Komponenten. Die Anforderungen an kritische Signalverzögerungszeiten innerhalb der Datenverarbeitungssysteme erfordern aber im steigenden Maße kleiner werdende Minimalabstände zwischen kritischen Chips.

Man kann diesen Forderungen dadurch gerecht werden, dass man mehrere Chips in aufwendigen Multi-Chip-Modulen unterbringt und damit die Abstände zwischen kritischen Chips extrem klein macht.

Idealer wäre es allerdings, die Chips direkt auf die Leiterplatte aufzulöten (Direct Chip Attach, DCA), da hierbei eine gesamte Packaging-Ebene wegfallen würde und folglich neben verringerten Signalverzögerungszeiten erhebliche Kosteneinsparungen erzielbar wären. In diesem Fall müssten allerdings die Leiterzugbreiten und -abstände sowie die entsprechenden Durchgangslöcher in Chipnähe erheblich kleiner sein, als dies mit konventioneller Leiterplattentechnik machbar ist.

Eine ganze Reihe von Vorschlägen sind zur Lösung des Problems gemacht worden, eine Leiterplatte zur Verfügung zu stellen, die über eine ausreichende Verdrahtungskapazität verfügt, so z. B. der so genannte SLC (Surface Laminar Circuit)-Prozess, bei dem über zwei Dünnfilmlagen auf der Oberfläche einer konventionellen Leiterplatte Chips direkt auf die Kontakte der Platine aufgelötet werden können. Dieser Fertigungsprozess ist relativ komplex und erfordert aufwendige Registrier- und Glättungsverfahren.

Eine weitere Möglichkeit, hohe Leiterbahndichten zu erreichen, besteht bekanntermaßen darin, die Leiterbahnen auf mehrere Ebenen zu verteilen, was zu den Mehrlagenschaltungen oder Multilayern führt.

Aus der EP-B-0 478 313 ist eine solche Mehrschichtleiterplatte bekannt, die eine höhere Verdrahtungsdichte erlaubt und außerdem einen höheren Grad an Freiheit beim Verdrahtungsdesign sowie die Minimierung der Durchkontaktierungsverbindungen gestattet.

Die EP-B-0 602 257 offenbart Leiterplatten mit einer lokal erhöhten Verdrahtungsdichte, die es gestattet, lediglich in Teilbereichen der Leiterplatte, in denen Halbleiterbausteine direkt aufgebracht werden, d. h. in Bereichen mit sehr hohen Anforderungen bezüglich der I/O-Dichte, eine sehr hohe Verdrahtungsdichte zur Verfügung zu stellen. Allerdings ist die Herstellungsmethode für diese Leiterplatten relativ kostenintensiv und erfordert aufwendige Registrierungstechniken.

Die Lagenzahl einer solchen Mehrlagenleiterplatte wurde bisher jeweils durch den komplexesten Schaltungsteil bestimmt. Es war bisher notwendig, eine Leiterplatte zu wählen, die über die gesamte Oberfläche eine Verdrahtungsdichte aufwies, die dem komplexesten Schaltungsteil entsprach. Somit war also auch dort eine hohe Verdrahtungsdichte gegeben, wo sie eigentlich gar nicht notwendig war. Diese Lösung ist somit äußerst kostenaufwendig.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Leiterplatte zur Verfügung zu stellen, die in den Bereichen von komplexen Verdrahtungen mehr Verdrahtungsebenen, in Bereichen von weniger komplexen Verdrahtungen jedoch entsprechend weniger Verdrahtungsebenen zur Verfügung stellt.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Verfügung zu stellen, das eine Kostenreduzierung bei Leiterplatten mit wenigen hochkomplizierten Schaltungsteilen, die sehr viel Verdrahtungslagen erfordern, erlaubt.

Diese und weitere Aufgaben werden gelöst durch eine Leiterplatte mit den Merkmalen des Patentanspruchs 1 und das Verfahren nach Anspruch 11.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen dargelegt.

Die Erfindung wird im Folgenden anhand der Zeichnungen näher erläutert. Dabei zeigen:
Fig. 1 einen Schnitt durch eine erfindungsgemäße Leiterplatte zur Integrierung von Kapazitäten in den Kern der Leiterplatte;
Fig. 2 eine Draufsicht auf die Leiterplatte in Fig. 1;
Fig. 3 eine als Plattenkondensator ausgebildete Mehrlagenleiterplatte;
Fig. 4 eine erfindungsgemäße Mehrlagenleiterplatte mit lokal unterschiedlicher Lagenzahl und
Fig. 5 eine weitere Ausführungsform der erfindungsgemäßen Leiterplatte.
Fig. 1 zeigt eine erfindungsgemäße Leiterplatte 2 im Schnitt. Sie besteht aus einem Kern 4 und jeweils zwei auf der Ober- bzw. Unterseite des Kerns aufgebrachten, voneinander isolierten Metalllagen 6, 8, 10 und 12.
In den Kern 4 einer ersten Leiterplatte 2 werden Aussparungen beliebiger Größe gestanzt, wobei in Fig. 1 nur eine Aussparung 14 gezeigt ist. Die Aussparungen sind bevorzugt rechteckig, können aber auch eine andere Form aufweisen. In diese Aussparungen werden eine oder mehrere weitere kleinere Leiterplatten 16 entsprechender Größe eingebracht. Bei diesen Leiterplatten 16 handelt es sich um Mehrlagenleiterplatten mit extrem dünnen Metall- und Isolierschichten 22, 24 (vgl. Fig. 3). Die Metallschichten bestehen bevorzugt aus Kupfer. Die Dicke der in die Aussparung 14 eingesetzten Mehrlagenleiterplatte(n) 16 ist identisch mit der Kerndicke der ersten Leiterplatte 2, so dass die eingesetzten Leiterplatten 16 bündig mit dem Kern der Leiterplatte 2 abschließen.
Anschließend werden Metallschichten auf beide Oberflächen des Kerns aufgebracht, die Schaltungen auf den im Kern integrierten weiteren Mehrlagenleiterplatten werden mit den Schaltungen der ersten Mehrlagenleiterplatte verbunden und weitere Lagen mittels üblicher Fertigungstechniken aufgebracht.
Fig. 2 zeigt eine Draufsicht auf die Metalllage 8 mit Abschlussleiterbahnen 18, 20 und der Aussparung 14.
Bei modernen IC-Gehäusen mit Pingrid- oder Ballgrid-Anschlüssen ist es unmöglich, Stützkapazitäten optimal, d. h. ohne Leitungsinduktivität, an die Versorgungspins anzuschließen.
Die beschriebene erfindungsgemäße Methode erlaubt, Kapazitäten in den Kern von Leiterplatten zu integrieren. Damit können diese Kapazitäten fast ohne Induktivität an die Versorgungspins angeschlossen werden. Außerdem wird auf diese Weise Bestückungsplatz auf der Oberfläche der Leiterplatte eingespart.
Dadurch, dass es sich bei den in den Kern 4 eingesetzten Leiterplatten 16 um solche mit extrem dünnen Kupfer- und Isolierschichten 22, 24 handelt, entstehen Plattenkondensatoren, die alle parallel geschaltet werden, um die Kapazität zu erhöhen. Es können auf diese Weise bei einer Fläche von 100 mm² Kapazitätswerte im nF-Bereich erzeugt werden, wie das nachfolgende Berechnungsbeispiel zeigt:
Fläche der Mehrlagenleiterplatte: 100 mm²
Dicke der Isolierschicht: 50 µm
ε_r: 30
ε₀: 8,85 10^-12 F/m
Anzahl Schichten: 46 (23 Plattenkondensatoren)
Kerndicke: 3,2 mm
Kupferschicht: 20 µm
Kapazität Mehrlagenleiterplatte:

C_ges = ε_r × ε₀ × A/d × 23

C_ges = (30 × 8,85 × 10^-12 × 100 × 10^-6 m²/50 × 10^-6 m) × 23

C_ges = 12,2 nF
Nach diesem Prinzip kann auch die Kapazität von Versorgungslagen erhöht werden.
Fig. 3 zeigt einen solchen Plattenkondensator mit Kupferschichten 22 und Isolierschichten 24 und den Anschlusspunkten 26, wobei die Durchkontaktierungen 28 und 30 jeweils einen Anschlusspol des Kondensators darstellen.
In Fig. 4 ist eine Leiterplatte 32 gezeigt, die nur an zwei Stellen hochkomplexe Schaltungsteile aufweist, d. h., im Verhältnis zur Gesamtfläche der Leiterplatte 32 ist die Fläche, die die hochkomplexen Schaltungsteile einnehmen, gering. Bisher mussten auch für solche Ausgestaltungen durchgehend teure, viellagige Leiterplatten eingesetzt werden. Mit der erfindungsgemäßen Methode könnte beispielsweise eine kostengünstige 4-Lagen-Leiterplatte 34 mit partiell eingesetzten 10-Lagen-Leiterplatten 36, 38 eingesetzt werden. Die hochkomplexen Schaltungsteile können dann in den Bereichen der 10-Lagen-Leiterplatten realisiert werden, während an den übrigen Stellen die 4-Lagen-Leiterplatte ausreichend ist.
Fig. 5 zeigt eine weitere Ausführungsform der erfindungsgemäßen Leiterplatte. In den Kern 40 einer großen 4-Lagen- Leiterplatte 42 sind weitere, kleinere 4-Lagen-Leiterplatten 44 integriert. Somit stehen 8 Lagen zur Verfügung. In diesen Bereichen werden dann die hochkomplexen Schaltungsteile 46 realisiert. Die integrierten 4-Lagen-Leiterplatten sind über Durchkontaktierungen 48 auf allen Lagen der Leiterplatte 42 anschließbar.
Mit Hilfe der vorgeschlagenen Methode können somit Kostenreduzierungen bei Leiterplatten mit wenigen hochkomplizierten Schaltungsteilen, die sehr viele Verdrahtungslagen erfordern, erreicht werden. Die teureren Mehrlagenleiterplatten werden nur noch dort eingesetzt, wo sie tatsächlich benötigt werden. Da eine Mehrlagenleiterplatte umso kostengünstiger produziert werden kann, je kleiner sie ist, werden auf diese Weise höhere Ausbeuten erzielt.

Claims

1. Mehrlagenleiterplatte (2, 32, 42), dadurch gekennzeichnet, dass sie eine lokal unterschiedliche Lagenzahl aufweist.

2. Mehrlagenleiterplatte nach Anspruch 1, dadurch gekennzeichnet, dass eine oder mehrere einzelne Mehrlagenleiterplatten geringerer Größe und gleicher und/oder größerer Lagenzahl (16, 36, 38, 44) in den Kern (4, 40) der Mehrlagenleiterplatte (2, 32, 42) integriert sind.

3. Mehrlagenleiterplatte nach Anspruch 2, dadurch gekennzeichnet, dass auf der einen oder mehreren einzelnen Mehrlagenleiterplatten geringerer Größe und/oder größerer Lagenzahl hochkomplexe Schaltungsteile realisiert sind.

4. Mehrlagenleiterplatte nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die einzelnen Mehrlagenleiterplatten geringerer Größe und gleicher und/oder größerer Lagenzahl (16, 36, 38, 44) in Aussparungen (14) im Kern (4, 40) der Mehrlagenleiterplatte (2, 32, 42) angeordnet sind.

5. Mehrlagenleiterplatte nach Anspruch 4, dadurch gekennzeichnet, dass die Aussparungen (14) rechteckig sind.

6. Mehrlagenleiterplatte nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass die Dicke der einzelnen Mehrlagenleiterplatten geringerer Größe und gleicher und/oder größerer Lagenzahl (16, 36, 38, 44) der Kerndicke der Mehrlagenleiterplatte (2, 32, 42) entspricht.

7. Mehrlagenleiterplatte nach Anspruch 2, dadurch gekennzeichnet, dass die einzelnen Mehrlagenleiterplatten geringerer Größe und gleicher und/oder größerer Lagenzahl (16, 36, 38, 44) Plattenkondensatoren bilden.

8. Mehrlagenleiterplatte nach Anspruch 7, dadurch gekennzeichnet, dass alle Plattenkondensatoren parallel geschaltet werden.

9. Mehrlagenleiterplatte nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass es sich um eine 4-Lagen-Leiterplatte (34) handelt, in die die einzelnen Mehrlagenleiterplatten als 10-Lagen-Leiterplatten (36, 38) integriert sind.

10. Mehrlagenleiterplatte nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass es sich um eine 4-Lagen- Leiterplatte (43) handelt, in die die einzelnen Mehrlagenleiterplatten als 4-Lagen-Leiterplatten (44) integriert sind.

11. Verfahren zur Herstellung einer Mehrlagenleiterplatte nach einem der vorstehenden Ansprüche, gekennzeichnet durch die folgenden Schritte:

- Einbringen von Aussparungen in den Kern einer ersten Mehrlagenleiterplatte;

- Einbringen von weiteren einzelnen Mehrlagenleiterplatten geringerer Größe und gleicher und/oder größerer Lagen ahl in die Aussparungen, wobei die Gesamtdicke der weiteren Leiterplatten der Kerndicke der ersten Mehrlagenleiterplatte entspricht;

- Aufbringen von Metallschichten auf beide Oberflächen des Kerns;

- Verbinden der Schaltungen auf den im Kern integrierten weiteren Mehrlagenleiterplatten mit den Schaltungen der ersten Mehrlagenleiterplatte und

- Aufbringen weiterer Lagen mittels üblicher Fertigungstechniken.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Metallschichten aus Kupfer bestehen.

13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass das Verbinden der Schaltungen durch Ätzen realisiert wird.