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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die hier erörterten Ausführungsformen beziehen sich auf eine Treiberschaltung eines spannungsgesteuerten Leistungshalbleiterelements, wie z. B. eines Bipolartransistors mit isoliertem Gate (IGBT).
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Beschreibung des Standes der Technik
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Ein intelligenter Leistungsschalter (IPS), in den ein Leistungshalbleiterelement, das eine Last ansteuert, und seine Steuerschaltung integriert sind, ist als eine Vorrichtung bekannt, die die Schaltsteuerung einer Last, wie z. B. eines Motors, ausübt. Bei einem IPS, bei dem ein IGBT als ein Leistungshalbleiterelement verwendet wird, sind ein IGBT-Chip, ein Freilaufdioden- (FWD-) Chip und eine integrierte Steuerschaltung (Steuer-IC), die die Funktion des Ansteuerns und des Schutzes aufweisen, in einer Baugruppe untergebracht.
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Die Steuer-IC steuert den IGBT durch das Laden eines Gate-Kondensators des IGBT ein und steuert den IGBT durch das Extrahieren der im Gate-Kondensator gespeicherten elektrischen Ladungen aus. Wenn ein fließender Strom plötzlich gestoppt wird, um den IGBT aus zu steuern, dann gibt es keinen Ort, zu dem der Strom fließt. Im Ergebnis kann an einem Kollektoranschluss des IGBT eine Stoßspannung erzeugt werden. Entsprechend werden normalerweise die elektrischen Ladungen, die im Gate-Kondensator gespeichert sind, durch zwei Phasen extrahiert (siehe z. B. die
japanische Offenlegungsschrift Nr. 2012 -
23899 ).
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Gemäß der
japanischen Offenlegungsschrift Nr. 2012-23899 werden z. B. bei normalem Betrieb, bei dem keine Anomalie im IGBT auftritt, zwei Schaltelemente zu unterschiedlichen Zeitpunkten eingeschaltet, wenn ein Aus-Signal zum Aus-Steuern des IGBT eingegeben wird. Wenn die beiden Schaltelemente eingeschaltet sind, sind die Größen der Senkenströme, die durch die beiden Schaltelemente zum Zeitpunkt des Extrahierens der elektrischen Ladungen aus dem Gate-Kondensator des IGBT fließen können, auf unterschiedliche Werte festgelegt (im Folgenden wird die Fähigkeit, einen Strom gemäß dem Widerstand im Ein-Zustand eines Schaltelements durchzulassen, als „Extraktionsfähigkeit“ bezeichnet). Die Schaltelemente, die sich in der Extraktionsfähigkeit unterscheiden, werden verwendet, wobei die elektrischen Ladungen zu unterschiedlichen Zeitpunkten extrahiert werden. Im Ergebnis wird der IGBT schrittweise stillgelegt. Dies unterdrückt die Erzeugung einer Stoßspannung.
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Weiterhin wird z. B. bei der
japanischen Offenlegungsschrift Nr. 2012-23899 ein durch den IGBT fließender Kollektorstrom indirekt überwacht. Wenn ein Überstromzustand, in dem der Kollektorstrom anomal hoch ist, während einer bestimmten Zeitdauer oder länger andauert, wird eine Schutzstilllegung (weiche Stilllegung) des IGBT ausgeführt. Bei der weichen Stilllegung wird der IGBT durch das Ein-Steuern eines Schaltelements, das eine Extraktionsfähigkeit aufweist, die kleiner als die Extraktionsfähigkeit bei einer normalen Stilllegung ist, allmählich stillgelegt.
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Eine Steuer-IC (Gate-Treiber-Schaltung), die in der
japanischen Offenlegungsschrift Nr. 2012-23899 offenbart ist, führt z. B. eine weiche Stilllegung aus, um den IGBT zu schützen, wenn der Überstromzustand während der bestimmten Zeitdauer oder länger andauert. Abhängig vom Schaltzyklus des IGBT kann jedoch ein Aus-Signal zum Aus-Steuern des IGBT eingegeben werden, während der Überstromzustand während der bestimmten Zeitdauer andauert. In diesem Fall wird der IGBT in einem Zustand, in dem ein Überstrom fließt, aus-gesteuert. Entsprechend wird keine weiche Stilllegung, sondern eine harte Stilllegung des IGBT ausgeführt. Im Ergebnis wird eine höhere Stoßspannung erzeugt.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die vorliegende Erfindung wurde unter den oben beschriebenen Hintergrundumständen gemacht. Es ist eine Aufgabe der vorliegenden Erfindung, eine Treiberschaltung eines spannungsgesteuerten Leistungshalbleiterelements zu schaffen, das selbst zu dem Zeitpunkt, zu dem ein Aus-Signal eingegeben wird, während ein Überstromdetektionszustand während einer bestimmten Zeitdauer andauert, keine hohe Stoßspannung erzeugt.
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Gemäß einem Aspekt wird eine Treiberschaltung eines spannungsgesteuerten Leistungshalbleiterelements geschaffen, wobei die Treiberschaltung enthält: ein erstes Schaltelement, das durch eine Eingabe eines Aus-Signals zum Aus-Steuern des spannungsgesteuerten Leistungshalbleiterelements einschaltet und das die in einem Gate-Kondensator gespeicherten elektrischen Ladungen von einem Gate-Anschluss des spannungsgesteuerten Leistungshalbleiterelements extrahiert; eine erste Verzögerungsschaltung, die ein erstes verzögertes Signal eine erste bestimmte Zeitdauer nach der Eingabe des Aus-Signals ausgibt; ein zweites Schaltelement, das durch eine Eingabe des ersten verzögerten Signals einschaltet, das die elektrischen Ladungen aus dem Gate-Anschluss des spannungsgesteuerten Leistungshalbleiterelements extrahiert und das eine Extraktionsfähigkeit aufweist, die größer als eine Extraktionsfähigkeit des ersten Schaltelements ist; eine Überstromdetektionsschaltung, die beim Detektieren eines Überstroms des spannungsgesteuerten Leistungshalbleiterelements ein Überstromdetektionssignal ausgibt; eine zweite Verzögerungsschaltung, die ein zweites verzögertes Signal eine zweite bestimmte Zeitdauer nach einer Eingabe des Überstromdetektionssignals ausgibt; ein Flip-Flop, das das zweite verzögerte Signal hält; ein drittes Schaltelement, das durch eine Eingabe des zweiten verzögerten Signals, das durch das Flip-Flop gehalten wird, einschaltet, das die elektrischen Ladungen aus dem Gate-Anschluss des spannungsgesteuerten Leistungshalbleiterelements extrahiert und das eine Extraktionsfähigkeit aufweist, die kleiner als die Extraktionsfähigkeit des ersten Schaltelements ist; eine Detektionsschaltung der langsamen Stilllegung, die ein Detektionssignal der langsamen Stilllegung zu einem Zeitpunkt ausgibt, zu dem das Aus-Signal nach einer Eingabe des Überstromdetektionssignals vor einer Ausgabe des zweiten verzögerten Signals eingegeben wird; und ein viertes Schaltelement, das durch eine Eingabe des Detektionssignals der langsamen Stilllegung einschaltet, das die elektrischen Ladungen aus dem Gate-Anschluss des spannungsgesteuerten Leistungshalbleiterelements extrahiert und das eine Extraktionsfähigkeit aufweist, die größer als die Extraktionsfähigkeit des dritten Schaltelements und kleiner als die Extraktionsfähigkeit des zweiten Schaltelements ist.
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Figurenliste
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- 1 ist ein Stromlaufplan, der eine Treiberschaltung eines IGBT gemäß einer ersten Ausführungsform veranschaulicht;
- 2 ist ein Zeitdiagramm, das den Betrieb der Treiberschaltung bei einer weichen Stilllegung veranschaulicht;
- 3 ist ein Zeitdiagramm, das den Betrieb der Treiberschaltung bei einer langsamen Stilllegung veranschaulicht;
- 4 veranschaulicht die Betriebssignalformen des IGBT zur Zeit einer langsamen Stilllegung;
- 5 ist ein Stromlaufplan, der eine Treiberschaltung eines IGBT gemäß einer zweiten Ausführungsform veranschaulicht;
- 6 veranschaulicht ein Beispiel der Struktur einer Totzeitschaltung einer Eingangsschaltung; und
- 7 veranschaulicht die Betriebssignalformen des IGBT zur Zeit einer langsamen Stilllegung.
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AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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Nun werden die Ausführungsformen bezüglich der beigefügten Zeichnungen mit einem als ein Beispiel genommenen IPS unter Verwendung eines IGBT als ein spannungsgesteuertes Leistungshalbleiterelement ausführlich beschrieben. Die Komponenten in den Figuren, die durch die gleichen Bezugszeichen angegeben sind, sind die gleichen.
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(Erste Ausführungsform)
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1 ist ein Stromlaufplan, der eine Treiberschaltung eines IGBT gemäß einer ersten Ausführungsform veranschaulicht. 2 ist ein Zeitdiagramm, das den Betrieb der Treiberschaltung bei einer weichen Stilllegung veranschaulicht. 3 ist ein Zeitdiagramm, das den Betrieb der Treiberschaltung bei einer langsamen Stilllegung veranschaulicht. 4 veranschaulicht die Betriebssignalformen des IGBT zur Zeit einer langsamen Stilllegung.
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1 veranschaulicht einen IGBT 10 und eine Treiberschaltung 20, die den IGBT 10 ansteuert. Der IGBT 10 und ein Abtast-IGBT sind einteilig ausgebildet, um einen Kollektorstrom indirekt zu detektieren. Weiterhin ist eine (nicht veranschaulichte) FWD zum IGBT 10 antiparallel geschaltet. Die Treiberschaltung 20 ist als eine IC ausgebildet. Der IGBT 10, die FWD und die Treiberschaltung 20 sind in einer Baugruppe untergebracht und bilden einen IPS.
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Die Treiberschaltung 20 enthält eine Eingangsschaltung 21, in die ein Steuersignal Vin zum Ein- oder Ausschalten des IGBT 10 eingegeben wird. Die Eingangsschaltung 21 enthält eine Totzeitschaltung 21a und eine ODER-Schaltung 21b. Wenn das Steuersignal Vin, das die Anweisungen gibt, den IGBT 10 auszuschalten, eingegeben wird, verzögert die Totzeitschaltung 21a den Zeitpunkt, zu dem der IGBT 10 ausgeschaltet wird, z. B. um 300 Nanosekunden (ns). Wenn ein Signal zum Ausschalten des IGBT von der Totzeitschaltung 21a in einen Eingangsanschluss der ODER-Schaltung 21b eingegeben wird oder wenn zum Zeitpunkt des Einschaltens des IGBT 10 eine weiche Stilllegung ausgeführt wird, gibt die ODER-Schaltung 21b ein Signal aus, das die Erzeugung einer Gate-Spannung Vg des IGBT 10 sperrt.
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Die Treiberschaltung 20 enthält eine Ein-Steuerschaltung, die den IGBT 10 einschaltet. Die Ein-Steuerschaltung enthält einen Transkonduktanzverstärker, der einen Konstantstrom erzeugt, eine Stromspiegelschaltung, die den erzeugten Konstantstrom einem Gate-Anschluss des IGBT 10 zuführt, und ein Schaltelement, das die Erzeugung eines Stroms sperrt. Der Transkonduktanzverstärker enthält eine Referenzspannungsquelle 22, einen Operationsverstärker 23, einen n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (n-Kanal-MOSFET) (der im Folgenden als NMOS-Transistor bezeichnet wird) 24 und einen Widerstand 25. Die Stromspiegelschaltung enthält die p-Kanal-MOSFETs (die im Folgenden als PMOS-Transistoren bezeichnet werden) 26 und 27. Das Schaltelement ist ein NMOS-Transistor 28.
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In der Ein-Steuerschaltung ist ein positiver Elektrodenanschluss der Referenzspannungsquelle 22, der eine Referenzspannung Vref1 ausgibt, mit einem nicht-invertierenden Eingangsanschluss des Operationsverstärkers 23 verbunden und ist ein negativer Elektrodenanschluss der Referenzspannungsquelle 22 mit Masse verbunden. Ein Ausgangsanschluss des Operationsverstärkers 23 ist mit einem Gate-Anschluss des NMOS-Transistors 24 verbunden, während ein Source-Anschluss des NMOS-Transistors 24 mit einem invertierenden Eingangsanschluss des Operationsverstärkers 23 und einem Anschluss des Widerstandes 25 verbunden ist. Der andere Anschluss des Widerstandes 25 ist mit der Masse verbunden. Ein Drain-Anschluss des NMOS-Transistors 24 ist mit einem Drain-Anschluss und einem Gate-Anschluss des PMOS-Transistors 26 verbunden, die in der Stromspiegelschaltung enthalten sind, während ein Source-Anschluss des PMOS-Transistors 26 mit einer Leitung einer Leistungsquelle Vcc verbunden ist. Der Gate-Anschluss des PMOS-Transistors 26 ist außerdem mit einem Gate-Anschluss des PMOS-Transistors 27 verbunden, während ein Source-Anschluss des PMOS-Transistors 27 mit der Leitung der Leistungsquelle Vcc verbunden ist. Ein Drain-Anschluss des PMOS-Transistors 27 ist mit dem Gate-Anschluss des IGBT 10 verbunden. Der Ausgangsanschluss des Operationsverstärkers 23 ist außerdem mit einem Drain-Anschluss des NMOS-Transistors 28 verbunden. Ein Source-Anschluss des NMOS-Transistors 28 ist mit der Masse verbunden, während ein Gate-Anschluss des NMOS-Transistors 28 mit einem Ausgangsanschluss der in der Eingangsschaltung 21 enthaltenen ODER-Schaltung 21b verbunden ist.
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In der Ein-Steuerschaltung wird ein Konstantstrom proportional zur Referenzspannung Vref1 erzeugt, wenn der NMOS-Transistor 28 aus-gesteuert ist. Der Konstantstrom wird dem Gate-Anschluss des IGBT 10 zugeführt. Das heißt, der Operationsverstärker 23 steuert den NMOS-Transistor 24, so dass eine Spannung über den Anschlüssen des Widerstandes 25, die im Ergebnis eines durch den Widerstand 25 fließenden Stromes erzeugt wird, gleich der Referenzspannung Vref1 ist. Im Ergebnis fließt ein Drain-Strom mit einem Wert, der durch den Spannungswert der Referenzspannung Vref1 und den Widerstandswert des Widerstands 25 bestimmt ist, durch den NMOS-Transistor 24. Ein zu dem Drain-Strom des NMOS-Transistors 24 proportionaler Strom wird über die Stromspiegelschaltung, die aus den PMOS-Transistoren 26 und 27 ausgebildet ist, dem Gate-Anschluss des IGBT 10 als ein Ladestrom (Source-Strom) zugeführt. Ein Gate-Kondensator des IGBT 10 wird mit dem dem Gate-Anschluss des IGBT 10 zugeführten Strom geladen. Wenn die Gate-Spannung Vg am Gate-Anschluss des IGBT 10 eine Schwellenspannung des Ein-Zustands des IGBT 10 übersteigt, wird der IGBT 10 eingeschaltet.
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Der mit dem Ausgangsanschluss des Operationsverstärkers 23 verbundene NMOS-Transistor 28 empfängt von der ODER-Schaltung 21b der Eingangsschaltung 21 ein Signal, das die Erzeugung der Gate-Spannung Vg des IGBT 10 sperrt, und wird ein-gesteuert. Im Ergebnis wird der NMOS-Transistor 24 aus-gesteuert, wobei der Drain-Strom des NMOS-Transistors 24 null wird.
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Eine Aus-Steuerschaltung, die den IGBT 10 ausschaltet, enthält die NMOS-Transistoren 29 und 30, die jeder als ein Schaltelement arbeiten, eine Verzögerungsschaltung 31, die ein verzögertes Signal ausgibt, das durch das Verzögern eines Eingangssignals z. B. um 350 ns erhalten wird, und eine UND-Schaltung 32. Ein Gate-Anschluss des NMOS-Transistors 29 ist mit einem Ausgangsanschluss der Totzeitschaltung 21a der Eingangsschaltung 21 verbunden. Ein Drain-Anschluss des NMOS-Transistors 29 ist mit dem Gate-Anschluss des IGBT 10 verbunden, während ein Source-Anschluss des NMOS-Transistors 29 mit der Masse verbunden ist. Der Ausgangsanschluss der Totzeitschaltung 21a der Eingangsschaltung 21 ist außerdem mit einem Eingangsanschluss der Verzögerungsschaltung 31 verbunden. Ein Ausgangsanschluss der Verzögerungsschaltung 31 ist mit einem Eingangsanschluss für positive Logik der UND-Schaltung 32 verbunden. Ein Ausgangsanschluss der UND-Schaltung 32 ist mit einem Gate-Anschluss des NMOS-Transistors 30 verbunden. Ein Drain-Anschluss des NMOS-Transistors 30 ist mit dem Gate-Anschluss des IGBT 10 verbunden. Ein Source-Anschluss des NMOS-Transistors 30 ist mit der Masse verbunden.
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In der Aus-Steuerschaltung werden die elektrischen Ladungen, die im Gate-Kondensator des IGBT 10 gespeichert sind, durch die NMOS-Transistoren 29 und 30 für eine normale Stilllegung extrahiert. In dieser Weise wird die Gate-Spannung erzwungen verringert und der IGBT 10 ausgeschaltet. Die Fähigkeit der Aus-Steuerschaltung, elektrische Ladungen zu extrahieren, ist wie folgt. Es wird angenommen, dass, wenn beide NMOS-Transistoren 29 und 30 eingeschaltet sind, die Extraktionsfähigkeit 100 Prozent beträgt. Die Extraktionsfähigkeit der NMOS-Transistoren 29 und 30 ist auf 10 Prozent bzw. 90 Prozent festgelegt. Wenn die Aus-Steuerschaltung von der Eingangsschaltung 21 ein Signal zum Ausschalten des IGBT 10 empfängt, beginnt entsprechend zuerst der NMOS-Transistor 29, mit der 10-Prozent-Extraktionsfähigkeit elektrische Ladungen zu extrahieren. Weiterhin extrahiert der NMOS-Transistor 30 nach dem Ablauf von 350 ns elektrische Ladungen mit der 90-Prozent-Extraktionsfähigkeit. Die Extraktionsfähigkeit ist durch die Größe des NMOS-Transistors 29 oder 30 eingestellt.
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Die Treiberschaltung 20 enthält außerdem eine Schaltung zur weichen Stilllegung, die einen Überstrom des IGBT 10 detektiert, um den IGBT 10 zu schützen. Die Schaltung zur weichen Stilllegung enthält einen Stromdetektionswiderstand 33, eine Überstromdetektionsschaltung 34, eine Verzögerungsschaltung 35, ein RS-Flip-Flop 36, eine Verzögerungsschaltung 37 und einen NMOS-Transistor 38, der als ein Schaltelement arbeitet. Ein Anschluss des Stromdetektionswiderstandes 33 ist mit einem Abtast-Emitter-Anschluss des Abtast-IGBT verbunden, der im IGBT 10 enthalten ist, während der andere Anschluss des Stromdetektionswiderstandes 33 mit der Masse verbunden ist. Die Überstromdetektionsschaltung 34 enthält einen Komparator 34a und eine Referenzspannungsquelle 34b. Ein nichtinvertierender Eingangsanschluss des Komparators 34a ist mit dem einen Anschluss des Stromdetektionswiderstandes 33 verbunden, während ein invertierender Eingangsanschluss des Komparators 34a mit einem positiven Elektrodenanschluss der Referenzspannungsquelle 34b verbunden ist. Ein negativer Elektrodenanschluss der Referenzspannungsquelle 34b ist mit der Masse verbunden. Eine Referenzspannung Vref2 der Referenzspannungsquelle 34b ist z. B. auf einen Wert gesetzt, der einer Spannung entspricht, die durch den Stromdetektionswiderstand 33 zu dem Zeitpunkt detektiert wird, zu dem durch den IGBT einen Strom des zwei- bis dreifachen des Nennstroms fließt. Ein Ausgangsanschluss des Komparators 34a ist mit einem Eingangsanschluss der Verzögerungsschaltung 35 verbunden, während ein Ausgangsanschluss der Verzögerungsschaltung 35 mit einem Setz-Eingangsanschluss des RS-Flip-Flops 36 verbunden ist. Ein Ausgangsanschluss des RS-Flip-Flops 36 ist mit einem Gate-Anschluss des NMOS-Transistors 38, einem Eingangsanschluss der Verzögerungsschaltung 37 und dem anderen Eingangsanschluss der ODER-Schaltung 21b der Eingangsschaltung 21 verbunden. Ein Ausgangsanschluss der Verzögerungsschaltung 37 ist mit einem Rücksetz-Eingangsanschluss des RS-Flip-Flops 36 verbunden. Die durch die Verzögerungsschaltung 35 erhaltene Verzögerungszeit ist z. B. auf 3,5 Mikrosekunden (µs) gesetzt, während die durch die Verzögerungsschaltung 37 erhaltene Verzögerungszeit auf 2 Millisekunden (ms) gesetzt ist. Ein Drain-Anschluss des NMOS-Transistors 38 ist mit dem Gate-Anschluss des IGBT 10 verbunden, während ein Source-Anschluss des NMOS-Transistors 38 mit der Masse verbunden ist. Es wird angenommen, dass die Extraktionsfähigkeit 100 Prozent beträgt, wenn beide NMOS-Transistoren 29 und 30 eingeschaltet sind. Die Extraktionsfähigkeit des NMOS-Transistors 38 ist z. B. auf 5 Prozent gesetzt und ist kleiner als die Extraktionsfähigkeit (10 Prozent) des NMOS-Transistors 29.
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In der Schaltung zur weichen Stilllegung detektiert die Überstromdetektionsschaltung 34 einen Überstrom des IGBT 10. Wenn ein Überstromdetektionszustand während mehr als 3,5 µs von dem Zeitpunkt andauert, zu dem die Überstromdetektionsschaltung 34 einen Überstrom des IGBT 10 detektiert, dann setzt die Verzögerungsschaltung 35 das RS-Flipflop 36, wobei das RS-Flipflop 36 einen gesetzten Zustand aufrechterhält. Das gesetzte RS-Flip-Flop 36 gibt ein Signal zum Einschalten des NMOS-Transistors 38 aus. Die Verzögerungsschaltung 37 beginnt die Verzögerungsoperation durch dieses Signal, wobei der NMOS-Transistor 28 über die ODER-Schaltung 21b der Eingangsschaltung 21 ein-gesteuert wird. In dieser Weise wird die Erzeugung des dem Gate-Anschluss des IGBT 10 zugeführten Konstantstroms gestoppt. Der NMOS-Transistor 38 für eine weiche Stilllegung wird ein-gesteuert. Im Ergebnis extrahiert der NMOS-Transistor 38 die im Gate-Kondensator des IGBT 10 gespeicherten elektrischen Ladungen mit einer 5-Prozent-Extraktionsfähigkeit, wobei er eine weiche Stilllegung des IGBT 10 ausführt. Nachdem die weiche Stilllegung des IGBT 10 ausgeführt worden ist, wird das RS-Flip-Flop 36 2 ms, was die durch die Verzögerungsschaltung 37 erhaltene Verzögerungszeit ist, nach dem Beginn der weichen Stilllegung des IGBT 10 rückgesetzt.
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Weiterhin enthält die Treiberschaltung 20 eine Schaltung zur langsamen Stilllegung. Wenn ein Steuersignal Vin zum Ausschalten des IGBT 10 eingegeben wird, bevor ein Überstrom des IGBT 10 detektiert wird, und eine weiche Stilllegung des IGBT 10 ausgeführt wird, führt die Schaltung zur langsamen Stilllegung eine langsame Stilllegung des IGBT 10 aus. Die Schaltung zur langsamen Stilllegung enthält eine Detektionsschaltung 39 der langsamen Stilllegung und einen NMOS-Transistor 40, der als ein Schaltelement arbeitet.
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Die Detektionsschaltung 39 der langsamen Stilllegung enthält eine UND-Schaltung 39a. Ein erster Eingangsanschluss für positive Logik der UND-Schaltung 39a ist mit einem Ausgangsanschluss der Überstromdetektionsschaltung 34 verbunden, während ein zweiter Eingangsanschluss für positive Logik der UND-Schaltung 39a mit dem Ausgangsanschluss der Totzeitschaltung 21a der Eingangsschaltung 21 verbunden ist. Ein Eingangsanschluss für negative Logik der UND-Schaltung 39a ist mit dem Ausgangsanschluss des RS-Flip-Flops 36 verbunden. Ein Ausgangsanschluss der UND-Schaltung 39a ist mit einem Eingangsanschluss für negative Logik der UND-Schaltung 32 und einem Gate-Anschluss des NMOS-Transistors 40 verbunden. Ein Drain-Anschluss des NMOS-Transistors 40 ist mit dem Gate-Anschluss des IGBT 10 verbunden, während ein Source-Anschluss des NMOS-Transistors 40 mit der Masse verbunden ist. Die Extraktionsfähigkeit des NMOS-Transistors 40 ist z. B. auf 12,5 Prozent gesetzt, ist kleiner als die Extraktionsfähigkeit (90 Prozent) des NMOS-Transistors 30 und ist größer als die Extraktionsfähigkeit (5 Prozent) des NMOS-Transistors 38.
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Wenn der IGBT 10 eingeschaltet wird, wird der NMOS-Transistor 40 in der Schaltung zur langsamen Stilllegung aus-gesteuert, wobei die UND-Schaltung 32 das Übertragen eines verzögerten Signals, das von der Verzögerungsschaltung 31 ausgegeben wird, ungeachtet dessen erlaubt, ob die Überstromdetektionsschaltung 34 einen Überstrom detektiert oder nicht. Falls jedoch der IGBT 10 ausgeschaltet wird, bevor ein Überstromdetektionszustand, in dem die Überstromdetektionsschaltung 34 einen Überstrom detektiert, während 3,5 µs andauert, was die durch die Verzögerungsschaltung 35 erhaltene Verzögerungszeit ist, wird das Ein-Steuern des NMOS-Transistors 30 mit der großen Extraktionsfähigkeit gesperrt und wird der NMOS-Transistor 40 für eine langsame Stilllegung ein-gesteuert. Im Ergebnis werden die elektrischen Ladungen, die im Gate-Kondensator des IGBT 10 gespeichert sind, durch den NMOS-Transistor 29 und den NMOS-Transistor 40 mit 22,5 Prozent (10 Prozent + 12,5 Prozent) Extraktionsfähigkeit extrahiert. Zu diesem Zeitpunkt wird 350 ns nach dem Ein-Steuern des NMOS-Transistors 29 ein verzögertes Signal von der Verzögerungsschaltung 31 ausgegeben. Dieses verzögerte Signal wird jedoch durch die UND-Schaltung 32 blockiert. Entsprechend wird der NMOS-Transistor 30 nicht ein-gesteuert.
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Nun wird der normale Ein-Betrieb der Treiberschaltung 20 beschrieben. Wenn die Überstromdetektionsschaltung 34 keinen Überstrom detektiert, gibt die Überstromdetektionsschaltung 34 ein Tiefpegel- (L-Pegel-) Signal aus. Im Ergebnis arbeitet die Verzögerungsschaltung 35 nicht, wobei keine weiche Stilllegung ausgeführt wird. Weil das von der Überstromdetektionsschaltung 34 ausgegebene L-Pegel-Signal in den ersten Eingangsanschluss für positive Logik der UND-Schaltung 39a eingegeben wird, gibt weiterhin die Detektionsschaltung 39 der langsamen Stilllegung außerdem ein L-Pegel-Signal aus. Entsprechend wird keine langsame Stilllegung ausgeführt.
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Nun werden die weiche Stilllegungsoperation, die ausgeführt wird, wenn eine Last des IGBT 10 z. B. kurzgeschlossen ist und der Kurzschluss während mehr als 3,5 µs andauert, und die langsame Stilllegungsoperation, die ausgeführt wird, wenn der IGBT vor Ablauf von 3,5 µs nach dem Kurzschluss ausgeschaltet wird, bezüglich der Zeitdiagramme nach den 2 bzw. 3 beschrieben. In den 2 und 3 sind von oben ein Steuersignal Vin, eine Gate-Spannung Vg(A) des NMOS-Transistors 29, eine Gate-Spannung Vg(B) des NMOS-Transistors 30, eine Ausgabe der Überstromdetektorschaltung 34, eine Gate-Spannung Vg(C) des NMOS-Transistors 38, eine Gate-Spannung Vg(D) des NMOS-Transistors 40, eine Gate-Spannung Vg des IGBT 10 und ein Kollektorstrom Ic des IGBT 10 angegeben.
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Zuerst wird die in 2 veranschaulichte weiche Stilllegungsoperation beschrieben. Wenn ein L-Pegel-Steuersignal Vin in die Eingangsschaltung 21 eingegeben wird und der IGBT 10 eingeschaltet wird, detektiert die Überstromdetektionsschaltung 34 einen Überstrom, wobei sie ein Hochpegel- (H-Pegel-) Überstromdetektionssignal ausgibt. Ein Ausgangssignal der Eingangsschaltung 21 befindet sich während eines Zeitraums, während dessen der IGBT 10 ein-gesteuert ist, auf einem L-Pegel. Im Ergebnis befinden sich die Gate-Spannungen Vg(A) und Vg(B) der NMOS-Transistoren 29 und 30 für eine normale Stilllegung auf einem L-Pegel und sind die NMOS-Transistoren 29 und 30 aus-gesteuert. Während der frühen Phase des Zeitraums, während dessen der IGBT 10 ein-gesteuert ist, befindet sich ein Ausgangssignal der Verzögerungsschaltung 35 auf einem L-Pegel und befindet sich das RS-Flip-Flop 36 in einem Rücksetz-Zustand. Entsprechend befindet sich die Gate-Spannung Vg(C) des NMOS-Transistors 38 für eine weiche Stilllegung auf einem L-Pegel und ist der NMOS-Transistor 38 aus-gesteuert. Das Ausgangssignal der Verzögerungsschaltung 35 wird 3,5 µs, was die durch die Verzögerungsschaltung 35 erhaltene Verzögerungszeit ist, nach dem Detektieren des Überstroms durch die Überstromdetektionsschaltung 34 ein H-Pegel. Das RS-Flip-Flop 36 wird in einen Setz-Zustand gesetzt, die Gate-Spannung Vg(C) wird ein H-Pegel und der NMOS-Transistor 38 wird ein-gesteuert. Zu diesem Zeitpunkt wird der H-Pegel der Gate-Spannung Vg(C) durch das RS-Flip-Flop 36 aufrechterhalten, bis 2 ms, was die durch die Verzögerungsschaltung 37 erhaltene Verzögerungszeit ist, vergangen sind. Weil sich die Gate-Spannung Vg(D) des NMOS-Transistors 40 für eine langsame Stilllegung auf einem L-Pegel befindet, ist der NMOS-Transistor 40 aus-gesteuert. Der Grund dafür ist wie folgt. Während der Zeitraums, währen dessen der IGBT 10 ein-gesteuert ist, wird ein L-Pegel-Ausgangssignal der Eingangsschaltung 21 in den zweiten Eingangsanschluss für positive Logik der UND-Schaltung 39a eingegeben, wobei die UND-Schaltung 39a ein L-Pegel-Signal an den Ausgangsanschluss ausgibt. Dieses L-Pegel-Signal entspricht der Gate-Spannung Vg(D) des NMOS-Transistors 40.
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Weil sich die NMOS-Transistoren 29, 30, 38 und 40 während einer frühen Phase des Zeitraums, während dessen der IGBT 10 ein-gesteuert ist, in einem Aus-Zustand befinden, weist die Gate-Spannung Vg des IGBT 10 einen H-Pegel-Wert auf. Weil ein durch den Abtast-IGBT detektierter Strom, der zum Kollektorstrom Ic proportional ist, größer als ein Stromwert ist, der der Referenzspannung Vref2 entspricht, befindet sich der Kollektorstrom Ic des IGBT 10 in einem Überstromzustand. Der Kollektorstrom Ic des IGBT 10 ist durch eine externe Induktivitätskomponente begrenzt. Selbst wenn die Gate-Spannung Vg des IGBT 10 konstant ist, nimmt jedoch der Kollektorstrom Ic des IGBT 10 weiterhin zu, bis er gesättigt wird.
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Wenn der NMOS-Transistor 38 für eine weiche Stilllegung ein-gesteuert wird, nachdem 3,5 µs, was die durch die Verzögerungsschaltung 35 erhaltene Verzögerungszeit ist, vergangen sind, wird der in der Ein-Steuerschaltung enthaltene NMOS-Transistor 28 ein-gesteuert und wird die Erzeugung eines Konstantstroms durch die Ein-Steuerschaltung gestoppt. Im Ergebnis wird die Ein-Steuerschaltung gestoppt und wird eine sanfte Stilllegung begonnen. Entsprechend nehmen die Gate-Spannung Vg und der Kollektorstrom Ic des IGBT 10 allmählich ab.
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Wenn der detektierte Kollektorstrom Ic unter den Stromwert fällt, der der Referenzspannung Vref2 entspricht, gibt die Überstromdetektionsschaltung 34 ein L-Pegel-Signal aus. Die Gate-Spannung Vg(C) des NMOS-Transistors 38 wird jedoch durch das RS-Flip-Flop 36 auf dem H-Pegel aufrechterhalten.
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Nach dem Eingeben eines H-Pegel-Steuersignals Vin in die Eingangsschaltung 21, um den IGBT 10 auszuschalten, wird ein Ausgangssignal der Eingangsschaltung 21 ein H-Pegel, nachdem 300 ns, was die durch die Totzeitschaltung 21a festgelegte Totzeit ist, vergangen sind. Im Ergebnis versucht die Aus-Steuerschaltung, eine Aus-Steuerung für eine normale Stilllegung anzuwenden. Zu diesem Zeitpunkt hat jedoch die weiche Stilllegung bereits begonnen. Entsprechend nehmen die Gate-Spannung Vg und der Kollektorstrom Ic des IGBT 10 weiterhin ab.
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Die weiche Stilllegung wird fortgesetzt, wobei die Gate-Spannung Vg des IGBT 10 abnimmt. Wenn die Gate-Spannung Vg des IGBT 10 unter eine Ein-Zustands-Schwellenspannung des IGBT 10 fällt, wird der Kollektorstrom Ic null. Das RS-Flip-Flop 36 wird 2 ms, was die durch die Verzögerungsschaltung 37 erhaltene Verzögerungszeit ist, nach dem Setzen des RS-Flip-Flops 36 in einen Rücksetz-Zustand gesetzt. In dieser Weise wird die Gate-Spannung Vg(C) des NMOS-Transistors 38 für eine weiche Stilllegung ein L-Pegel. Bis die Gate-Spannung Vg(C) des NMOS-Transistors 38 der L-Pegel wird, wird die Ein-Steuerung des in der Ein-Steuerschaltung enthaltenen NMOS-Transistors 28 und des NMOS-Transistors 38 für eine weiche Stilllegung fortgesetzt. Entsprechend bleibt der IGBT 10 in einem Aus-Zustand, selbst wenn ein Steuersignal Vin zum Ein- oder Ausschalten des IGBT 10 in die Eingangsschaltung 21 eingegeben wird.
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Nun wird die langsame Stilllegungsoperation bezüglich 3 beschrieben. Wenn der IGBT 10 eingeschaltet wird und der IGBT 10 ausgeschaltet wird, bevor die weiche Stilllegungsoperation ausgeführt wird, wird in einem Zustand, in dem die Last des IGBT 10 z. B. kurzgeschlossen ist, die langsame Stilllegungsoperation ausgeführt. Bei der langsamen Stilllegung wird keine normale Stilllegung ausgeführt, wenn der IGBT 10 ausgeschaltet ist. Die Gate-Spannung Vg des IGBT 10 nimmt im Vergleich zur normalen Stilllegung langsam ab.
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Zunächst wird ein L-Pegel-Steuersignal Vin eingegeben und wird der IGBT 10 eingeschaltet. Wenn die Überstromdetektionsschaltung 34 einen Überstrom detektiert, gibt die Überstromdetektionsschaltung 34 ein H-Pegel-Überstromdetektionssignal aus. Ein Ausgangssignal der Eingangsschaltung 21 befindet sich während eines Zeitraums, während dessen der IGBT 10 eingeschaltet ist, auf einem L-Pegel. Im Ergebnis befinden sich die Gate-Spannungen Vg(A) und Vg(B) der NMOS-Transistoren 29 und 30 für eine normale Stilllegung auf einem L-Pegel und sind die NMOS-Transistoren 29 und 30 aus-gesteuert. Die Gate-Spannung Vg(C) des NMOS-Transistors 38 für eine weiche Stilllegung wird während eines Zeitraums der langsamen Stilllegungsoperation kein H-Pegel. Deshalb bleibt der NMOS-Transistor 38 für eine weiche Stilllegung aus-gesteuert. Weiterhin wird das L-Pegel-Ausgangssignal der Eingangsschaltung 21 in den zweiten Eingangsanschluss für positive Logik der UND-Schaltung 39a der Detektionsschaltung 39 der langsamen Stilllegung eingegeben, wobei die UND-Schaltung 39a ein L-Pegel-Ausgangssignal ausgibt. Entsprechend wird der NMOS-Transistor 40 für eine langsame Stilllegung außerdem aus-gesteuert.
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Wenn das Steuersignal Vin in 3,5 µs, was die durch die Verzögerungsschaltung 35 erhaltene Verzögerungszeit ist, ein H-Pegel wird und das Wechseln zu der Aus-Steuerung des IGBT 10 ausgeführt wird, wird nach dem Ablauf von 300 ns, was die Totzeit ist, ein Ausgangssignal der Eingangsschaltung 21 ein H-Pegel. Im Ergebnis wird die Gate-Spannung Vg(A) des NMOS-Transistors 29 für eine normale Stilllegung ein H-Pegel und wird der NMOS-Transistor 29 ein-gesteuert. Gleichzeitig wird das H-Pegel-Ausgangssignal der Eingangsschaltung 21 in den zweiten Eingangsanschluss für positive Logik der UND-Schaltung 39a der Detektionsschaltung 39 der langsamen Stilllegung eingegeben. Zu diesem Zeitpunkt gibt die Überstromdetektionsschaltung 34 ein H-Pegel-Überstromdetektionssignal aus und gibt das RS-Flip-Flop 36 ein L-Pegel-Signal aus. Entsprechend gibt die UND-Schaltung 39a ein H-Pegel-Detektionssignal der langsamen Stilllegung aus. Im Ergebnis wird die Gate-Spannung Vg(D) des NMOS-Transistors 40 für eine langsame Stilllegung ein H-Pegel und wird der NMOS-Transistor 40 ein-gesteuert. Zu diesem Zeitpunkt wird ein H-Pegel-Signal in den Eingangsanschluss für negative Logik der UND-Schaltung 32 eingegeben. Entsprechend ist das Übertragen eines verzögerten Signals der Verzögerungsschaltung 31 zu dem Gate-Anschluss des NMOS-Transistors 30 für eine normale Stilllegung gesperrt, wobei der NMOS-Transistor 30 nicht ein-gesteuert wird.
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Wenn der Betrieb der Ein-Steuerschaltung durch das Ein-Steuern des in der Ein-Steuerschaltung enthaltenen NMOS-Transistors 28 durch das H-Pegel-Ausgangssignal der Eingangsschaltung 21 gestoppt wird und der NMOS-Transistor 29 für eine normale Stilllegung und der NMOS-Transistor 40 für eine langsame Stilllegung ein-gesteuert werden, beginnen die Gate-Spannung Vg und der Kollektorstrom Ic des IGBT 10 abzunehmen.
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Nach dem Beenden des Detektierens eines Überstroms durch die Überstromdetektionsschaltung 34 wird ein Ausgangssignal der Überstromdetektionsschaltung 34 ein L-Pegel. Im Ergebnis gibt die Detektionsschaltung 39 der langsamen Stilllegung ein L-Pegel- Detektionssignal der langsamen Stilllegung aus. In dieser Weise wird der NMOS-Transistor 40 für eine langsame Stilllegung aus-gesteuert, wobei die UND-Schaltung 32 das Übertragen eines durch die Verzögerungsschaltung 31 ausgegebenen verzögerten Signals erlaubt. Im Ergebnis wird der NMOS-Transistor 30 für eine normale Stilllegung ein-gesteuert. Zu diesem Zeitpunkt werden die elektrischen Ladungen, die im Gate-Kondensator des IGBT 10 gespeichert sind, durch die NMOS-Transistoren 29 und 30 für eine normale Stilllegung mit der maximalen Extraktionsfähigkeit extrahiert. Entsprechend nehmen die Gate-Spannung Vg und der Kollektor-Strom Ic des IGBT 10 schnell ab.
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Nun wird der Betrieb des IGBT 10 zur Zeit einer langsamen Stilllegung bezüglich der in 4 veranschaulichten Betriebssignalformen ausführlich beschrieben. In 4 sind von oben ein Steuersignal Vin, eine Gate-Spannung Vg des IGBT 10, ein Kollektorstrom Ic des IGBT 10 und eine Kollektor-Emitter-Spannung Vce des IGBT 10 angegeben. In den Betriebssignalformen der Gate-Spannung Vg des IGBT 10, des Kollektorstroms Ic des IGBT 10 und der Kollektor-Emitter-Spannung Vce des IGBT 10 gibt eine gestrichelte Linie eine Stilllegungsoperation ohne eine Funktion der langsamen Stilllegung an, während eine durchgehende Linie eine Stilllegungsoperation zur Zeit einer langsamen Stilllegung angibt.
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Das Steuersignal Vin führt den Übergang von einem L-Pegel, bei dem der IGBT 10 eingeschaltet ist, zu einem H-Pegel, bei dem der IGBT 10 ausgeschaltet ist, aus. Wenn die Spannung des Steuersignals Vin zuerst eine Aus-Zustands-Schwellenspannung Vinth(off) der Eingangsschaltung 21 übersteigt, startet die Totzeitschaltung 21a. Nach dem Ablauf der durch die Totzeitschaltung 21a festgelegten Totzeit tdoff (= 300 ns) werden der NMOS-Transistor 29 für eine normale Stilllegung und der NMOS-Transistor 40 für eine langsame Stilllegung ein-gesteuert. Im Ergebnis nimmt die Gate-Spannung Vg des IGBT 10 ab.
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Im Verlauf der Abnahme tritt die Gate-Spannung Vg in das Miller-Plateau ein, nimmt der Kollektorstrom Ic ab und nimmt die Kollektor-Emitter-Spannung Vce zu. Weil ein Ladestrom vom Kollektor über eine parasitäre Miller-Kapazität zum Gate-Kondensator fließt, ändert sich ein Spannungswert im Miller-Plateau vorübergehend nicht. Nachdem die Gate-Spannung Vg das Miller-Plateau passiert hat, nimmt die Gate-Spannung Vg abermals ab.
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Bei der Treiberschaltung 20 wird die Ausschaltzeitdauer des IGBT 10 länger, falls das Steuersignal Vin von einem Ein-Signal zum Einschalten des IGBT 10 zu einem Aus-Signal zum Ausschalten des IGBT 10 in 3,5 µs wechselt, nachdem die Überstromdetektionsschaltung 34 einen Überstrom detektiert hat. Diese Ausschaltzeitdauer bedeutet einen Zeitraum von dem Zeitpunkt, zu dem die Spannung des Steuersignals Vin die Aus-Zustands-Schwellenspannung Vinth(off) übersteigt, bis zu dem Zeitpunkt, zu dem der Kollektorstrom Ic auf 10 Prozent abgenommen hat. Wenn es keine Funktion der langsamen Stilllegung gibt, dann wird der Gate-Kondensator mit 100-Prozent-Extraktionsfähigkeit entladen, wenn der IGBT 10 in einem Zustand ausgeschaltet ist, in dem ein Überstrom fließt. Wenn es andererseits eine Funktion der langsamen Stilllegung gibt, dann wird der Gate-Kondensator mit 22,5-Prozent-Extraktionsfähigkeit entladen. Im Ergebnis ist ein Anstieg, mit dem die Gate-Spannung Vg abnimmt, im Vergleich zu dem Fall, in dem es keine Funktion der langsamen Stilllegung gibt, mäßig. Entsprechend ist die Ausschaltzeitdauer toff2, die in dem Fall erhalten wird, in dem es eine Funktion der langsamen Stilllegung gibt, länger als die Ausschaltzeitdauer toff1, die in dem Fall erhalten wird, in dem es keine Funktion der langsamen Stilllegung gibt. Falls ein Anstieg, mit dem die Gate-Spannung Vg abnimmt, mäßig ist, nimmt eine Stoßspannung der Kollektor-Emitter-Spannung Vce von 680 Volt (V) auf 650 V im Beispiel nach 4 ab. Weiterhin nimmt eine Stoßspannung um so viel wie 30 V ab. Deshalb wird der IGBT 10 gegen eine Stoßspannung kaum beschädigt, wobei eine Schutzschaltung als Anti-Stoßmaßnahme überflüssig wird oder verkleinert wird.
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(Zweite Ausführungsform)
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5 ist ein Stromlaufplan, der eine Treiberschaltung eines IGBT gemäß einer zweiten Ausführungsform veranschaulicht. 6 veranschaulicht ein Beispiel der Struktur einer Totzeitschaltung einer Eingangsschaltung. 7 veranschaulicht die Betriebssignalformen des IGBT zur Zeit einer langsamen Stilllegung. Die Komponenten in 5, die die gleichen wie die oder äquivalent zu den sind, die in 1 veranschaulicht sind, sind mit den gleichen Bezugszeichen gekennzeichnet, wobei ihre ausführlichen Beschreibungen weggelassen werden. Weiterhin gibt in den in 7 veranschaulichten Betriebssignalformen eine strichpunktierte Linie einen Fall an, in dem eine langsame Stilllegung in einem Zustand ausgeführt wird, in dem kein Totzeitwechsel ausgeführt wird. Eine durchgehende Linie gibt einen Fall an, in dem eine langsame Stilllegung in einem Zustand ausgeführt wird, in dem ein Totzeitwechsel ausgeführt wird.
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Eine Treiberschaltung 20a eines IGBT 10 gemäß einer zweiten Ausführungsform unterscheidet sich von der Treiberschaltung 20 des IGBT 10 gemäß der ersten Ausführungsform in der Struktur einer Eingangsschaltung 21 und einer Detektionsschaltung 39 der langsamen Stilllegung.
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Wie in 6 veranschaulicht ist, enthält eine Totzeitschaltung 21a der Eingangsschaltung 21 eine erste Totzeitschaltung 21c, eine zweite Totzeitschaltung 21d und eine Schaltschaltung 21e. Die Eingangsanschlüsse der ersten Totzeitschaltung 21c und der zweiten Totzeitschaltung 21d sind mit einem Eingangsanschluss der Eingangsschaltung 21 verbunden, der ein Steuersignal Vin empfängt. Ein Ausgangsanschluss der ersten Totzeitschaltung 21c ist mit einem normalerweise geschlossenen Anschluss der Schaltschaltung 21e verbunden, während ein Ausgangsanschluss der zweiten Totzeitschaltung 21d mit einem normalerweise offenen Anschluss der Schaltschaltung 21e verbunden ist. Ein gemeinsamer Anschluss der Schaltschaltung 21e ist mit einem Ausgangsanschluss der Eingangsschaltung 21 und einem ersten Eingangsanschluss einer ODER-Schaltung 21b der Eingangsschaltung 21 verbunden. Ein Steueranschluss der Schaltschaltung 21e ist mit einem Ausgangsanschluss einer UND-Schaltung 39b der Detektionsschaltung 39 der langsamen Stilllegung verbunden.
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Die Totzeit tdoff (= 300 ns), die die gleiche wie die ist, die durch die Totzeitschaltung 21a in der ersten Ausführungsform festgelegt ist, ist durch die erste Totzeitschaltung 21c festgelegt. Die durch die zweite Totzeitschaltung 21d festgelegte Totzeit tdoff1 ist kürzer als die durch die erste Totzeitschaltung 21c festgelegte Totzeit tdoff. Die durch die zweite Totzeitschaltung 21d festgelegte Totzeit tdoff1 ist vorzugsweise auf einen Wert gesetzt, der durch Subtrahieren der in 4 angegebenen Differenz zwischen der Ausschaltzeitdauer toff1 und der Ausschaltzeitdauer toff2 von der Totzeit tdoff erhalten wird. In dieser Ausführungsform ist die Totzeit tdoff1 auf 200 ns gesetzt.
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Wenn ein NMOS-Transistor 40 für eine langsame Stilllegung aus-gesteuert ist und die Überstromdetektionsschaltung 34 keinen Überstrom detektiert, wählt die Schaltschaltung 21e eine Ausgabe der ersten Totzeitschaltung 21c aus. Wenn weiterhin der NMOS-Transistor 40 für eine langsame Stilllegung aus-gesteuert ist und die Überstromdetektorschaltung 34 einen Überstrom detektiert, wählt die Schaltschaltung 21e eine Ausgabe der zweiten Totzeitschaltung 21d aus.
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Die Detektionsschaltung 39 der langsamen Stilllegung enthält die UND-Schaltung 39b und eine UND-Schaltung 39c. Ein Eingangsanschluss für positive Logik der UND-Schaltung 39b ist mit einem Ausgangsanschluss einer Überstromdetektionsschaltung 34 verbunden, während ein Eingangsanschluss für negative Logik der UND-Schaltung 39b mit einem Ausgangsanschluss eines RS-Flip-Flops 36 verbunden ist. Ein Ausgangsanschluss der UND-Schaltung 39b ist mit einem Eingangsanschluss der UND-Schaltung 39c und einem Steueranschluss der Totzeitschaltung 21a der Eingangsschaltung 21 verbunden. Der andere Eingangsanschluss der UND-Schaltung 39c ist mit einem Ausgangsanschluss der Eingangsschaltung 21 verbunden. Ein Ausgangsanschluss der UND-Schaltung 39c ist mit einem Eingangsanschluss für negative Logik einer UND-Schaltung 32, dem anderen Eingangsanschluss der ODER-Schaltung 21b der Eingangsschaltung 21 und einem Gate-Anschluss des NMOS-Transistors 40 für eine langsame Stilllegung verbunden.
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Wenn eine Zeitdauer, während der die Überstromdetektionsschaltung 34 einen Überstrom detektiert, kürzer als 3,5 µs ist, dann gibt die Detektionsschaltung 39 der langsamen Stilllegung der Totzeitschaltung 21a Anweisungen, um die zweite Totzeitschaltung 21d auszuwählen. Wenn weiterhin ein H-Pegel-Steuersignal Vin zum Ausschalten des IGBT 10 eingegeben wird, falls ein Zeitraum, während dessen die Überstromdetektionsschaltung 34 einen Überstrom detektiert, kürzer als 3,5 µs ist, gibt die Detektionsschaltung 39 der langsamen Stilllegung ein Detektionssignal der langsamen Stilllegung aus. Im Ergebnis wird die Erzeugung eines Konstantstroms durch eine Ein-Steuerschaltung gesperrt, wobei eine langsame Stilllegung durch den NMOS-Transistor 40 begonnen wird. Zu diesem Zeitpunkt sperrt die UND-Schaltung 32 das Übertragen eines verzögerten Signals einer Verzögerungsschaltung 31, so dass ein NMOS-Transistor 30 mit der größten Extraktionsfähigkeit nicht ein-gesteuert wird.
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Bei der langsamen Stilllegung in der ersten Ausführungsform verlängert sich die Ausschaltzeitdauer von toff1 zu toff2. Bei der Treiberschaltung 20a gemäß der zweiten Ausführungsform kehrt jedoch die Ausschaltzeitdauer wieder zu toff1 zurück. Dies ist das gleiche bei einem Fall, in dem es keine Funktion der langsamen Stilllegung gibt.
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Bei der Treiberschaltung 20a wählt die Schaltschaltung 21e die zweite Totzeitschaltung 21d aus, wenn ein L-Pegel-Steuersignal Vin zum Einschalten des IGBT 10 eingegeben wird und die Überstromdetektionsschaltung 34 einen Überstrom detektiert. Wenn in diesem Zustand das Steuersignal Vin den Übergang zu einem H-Pegel-Steuersignal zum Ausschalten des IGBT 10 ausführt, wird nach Ablauf von 200 ns, was die Totzeit ist, eine langsame Stilllegung begonnen, wie in 7 veranschaulicht ist. Die danach ausgeführte langsame Stilllegungsoperation ist die gleiche wie die langsame Stilllegungsoperation in der ersten Ausführungsform, die in 7 durch eine strichpunktierte Linie angegeben ist. Die Ausschaltzeitdauer ist jedoch von toff2 auf toff1 verkürzt.
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Bei der Treiberschaltung 20a ist, wie oben dargelegt worden ist, eine Abnahme der Gate-Spannung Vg des IGBT 10 im Vergleich zu einer normalen Stilllegung langsam, wenn die Detektionsschaltung 39 der langsamen Stilllegung in einem Zeitraum arbeitet, während dessen der IGBT 10 ausgeschaltet ist. Die Totzeit ist jedoch von 300 ns auf 200 ns verkürzt. Im Ergebnis ist die Ausschaltzeitdauer gleich der Ausschaltzeitdauer toff1 (z. B. 1,2 µs), die durch eine Treiberschaltung erhalten wird, die keine Funktion der langsamen Stilllegung aufweist. Die Ausschaltzeitdauer zur Zeit einer normalen Stilllegung ist gleich der Ausschaltzeitdauer zur Detektionszeit der langsamen Stilllegung. Entsprechend ist der Schaltverlust des IGBT 10 zur Detektionszeit der langsamen Stilllegung etwa gleich dem Schaltverlust des IGBT 10 zur Zeit einer normalen Stilllegung.
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In den obigen Ausführungsformen ist ein Fall beschrieben worden, in dem ein IGBT als ein spannungsgesteuertes Leistungshalbleiterelement eines IPS verwendet wird. Ein spannungsgesteuertes Leistungshalbleiterelement eines IPS ist jedoch nicht auf einen IGBT beschränkt, wobei ein MOSFET verwendet werden kann.
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Bei einer Treiberschaltung eines spannungsgesteuerten Leistungshalbleiterelements mit der obigen Struktur wird anstelle einer harten Stilllegung, die eine normale Stilllegung ist, eine langsame Stilllegung ausgeführt, wenn ein Aus-Signal zum Aus-Steuern des spannungsgesteuerten Leistungshalbleiterelements eingegeben wird, bevor eine weiche Stilllegung durch das Detektieren eines Überstroms ausgeführt wird. Im Ergebnis wird eine Stoßspannung unterdrückt.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- JP 2012 [0003]
- JP 23899 [0003]
- JP 2012023899 [0004, 0005, 0006]
