DE102020004721A1 - Halbleitervorrichtung und verfahren zur herstellung - Google Patents

Halbleitervorrichtung und verfahren zur herstellung Download PDF

Info

Publication number
DE102020004721A1
DE102020004721A1 DE102020004721.1A DE102020004721A DE102020004721A1 DE 102020004721 A1 DE102020004721 A1 DE 102020004721A1 DE 102020004721 A DE102020004721 A DE 102020004721A DE 102020004721 A1 DE102020004721 A1 DE 102020004721A1
Authority
DE
Germany
Prior art keywords
doped semiconductor
semiconductor region
layer
regions
universal contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020004721.1A
Other languages
English (en)
Inventor
Mingjiao Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of DE102020004721A1 publication Critical patent/DE102020004721A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Eine Vorrichtung schließt einen ersten dotierten Halbleiterbereich und einen zweiten entgegengesetzt dotierten Halbleiterbereich ein, die durch einen undotierten oder schwach dotierten Halbleiterdriftbereich getrennt sind. Die Vorrichtung schließt ferner eine erste Elektrodenstruktur, die einen ohmschen Kontakt mit dem ersten dotierten Halbleiterbereich herstellt, und eine zweite Elektrodenstruktur, die einen Universalkontakt mit dem zweiten dotierten Halbleiterbereich herstellt, ein. Der Universalkontakt der zweiten Elektrodenstruktur ermöglicht den Fluss von sowohl Elektronen als auch Löchern in die Vorrichtung hinein und aus ihr heraus.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität und den Vorteil der am 29. Oktober 2019 eingereichten US-Patentanmeldung Nr. 16/667.631 , welche die Priorität und den Vorteil der am 16. August 2019 eingereichten vorläufigen US-Patentanmeldung Nr. 62/887.759 beansprucht, die beide durch Bezugnahme in ihrer Gesamtheit hierin aufgenommen sind.
  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf Vorrichtungen für Leistungselektronik, wie eine Freilauf- oder Sperrdiode, die über einen Induktor geschaltet und dazu verwendet werden können, einen Rücklauf zu beseitigen, d. h. die plötzliche Spannungsspitze, die über einer induktiven Last auftritt, wenn deren Versorgungsstrom plötzlich reduziert oder unterbrochen wird.
  • HINTERGRUND
  • Eine Freilauf- oder Sperrdiode (hierin auch als schnelle Diode (Fast-Recovery-Diode, FRD) bezeichnet) wird verwendet, um eine Beschädigung an Schaltungen zu verhindern, die üblicherweise eine Last einschließen, die einen Induktor und ein Schaltpotential aufweist. Ein Induktor kann Strom nicht sofort ändern. Ein Versuch, den Strom schnell zu ändern, z. B. wenn ein Schalter öffnet, nachdem ein Induktor Energie aufgebaut hat, führt dazu, dass der Induktor große elektromotorische Kräfte (EMK) erzeugt. Eine Freilaufdiode, die antiparallel zum Induktor angeordnet ist, stellt einen Kurzschlusspfad für einen Induktorabfallstromfluss und somit für die Dissipation der im Induktor gespeicherten Energie bereit.
  • In Leistungselektronikschaltungen für viele Schaltanwendungen (z. B. Wechselrichteranwendungen für Industrie und Automobiltechnik) werden Halbleitervorrichtungen (z. B. ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), ein Bipolartransistor mit isoliertem Gate (IGBT) usw.) als Schalter verwendet, um induktive Lasten mit Leistung zu versorgen. In den Leistungselektronikschaltungen ist eine Freilaufdiode antiparallel zu dem Schalter (z. B. IGBT) angeordnet, um einen Rückleitungspfad für Induktorentladeströme bereitzustellen. Eine FRD kann zu erheblichen Leistungsverlusten in einem Schaltkreis beitragen (z. B. in der Leistungswechselrichteranwendung eines IGBT). Es ist wichtig, dass die FRD für einen stabilen Betrieb ohne Oszillation und für geringe elektromagnetische Interferenz (EMI) im Schaltkreis ausgelegt ist. Eine wünschenswerte FRD kann Eigenschaften eines niedrigen Verlusts, eines schnellen Schaltens und einer sanften Sperrstromverzögerung aufweisen. Das Erreichen dieser FRD-Eigenschaften kann einen Kompromiss zwischen Diodenparametern, wie einer niedrigen Durchlassspannung (VF), einer niedrigen Sperrverzögerungsladung (Qrr) und zwischen einer hohen Betriebsspannung und einer sanften Sperrstromverzögerung beinhalten.
  • KURZDARSTELLUNG
  • In einem allgemeinen Gesichtspunkt schließt eine Vorrichtung einen ersten dotierten Halbleiterbereich und einen zweiten entgegengesetzt dotierten Halbleiterbereich ein, die durch einen undotierten oder schwach dotierten Halbleiterdriftbereich getrennt sind. Die Vorrichtung schließt ferner eine erste Elektrodenstruktur, die einen ohmschen Kontakt mit dem ersten dotierten Halbleiterbereich herstellt, und eine zweite Elektrodenstruktur, die einen Universalkontakt mit dem zweiten dotierten Halbleiterbereich herstellt, ein. Der Universalkontakt der zweiten Elektrodenstruktur ermöglicht den Fluss von sowohl Elektronen als auch Löchern in die Vorrichtung hinein und aus ihr heraus.
  • In einem Gesichtspunkt stellt eine alternierende Anordnung von P+-dotierten Halbleiterbereichen und N+-dotierten Halbleiterbereichen in der zweiten Elektrodenstruktur den Universalkontakt mit dem zweiten dotierten Halbleiterbereich her.
  • In einem allgemeinen Gesichtspunkt schließt eine Vorrichtung einen ersten dotierten Halbleiterbereich und einen zweiten entgegengesetzt dotierten Halbleiterbereich ein, die durch einen undotierten oder schwach dotierten Halbleiterdriftbereich getrennt sind. Die Vorrichtung schließt ferner eine erste Elektrodenstruktur, die einen ohmschen Kontakt mit dem ersten dotierten Halbleiterbereich herstellt, und eine zweite Elektrodenstruktur, die eine alternierende Anordnung von P+-dotierten Halbleiterbereichen und N+-dotierten Halbleiterbereichen in Kontakt mit dem zweiten dotierten Halbleiterbereich einschließt, ein. Die zweite Elektrodenstruktur schließt eine Oxidschicht ein, die zwischen einer Metallschicht und den P+-dotierten Halbleiterbereichen und den N+-dotierten Halbleiterbereichen der alternierenden Anordnung angeordnet ist.
  • In einem Gesichtspunkt bedeckt die Oxidschicht die P+-dotierten Halbleiterbereiche und erstreckt sich teilweise über die N+-dotierten Halbleiterbereiche der alternierenden Anordnung in der zweiten Elektrodenstruktur.
  • In einem allgemeinen Gesichtspunkt schließt ein Verfahren ein Aufwachsen einer n-leitenden Epitaxieschicht auf ein n-leitendes Halbleitersubstrat, ein Bilden einer Anodenstruktur auf einer Oberseite der n-leitenden Epitaxieschicht, ein Rückseitenschleifen des n-leitenden Halbleitersubstrats, um seine Dicke zu verringern, und ein Bilden einer Kathodenstruktur auf einer Rückseite des rückseitengeschliffenen n-leitenden Halbleitersubstrats ein. Das Bilden der Kathodenstruktur schließt ein Bilden einer Universalkontaktstruktur auf der Rückseite des rückseitengeschliffenen Halbleitersubstrats und ein Abscheiden eines Rückseitenmetalls auf der Rückseite der Universalkontaktstruktur ein.
  • Figurenliste
    • 1A und 1B sind Diagramme, die Elektrodenstrukturen einer PIN-Diode gemäß der vorliegenden Offenbarung veranschaulichen.
    • 2 veranschaulicht einen Sperrverzögerungsstrom der PIN-Diode von 1A gemäß der vorliegenden Offenbarung.
    • 3 veranschaulicht eine Diode mit einer beispielhaften Kathodenstruktur, einschließlich eines Universalkontakts zu einer Diode, gemäß der vorliegenden Offenbarung.
    • 4 ist eine Darstellung eines beispielhaften Verfahrens zum Herstellen einer Diode mit Eigenschaften einer sanften Verzögerung gemäß der vorliegenden Offenbarung.
    • 5A bis 5F veranschaulichen schematisch eine Querschnittsansicht von Abschnitten eines Halbleitersubstrats, während es in verschiedenen Stufen oder Schritten des Verfahrens von 4 zum Herstellen einer Diode verarbeitet wird.
    • 6A und 6B veranschaulichen beispielhafte Dotierstoffkonzentrationen in einem rechteckigen Querschnitt einer beispielhaften Diode, die keinen Universalkontakt in ihrer Kathodenstruktur aufweist.
    • 7A und 7B veranschaulichen beispielhafte Dotierstoffkonzentrationen in einem rechteckigen Querschnitt einer beispielhaften Diode, die einen Universalkontakt in ihrer Kathodenstruktur aufweist.
    • 8 ist ein Graph, der simulierte Sperrverzögerungsströme und -spannungen für eine beispielhafte Diode ohne einen rückseitigen p-n-Übergang und eine beispielhafte Diode mit einem rückseitigen p-n-Übergang in ihrer Kathodenstruktur veranschaulicht.
    • 9A ist ein Graph, der simulierte Sperrverzögerungsströme für einen Satz von Dioden mit unterschiedlichen p-zu-n-Flächenverhältnissen in den Universalkontakten der Dioden veranschaulicht.
    • 9B ist eine Explosionsansicht eines Abschnitts des Graphen von 9A.
    • 10 ist ein Graph, der simulierte Durchlassströme (IF) in Abhängigkeit von der Vorwärtsspannung (VF) für einen Satz von Dioden mit unterschiedlichen p-zu-n-Flächenverhältnissen in den Universalkontakten der Dioden veranschaulicht.
    • 11 ist ein Graph, der simulierte Sperrlastströme (IR) in Abhängigkeit von der Lastspannung (VR) für denselben Satz von Dioden wie in 10 veranschaulicht.
    • 12 ist ein Graph, der simulierte Sperrverzögerungsströme für eine Diode ohne Oxidschicht in ihrem Universalkontakt und eine Diode mit einer Oxidschicht, die die p-Bereiche ihres Universalkontakts bedeckt, veranschaulicht.
    • 13 ist ein Graph, der simulierte Durchlassströme für die Dioden von 12 veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Eine PIN-Diode schließt zwei entgegengesetzt dotierte Halbleiterbereiche ein, die durch einen undotierten oder schwach dotierten Halbleiterdriftbereich getrennt sind. Jeder der beiden entgegengesetzt dotierten Halbleiterbereiche steht in elektrischem Kontakt (ohmschem Kontakt) mit einer jeweiligen Elektrode (d. h. einer Anode oder einer Kathode) der Vorrichtung, was den Fluss von Ladungsträgern (d. h. Löchern oder Elektronen) in den und aus dem jeweiligen dotierten Halbleiterbereich der Diode ermöglicht.
  • Gemäß den Prinzipien der vorliegenden Offenbarung ist mindestens eine der Elektroden als ein Universalkontakt konfiguriert, der das Fließen (von sowohl Löchern als auch Elektronen) in den und aus dem jeweiligen dotierten Halbleiterbereich der Diode ermöglicht.
  • Der Universalkontakt zu einem dotierten Halbleiterbereich der Diode kann eine Struktur aufweisen, die sowohl P-dotierte Halbleiterbereiche als auch N-dotierte Halbleiterbereiche in Kontakt mit dem jeweiligen dotierten Halbleiterbereich der Diode einschließt. Die P-dotierten Halbleiterbereiche und N-dotierten Halbleiterbereiche können in unterschiedlichen Bereichen des Universalkontakts vorhanden sein. Ein p-zu-n-Flächenverhältnis kann als Gütefaktor verwendet werden, um ein Verhältnis einer Fläche des Universalkontakts, die von P-dotierten Halbleiterbereichen belegt ist, und einer Fläche des Universalkontakts, die von N-dotierten Halbleiterbereichen belegt ist, zu beschreiben. Das p-zu-n-Flächenverhältnis wird unter Berücksichtigung der Sperrstromverzögerungszeit der Vorrichtung und unter Berücksichtigung des Durchlassstroms der Vorrichtung gewählt.
  • 1A veranschaulicht eine beispielhafte Struktur einer beispielhaften Freilaufdiode (z. B. FRD 100) gemäß den Prinzipien der vorliegenden Offenbarung. Die FRD 100 kann Eigenschaften einer sanften Verzögerung zur Verwendung in Leistungsschaltkreisen aufweisen.
  • In Bezug auf 1A die FRD 100, die eine PIN-Dioden-artige Struktur aufweisen kann, die zwei entgegengesetzt dotierte Halbleiterbereiche (110, 130) einschließt, die durch einen Halbleiterdriftbereich 120 getrennt sind. Der Halbleiterbereich 110 kann zum Beispiel ein p-dotierter Halbleiterbereich sein, und der Halbleiterbereich 130 kann ein n-dotierter Halbleiterbereich sein. Der Halbleiterdriftbereich 120 kann zum Beispiel ein Halbleiterbereich sein, der im Vergleich zu den zwei entgegengesetzt dotierten Halbleiterbereichen 110, 130 undotiert oder schwach dotiert ist. Die beiden entgegengesetzt dotierten Halbleiterbereiche 110, 130 können stark dotiert sein, da sie zur Herstellung von Elektrodenstrukturen (z. B. Anodenstruktur 112 bzw. Kathodenstruktur 132) der FRD 100 verwendet werden.
  • Die Anodenstruktur 112 kann zum Beispiel eine Metall- oder Metalllegierungsschicht sein, die einen ohmschen Kontakt mit dem Halbleiterbereich 110 (z. B. einem p-dotierten Halbleiterbereich) herstellt, was den Transport von Löchern in den Halbleiterbereich 110 ermöglicht.
  • Ferner kann gemäß den Prinzipien der vorliegenden Offenbarung eine Vorrichtungselektrodenstruktur (z. B. die Kathodenstruktur 132) eine Universalkontaktstruktur 133 einschließen, die zwischen einer Metall- oder Metalllegierungsschicht 134 und einem Halbleiterbereich 130 (z. B. einem n-dotierten Halbleiterbereich) angeordnet ist. Die Universalkontaktstruktur 133 kann einen Halbleiterbereich (z. B. einen Halbleiterbereich 133A mit einer zu der des Halbleiterbereichs 130 entgegengesetzten Polarität) einschließen, der einen p-n-Übergang 135A entlang mindestens eines Teils einer Grenzfläche 135 zwischen der Universalkontaktstruktur 133 und dem Halbleiterbereich 130 bildet. In beispielhaften Implementierungen kann die Universalkontaktstruktur 133 mindestens ein Paar von Halbleiterbereichen (133A, 133B) einschließen, die in einer seitlichen Richtung (entlang der Grenzfläche 135 zwischen der Universalkontaktstruktur 133 und dem Halbleiterbereich 130) alternieren. Der Halbleiterbereich 133A kann zum Beispiel ein stark P+-dotierter Halbleiterbereich sein, während der Halbleiterbereich 133B zum Beispiel ein stark N+-dotierter Halbleiterbereich sein kann. Der Halbleiterbereich 133A (ein rückseitiger p-dotierter Bereich) bildet einen p-n-Übergang 135A (einen rückseitigen p-n-Übergang) mit einem Teil einer seitlichen Fläche oder Ausdehnung des Halbleiterbereichs 130 entlang der Grenzfläche 135.
  • In beispielhaften Implementierungen können die Halbleiterbereiche (133A, 133B) der Universalkontaktstruktur 133 unterschiedliche Bereiche entlang der Grenzfläche 135 belegen.
  • 1B (die eine teilweise Explosionsquerschnittsansicht der in 1A gezeigten FRD 100 ist) zeigt zum Beispiel den Halbleiterbereich 133A als entlang einer Länge L1 der Grenzfläche 135 vorhanden, während die Halbleiterbereiche 133B als entlang einer anderen Länge L2 der Grenzfläche 135 vorhanden gezeigt sind. In dem in 1B gezeigten Beispiel sind somit der Halbleiterbereich 133A und der Halbleiterbereich 133B der Universalkontaktstruktur 133 (unter Annahme einer gleichen Tiefe der Halbleiterbereiche senkrecht zur Ebene von 1B) in einem Flächenverhältnis von LI :L2 entlang der Grenzfläche 135 vorhanden. Das Flächenverhältnis des Halbleiterbereichs 133A und des Halbleiterbereichs 133B entlang der Grenzfläche 135 kann im Folgenden als das p-zu-n-Flächenverhältnis der Universalkontaktstruktur 133 bezeichnet werden.
  • Die Universalkontaktstruktur 133 kann einen Kontakt mit dem Halbleiterbereich 130 herstellen, der den Transport sowohl von Löchern als auch von Elektronen in den Halbleiterbereich 130 ermöglicht. Die Löcher können zum Beispiel über P+-dotierte Halbleiterbereiche 133A in den Halbleiterbereich 130 transportiert werden, und die Elektronen können zum Beispiel über N+-dotierte Halbleiterbereiche 133B in den Halbleiterbereich 130 transportiert werden.
  • Wenn von einem leitenden zu einem sperrenden Zustand umgeschaltet wird, hat die FRD 100 Ladung (z. B. Sperrverzögerungsladung (Qrr)) in zum Beispiel dem Halbleiterdriftbereich 120 gespeichert, die zuerst entladen werden muss, bevor die FRD 100 Sperrstrom sperrt. Diese Entladung beansprucht eine endliche Zeitdauer, die als Sperrverzögerungszeit oder trr bezeichnet wird. Indem die Kathodenstruktur 132 den Transport von Löchern in die FRD 100 über P+-dotierte Halbleiterbereiche 133A ermöglicht (zusätzlich zum Transport von Löchern in den Halbleiterbereich 110 über den von der Anodenstruktur 112 hergestellten ohmschen Kontakt), würde sie die Sperrverzögerungszeit der FRD 100 gegenüber der einer herkömmlichen PIN-Dioden-Struktur (nicht gezeigt) mit herkömmlichen ohmschen Anoden- und Kathodenkontakten (d. h. nicht universellen Kontakten) erhöhen, wodurch der Schwanz des Sperrverzögerungsstroms erhöht wird.
  • Die erhöhte Sperrverzögerungszeit trr. der FRD 100 kann zu einer Eigenschaft einer sanften Verzögerung der FRD 100 beitragen. 2 zeigt schematisch einen Sperrverzögerungsstrom 210 der FRD 100, der eine Sperrverzögerungszeit trr aufweist. 2 zeigt ebenfalls schematisch zum Vergleich einen Sperrverzögerungsstrom 220 einer herkömmlichen PIN-Diode, die eine vergleichbare Sperrverzögerungszeit trr aufweist.
  • Wie in 2 gezeigt, weist der Sperrverzögerungsstrom 210 der FRD 100 ein gleichmäßiges Profil auf, das allmählich zu einem Nullwert zurückkehrt und daher als „sanfte“ Verzögerung charakterisiert werden kann. Im Gegensatz dazu weist der Sperrverzögerungsstrom 220 der herkömmlichen PIN-Diode eine rauschbehaftete (d. h. ruckartige, nicht gleichmäßige) Rückkehr zu einem Nullwert auf und kann daher als „harte“ Verzögerung charakterisiert werden.
  • 3 veranschaulicht die FRD 100 mit einer weiteren beispielhaften Kathodenstruktur für einen Universalkontakt zu einer Diode gemäß den Prinzipien der vorliegenden Offenbarung. Wie in 3 gezeigt, kann die FRD 100 eine andere Kathodenstruktur 332 als die in 1A gezeigte Kathodenstruktur 132 einschließen.
  • Die Kathodenstruktur 332 ist zwar im Allgemeinen der Kathodenstruktur 132 der FRD 100 (in 1A gezeigt) ähnlich, schließt jedoch ferner eine Oxidschicht 336 ein, die zwischen der Universalkontaktstruktur 133 und der Metallschicht 134 angeordnet ist. In beispielhaften Implementierungen kann die Oxidschicht 336 den P+-Halbleiterbereich 133A überlagern und kann sich teilweise über den N+-Halbleiterbereich 133B erstrecken. Die Oxidschicht 336, die den P+-Halbleiterbereich 133A überlagert, kann als Barriere für den Fluss von Löchern wirken, das Austreten von Löchern aus der FRD 100 durch die Kathode 332 verhindern und verbessert die Eigenschaften der Diode weiter.
  • 4 veranschaulicht ein Verfahren 400 zum Herstellen einer FRD (z. B. der FRD 100) mit Eigenschaften einer sanften Verzögerung. 5A-5F, die in Verbindung mit 1A und 1B (und 3) betrachtet werden können, veranschaulichen schematisch eine Querschnittsansicht von Abschnitten eines Halbleitersubstrats, wie es in verschiedenen Stufen oder Schritten des Verfahrens 400 zur Herstellung der FRD 100 verarbeitet wird.
  • Wie in 4 gezeigt, schließt das Verfahren 400 ein Aufwachsen einer n-leitenden Epitaxieschicht auf ein n-leitendes Halbleitersubstrat (z. B. ein N+-dotiertes Siliziumsubstrat) ein (410). Die n-leitende Epitaxieschicht (die einen Driftbereich bildet, z. B. den Halbleiterbereich 120 der FRD 100) kann undotiert oder schwach dotiert sein mit einer Konzentration, die niedriger ist als die des n-leitenden Halbleitersubstrats Das Verfahren 400 schließt ferner ein Bilden einer Anodenstruktur der FRD ein (420). Das Bilden der Anodenstruktur kann ein Bilden einer P+-Schicht auf einer Oberseite der n-leitenden Epitaxieschicht und ein Abscheiden einer Metallschicht auf der P+-Schicht einschließen, um eine Anodenstruktur der FRD 100 zu bilden. Die P+-Schicht kann durch thermische Diffusion und/oder Implantation von p-Dotierstoffspezies in die Oberseite der n-leitenden Epitaxieschicht gebildet werden.
  • Das Verfahren 400 schließt ferner ein Rückseitenschleifen des Halbleitersubstrats ein, um dessen Dicke zu reduzieren (430). Die reduzierte Dicke des rückseitengeschliffenen Halbleitersubstrats kann einer Dicke einer Pufferschicht der FRD 100 entsprechen.
  • Das Verfahren 400 schließt ferner ein Bilden eines Universalkontakts (z. B. der Universalkontaktstruktur 133) auf einer Rückseite des rückseitengeschliffenen Substrats ein (440). Das Bilden des Universalkontakts kann eine Pufferimplantation (z. B. eines n-Dotierstoffs, wie Phosphor), gefolgt von einer Implantation eines p-Dotierstoffs (z. B. Bor) in die Rückseite des rückseitengeschliffenen Halbleitersubstrats beinhalten. Das Bilden des Universalkontakts kann ferner einen photolithographischen Strukturierungsschritt zum Abgrenzen der P+-Bereiche 134A und der N+-Bereiche 134B der Universalkontaktstruktur 133, gefolgt von der Implantation eines n-Dotierstoffs (z. B. Phosphor) zum Bilden der N+-Bereiche 134B beinhalten. Ein Laserhärteschritt kann ausgeführt werden, um die vorstehenden Dotierstoffe in der Universalkontaktstruktur 133 zu aktivieren.
  • Das Verfahren 400 schließt ferner ein Abscheiden eines Rückseitenmetalls auf einer Rückseite der Universalkontaktstruktur 133 ein, um eine Kathodenstruktur der FRD 100 zu bilden (450).
  • In beispielhaften Implementierungen, in denen die FRD 100 die Kathodenstruktur 332 (in 3 gezeigt) einschließt, kann das Bilden eines Universalkontakts auf einer Rückseite des rückseitengeschliffenen Halbleitersubstrats 440 in dem Verfahren 400 ein Strukturieren und Abscheiden einer Oxidschicht (z. B. der Oxidschicht 336) über den P+-Bereich 134A und teilweise über den N+-Bereichen 134B einschließen. Die Oxidschicht kann abgeschieden werden, bevor das Rückseitenmetall auf der Rückseite der Universalkontaktstruktur 133 abgeschieden wird.
  • Wie zuvor angemerkt, veranschaulichen 5A-5F schematisch eine Querschnittsansicht von Abschnitten eines Halbleitersubstrats, während es in verschiedenen Stufen oder Schritten des Verfahrens 400 zum Herstellen der FRD 100 verarbeitet wird.
  • 5A zeigt zum Beispiel einen Abschnitt eines Halbleitersubstrats 510, das durch das Verfahren 400 zum Herstellen der FRD 100 verarbeitet wird. In beispielhaften Implementierungen kann das Halbleitersubstrat 510 ein N+-Silicium-Wafer mit einem spezifischen Widerstand im Bereich von etwa 0,001-50 Ω·cm sein.
  • 5B zeigt zum Beispiel in Schritt 410 des Verfahrens 400 eine Epitaxieschicht 520, die auf das Halbleitersubstrat 510 aufgewachsen wurde. In beispielhaften Implementierungen kann die Epitaxieschicht 520 eine undotierte oder schwach dotierte Epitaxieschicht mit einem spezifischen Widerstand zum Beispiel im Bereich von 20-200 Ω·cm sein und eine Dicke zum Beispiel in einem Bereich von etwa 10-100 µm aufweisen.
  • 5C zeigt zum Beispiel in Schritt 420 des Verfahrens 400 die Bildung einer Anodenstruktur 530 der FRD 100. Die Anodenstruktur 530 kann zum Beispiel eine P+-Schicht 532 auf einer Oberseite der Epitaxieschicht 520 und eine Metallschicht 534, die auf der P+-Schicht 532 abgeschieden ist, einschließen.
  • 5D zeigt zum Beispiel das Halbleitersubstrat 510 mit einer reduzierten Dicke T, nachdem es in Schritt 430 des Verfahrens 400 rückseitengeschliffen wurde,
  • 5E zeigt zum Beispiel in Schritt 440 des Verfahrens 400 die Bildung eines Universalkontakts 533 (mit alternierenden P-dotierten und N-dotierten Bereichen) auf einer Rückseite des Halbleitersubstrats 510 mit einer reduzierten Dicke T.
  • 5F zeigt zum Beispiel in Schritt 450 des Verfahrens 400 ein Rückseitenmetall 535, das auf einer Rückseite des Universalkontakts 533 abgeschieden wurde, um eine Kathodenstruktur 537 der FRD 100 zu bilden (450).
  • 6A ist eine grafische X-Y-Darstellung eines Querschnitts der Diode 610 mit einer Leiterbahnlinie C1, die sich von einer Oberseite der Diode 610 zu einer Unterseite der Diode 610 erstreckt. Eine beispielhafte Diode 610 kann eine vertikale Die-Dicke t von etwa 0,114 Millimetern und eine laterale Die-Fläche (z. B. in einer Ebene senkrecht zu 6A, nicht gezeigt) von etwa 11 Quadratmillimetern aufweisen. Die Diode 610 weist eine herkömmliche Kathodenstruktur (d. h. ohne rückseitigen p-n-Übergang) auf. 6B ist eine grafische X-Y-Darstellung, die Dotierstoffkonzentrationen in der Diode 610 entlang der Leiterbahnlinie C1 veranschaulicht.
  • 7A ist eine grafische X-Y-Darstellung eines Querschnitts der Diode 710 mit einer Leiterbahnlinie C1, die sich von einer Oberseite der Diode 710 zu einer Unterseite der Diode 710 erstreckt. Eine beispielhafte Diode 710 kann einen Universalkontakt mit einem N+-Halbleiterbereich 712A und einem P+-Halbleiterbereich 722 aufweisen, die einen rückseitigen p-n-Übergang 732 bilden. Die Diode 710 kann eine vertikale Die-Dicke t von etwa 0,114 Millimetern und eine laterale Die-Fläche (z. B. in einer Ebene senkrecht zu 7A, nicht gezeigt) von etwa 11 Quadratmillimetern aufweisen. 7B ist eine grafische X-Y-Darstellung, die Dotierstoffkonzentrationen in dem Universalkontaktbereich der Diode 710 entlang der Leiterbahnlinie C1 veranschaulicht.
  • 8 ist ein Graph, der einen simulierten Sperrverzögerungsstrom 810 und eine simulierte Sperrverzögerungsspannung 830 für die Diode 610 (ohne rückseitigen p-n-Übergang) und einen Sperrverzögerungsstrom 820 und eine Sperrverzögerungsspannung 840 für die Diode 710 (mit Universalkontakt, einschließlich eines rückseitigen p-n-Übergangs in seiner Kathodenstruktur) veranschaulicht. Die Simulationen wurden unter Verwendung eines Technology Computer-Aided Design-Tools (TCAD-Tools) ausgeführt, wobei die Dioden in einer Induktor-Widerstands-Schaltung mit den folgenden Parametern angeordnet wurden: Diodenfläche 11 mm2; Die-Dicke 0,114 mm; Sperrspannung (VR) = 800 V und Durchlassstrom (IF) = 40 A.
  • Wie in 8 zu sehen ist, zeigt die Diode 710 (mit einem Universalkontakt mit rückseitigem p-Übergang) beim Vergleich des Sperrverzögerungsstroms 820 und des Sperrverzögerungsstroms 810 eine sanftere Verzögerung als die Diode 610 (ohne Universalkontakt).
  • 9A zeigt simulierte Sperrverzögerungsströme für einen Satz von Dioden mit unterschiedlichen p-zu-n-Flächenverhältnissen in den Universalkontakten der Dioden. Der Sperrverzögerungsstrom 910 entspricht einer Diode mit einem Universalkontakt-p-zu-n-Flächenverhältnis von null:200 (d. h. einer Diode ohne Universalkontakt); der Sperrverzögerungsstrom 920 entspricht einer Diode mit einem Universalkontakt-p-zun-Flächenverhältnis von 50:100; der Sperrverzögerungsstrom 930 entspricht einer Diode mit einem Universalkontakt-p-zu-n-Flächenverhältnis von 100:100 und der Sperrverzögerungsstrom 940 entspricht einer Diode mit einem Universalkontakt-p-zun-Flächenverhältnis von 150:100.
  • Ein Abschnitt von 9A ist in dem gestrichelten rechteckigen Kästchen 97 eingeschlossen. 9B zeigt eine Explosionsansicht des Abschnitts von 9A, der in dem gestrichelten rechteckigen Kästchen 97 eingeschlossen ist.
  • In 9A und 9B ist ein Pfeil 91 als visuelle Hilfe über die Sperrverzögerungsstromkurven gelegt, um eine Richtung zunehmender p-zu-n-Flächenverhältnisse (d. h. (null: 100 bis 150:100) in den Universalkontakten der Dioden anzugeben.
  • Eine Länge eines Schwanzes der Sperrstromkurve, der sich null annähert, ist ein Maß für die Sanftheit der Sperrstromverzögerung der Diode. Wie in 9A und 9B zu sehen ist, nimmt ein Schwanz 93 der Sperrverzögerungsströme mit zunehmenden p-zu-n-Flächenverhältnissen in den Universalkontakten der Dioden an Länge zu. Somit ist es wahrscheinlich, dass eine Erhöhung des p-zu-n-Flächenverhältnisses in dem Universalkontakt einer Diode die Sanftheit der Sperrstromverzögerung der Diode erhöht.
  • 10 zeigt simulierte Durchlassströme (IF) in Abhängigkeit von der Durchlassspannung (VF) für einen Satz von Dioden mit unterschiedlichen p-zu-n-Flächenverhältnissen in den Universalkontakten der Dioden. Der Durchlassstrom 1010 entspricht einer Diode, die keinen Universalkontakt aufweist (d. h. einer Diode ohne Universalkontakt); der Durchlassstrom 1020 entspricht einer Diode mit einem Universalkontakt-p-zu-n-Flächenverhältnis von 50:150 (d. h. 0,33:1); der Durchlassstrom 1030 entspricht einer Diode mit einem Universalkontakt-p-zu-n-Flächenverhältnis von 100:100 (d. h. 1:1) und der Durchlassstrom 1040 entspricht einer Diode mit einem Universalkontakt-p-zu-n-Flächenverhältnis von 150:100 (d. h. 1,5:1).
  • 11 zeigt simulierte Sperrlastströme (IR) in Abhängigkeit von der Lastspannung (VR) für denselben Satz von Dioden wie 10. Der Sperrlaststrom 1110 entspricht einer Diode ohne einem Universalkontakt-p-zu-n-Flächenverhältnis (d. h. einer Diode ohne Universalkontakt); der Sperrlaststrom 1120 entspricht einer Diode mit einem Universalkontakt-p-zu-n-Flächenverhältnis von 50:150 (d. h. 0,33:1); der Sperrverzögerungsstrom 1130 entspricht einer Diode mit einem Universalkontakt-p-zu-n-Flächenverhältnis von 100:100 (d. h. 1:1) und der Sperrverzögerungsstrom 1140 entspricht einer Diode mit einem Universalkontakt-p-zu-n-Flächenverhältnis von 150:100 (d. h. 1,5:1).
  • Ein Pfeil 92 ist als visuelle Hilfe über die Durchlassstromkurven in 10 (und die Sperrlaststromkurven in 11) gelegt, um eine Richtung zunehmender p-zu-n-Flächenverhältnisse (d. h. null:200 bis 150:100) in den Universalkontakten der Dioden anzugeben.
  • Wie in 10 zu sehen ist, nehmen die Durchlassspannungen der Dioden zu, wenn das p-zu-n-Flächenverhältnis in den Universalkontakten der Diode zunimmt (z. B. von null:200 bis 150:50). Wie jedoch in 11 zu sehen ist, sind die Sperrlaststromkurven (1110, 1120, 1130 und 1140) für verschiedene p-zu-n-Flächenverhältnisse gebündelt und überlappen im Wesentlichen jeweils über einen Spannungsbereich von 1500 V bis 170 V. Erhöhungen der p-zu-n-Flächenverhältnisse in den Universalkontakten der Dioden scheinen keinen Einfluss auf die Durchbruchspannungen (Vbr) der Dioden zu haben (mit anderen Worten, die Durchbruchspannungen Vbr der Dioden scheinen nicht von den p-zu-n-Flächenverhältnissen abzuhängen).
  • Wie zuvor (unter Bezugnahme auf 3) angemerkt, können die Eigenschaften der Dioden weiter verbessert werden, indem eine Oxidschicht in die Universalkontakte eingeschlossen wird. 12 zeigt einen simulierten Sperrverzögerungsstrom 1210 für eine Diode, in deren Universalkontakt (der z. B. ein p-zu-n-Flächenverhältnis von 75:25 (d. h. 3:1) aufweist) keine Oxidschicht enthalten ist. Zum Vergleich zeigt 12 ebenfalls einen simulierten Sperrverzögerungsstrom 1220 für eine Diode, bei der die p-Bereiche ihres Universalkontakts (der z. B. ein p-zu-n-Flächenverhältnis von 50:50 (d. h. 1:1) aufweist) mit einer Oxidschicht bedeckt sind.
  • 13 zeigt einen simulierten Durchlassstrom 1310 für die Diode, in deren Universalkontakt (der z. B. ein p-zu-n-Flächenverhältnis von 75:25 (d. h. 3:1) aufweist) keine Oxidschicht enthalten ist. Zum Vergleich zeigt 13 ebenfalls einen simulierten Durchlassstrom 1320 für die Diode, bei der die p-Bereiche ihres Universalkontakts (der z. B. ein p-zu-n-Flächenverhältnis von 50:50 (d. h. 1:1) aufweist) mit einer Oxidschicht bedeckt sind.
  • Wie in 12 (beim Vergleich des Stroms 1210 und des Stroms 1220) zu sehen ist, führt das Einführen der Oxidschicht in den Universalkontakt zu einer sanfteren Sperrstromverzögerung in der Diode. Wie in 13 (beim Vergleich des Stroms 1310 und des Stroms 1320) zu sehen ist, führt das Einführen der Oxidschicht in den Universalkontakt zu einem kleineren Durchlassstrom in der Diode.
  • Die vorstehend unter Bezugnahme auf 6A bis 13 beschriebenen simulierten Ströme und Spannungen zeigen, dass die Einbeziehung eines Universalkontakts mit einem rückseitigen p-n-Übergang in die Kathodenstruktur die Eigenschaften einer sanften Sperrstromverzögerung der Diode verbessert. Der Einschluss einer Oxidschicht über P-Bereichen des Universalkontakts verbessert zusätzlich die Sperrstromverzögerung der Diode.
  • Es wird auch verstanden werden, dass, wenn ein Element, wie ein Transistor oder Widerstand, als eingeschaltet, verbunden, elektrisch verbunden, gekoppelt mit oder elektrisch gekoppelt mit einem anderen Element bezeichnet wird, dieses direkt auf dem anderen Element angeordnet, verbunden oder gekoppelt sein kann oder ein oder mehrere dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine dazwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element als direkt auf, direkt verbunden mit oder direkt gekoppelt mit einem anderen Element oder einer anderen Schicht bezeichnet wird. Obwohl die Ausdrücke direkt auf, direkt verbunden mit oder direkt gekoppelt in der detaillierten Beschreibung möglicherweise nicht verwendet werden, können Elemente, die als direkt auf, direkt verbunden oder direkt gekoppelt gezeigt sind, als solche bezeichnet werden. Die Ansprüche der Anmeldung (soweit enthalten) können gegebenenfalls geändert werden, um beispielhafte Beziehungen anzugeben, die in der Beschreibung beschrieben oder in den Figuren gezeigt sind.
  • Wie in dieser Beschreibung verwendet, kann eine Singularform, sofern nicht definitiv ein bestimmter Fall in Bezug auf den Kontext angegeben ist, eine Pluralform einschließen. Raumbezogene Ausdrücke (z. B. über, oberhalb, oberes, unter, unterhalb, darunter, unteres und dergleichen) sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung einbeziehen. In manchen Implementierungen können die relativen Begriffe „über“ und „unter“ jeweils vertikal oberhalb und vertikal unterhalb einschließen. In manchen Implementierungen kann der Begriff „benachbart“ „seitlich benachbart zu“ oder „horizontal benachbart zu“ einschließen.
  • Implementierungen der verschiedenen hierin beschriebenen Techniken können in digitalen elektronischen Schaltungsanordnungen oder in Computerhardware, Firmware, Software oder in Kombinationen davon implementiert (z. B. darin enthalten) sein. Abschnitte von Verfahren können auch durch eine Speziallogikschaltung, z. B. eine FPGA (Field Programmable Gate Array) oder eine ASIC (Application-Specific Integrated Circuit), durchgeführt werden, und eine Einrichtung kann als eine solche implementiert werden.
  • Implementierungen können in einem Rechensystem implementiert werden, das einen Industriemotortreiber, einen Solarwechselrichter, ein Vorschaltgerät, eine Mehrzweck-Halbbrückentopologie, einen Hilfs- und/oder Fahrmotorwechselrichtertreiber, ein Schaltnetzteil, ein Bordladegerät, eine unterbrechungsfreie Stromversorgung (USV), eine Back-End-Komponente, z. B. als einen Datenserver, einschließt oder das eine Middleware-Komponente, z. B. einen Anwendungsserver, einschließt oder das eine Front-End-Komponente, z. B. einen Client-Computer mit einer grafischen Benutzeroberfläche oder einen Web-Browser, über den ein Benutzer mit einer Implementierung interagieren kann, oder eine beliebige Kombination derartiger Back-End-, Middleware- oder Front-End-Komponenten einschließt. Komponenten können durch eine beliebige Form oder ein beliebiges Medium digitaler Datenkommunikation, z. B. ein Kommunikationsnetzwerk, miteinander verbunden sein. Beispiele von Kommunikationsnetzwerken schließen ein lokales Netzwerk (LAN) und ein Weitbereichsnetzwerk (WAN), z. B. das Internet, ein.
  • Während bestimmte Merkmale der beschriebenen Implementierungen veranschaulicht wurden, wie hierin beschrieben, sind viele Modifikationen, Substitutionen, Änderungen und Äquivalente nun für den Fachmann ersichtlich. Es versteht sich daher, dass die beiliegenden Ansprüche alle derartigen Modifikationen und Änderungen abdecken sollen, die in den Schutzumfang der Implementierungen fallen. Es versteht sich, dass sie nur beispielhaft dargestellt wurden, ohne einschränkend zu sein, und es können verschiedene Änderungen an Form und Details vorgenommen werden. Jeder Abschnitt der hierin beschriebenen Einrichtung und/oder Verfahren kann in jeder Kombination kombiniert werden, ausgenommen sich gegenseitig ausschließende Kombinationen. Die hierin beschriebenen Implementierungen können verschiedene Kombinationen und/oder Unterkombinationen der Funktionen, Komponenten und/oder Merkmale der verschiedenen beschriebenen Implementierungen einschließen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16667631 [0001]
    • US 62887759 [0001]

Claims (12)

  1. Vorrichtung, umfassend: einen ersten dotierten Halbleiterbereich und einen zweiten entgegengesetzt dotierten Halbleiterbereich, die durch einen undotierten oder schwach dotierten Halbleiterdriftbereich getrennt sind; eine erste Elektrodenstruktur, die einen ohmschen Kontakt mit dem ersten dotierten Halbleiterbereich herstellt; eine zweite Elektrodenstruktur, die einen Universalkontakt mit dem zweiten dotierten Halbleiterbereich herstellt, wobei der Universalkontakt den Fluss von sowohl Elektronen als auch Löchern ermöglicht.
  2. Vorrichtung nach Anspruch 1, wobei die zweite Elektrodenstruktur mindestens einen P+-dotierten Halbleiterbereich und mindestens einen N+-dotierten Halbleiterbereich in Kontakt mit dem zweiten dotierten Halbleiterbereich, eine Metall- oder Metalllegierungsschicht, wobei der mindestens eine P+-dotierte Halbleiterbereich und der mindestens eine N+-dotierte Halbleiterbereich zwischen der Metall- oder Metalllegierungsschicht und dem zweiten dotierten Halbleiterbereich angeordnet sind, und eine Oxidschicht, die zwischen dem mindestens einen P+-dotierten Halbleiterbereich und der Metall- oder Metalllegierungsschicht angeordnet ist, einschließt und wobei die erste Elektrodenstruktur eine P+-Schicht, die auf einer Oberseite der ersten dotierten Halbleiterbereichsschicht gebildet ist, und eine auf der P+-Schicht abgeschiedene Metallschicht einschließt.
  3. Vorrichtung nach Anspruch 2, wobei die zweite Elektrodenstruktur eine Vielzahl von P+-dotierten Halbleiterbereichen einschließt, die mit einer Vielzahl von N+-dotierten Halbleiterbereichen, die zwischen der Metall- oder Metalllegierungsschicht und dem zweiten dotierten Halbleiterbereich angeordnet sind, alternieren.
  4. Vorrichtung nach Anspruch 1, wobei der mindestens eine P+-dotierte Halbleiterbereich eine erste Kontaktfläche mit dem zweiten dotierten Halbleiterbereich aufweist und der mindestens eine N+-dotierte Halbleiterbereich eine zweite Kontaktfläche mit dem zweiten dotierten Halbleiterbereich aufweist, wobei ein Verhältnis der ersten Fläche und der zweiten Fläche ein p-zu-n-Flächenverhältnis des Universalkontakts bildet und wobei das p-zu-n-Flächenverhältnis eine Sperrstromverzögerungszeit der Vorrichtung und einen Durchlassstrom der Vorrichtung bestimmt.
  5. Vorrichtung nach Anspruch 1, wobei der erste dotierte Halbleiterbereich ein p-dotierter Halbleiterbereich ist, der zweite dotierte Halbleiterbereich ein n-leitender Halbleitersubstratbereich mit einem spezifischen Widerstand in einem Bereich von 0,001 bis 50 Ω·cm ist und der undotierte oder schwach dotierte Halbleiterdriftbereich ein n-leitender Epitaxiehalbleiterbereich mit einem spezifischen Widerstand in einem Bereich von 20 bis 200 Ω-cm ist.
  6. Vorrichtung, umfassend: einen ersten dotierten Halbleiterbereich und einen zweiten entgegengesetzt dotierten Halbleiterbereich, die durch einen undotierten oder schwach dotierten Halbleiterdriftbereich getrennt sind; eine erste Elektrodenstruktur, die einen ohmschen Kontakt mit dem ersten dotierten Halbleiterbereich herstellt; eine zweite Elektrodenstruktur, die eine alternierende Anordnung von P+-dotierten Halbleiterbereichen und N+-dotierten Halbleiterbereichen in Kontakt mit dem zweiten dotierten Halbleiterbereich einschließt, wobei die zweite Elektrodenstruktur eine Oxidschicht einschließt, die zwischen einer Metallschicht und den P+-dotierten Halbleiterbereichen und den N+-dotierten Halbleiterbereichen der alternierenden Anordnung angeordnet ist.
  7. Vorrichtung nach Anspruch 6, wobei die Oxidschicht die P+-dotierten Halbleiterbereiche bedeckt und sich mindestens teilweise über die N+-dotierten Halbleiterbereiche der alternierenden Anordnung erstreckt.
  8. Verfahren, umfassend: Aufwachsen einer n-leitenden Epitaxieschicht auf ein n-leitendes Halbleitersubstrat; Bilden einer Anodenstruktur auf einer Oberseite der n-leitenden Epitaxieschicht; Rückseitenschleifen des n-leitenden Halbleitersubstrats, um seine Dicke zu reduzieren; und Bilden einer Kathodenstruktur, die einschließt: Bilden einer Universalkontaktstruktur auf einer Rückseite des rückseitengeschliffenen Halbleitersubstrats und Abscheiden eines Rückseitenmetalls auf einer Rückseite der Universalkontaktstruktur.
  9. Verfahren nach Anspruch 8, wobei das Bilden der Universalkontaktstruktur einschließt: Implantieren eines n-Dotierstoffs in die Rückseite des rückseitengeschliffenen Halbleitersubstrats; Implantieren eines p-Dotierstoffs in die Rückseite des rückseitengeschliffenen Halbleitersubstrats; photolithographisches Strukturieren, um P+-Bereiche und die N+-Bereiche der Universalkontaktstruktur abzugrenzen; Implantieren eines n-Dotierstoffs, um die N+-Bereiche der Universalkontaktstruktur zu bilden; und Laserhärten, um den implantierten p-Dotierstoff und n-Dotierstoff zu aktivieren, um die P+-Bereiche und die N+-Bereiche der Universalkontaktstruktur zu bilden.
  10. Verfahren nach Anspruch 9, wobei das Bilden der Universalkontaktstruktur ferner einschließt: Strukturieren und Abscheiden einer Oxidschicht über den P+-Bereichen und teilweise über den N+-Bereichen der Universalkontaktstruktur und Abscheiden des Rückseitenmetalls über der Oxidschicht.
  11. Verfahren nach Anspruch 8, wobei das n-leitende Halbleitersubstrat einen spezifischen Widerstand in einem Bereich von 0,01 bis 10 Ω-cm aufweist und die n-leitende Epitaxieschicht einen spezifischen Widerstand in einem Bereich von 20 bis 200 Ω-cm aufweist.
  12. Verfahren nach Anspruch 8, wobei das Bilden der Anodenstruktur ein Bilden einer P+-Schicht auf einer Oberseite der n-leitenden Epitaxieschicht durch thermische Diffusion und/oder Implantation von p-Dotierstoffspezies in die Oberseite der n-leitenden Epitaxieschicht einschließt; und Abscheiden einer Metallschicht auf der P+-Schicht.
DE102020004721.1A 2019-08-16 2020-08-04 Halbleitervorrichtung und verfahren zur herstellung Pending DE102020004721A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962887759P 2019-08-16 2019-08-16
US62/887,759 2019-08-16
US16/667,631 US11233158B2 (en) 2019-08-16 2019-10-29 Semiconductor power device and method for manufacture
US16/667,631 2019-10-29

Publications (1)

Publication Number Publication Date
DE102020004721A1 true DE102020004721A1 (de) 2021-02-18

Family

ID=74239609

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020004721.1A Pending DE102020004721A1 (de) 2019-08-16 2020-08-04 Halbleitervorrichtung und verfahren zur herstellung

Country Status (2)

Country Link
US (1) US11233158B2 (de)
DE (1) DE102020004721A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114496782A (zh) * 2022-03-28 2022-05-13 绍兴中芯集成电路制造股份有限公司 快恢复二极管的制造方法及快恢复二极管

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8766413B2 (en) * 2009-11-02 2014-07-01 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6405212B2 (ja) * 2014-12-03 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置
JP6445952B2 (ja) * 2015-10-19 2018-12-26 株式会社東芝 半導体装置
JP2019161112A (ja) * 2018-03-15 2019-09-19 トヨタ自動車株式会社 半導体装置
US20200105874A1 (en) * 2018-10-01 2020-04-02 Ipower Semiconductor Back side dopant activation in field stop igbt

Also Published As

Publication number Publication date
US20210050458A1 (en) 2021-02-18
US11233158B2 (en) 2022-01-25

Similar Documents

Publication Publication Date Title
DE112018003362B4 (de) Oxid-Halbleitereinheiten und Verfahren zur Herstellung von Oxid-Halbleitereinheiten
DE102016114496B4 (de) Halbleitervorrichtung, Transistoranordnung und Herstellungsverfahren
DE102014110681B4 (de) Rückwärts leitender igbt und herstellungsverfahren dafür
DE102015213630B4 (de) Halbleitervorrichtung, welche eine Zone mit einer verkleinerten Bandlücke aufweist
DE112017000224B4 (de) Halbleitervorrichtung, Verfahren zu deren Herstellung und diese verwendende Leistungsumwandlungsvorrichtung
DE112011103230B4 (de) Non-Punch-Through-Bipolarleistungshalbleiterbauelement und ein Verfahren zum Herstellen eines derartigen Halbleiterbauelements
DE102016219020B4 (de) Leistungshalbleitervorrichtung und Verfahren zum Bearbeiten einer Leistungshalbleitervorrichtung
DE102018216855A1 (de) Siliziumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung
DE19701189A1 (de) Halbleiterbauteil
DE102014107295B4 (de) Halbleitervorrichtung, verfahren zum herstellen einer halbleitervorrichtung und integrierte schaltung
DE3806164C2 (de)
WO2013017413A1 (de) Super-junction-schottky-pin-diode
DE102011054825A1 (de) Ein Halbleiterbauelement und ein Verfahren zum Herstellen eines Halbleiterbauelements
DE102017115546B4 (de) Bipolartransistor mit Heteroübergang
EP0657941B1 (de) Steuerbares Leistungshalbleiterbauelement mit Pufferzone und Verfahren zu dessen Herstellung
DE102017216923A1 (de) Halbleitervorrichtung
DE102019125007A1 (de) RC-IGBT mit einem IGBT-Bereich und einem Diodenbereich
DE102016111844A1 (de) Leistungshalbleitervorrichtung
DE112018005908T5 (de) Halbleiterbauteil
DE202015105413U1 (de) Integrierte, floatende Diodenstruktur
DE102014109643B4 (de) Bipolartransistor und verfahren zum herstellen eines bipolartransistors
DE102016117264B4 (de) Leistungshalbleiterbauelement mit Steuerbarkeit von dU/dt
DE102015118616B3 (de) Latchup-fester Transistor
EP0869559A2 (de) Power diode
DE102016120301A1 (de) Leistungshalbleitervorrichtungs-Abschlussstruktur