DE102019132527A1 - Vertikale leistungs-halbleitervorrichtung, halbleiter-wafer oder anordnung nackter dies, träger und verfahren zum herstellen einer vertikalen leistungs-halbleitervorrichtung - Google Patents

Vertikale leistungs-halbleitervorrichtung, halbleiter-wafer oder anordnung nackter dies, träger und verfahren zum herstellen einer vertikalen leistungs-halbleitervorrichtung Download PDF

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Abstract

Vorgeschlagen wird eine vertikale Leistungs-Halbleitervorrichtung (100). Die vertikale Leistungs-Halbleitervorrichtung (100) enthält einen Halbleiterkörper (102), der eine erste Hauptoberfläche (104) und eine der ersten Hauptoberfläche (104) entgegengesetzte zweite Hauptoberfläche (106) aufweist. Eine Dicke (d) des Halbleiterkörpers (102) zwischen der ersten Hauptoberfläche (104) und der zweiten Hauptoberfläche (106) reicht von 40 µm bis 200 µm. Aktive Vorrichtungselemente (108) sind im Halbleiterkörper (102) an der ersten Hauptoberfläche (104) ausgebildet. Randabschlusselemente (110) umgeben zumindest teilweise die aktiven Vorrichtungselemente (108) an der ersten Hauptoberfläche (104). Ein Diffusionsgebiet (112) erstreckt sich von der zweiten Hauptoberfläche (106) in den Halbleiterkörper (102). Ein Dotierungskonzentrationsprofil (c) des Diffusionsgebiets (112) nimmt über eine von 1 µm bis 5 µm reichende vertikale Distanz (Δy) von einer Spitzenkonzentration Ns an der zweiten Hauptoberfläche (106) auf eine Konzentration Ns/e ab, wobei e die Eulersche Zahl ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf Halbleitervorrichtungen, insbesondere auf vertikale Leistungs-Halbleitervorrichtungen, einen Halbleiter-Wafer oder eine Anordnung nackter Dies, einen Träger und Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung.
  • HINTERGRUND
  • Halbleiter-Wafer sind typischerweise in Standard-Wafergrößen und/oder -dicken verfügbar. Beispielsweise sind Standard-Waferdurchmesser 50 mm (2 Inch), 100 mm (4 Inch), 150 mm (6 Inch), 200 mm (8 Inch) oder 300 mm (12 Inch). Für Leistungs-Halbleitervorrichtungen aus Silizium kann eine Standard-Waferdicke beispielsweise 725 µm betragen. Es wurden Versuche unternommen, die Enddicke eines Halbleitermaterials zu reduzieren, um Vorrichtungscharakteristiken zu verbessern. Beispielsweise kann in Leistungs-Halbleitervorrichtungen mit einem vertikalen Laststromfluss zwischen einer Vorderseite und einer Rückseite ein dünneres Halbleiter-Die einen niedrigeren Einschalt- bzw. Durchlasswiderstand zur Folge haben. Die auf die dünnen Wafer angewandte Wärmebilanz kann die Handhabung und Bearbeitung von Halbleiter-Wafern, die dünner als Standard-Wafer sind, verkomplizieren. Beispielsweise kann ein Hilfsträger reversibel an einen Halbleiter-Wafer gebondet werden, um eine mechanische Stabilität zu erhöhen, kann aber auch zusätzliche Herausforderungen in der Prozesstechnologie verursachen.
  • Es besteht ein Bedarf daran, vertikale Leistungs-Halbleitervorrichtungen und Herstellungsverfahren dafür zu verbessern.
  • ZUSAMMENFASSUNG
  • Ein Beispiel der vorliegenden Offenbarung bezieht sich auf eine vertikale Leistungs-Halbleitervorrichtung. Eine vertikale Leistungs-Halbleitervorrichtung enthält einen Halbleiterkörper mit einer ersten Hauptoberfläche und einer der ersten Hauptoberfläche entgegengesetzten zweiten Hauptoberfläche. Eine Dicke des Halbleiterkörpers zwischen der ersten Hauptoberfläche und der zweiten Hauptoberfläche reicht von 40 µm bis 200 µm. Aktive Vorrichtungselemente sind in dem Halbleiterkörper an der ersten Hauptoberfläche ausgebildet. Randabschlusselemente umgeben zumindest teilweise die aktiven Vorrichtungselemente an der ersten Hauptoberfläche. Ein Diffusionsgebiet erstreckt sich von der zweiten Hauptoberfläche in den Halbleiterkörper. Ein Dotierungskonzentrationsprofil des Diffusionsgebiets nimmt über eine von 1 µm bis 5 µm reichende vertikale Distanz von einer Spitzenkonzentration Ns an der zweiten Hauptoberfläche auf eine Konzentration Ns/e ab, wobei e die Eulersche Zahl ist.
  • Ein anderes Beispiel der vorliegenden Offenbarung bezieht sich auf einen Halbleiter-Wafer oder eine Anordnung nackter Dies. Der Halbleiter-Wafer oder die Anordnung nackter Dies enthält eine Vielzahl von Halbleiter-Dies, wobei jedes oder einige der Vielzahl von Halbleiter-Dies eine vertikale Leistungs-Halbleitervorrichtung wie oben definiert enthält.
  • Ein weiteres Beispiel der vorliegenden Offenbarung bezieht sich auf einen Träger. Der Träger umfasst einen Trägerkörper. Ferner umfasst der Träger ein Bonding-Material auf einer ersten Hauptoberfläche des Trägerkörpers. Der Träger ist dafür konfiguriert, mittels Wafer-Bonding über das Bonding-Material an einem Halbleiter-Wafer angebracht zu werden. Dotierstoffe sind in einen Teil des Trägers an der ersten Hauptoberfläche integriert. Die Dotierstoffe sind dafür konfiguriert, dass sie aus dem Träger austreten, z. B. durch thermische Bearbeitung ausdiffundieren, und sind dafür konfiguriert, eine Dotierung vom n-Typ oder p-Typ im Halbleiter-Wafer auszubilden.
  • Ein anderes Beispiel der vorliegenden Offenbarung bezieht sich auf ein Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung. Das Verfahren umfasst ein Ausbilden aktiver Vorrichtungselemente in einem Halbleiter-Wafer an einer ersten Hauptoberfläche des Halbleiter-Wafers. Ferner umfasst das Verfahren ein Ausbilden von Randabschlusselementen, die die aktiven Vorrichtungselemente an der ersten Hauptoberfläche zumindest teilweise umgeben. Weiter umfasst das Verfahren ein Reduzieren einer Dicke des Halbleiter-Wafers an einer der ersten Hauptoberfläche entgegengesetzten zweiten Seite. Danach umfasst das Verfahren ferner ein Bonden des Halbleiter-Wafers über die zweite Seite an einen Träger. Das Verfahren umfasst ferner ein Einführen von Dotierstoffen aus dem Träger in den Halbleiter-Wafer durch eine zweite Hauptoberfläche des Halbleiter-Wafers an der zweiten Seite.
  • Ein weiteres Beispiel der vorliegenden Offenbarung bezieht sich auf ein anderes Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung. Das Verfahren umfasst ein Ausbilden aktiver Vorrichtungselemente in einem Halbleiter-Wafer an einer ersten Hauptoberfläche des Halbleiter-Wafers. Weiter umfasst das Verfahren ein Ausbilden von Randabschlusselementen, die die aktiven Vorrichtungselemente an der ersten Hauptoberfläche zumindest teilweise umgeben. Das Verfahren umfasst ferner ein Reduzieren einer Dicke des Halbleiter-Wafers an einer der ersten Hauptoberfläche entgegengesetzten zweiten Seite. Das Verfahren umfasst weiter ein Bonden des Halbleiter-Wafers über die zweite Seite an einen Träger. Weiterhin umfasst das Verfahren ein Einführen von Dotierstoffen in den Halbleiter-Wafer durch eine zweite Hauptoberfläche des Halbleiter-Wafers an der zweiten Seite vor einem Bonden des Halbleiter-Wafers über die zweite Seite an einen Träger.
  • Ein Beispiel der vorliegenden Offenbarung bezieht sich auf ein weiteres Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung. Das Verfahren umfasst ein Ausbilden aktiver Vorrichtungselemente in einem Halbleiter-Wafer an einer ersten Hauptoberfläche des Halbleiter-Wafers. Danach umfasst ein Verfahren ferner ein Reduzieren einer Dicke des Halbleiter-Wafers an einer der ersten Hauptoberfläche entgegengesetzten zweiten Seite. Danach umfasst das Verfahren ferner ein Bonden des Halbleiter-Wafers über die zweite Seite an einen Träger. Das Verfahren umfasst ferner danach, den Wafer einer Wärmebehandlung von zumindest 600°C zu unterziehen.
  • Ein Beispiel der vorliegenden Offenbarung bezieht sich auf ein anderes Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung. Das Verfahren umfasst ein Ausbilden aktiver Vorrichtungselemente in einem Halbleiter-Wafer an einer ersten Hauptoberfläche des Halbleiter-Wafers. Weiter umfasst das Verfahren ein Reduzieren einer Dicke des Halbleiter-Wafers an einer der ersten Hauptoberfläche entgegengesetzten zweiten Seite. Danach umfasst das Verfahren weiter ein Bonden des Halbleiter-Wafers über die zweite Seite an einen Träger. Das Verfahren beinhaltet ferner danach ein Aufbringen einer Metallisierungsschicht auf der ersten Hauptoberfläche vor einem Entfernen des Trägers.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden detaillierten Beschreibung und Betrachten der beiliegenden Zeichnungen erkennen.
  • Figurenliste
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Ausführungsformen zu liefern, und sie sind in dieser Beschreibung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen Beispiele von SiC-Halbleitervorrichtungen und Verfahren zum Herstellen einer Siliziumcarbid-Vorrichtung und dienen zusammen mit der Beschreibung dazu, Prinzipien der Beispiele zu erläutern. Weitere Beispiele werden in der folgenden detaillierten Beschreibung und den Ansprüchen beschrieben.
    • 1 ist eine schematische Querschnittsansicht, um ein Beispiel einer Leistungs-Halbleitervorrichtung zu veranschaulichen.
    • 2A bis 6B sind schematische Draufsichten und Querschnittsansichten, um Beispiele von Trägern zu veranschaulichen.
    • 7A bis 9 sind schematische Querschnittsansichten, um Verfahren zum Herstellen einer Leistungs-Halbleitervorrichtung zu veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezifische Beispiele gezeigt sind, in denen SiC-Halbleitervorrichtungen und Verfahren zum Herstellen einer Siliziumcarbid-Vorrichtung in die Praxis umgesetzt werden können. Es ist zu verstehen, dass weitere Beispiele genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Umfang der vorliegenden Offenbarung abzuweichen. Beispielsweise können Merkmale, die für ein Beispiel veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Beispielen verwendet werden, um zu noch einem weiteren Beispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Offenbarung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Umfang der beigefügten Ansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich zu Veranschaulichungszwecken. Entsprechende Elemente sind in den verschiedenen Zeichnungen mit den gleichen Bezugszeichen bezeichnet, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und dergleichen sind offene Begriffe, und die Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein zusätzlicher Elemente oder Merkmale nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder ein hochdotiertes Halbleitermaterial. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signal- und/oder Leistungsübertragung geeignet sind, zwischen die elektrisch gekoppelten Elementen geschaltet sein können, beispielsweise Elemente, die gesteuert werden können, um zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorzusehen. Ein ohmscher Kontakt ist ein nicht gleichrichtender elektrischer Übergang mit einer linearen oder nahezu linearen Strom-Spannung-Charakteristik.
  • Für physikalische Abmessungen angegebene Bereiche schließen die Randwerte ein. Beispielsweise liest sich ein Bereich für einen Parameter y von a bis b als a ≤ y ≤ b. Das Gleiche gilt für Bereiche mit einem Randwert wie „höchstens“ und „mindestens“.
  • Der Begriff „auf“ ist nicht dahingehend aufzufassen, dass er nur „direkt auf“ bedeutet. Vielmehr kann, falls ein Element „auf“ einem anderen Element positioniert ist (z. B. eine Schicht „auf“ einer anderen Schicht oder „auf“ einem Substrat ist), eine weitere Komponente (z. B. eine weitere Schicht) zwischen den zwei Elementen positioniert sein (z. B. kann eine weitere Schicht zwischen einer Schicht und einem Substrat, falls die Schicht „auf“ dem Substrat ist, positioniert sein).
  • Ein Beispiel einer vertikalen Leistungs-Halbleitervorrichtung kann einen Halbleiterkörper mit einer ersten Hauptoberfläche und einer der ersten Hauptoberfläche entgegengesetzten zweiten Hauptoberfläche enthalten. Eine Dicke des Halbleiterkörpers zwischen der ersten Hauptoberfläche und der zweiten Hauptoberfläche kann von 40 µm bis 200 µm reichen. Die vertikale Leistungs-Halbleitervorrichtung kann ferner aktive Vorrichtungselemente im Halbleiterkörper an der ersten Hauptoberfläche aufweisen. Die vertikale Leistungs-Halbleitervorrichtung kann weiter Randabschlusselemente, die die aktiven Vorrichtungselemente an der ersten Hauptoberfläche zumindest teilweise umgeben, aufweisen. Die vertikale Leistungs-Halbleitervorrichtung kann weiter ein Diffusionsgebiet aufweisen, das sich von der zweiten Hauptoberfläche in den Halbleiterkörper erstreckt. Ein Dotierungskonzentrationsprofil des Diffusionsgebiets kann über eine von 1 µm bis 5 µm reichende vertikale Distanz von einer Spitzenkonzentration Ns an der zweiten Hauptoberfläche auf eine Konzentration Ns/e abnehmen, wobei e die Eulersche Zahl ist.
  • Die vertikale Leistungs-Halbleitervorrichtung kann eine Leistungs-Halbleiterdiode oder ein Leistungs-Halbleiter-IGBT (Bipolartransistor mit isoliertem Gate) oder ein Leistungs-Halbleitertransistor wie etwa ein Leistungs-Halbleiter-IGFET (Feldeffekttransistor mit isoliertem Gate, z. B. ein MetallOxid-Halbleiter-Feldeffekttransistor) sein. Die vertikale Leistungs-Halbleitervorrichtung kann dafür konfiguriert sein, Ströme von mehr als 1 A oder mehr als 10 A oder gar mehr als 30 A zu leiten, und kann ferner dafür konfiguriert sein, Spannungen zwischen Lastanschlüssen, z. B. zwischen Drain und Source eines MOSFET oder zwischen Emitter und Kollektor eines IGBT oder zwischen Kathode und Anode einer Diode, im Bereich von einigen hundert bis zu einigen tausend Volt, z. B. 400 V, 650 V, 1, 2 kV, 1,7 kV, 3, 3 kV, 4,5 kV, 5,5 kV, 6 kV, 6,5 kV, zu sperren. Die Sperrspannung kann einer Spannungsklasse entsprechen, die beispielsweise in einem Datenblatt der Leistungs-Halbleitervorrichtung spezifiziert ist.
  • Der Halbleiterkörper kann ein Halbleitermaterial aus den elementaren Halbleitern der Gruppe IV, ein IV-IV-Verbund-Halbleitermaterial, ein III-V-Verbund-Halbleitermaterial oder ein II-VI-Verbund-Halbleitermaterial enthalten oder daraus bestehen. Beispiele von Halbleitermaterialien aus den elementaren Halbleitern der Gruppe IV umfassen unter anderem Silizium (Si) und Germanium (Ge). Beispiele von IV-IV-Verbund-Halbleitermaterialien umfassen unter anderem Siliziumcarbid (SiC) und Siliziumgermanium (SiGe). Beispiele eines III-V-Verbund-Halbleitermaterials umfassen unter anderem Galliumarsenid (GaAs), Galliumnitrid (GaN), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumnitrid (InGaN) und Indiumgalliumarsenid (InGaAs). Beispiele von II-VI-Verbund-Halbleitermaterialien umfassen unter anderem Cadmiumtellurid (CdTe), Quecksilber-Cadmium-Tellurid (CdHgTe) und Cadmium-Magnesium-Tellurid (CdMgTe). Der Halbleiterkörper kann beispielsweise ein Halbleiterkörper aus Silizium eines magnetischen Czochralski-Verfahrens, MCZ, oder eines Zonenschmelzverfahrens (FZ) sein.
  • Die aktiven Vorrichtungselemente können in einem aktiven Vorrichtungsbereich des Halbleiterkörpers an der ersten Hauptoberfläche ausgebildet sein. Der aktive Vorrichtungsbereich ist ein Bereich des Halbleiterkörpers, wo ein Laststromfluss durch die erste Hauptoberfläche in den Halbleiterkörper eintritt/aus ihm austritt. Im Fall von IGFETs oder IGBTs kann der aktive Vorrichtungsbereich Sourcegebiete enthalten, die mit einer Kontaktelektrode durch die erste Hauptoberfläche elektrisch verbunden sind. Ein Source-Drain-Strom oder ein Emitter-Kollektor-Strom kann von der Kontaktelektrode durch die erste Hauptoberfläche in die Sourcegebiete fließen. Im Fall von Dioden kann der aktive Vorrichtungsbereich Anoden- oder Kathodengebiete enthalten, die durch die erste Hauptoberfläche mit der Kontaktelektrode elektrisch verbunden sind. Ein Anode-Kathode-Strom kann von der Kontaktelektrode durch die erste Hauptoberfläche in die Anoden- oder Kathodengebiete fließen. Folglich kann der aktive Vorrichtungsbereich auf einen ersten Teil der ersten Hauptoberfläche begrenzt werden, durch den beispielsweise ein Laststromfluss geführt wird.
  • Die Randabschlusselemente können in einem Randabschlussbereich ausgebildet sein, der ein Bereich des Halbleiterkörpers ist, der den aktiven Vorrichtungsbereich teilweise oder vollständig umgibt. Da pn-Übergänge innerhalb des Halbleiterkörpers, z. B. pn-Übergänge zwischen einem Bodygebiet und einer Driftzone eines IGFET oder eines IGBT oder pn-Übergänge zwischen einer Kathode und einer Anode einer Diode, nicht unbegrenzt sind, sondern an den Randzonen des Halbleiterkörpers enden, begrenzt dieser Randeffekt die Durchbruchspannung der Vorrichtung unterhalb des idealen Werts, der durch den unendlichen, parallelen ebenen Übergang festgelegt ist. Es muss darauf geachtet werden, einen geeigneten und effizienten Abschluss des pn-Übergangs am Rand des Halbleiterkörpers sicherzustellen. Der Randabschlussbereich ist eine Maßnahme, um einen geeigneten und effizienten Abschluss des pn-Übergangs sicherzustellen.
  • Im Randabschlussbereich sind Randabschlussstrukturen ausgebildet, um das elektrische Feld am Rand des Halbleiterkörpers zu verringern. In Abhängigkeit von der Spannungsklasse der Halbleitervorrichtung kann eine laterale Abmessung des Randabschlussbereichs variieren. Halbleitervorrichtungen mit höheren Spannungsklassen erfordern typischerweise größere laterale Ausdehnungen ihrer Randabschlussbereiche, um einen geeigneten Abschluss des pn-Übergangs sicherzustellen. Beispiele von Randabschlussstrukturen im Randabschlussbereich schließen zum Beispiel Feldplatten, Übergangs-Abschlussausdehnungs- (JTE-) Strukturen, eine Variation lateraler Dotierungs- (VLD-) Strukturen ein. Neben dem aktiven Vorrichtungsbereich kann der Randabschlussbereich auf einen zweiten Teil der ersten Hauptoberfläche beschränkt sein, der i) den ersten Teil des aktiven Vorrichtungsbereichs vollständig oder teilweise umgibt und durch den ii) kein Laststromfluss durch die erste Hauptoberfläche zur Kontaktelektrode geführt wird und der iii) zu einem Abschluss des pn-Übergangs beiträgt. Es kann beispielsweise ein Übergangsgebiet zwischen dem aktiven Vorrichtungsbereich und dem Randabschlussbereich, um den Randabschlussbereich elektrisch zu verbinden, vorhanden sein.
  • Das Diffusionsgebiet, das sich von der zweiten Hauptoberfläche in den Halbleiterkörper erstreckt, kann Dotierstoffe enthalten, die mittels einer Gasphasen-Diffusionsquelle und/oder mittels einer Festphasen-Diffusionsquelle in den Halbleiterkörper eingeführt wurden. Zum Beispiel kann eine Gaußsche Funktion oder eine komplementäre Fehlerfunktion zu dem Dotierungskonzentrationsprofil des Diffusionsgebiets passen. Das Dotierungskonzentrationsprofil kann durch jedes beliebige geeignete Charakterisierungsverfahren, z. B. durch Sekundärionen-Massenspektrometrie (SIMS) für direkte Messungen von Atomkonzentrationen und/oder mittels Rutherford-Rückstreuung (RBS) für direkte Messungen von Atomkonzentrationen und/oder mittels verschiedener Verfahren zum Messen der Leitfähigkeit als Funktion einer Tiefe für Halbleiter, welche mehr oder weniger direkt der Konzentration von Dotierungsatomen entspricht, bestimmt werden. Beispielsweise kann/können eine Kapazität als Funktion der angelegten Spannung für MOS- und Übergangs-Strukturen, Messungen von Ausbreitungswiderständen oder Mikrowellenabsorption genutzt werden, um das Dotierungskonzentrationsprofil des Diffusionsgebiets zu bestimmen. Ein Anpassen der Gaußschen Funktion oder Fehlerfunktion an die experimentellen Werte des Dotierungskonzentrationsprofils des Diffusionsgebiets kann mittels einer Modellanpassung experimenteller Ergebnisse ausgeführt werden. Ein Beispiel einer Modellanpassung ist die Minimierung der kleinsten Quadrate. Die Analyse experimenteller Ergebnisse kann auch ausgeführt werden, indem die Modellgleichungen der physikalischen Modelle, z. B. Ficksche Gesetze, an die experimentellen Ergebnisse angepasst werden, um die für das Diffusionsgebiet relevanten physikalischen Parameter zu erhalten.
  • Beispielsweise kann das Diffusionsgebiet ein rückseitiges Emittergebiet eines Leistungs-Bipolartransistors mit isoliertem Gate oder ein Anoden- oder Kathodengebiet einer Leistungs-Halbleiterdiode sein.
  • Ein anderes Beispiel der vorliegenden Offenbarung bezieht sich auf einen Halbleiter-Wafer oder eine Anordnung nackter Dies, die eine Vielzahl von Halbleiter-Dies aufweist. Jedes der Vielzahl von Halbleiter-Dies oder einige davon weist oder weisen die vertikale Leistungs-Halbleitervorrichtung gemäß einem der oben oder folgenden Beispiele auf.
  • Beispielsweise ist ein Durchmesser des Halbleiter-Wafers gleich 200 mm oder größer.
  • Ein anderes Beispiel der vorliegenden Offenbarung bezieht sich auf einen Träger. Der Träger kann einen Trägerkörper aufweisen. Der Träger kann ferner ein Bonding-Material auf einer ersten Hauptoberfläche des Trägers aufweisen, wobei der Träger dafür konfiguriert ist, über das Bonding-Material mittels Wafer-Bonden an einem Halbleiter-Wafer angebracht zu werden. Der Träger kann ferner Dotierstoffe aufweisen, die in einem ersten Teil, z. B. einem Oberflächenteil des Trägers an der ersten Hauptoberfläche, integriert sind. Die Dotierstoffe sind dafür konfiguriert, mittels thermischer Bearbeitung aus dem Träger auszutreten, und sind dafür konfiguriert, eine Dotierung vom n-Typ oder p-Typ im Halbleiter-Wafer zu bilden. Beispielsweise kann der Träger einen zweiten Teil aufweisen, der frei von den Dotierstoffen ist. Der zweite Teil des Trägers grenzt zum Beispiel an eine der ersten Hauptoberfläche entgegengesetzte zweite Hauptoberfläche des Trägers. Ein Bereich an der ersten Oberfläche, wo die Dotierstoffe im Träger integriert sind, kann beispielsweise größer als 70% oder größer als 80% oder größer als 90% eines Gesamtbereichs der ersten Hauptoberfläche sein. Mit anderen Worten sind beispielsweise mehr als 70% oder mehr als 80% oder mehr als 90% der ersten Oberfläche als Dotierstoffquelle konfiguriert.
  • Die Dotierstoffe können mittels durch die thermische Bearbeitung verursachter Ausdiffusion aus dem Träger austreten. Beispielsweise können für eine Dotierung vom p-Typ im Halbleiter-Wafer aus Silizium Bor (B), Aluminium (Al), Gallium (Ga), Indium (In) oder irgendeine Kombination davon verwendet werden. Zum Beispiel kann Phosphor (P), Arsen (As), Antimon (Sb), Selen (Se) oder Schwefel (S) oder eine beliebige Kombination davon für eine Dotierung vom n-Typ im Halbleiter-Wafer aus Silizium verwendet werden.
  • Der Träger kann zum Beispiel mit einem Durchmesser von 200 mm oder größer scheibenförmig sein.
  • Der Trägerkörper kann beispielsweise eines oder mehrere von Silizium, Borphosphosilikat- (BPSG-) Glas, Borsilikat- (BSG-) Glas, Phosphosilikat- (PSG-) Glas, Bornitrid, dotiertem oder nicht dotiertem polykristallinem Silizium, Siliziumcarbid enthalten.
  • Die Dotierstoffe können beispielsweise im Bonding-Material des Trägers enthalten sein. Beispielhafte Materialien für das Bonding-Material umfassen beliebige Oxide von Silizium, Nitride von Silizium, Metalle, polykristallines Silizium oder eine beliebige Kombination davon. Für aus Glas geschaffene Träger kann beispielsweise polykristallines Silizium als Bonding-Material verwendet werden.
  • Die Dotierstoffe können beispielsweise in einem Halbleitergebiet des Trägerkörpers an der ersten Hauptoberfläche enthalten sein. Der Träger kann beispielsweise ein Halbleiterträger sein, der die Dotierstoffe in einem Gebiet an der ersten Hauptoberfläche enthält. Gemäß einem anderen Beispiel kann der Träger von einem von Halbleitermaterial verschiedenen Material, z. B. Glas oder irgendeinem anderen Material gebildet werden, das einen Wärmeausdehnungskoeffizienten hat, der für das Material des Halbleiter-Wafers zum Bonden geeignet ist.
  • Die Dotierstoffe können zum Beispiel durch einen Ionenimplantationsschritt und/oder einen Diffusionsschritt in den Träger eingeführt werden.
  • Eine Anordnung des Bonding-Materials auf der ersten Hauptoberfläche des Trägerkörpers umfasst zum Beispiel einen oder mehr Ringe oder Ringsegmente entlang einem Umfang des Trägerkörpers, eine Struktur regelmäßig angeordneter Inseln, eine Vielzahl von parallel angeordneten Streifen.
  • Der Träger kann weiter beispielsweise eine Halbleiterschicht über dem Trägerkörper aufweisen. Die Dotierstoffe können in der Halbleiterschicht enthalten sein, und das Bonding-Material kann auf der Halbleiterschicht angeordnet sein. Der Träger kann ferner eine Diffusionsbarriere aufweisen, die zwischen der Halbleiterschicht und dem Trägerkörper angeordnet ist. Die Diffusionsbarriere kann die Dotierstoffe daran hindern, durch den Träger zu diffundieren, was unerwünscht sein kann, da z. B. die Dotierstoffe dann nicht zum Dotieren eines Halbleiter-Wafers zur Verfügung stehen. Als ein Beispiel kann eine Diffusionsbarriere, die aus SiC besteht oder dieses enthält, für eine Platin- (Pt-) Dotierung z. B. während einer lebensdauervernichtenden Einstellung (engl.: life-time killing adjustment) einer Hochleistungsdiode verwendet werden.
  • Ein anderes Beispiel der vorliegenden Offenbarung bezieht sich auf ein Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung. Das Verfahren kann ein Ausbilden aktiver Vorrichtungselemente in einem Halbleiter-Wafer an einer ersten Hauptoberfläche des Halbleiter-Wafers aufweisen. Ferner kann das Verfahren ein Ausbilden von Randabschlusselementen, die die aktiven Vorrichtungselemente an der ersten Hauptoberfläche zumindest teilweise umgeben, aufweisen. Das Verfahren kann ferner ein Reduzieren einer Dicke des Halbleiter-Wafers an einer der ersten Hauptoberfläche entgegengesetzten zweiten Seite aufweisen. Nach dem Schritt zum Reduzieren der Dicke kann das Verfahren ferner ein Bonden des Halbleiter-Wafers über die zweite Seite an einen Träger aufweisen. Weiterhin kann das Verfahren ein Einführen von Dotierstoffen vom Träger durch eine zweite Hauptoberfläche des Halbleiter-Wafers an der zweiten Seite in den Halbleiter-Wafer aufweisen.
  • Der Träger und das Halbleitersubstrat können beispielsweise durch direktes Bonden oder durch reaktives Bonden verbunden werden. Eine Adhäsion zwischen direkt gebondeten Schichten und Substraten kann beispielsweise auf chemischen Bindungen, Wasserstoffbindungen, metallischen Bindungen, ionischen Bindungen und/oder kovalenten Bindungen basieren. Ein direktes Bonden kann ein Ausüben einer physischen Kraft, die das Halbleitersubstrat und das Handhabungssubstrat gegeneinander drückt, eine thermische Behandlung zumindest einer der gebondeten Oberflächen bei einer moderaten Temperatur oder eine Kombination von beidem (Fusionsbonden, thermo-kompressives Bonden, Bonden durch atomare Umordnung) einschließen. Ein direktes Bonden kann das Fehlen einer etwaigen zusätzlichen Zwischenschicht, zum Beispiel einer Klebstoffschicht, einschließen. Eine Adhäsionsschicht, z. B. eine Nitridschicht, kann zum Beispiel an der Grenzfläche angeordnet werden, wo das Handhabungssubstrat und das Halbleitersubstrat aneinander angebracht werden.
  • Die Dotierstoffe können den Träger z. B. mittels eines thermischen Ausdiffusionsprozesses verlassen und in den Halbleiter-Wafer mittels Diffusion in einem Zustand eintreten, in dem der Träger an den Halbleiter-Wafer gebondet ist. Somit dient der Träger nicht nur als mechanische Abstützung für den abgedünnten Halbleiter-Wafer, sondern dient z. B. zur gleichen Zeit auch als Dotierungsquelle zum Einführen von Dotierstoffen in den Halbleiter-Wafer, z. B. zum Ausbilden einer beliebigen Art von dotierten Gebieten an einer Rückseite des Halbleiter-Wafers, wie etwa Emitter-Gebieten von Leistungs-IGBTs oder Leistungsdioden oder Feldstoppzonen. Dies kann beispielsweise ermöglichen, eine Tiefe, eine elektrisch aktive Dotierungsdosis und eine Homogenität rückseitiger Emitter und/oder Feldstoppzonen von Leistungs-Halbleitervorrichtungen zu erhöhen.
  • Daher können verbesserte elektrische Charakteristiken von Leistungs-Halbleitervorrichtungen, z. B. eine verbesserte Kurzschlussfestigkeit und/oder eine verbesserte Fähigkeit zum Abschalten eines Überstroms, erzielt werden.
  • Die Dicke des Halbleiter-Wafers kann zum Beispiel reduziert werden, indem Material des Halbleiter-Wafers von der zweiten Seite des Halbleiter-Wafers entfernt wird. Das Material kann durch jede beliebige Technik zur Materialentfernung, z. B. abrasive maschinelle Bearbeitungsprozesse wie etwa Schleifen, einen chemischen Materialabtrag wie etwa z. B. Ätzen oder chemisch-mechanisches Polieren (CMP), entfernt werden. Eine Strukturierung von Masken, z. B. Resistmasken oder harten Masken, kann ermöglichen, bestimmte Bereiche des Wafers, z. B. einen Ring an einem Umfang des Halbleiter-Wafers, von einem Materialabtrag auszuschließen.
  • Die Dicke des Halbleiter-Wafers kann beispielsweise reduziert werden, indem der Wafer durch einen Wafer-Spaltprozess, z. B. durch einen sogenannten Prozess einer kalten Spaltung und/oder einen Smart-Cut-Prozess (engl.: smart cut process), in einen ersten Teil und einen zweiten Teil getrennt wird.
  • Die vertikale Leistungs-Halbleitervorrichtung kann zum Beispiel eine vertikale Leistungs-Halbleitervorrichtung wie oben oder im Folgenden beschrieben sein, und das Diffusionsgebiet kann gebildet werden, indem die Dotierstoffe vom Träger in den Halbleiter-Wafer eingeführt werden. Der Träger kann zum Beispiel ein Träger wie in einem beliebigen der obigen oder folgenden Beispiele beschrieben sein.
  • Beispielsweise kann das Verfahren ferner ein Trennen des Halbleiter-Wafers vom Träger durch zumindest einen Ätzprozess, der zumindest einen Teil eines Bonding-Materials entfernt, beinhalten. Eine Ätzlösung kann beispielsweise eine Bindung zwischen dem Halbleiter-Wafer und dem Träger schwächen, indem beispielsweise das Bonding-Material von einem äußeren Umfang einer Bonding-Grenzfläche in Richtung einer Mitte der Bonding-Grenzfläche entfernt wird. Das Bonding-Material auf dem Träger kann zum Beispiel in solch einer Anordnung oder Form ausgebildet sein, die erlaubt, dass eine Ätzlösung in Richtung einer Mitte des Trägers geführt wird. Beispielsweise können Kanäle an einer Bonding-Grenzfläche zwischen dem Halbleiterträger und dem Träger ausgebildet sein. Beispielhafte Anordnungen des Bonding-Materials auf dem Träger können unter anderem getrennte Inseln oder Parallelstreifen umfassen.
  • Die Dicke des Halbleiter-Wafers kann zum Beispiel in einem zentralen Gebiet des Halbleiter-Wafers reduziert werden, wodurch eine Dicke eines Rings oder von Ringsegmenten des Halbleiter-Wafers an einem Umfang des Halbleiter-Wafers beibehalten wird. Der Ring oder die Ringsegmente können beispielsweise zu einer mechanischen Stabilität des abgedünnten Halbleiter-Wafers beitragen.
  • Das Verfahren kann beispielsweise ferner ein Anbringen eines mechanischen Abstützelements auf der ersten Hauptoberfläche des Halbleiter-Wafers aufweisen.
  • Ein anderes Beispiel der vorliegenden Offenbarung bezieht sich auf ein anderes Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung. Das Verfahren kann ein Ausbilden aktiver Vorrichtungselemente in einem Halbleiter-Wafer an einer ersten Hauptoberfläche des Halbleiter-Wafers aufweisen. Weiter kann das Verfahren ein Ausbilden von Randabschlusselementen, die die aktiven Vorrichtungselemente an der ersten Hauptoberfläche zumindest teilweise umgeben, aufweisen. Das Verfahren kann ferner ein Reduzieren einer Dicke des Halbleiter-Wafers an einer der ersten Hauptoberfläche entgegengesetzten zweiten Seite beinhalten. Ferner kann das Verfahren ein Bonden des Halbleiter-Wafers an einen Träger über die zweite Seite z. B. nach dem Prozess, bei dem die Dicke des Halbleiter-Wafers reduziert wird, aufweisen. Das Verfahren kann weiter ein Einführen von Dotierstoffen in den Halbleiter-Wafer durch eine zweite Hauptoberfläche des Halbleiter-Wafers an der zweiten Seite vor einem Bonden des Halbleiter-Wafers an einen Träger über die zweite Seite aufweisen. Nach dem Bonding-Schritt kann das Verfahren ferner beinhalten, den Wafer einer Wärmebehandlung von zumindest 600°C zu unterziehen.
  • Die Dotierstoffe können zum Beispiel durch Ionenimplantation in die zweite Hauptoberfläche des Halbleiter-Wafers eingeführt werden.
  • Ein anderes Beispiel der vorliegenden Offenbarung bezieht sich auf ein weiteres Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung. Das Verfahren kann ein Ausbilden aktiver Vorrichtungselemente in einem Halbleiter-Wafer an einer ersten Hauptoberfläche des Halbleiter-Wafers aufweisen. Danach kann das Verfahren ferner ein Reduzieren einer Dicke des Halbleiter-Wafers an einer der ersten Hauptoberfläche entgegengesetzten zweiten Seite aufweisen. Dann kann das Verfahren weiter ein Bonden des Halbleiter-Wafers über die zweite Seite an einen Träger aufweisen. Das Verfahren kann danach ferner beinhalten, den Wafer einer Wärmebehandlung von zumindest 600°C zu unterziehen.
  • Ein weiteres Beispiel der vorliegenden Offenbarung bezieht sich auf ein anderes Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung. Das Verfahren kann ein Ausbilden aktiver Vorrichtungselemente in einem Halbleiter-Wafer an einer ersten Hauptoberfläche des Halbleiter-Wafers aufweisen. Weiter kann das Verfahren ein Reduzieren einer Dicke des Halbleiter-Wafers an einer der ersten Hauptoberfläche entgegengesetzten zweiten Seite beinhalten. Danach kann das Verfahren ferner ein Bonden des Halbleiter-Wafers an einen Träger über die zweite Seite aufweisen. Anschließend kann vor einem Entfernen des Trägers eine Metallisierungsschicht auf die erste Hauptoberfläche aufgebracht werden. Vor einem Entfernen des Trägers können beispielsweise zumindest eine Metallisierungsschicht und optionale dielektrische Zwischenschichten sowie eine Imidschicht(en) aufgebracht werden.
  • Ein Durchmesser des Halbleiter-Wafers kann zum Beispiel gleich 200 mm oder größer sein.
  • Die oben und im Folgenden beschriebenen Beispiele und Merkmale können kombiniert werden.
  • Im Folgenden werden in Verbindung mit den beiliegenden Zeichnungen weitere Beispiele von Verfahren und Leistungs-Halbleitervorrichtungen, die hierin beschrieben werden, im Detail erläutert. Funktionale und strukturelle Einzelheiten, die in Bezug auf die obigen Beispiele beschrieben wurden, sollen für die beispielhaften Ausführungsformen, die in den Figuren veranschaulicht und im Folgenden weiter beschrieben werden, gleichermaßen gelten.
  • 1 ist eine schematische Querschnittsansicht, die eine Ausführungsform einer vertikalen Leistungs-Halbleitervorrichtung 100 veranschaulicht. Die vertikale Leistungs-Halbleitervorrichtung 100 enthält einen Halbleiterkörper 102, der eine erste Hauptoberfläche 104 und eine der ersten Hauptoberfläche 104 entgegengesetzte zweite Hauptoberfläche 106 aufweist. Eine Dicke d des Halbleiterkörpers 102 zwischen der ersten Hauptoberfläche 104 und der zweiten Hauptoberfläche 106 reicht von 40 µm bis 200 µm. Aktive Vorrichtungselemente 108 sind im Halbleiterkörper 102 an der ersten Hauptoberfläche 104 ausgebildet. Die aktiven Vorrichtungselemente 108 sind in vereinfachter Form durch einen gestrichelten Kasten veranschaulicht, der einen Bereich des Halbleiterkörpers 102, z. B. einen aktiven Bereich, wo aktive Vorrichtungselemente 108 gelegen sind, definiert. Je nach dem Typ der Leistungs-Halbleitervorrichtung, z. B. IGBT oder IGFET oder Diode, können die aktiven Vorrichtungselemente beispielsweise n- und/oder p-dotierte Halbleitergebiete einer spezifischen Dotierung und Anordnung aufweisen.
  • Randabschlusselemente 110 umgeben zumindest teilweise die aktiven Vorrichtungselemente 108 an der ersten Hauptoberfläche 104. Die Randabschlusselemente 110 sind in vereinfachter Form durch gestrichelte Kästen veranschaulicht, die einen Bereich des Halbleiterkörpers, z. B. einen Randabschlussbereich, definieren, wo die Randabschlusselemente 110 gelegen sind. Beispiele der Randabschlusselemente 110 sind zum Beispiel Feldplatten, Übergangs-Abschlussausdehnungs- (JTE-) Strukturen, eine Variation lateraler Dotierungs- (VLD-) Strukturen.
  • Ein Diffusionsgebiet 112 erstreckt sich von der zweiten Hauptoberfläche 106 in den Halbleiterkörper 102. Ein Dotierungskonzentrationsprofil c des Diffusionsgebiets 112 gegen eine vertikale Richtung y ist in einer grafischen Darstellung unterhalb des Querschnitts schematisch veranschaulicht. Das Dotierungskonzentrationsprofil c nimmt über eine von 1 µm bis 5 µm oder von 2 µm bis 5 µm reichende vertikale Distanz Δy von einer Spitzenkonzentration Ns an der zweiten Hauptoberfläche 106 auf eine Konzentration Ns/e ab, wobei e die Eulersche Zahl ist.
  • Das Dotierungskonzentrationsprofil c des Diffusionsgebiets 112 unterscheidet sich beispielsweise von typischen, mittels Laseraktivierung hergestellten Diffusionsprofilen ultraflachen Übergängen bezüglich einer Profilform und einer Profiltiefe. Da das Diffusionsgebiet 112 Dotierstoffe enthalten kann, die mittels einer Gasphasen-Diffusionsquelle und/oder mittels einer Festphasen-Diffusionsquelle in den Halbleiterkörper 102 eingeführt wurden, kann eine Gaußsche Funktion oder eine komplementäre Fehlerfunktion zu dem Dotierungskonzentrationsprofil des Diffusionsgebiets 112 passen. Da noch kein Verdrahtungsbereich oberhalb der ersten Hauptoberfläche 104 ausgebildet ist, wenn die Dotierstoffe zum Ausbilden des Diffusionsgebiets 112 über die zweite Hauptoberfläche 106 eingeführt werden, können Hochtemperaturprozesse, z. B. eine thermische Bearbeitung oberhalb von 600°C, genutzt werden, um das Diffusionsgebiet 112 zu bilden. Dadurch können ein gewünschtes Dotierungsprofil und eine gewünschte Tiefe verglichen mit Prozesstechnologien erzielt werden, die in der Wärmebilanz aufgrund einer vorderseitigen Metallisierungsschicht(en) beschränkt sind, die schon vorhanden ist (sind), wenn die abgedünnten Halbleiter-Wafer beispielsweise an der zweiten Hauptoberfläche 106 prozessiert werden.
  • 2A bis 6B sind schematische Draufsichten und Querschnittsansichten, um Beispiele von Trägern 200 zu veranschaulichen.
  • Jeder der Träger 200 umfasst einen Trägerkörper 202 und ein Bonding-Material 204 auf einer ersten Hauptoberfläche 208 des Trägerkörpers 202. Der Träger 200 ist dafür konfiguriert, über das Bonding-Material 204 mittels Wafer-Bonden an einem Halbleiter-Wafer angebracht zu werden. Beispielhafte strukturelle und funktionale Einzelheiten des Trägerkörpers und des Bonding-Materials, wie sie unter Bezugnahme auf die obigen Beispiele beschrieben wurden, gelten gleichermaßen für die in den Figuren veranschaulichten Beispiele.
  • Dotierstoffe können in das Bonding-Material 204 des Trägers 200 und/oder ein Halbleitergebiet des Trägerkörpers 202 an der ersten Hauptoberfläche 208 des Trägers 200 integriert sein. Bezug nehmend auf das in der schematischen Draufsicht von 2A und der entsprechenden Querschnittsansicht von 2B veranschaulichte Beispiel ist das Bonding-Material 204 entlang einem Rand des Trägerkörpers 202 angeordnet. Das Bonding-Material 204 kann zum Beispiel als Ring auf einem Halbleiter-Wafer geformt sein, der sich entlang einem Umfang des Halbleiter-Wafers erstreckt. In dem in 2A, 2B veranschaulichten Beispiel können die Dotierstoffe in einem Halbleitergebiet 210 des Trägerkörpers 202 an der ersten Hauptoberfläche 208 integriert sein. Zum Beispiel können die Dotierstoffe beispielsweise durch einen oder mehrere Ionenimplantationsprozesse und/oder Diffusionsprozesse in den Trägerkörper 202 eingeführt werden.
  • Bezug nehmend auf das in der schematischen Draufsicht von 3A und der entsprechenden Querschnittsansicht von 3B veranschaulichte Beispiel ist das Bonding-Material 204 ähnlich dem Beispiel der 2A, 2B ebenfalls entlang dem Rand des Trägerkörpers 202 angeordnet. Das Bonding-Material 204 ist jedoch als eine Sequenz von Ringsegmenten 2041 angeordnet, die durch Kanäle 212 voneinander getrennt sind. Abmessungen der Kanäle 212 können gleich sein oder können sich voneinander unterscheiden. Desgleichen können Abmessungen der Ringsegmente 2041 des Bonding-Materials 204 gleich sein oder können sich voneinander unterscheiden. Abmessungen und Anordnung der Ringsegmente 2041 und der Kanäle 212 können eingestellt werden, um gewünschte Bonding-Eigenschaften und Trennungs- oder Ablöseeigenschaften zwischen dem Träger 200 und einem Halbleiter-Wafer zu erzielen. Zum Beispiel kann eine Ätzlösung durch die Kanäle 212 zum Ätzen des Bonding-Materials 204 strömen, wenn der Träger 202 von einem Halbleiter-Wafer getrennt wird.
  • Bezug nehmend auf das in der schematischen Draufsicht von 4A und der schematischen Querschnittsansicht von 4B veranschaulichte Beispiel ist das Bonding-Material 204 ähnlich dem Beispiel der 2A, 2B ebenfalls entlang einem Rand des Trägerkörpers 202 angeordnet. Das Bonding-Material 204 ist jedoch ferner in der Form paralleler Streifen angeordnet, die sich entlang einer ersten lateralen Richtung x1 erstrecken und sich ferner entlang einer zweiten lateralen Richtung x2 erstrecken. Bereiche 214, die durch das streifenförmige Bonding-Material 204 lateral begrenzt sind, können beispielsweise den Die-Bereichen des Halbleiter-Wafers entsprechen. Das streifenförmige Bonding-Material 204 kann beispielsweise in einem Schnittfugenbereich des Halbleiter-Wafers angeordnet sein. Der Schnittfugenbereich ist ein Bereich, der entfernt wird, wenn der Halbleiter-Wafer mittels eines Zerteilungsprozesses beispielsweise in separate Chips oder Dies getrennt wird. Ähnlich dem in 3A, 3B veranschaulichten Beispiel kann das Bonding-Material 204 im Beispiel der 4A, 4B ebenfalls beispielsweise in der Form von Ringsegmenten 2041 mit Kanälen 212 zwischen benachbarten Ringsegmenten 2041 vorliegen.
  • Bezug nehmend auf das in der schematischen Draufsicht von 5A und der schematischen Querschnittsansicht von 5B veranschaulichte Beispiel ist das Bonding-Material 204 in der Form paralleler Streifen angeordnet, die sich entlang einer ersten lateralen Richtung x1 erstrecken und sich ferner entlang einer zweiten lateralen Richtung x2 erstrecken. In einigen Bereichen des Trägers 200, z. B. einem ersten Bereich 2141, ist das Bonding-Material 204 als parallele Streifen angeordnet, die sich in nur einer der ersten lateralen Richtung x1 und der zweiten lateralen Richtung x2 erstrecken. In einigen anderen Bereichen, z. B. einem zweiten Bereich 2142, ist das Bonding-Material 204 als parallele Streifen angeordnet, die sich entlang sowohl der ersten lateralen Richtung x1 als auch der zweiten lateralen Richtung x2 erstrecken. Mit anderen Worten kann das Bonding-Material 204 in einigen Bereichen des Trägers 200, z. B. in dem zweiten Bereich 2142, in der Form eines Gitters angeordnet sein und kann in anderen Bereichen, z. B. dem ersten Bereich 2141, in der Form paralleler Streifen angeordnet sein, die sich entlang einer lateralen Richtung erstrecken.
  • Anzahl, Abmessungen und Anordnung gitterförmiger und streifenförmiger Bereiche können sich von der beispielhaften und spezifischen Anordnung der 5A, 5B unterscheiden. Beispielsweise kann der erste Bereich 2141 verglichen mit der gitterförmigen Anordnung des Bonding-Materials 204 im zweiten Bereich 2142 eine verbesserte Trägerablösung über eine Nassätzung ermöglichen.
  • Bezug nehmend auf das in der schematischen Draufsicht von 6A und der entsprechenden Querschnittsansicht von 6B veranschaulichte Beispiel ist das Bonding-Material 204 in der Form paralleler Streifen angeordnet, die sich im ersten Bereich 2141 des Trägers 200 entlang der ersten lateralen Richtung x1 erstrecken. Das Bonding-Material 204 ist ferner als separate Inseln 2042 im zweiten Bereich 2142 des Trägers 200 angeordnet. Die Inseln 2042 können an einen Bereich des Halbleiter-Wafers gebondet werden, wo Dies oder Chips integriert sind, und ein Raum zwischen den Inseln 2042 kann beispielsweise einem Schnittfugenbereich des Halbleiter-Wafers gegenüberliegen.
  • In dem in der schematischen Draufsicht von 6A und der entsprechenden Querschnittsansicht von 6B veranschaulichten Beispiel sind die Dotierstoffe in das Bonding-Material 204 integriert. Somit ist das Bonding-Material 204 als Dotierungsquelle konfiguriert.
  • Anzahl, Abmessungen und Anordnung inselförmiger und streifenförmiger Bereiche können sich von der beispielhaften und spezifischen Anordnung der 6A, 6B unterscheiden.
  • 7A bis 9 sind schematische Querschnittsansichten, um Beispiele von Verfahren zum Herstellen von Leistungs-Halbleitervorrichtungen zu veranschaulichen.
  • Bezug nehmend auf das in 7A veranschaulichte Beispiel werden aktive Vorrichtungselemente 108 in einem Halbleiter-Wafer 101 an einer ersten Hauptoberfläche 104 des Halbleiter-Wafers 101 ausgebildet. Randabschlusselemente 110 werden ausgebildet und umgeben zumindest teilweise die aktiven Vorrichtungselemente 108 an der ersten Hauptoberfläche 104. Vor einem Ausbilden eines Verdrahtungsbereichs, der eine Metallisierungsschicht(en) enthält, oberhalb der ersten Hauptoberfläche 104 wird eine Dicke des Halbleiter-Wafers 101 an einer der ersten Hauptoberfläche 104 entgegengesetzten zweiten Seite 107 reduziert. Ein Ring 114 an einem Umfang des Halbleiter-Wafers 101 kann von einer Materialentfernung ausgeschlossen werden, um die mechanische Stabilität des abgedünnten Halbleiter-Wafers 101 zu erhöhen. Ein Bonding-Material 116 kann auf dem Ring 114 gebildet werden. Als Alternative dazu oder zusätzlich dazu kann ein Bonding-Material beispielsweise auch auf dem Träger 200 ausgebildet werden.
  • Der Träger 200 hat eine Form, die an den abgedünnten Halbleiter-Wafer 101 angepasst ist. So weist der Träger eine reduzierte Dicke an einem Umfang des Trägerkörpers 202 auf. Der Träger 200 kann Dotierstoffe in einem Oberflächenteil 216 enthalten.
  • Bezug nehmend auf das in 7B veranschaulichte Beispiel wird der Halbleiter-Wafer 101 über die zweite Seite 107 des Halbleiter-Wafers 101 an den Träger 200 gebondet. In einigen Beispielen führt ein Bonden des Halbleiter-Wafers 101 an den Träger 200 zu einem direkten Kontakt zwischen dem Oberflächenteil 216 des Trägers 200 und der zweiten Seite 107 des Halbleiter-Wafers 101. In einigen anderen Beispielen berührt der Oberflächenteil 216 des Trägers 200 die zweite Seite 107 des Halbleiter-Wafers 101 nach einem Bonden nicht direkt. Somit bleibt nach einem Bonden ein leerer Raum zwischen dem Oberflächenteil 216 des Trägers 200 und der zweiten Seite 107 des Halbleiter-Wafers 101 zurück. In diesem Fall können die Dotierstoffe vom Träger in den leeren Raum, d. h. eine Gasphase, eintreten, und der Halbleiter-Wafer 101 an der zweiten Seite 107 wird über die Gasphase dotiert. Der Dotierungsprozess ist durch Pfeile in 7B schematisch veranschaulicht. Eine Dotierung bei hohen Temperaturen, z. B. Temperaturen oberhalb von 600°C, ist möglich, da oberhalb der ersten Hauptoberfläche 104 des Halbleiter-Wafers 101 noch kein Verdrahtungsbereich, d. h. keine Metallisierungsschicht(en), ausgebildet ist.
  • Nach dem thermischen Prozess kann der Träger 200 an der zweiten Seite 107 des Halbleiter-Wafers 101 verbleiben, um die mechanische Stabilität während einer nachfolgenden Bearbeitung an der ersten Hauptoberfläche 104 des Halbleiter-Wafers 101, z. B. während einer Ausbildung der dielektrischen Schicht(en) und Metallisierungsschicht(en) eines Verdrahtungsbereichs oberhalb der ersten Hauptoberfläche 104 des Halbleiter-Wafers 101, zu erhöhen.
  • Bezug nehmend auf die in 7C und 7D veranschaulichten Beispiele wird, wenn der Träger 200 an der zweiten Seite 107 des Halbleiter-Wafers 101 nicht länger erforderlich ist, z. B. vor einem Ausbilden einer Metallschicht auf der zweiten Seite 107 des Halbleiter-Wafers 101, der Halbleiter-Wafer 101 vom Träger 200 getrennt. Je nach Anforderungen kann eine Schutzschicht 118 über der ersten Oberfläche 104 des Halbleiter-Wafers 101, z. B. auf einem Verdrahtungsbereich des Halbleiter-Wafers 101, ausgebildet werden. Die Schutzschicht 118 kann beispielsweise die erste Oberfläche 104 des Halbleiter-Wafers 101 vor einer Beschädigung durch eine Ätzlösung, z. B. fluorhaltige Ätzlösungen, schützen, wenn der Halbleiter-Wafer 101 vom Träger 200 durch Ätzen des Bonding-Materials 116 getrennt wird. Nach einer Trennung des Trägers 200 kann der Träger 200 beispielsweise wiederaufbereitet werden. Der Träger 200 kann zum Beispiel als Dotierungsquelle wiederverwendet werden, wenn Dotierstoffe z. B. mittels eines oder mehrerer Ionenimplantationsprozesse und/oder Diffusionsprozesse wieder in den Oberflächenteil 216 eingeführt werden. Ein Bereich des Oberflächenteils 216 kann entfernt werden.
  • Ein anderes Beispiel einer Herstellung einer Leistungs-Halbleitervorrichtung ist in den schematischen Querschnittsansichten der 8A bis 8C veranschaulicht. Das Beispiel der 8A bis 8C erfordert keine Vorbereitung des Trägers 200 oder des Halbleiter-Wafers 101 mittels einer maskierten Materialentfernung, um einen Ring auf dem Halbleiter-Wafer 101 zurückzulassen, um die mechanische Stabilität für eine nachfolgende Bearbeitung zu erhöhen. Verglichen mit dem Beispiel der 7A bis 7D kann auch eine Komplexität, wenn der Halbleiter-Wafer 101 zum Träger 200 ausgerichtet wird, reduziert werden.
  • Bezug nehmend auf die Querschnittsansicht von 8A wird der Halbleiter-Wafer 101 über die erste Hauptoberfläche 104 an einen Hilfsträger 300 angebracht, bevor ein eine Metallisierungsschicht(en) enthaltender Verdrahtungsbereich oberhalb der ersten Hauptoberfläche 104 des Halbleiter-Wafers 101 gebildet wird. Im Halbleiter-Wafer 101 werden aktive Vorrichtungselemente an einer ersten Hauptoberfläche 104 des Halbleiter-Wafers 101 ausgebildet. Randabschlussbereiche 110 werden ausgebildet und umgeben zumindest teilweise die aktiven Vorrichtungselemente 108 an der ersten Hauptoberfläche 104. Eine Dicke des Halbleiter-Wafers 101 ist an einer der ersten Hauptoberfläche 104 entgegengesetzten zweiten Seite 107 reduziert. Während des Prozesses zum Abdünnen des Halbleiter-Wafers 101 stützt der Hilfsträger 300 das Werkstück mechanisch ab.
  • Im Träger 200 sind die Dotierstoffe im Oberflächenteil 216 ausgebildet. Die Dotierstoffe können beispielsweise mittels eines oder mehrerer Ionenimplantationsprozesse in den Oberflächenteil 216 eingeführt werden. Wenn mehrere Dotierstoffe, z. B. Donatoren und Akzeptoren und/oder Dotierstoffe mit unterschiedlichen Diffusionskoeffizienten wie etwa Bor und Selen für IGBTs oder Phosphor und Selen für Dioden, implantiert werden, ermöglicht das Herstellungsverfahren mittels eines gemeinsamen Bearbeitungsschritts, d. h. eines gemeinsamen Diffusionsschritts, eine Ausbildung funktional unterschiedlicher Halbleitergebiete wie etwa rückseitiger Emittergebiete und Feldstoppgebiete. Wenn beispielsweise Feldstoppgebiete unter Verwendung von Selen gebildet werden, können tiefe Energieniveaus von Selen in der Bandlücke von Silizium ferner eine Verbesserung elektrischer Charakteristiken der Leistungs-Halbleitervorrichtungen aufgrund einer thermischen Aktivierung ermöglichen. Auf diese Weise können zum Beispiel die elektrischen Charakteristiken wie etwa ein heißer Leckstrom, Sanftheit und/oder Kurzschlussfestigkeit verbessert werden.
  • Das Bonding-Material 204 wird auf der ersten Hauptoberfläche 208 ausgebildet. Beispielsweise kann das Bonding-Material 204 einer harten Maske entsprechen, die vorher verwendet wurde, als die Dotierstoffe in dem Oberflächenteil 216 des Trägers 200 eingeführt wurden. Details über ein Bonding-Material(ien) und Bonding-Techniken, die unter Bezugnahme auf die obigen Beispiele beschrieben wurden, gelten gleichermaßen.
  • Nach einem Bonden des Halbleiter-Wafers 101 an den Träger 200 wird der Hilfsträger 300 entfernt und werden die Dotierstoffe zum Beispiel durch einen Diffusionsprozess, wie er unter Bezugnahme auf das in 7A bis 7D veranschaulichte Beispiel beschrieben wurde, vom Oberflächenteil 216 des Trägers 200 in den Halbleiter-Wafer 101 eingeführt.
  • Danach und vor einem Ausbilden einer oder mehrerer Metallisierungsschichten an der zweiten Seite 107 des Halbleiter-Wafers 101 kann oberhalb der ersten Hauptoberfläche 104 des Halbleiter-Wafers ein Verdrahtungsbereich ausgebildet werden. Eine mechanische Abstützung, z. B. ein Abstützring 120, kann oberhalb der ersten Hauptoberfläche 104 des Halbleiter-Wafers 101 ausgebildet werden, um für mechanische Stabilität zu sorgen. Der Abstützring 120 schafft eine mechanische Abstützung für eine weitere Bearbeitung des Halbleiter-Wafers, z. B. für eine Bearbeitung der zweiten Seite 107 des Halbleiter-Wafers 101, wenn der Träger 200 entfernt ist.
  • Eine weitere Bearbeitung, um die Leistungs-Halbleitervorrichtungen zu finalisieren, z. B. ein Zerteilen des Halbleiter-Wafers 101 in Dies oder Chips und ein Chip-Packaging, kann folgen.
  • In den oben beschriebenen Beispielen können die Dotierstoffe durch einen oder mehrere maskierte oder nicht maskierte Ionenimplantationsprozesse in den Oberflächenteil 216 des Trägers 200 eingeführt werden. Dies ermöglicht, unterschiedliche Dotierungsquellen zu bilden, z. B. Dotierungsquellen, die sich bezüglich der Anzahl und/oder des Typs und/oder der Konzentration von Dotierstoffen über die erste Hauptoberfläche 208 des Trägers 200 unterscheiden. Dadurch können mittels eines gemeinsamen Diffusionsprozesses Halbleitergebiete mit unterschiedlicher Funktionalität an der zweiten Seite 107 des Halbleiter-Wafers 100 gebildet werden. Beispielsweise können mittels eines gemeinsamen Diffusionsprozesses wie in den obigen Beispielen beschrieben dotierte Gebiete für eine hohe dynamische Robustheit (HDR) in einem Randgebiet der IGBT-Dies, rückseitige Emittergebiete, strukturierte (p+)-dotierte Streifen zur Kurzschlussverbesserung oder einige rückseitige Emittergebiete mit hoher Dotierungskonzentration zur Verbesserung der Sanftheit gebildet werden.
  • Wenn Leistungs-Halbleiterdioden gebildet werden, können lebensdauervernichtende Prozesse, die mit Platin verbunden sind, aufgrund einer starken Diffusion von Platin eine Herausforderung darstellen. Eine Diffusion des Platins in das Innere des Trägers 200 reduziert die Platinkonzentration, die für eine Dotierung des Halbleiter-Wafers 101 zur Verfügung steht. Der in der Querschnittsansicht von 9 veranschaulichte Träger 200 kann eine Diffusion von Dotierstoffen in das Innere des Trägers 200 vermeiden. Der Träger 200 enthält eine Halbleiterschicht 218 über dem Trägerkörper 202, z. B. über einer Vorder- und/oder Rückseite des Trägerkörpers 202. Die Dotierstoffe sind in der Halbleiterschicht 218 enthalten, und das Bonding-Material 204 ist auf der Halbleiterschicht 218 angeordnet. Der Träger 200 enthält ferner eine Diffusionsbarriere 220, die zwischen der Halbleiterschicht 218 und dem Träger 200 angeordnet ist. Die Diffusionsbarriere 220 hindert die Dotierstoffe in der Halbleiterschicht 218 daran, in das Innere des Trägerkörpers 202 zu diffundieren. Mit anderen Worten können die Dotierstoffe zu einer Dotierung des Halbleiter-Wafers 101 betragen, statt in das Innere des Trägerkörpers 202 zu diffundieren. Beispielsweise kann die Diffusionsbarriere 220 aus SiC geschaffen sein. Die Halbleiterschicht 218 kann beispielsweise eine polykristalline Siliziumschicht sein. Der Trägerkörper 202 kann ebenfalls aus SiC oder polykristallinem SiC beispielsweise geschaffen sein.
  • Die Aspekte und Merkmale, die erwähnt und zusammen mit einem oder mehreren der vorher beschriebenen Beispiele und Figuren beschrieben wurden, können auch mit einem oder mehreren der anderen Beispiele kombiniert werden, um ein gleiches Merkmal des anderen Beispiels zu ersetzen oder um das Merkmal zusätzlich in das andere Beispiel einzuführen.
  • Obwohl spezifische Ausführungsformen hier veranschaulicht und beschrieben wurden, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsformen herangezogen werden kann, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (27)

  1. Vertikale Leistungs-Halbleitervorrichtung (100), aufweisend: einen Halbleiterkörper (102), der eine erste Hauptoberfläche (104) und eine der ersten Hauptoberfläche (104) entgegengesetzte zweite Hauptoberfläche (106) aufweist, wobei eine Dicke (d) des Halbleiterkörpers (102) zwischen der ersten Hauptoberfläche (104) und der zweiten Hauptoberfläche (106) von 40 µm bis 200 µm reicht; aktive Vorrichtungselemente (108) im Halbleiterkörper (102) an der ersten Hauptoberfläche (104); Randabschlusselemente (110), die die aktiven Vorrichtungselemente (108) an der ersten Hauptoberfläche (104) zumindest teilweise umgeben; und ein Diffusionsgebiet (112), das sich von der zweiten Hauptoberfläche (106) in den Halbleiterkörper (102) erstreckt, wobei ein Dotierungskonzentrationsprofil (c) des Diffusionsgebiets (112) über eine von 1 µm bis 5 µm reichende vertikale Distanz (Δy) von einer Spitzenkonzentration Ns an der zweiten Hauptoberfläche (106) auf eine Konzentration Ns/e abnimmt, wobei e die Eulersche Zahl ist.
  2. Vertikale Leistungs-Halbleitervorrichtung (100) nach Anspruch 1, wobei der Halbleiterkörper (102) ein Halbleiterkörper aus Silizium eines magnetischen Czochralski-, MCZ-, oder Zonenschmelz-, FZ-, Verfahrens ist.
  3. Vertikale Leistungs-Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, wobei eine Gaußsche Funktion oder eine komplementäre Fehlerfunktion zu dem Dotierungskonzentrationsprofil des Diffusionsgebiets (112) passt.
  4. Vertikale Leistungs-Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche, wobei das Diffusionsgebiet (112) ein rückseitiges Emittergebiet eines Leistungs-Bipolartransistors mit isoliertem Gate oder ein Anoden- oder Kathodenkontaktgebiet einer Leistungs-Halbleiterdiode ist.
  5. Halbleiter-Wafer (101) oder Anordnung nackter Dies, die eine Vielzahl von Halbleiter-Dies aufweist, wobei jedes oder einige der Vielzahl von Halbleiter-Dies die vertikale Leistungs-Halbleitervorrichtung (100) nach einem der vorhergehenden Ansprüche aufweist.
  6. Halbleiter-Wafer (101) nach dem vorhergehenden Anspruch, wobei ein Durchmesser des Halbleiter-Wafers (101) gleich 200 mm oder größer ist.
  7. Träger (200), aufweisend: einen Trägerkörper (202); ein Bonding-Material (204) auf einer ersten Hauptoberfläche (208) des Trägerkörpers (202), wobei der Träger (200) dafür konfiguriert ist, über das Bonding-Material (204) mittels Wafer-Bonden an einem Halbleiter-Wafer angebracht zu werden; und Dotierstoffe, die in einem ersten Teil (216) des Trägers (200) an der ersten Hauptoberfläche (208) integriert sind, wobei die Dotierstoffe dafür konfiguriert sind, mittels thermischer Bearbeitung aus dem Träger (200) auszutreten, und dafür konfiguriert sind, eine Dotierung vom n-Typ oder p-Typ im Halbleiter-Wafer zu bilden.
  8. Träger (200) nach dem vorhergehenden Anspruch, wobei der Träger (200) mit einem Durchmesser gleich 200 mm oder größer scheibenförmig ist.
  9. Träger (200) nach einen der beiden vorhergehenden Ansprüche, wobei der Trägerkörper (202) eines oder mehrere von Silizium, Borphosphosilikatglas, Borsilikatglas, Phosphosilikatglas, Bornitrid, polykristallinem Silizium, Siliziumcarbid enthält.
  10. Träger (200) nach einem der drei vorhergehenden Ansprüche, wobei die Dotierstoffe im Bonding-Material (204) enthalten sind.
  11. Träger (200) nach einem der vier vorhergehenden Ansprüche, wobei die Dotierstoffe in einem Halbleitergebiet des Trägerkörpers (202) an der ersten Hauptoberfläche (208) enthalten sind.
  12. Träger (200) nach einem der fünf vorhergehenden Ansprüche, wobei die Dotierstoffe durch zumindest einen eines Ionenimplantationsschritts oder eines Diffusionsschritts eingeführt werden.
  13. Träger (200) nach einem der sechs vorhergehenden Ansprüche, wobei eine Anordnung des Bonding-Materials (204) auf der ersten Hauptoberfläche (208) des Trägerkörpers (202) ein oder mehr aus Ringe oder Ringsegmente entlang einem Umfang des Trägerkörpers (202), eine Struktur regelmäßig angeordneter Inseln, eine Vielzahl parallel angeordneter Streifen umfasst.
  14. Träger (200) nach einem der sieben vorhergehenden Ansprüche, ferner aufweisend: eine Halbleiterschicht (218) über dem Trägerkörper (202), wobei die Dotierstoffe in der Halbleiterschicht (218) enthalten sind und das Bonding-Material (204) auf der Halbleiterschicht (218) angeordnet ist; und eine Diffusionsbarriere (220), die zwischen der Halbleiterschicht (218) und dem Trägerkörper (202) angeordnet ist.
  15. Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung (100), aufweisend: ein Ausbilden aktiver Vorrichtungselemente (108) in einem Halbleiter-Wafer (101) an einer ersten Hauptoberfläche (104) des Halbleiter-Wafers (101); ein Ausbilden von Randabschlusselementen (110), die die aktiven Vorrichtungselemente (108) an der ersten Hauptoberfläche (104) zumindest teilweise umgeben; ein Reduzieren einer Dicke des Halbleiter-Wafers (101) an einer der ersten Hauptoberfläche (104) entgegengesetzten zweiten Seite (107); ein Bonden des Halbleiter-Wafers (101) über die zweite Seite (107) an einen Träger (200); und ein Einführen von Dotierstoffen vom Träger (200) in den Halbleiter-Wafer (101) durch eine zweite Hauptoberfläche (106) des Halbleiter-Wafers (101) an der zweiten Seite (107).
  16. Verfahren nach dem vorhergehenden Anspruch, wobei die Dicke des Halbleiter-Wafers (101) reduziert wird, indem Material des Halbleiter-Wafers (101) von der zweiten Seite (107) des Halbleiter-Wafers (101) entfernt wird.
  17. Verfahren nach Anspruch 15, wobei die Dicke des Halbleiter-Wafers (101) reduziert wird, indem der Halbleiter-Wafer (101) mittels eines Wafer-Spaltprozesses in einen ersten Teil und einen zweiten Teil getrennt wird.
  18. Verfahren nach einem der drei vorhergehenden Ansprüche, wobei die vertikale Leistungs-Halbleitervorrichtung (100) eine vertikale Leistungs-Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 6 ist und das Diffusionsgebiet (112) gebildet wird, indem die Dotierstoffe vom Träger (200) in den Halbleiter-Wafer (101) eingeführt werden.
  19. Verfahren nach einem der vier vorhergehenden Ansprüche, wobei der Träger (200) ein Träger (200) nach einem der Ansprüche 7 bis 14 ist.
  20. Verfahren nach einem der fünf vorhergehenden Ansprüche, ferner aufweisend: ein Trennen des Halbleiter-Wafers (101) vom Träger (200) mittels zumindest eines Ätzprozesses, der zumindest einen Teil eines Bonding-Materials (204) entfernt.
  21. Verfahren nach einem der sechs vorhergehenden Ansprüche, wobei die Dicke des Halbleiter-Wafers (101) in einem zentralen Gebiet des Halbleiter-Wafers (101) reduziert wird, wobei eine Dicke eines Rings des Halbleiter-Wafers (101) an einem Umfang des Halbleiter-Wafers beibehalten wird.
  22. Verfahren nach einem der sieben vorhergehenden Ansprüche, ferner aufweisend: ein Anbringen eines mechanischen Abstützelements (120) über der ersten Hauptoberfläche (104) des Halbleiter-Wafers (101) .
  23. Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung (100), aufweisend: ein Ausbilden aktiver Vorrichtungselemente (108) in einem Halbleiter-Wafer (101) an einer ersten Hauptoberfläche (104) des Halbleiter-Wafers (101); ein Ausbilden von Randabschlusselementen (110), die die aktiven Vorrichtungselemente (108) an der ersten Hauptoberfläche (104) zumindest teilweise umgeben; ein Reduzieren einer Dicke des Halbleiter-Wafers (101) an einer der ersten Hauptoberfläche (104) entgegengesetzten zweiten Seite (107); danach ein Bonden des Halbleiter-Wafers (101) über die zweite Seite (107) an einen Träger (200); und ein Einführen von Dotierstoffen in den Halbleiter-Wafer (101) durch eine zweite Hauptoberfläche (106) des Halbleiter-Wafers (101) an der zweiten Seite (107) vor einem Bonden des Halbleiter-Wafers (101) über die zweite Seite (107) an den Träger (200).
  24. Verfahren nach dem vorhergehenden Anspruch, wobei die Dotierstoffe mittels Ionenimplantation in die zweite Hauptoberfläche des Halbleiter-Wafers (101) eingeführt werden.
  25. Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung (101), aufweisend: ein Ausbilden aktiver Vorrichtungselemente (108) in einem Halbleiter-Wafer (101) an einer ersten Hauptoberfläche (104) des Halbleiter-Wafers (101); danach ein Reduzieren einer Dicke des Halbleiter-Wafers (101) an einer der ersten Hauptoberfläche (104) entgegengesetzten zweiten Seite (107); danach ein Bonden des Halbleiter-Wafers (101) über die zweite Seite (107) an einen Träger (200); und danach ein Unterziehen des Halbleiter-Wafers (101) einer Wärmebehandlung von zumindest 600°C.
  26. Verfahren zum Herstellen einer vertikalen Leistungs-Halbleitervorrichtung (101), aufweisend: ein Ausbilden aktiver Vorrichtungselemente (108) in einem Halbleiter-Wafer (101) an einer ersten Hauptoberfläche (104) des Halbleiter-Wafers (101); ein Reduzieren einer Dicke des Halbleiter-Wafers (101) an einer der ersten Hauptoberfläche (104) entgegengesetzten zweiten Seite (107); danach ein Bonden des Halbleiter-Wafers (101) über die zweite Seite (107) an einen Träger (200); und danach ein Aufbringen einer Metallisierungsschicht auf der ersten Hauptoberfläche (104) vor einem Entfernen des Trägers (200).
  27. Verfahren nach einem der vier vorhergehenden Ansprüche, wobei ein Durchmesser des Halbleiter-Wafers (101) gleich 200 mm oder größer ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070215981A1 (en) * 2006-01-10 2007-09-20 Infineon Technologies Ag Bipolar power semiconductor component comprising a p-type emitter and more highly doped zones in the p-type emitter, and production method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014114683B4 (de) * 2014-10-09 2016-08-04 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-wafers mit einer niedrigen konzentration von interstitiellem sauerstoff
DE102017127848A1 (de) * 2017-11-24 2019-05-29 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit Randabschlussstruktur

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070215981A1 (en) * 2006-01-10 2007-09-20 Infineon Technologies Ag Bipolar power semiconductor component comprising a p-type emitter and more highly doped zones in the p-type emitter, and production method

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