DE102016115629A1 - Verfahren zum herstellen eines optoelektronischen bauelements - Google Patents

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Abstract

Ein Verfahren zum Herstellen eines optoelektronischen Bauelements umfasst Schritte zum Bereitstellen eines Trägers mit einer Oberseite, zum Bereitstellen einer als Faser-Matrix-Halbzeug ausgebildeten Matte mit einer durchgehenden Öffnung, zum Anordnen eines optoelektronischen Halbleiterchips über der Oberseite des Trägers, zum Anordnen der Matte über der Oberseite des Trägers derart, dass der optoelektronische Halbleiterchip in der Öffnung der Matte angeordnet ist, und zum Kompaktieren der Matte, wobei ein die Matte und den optoelektronischen Halbleiterchip umfassender Verbundkörper gebildet wird.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines optoelektronischen Bauelements.
  • Im Stand der Technik sind unterschiedliche Gehäusebauformen für optoelektronische Bauelemente bekannt. Es sind optoelektronische Bauelemente mit Gehäusen bekannt, deren Abmessungen nur wenig größer als die Abmessungen von in den Gehäusen angeordneten optoelektronischen Halbleiterchips der optoelektronischen Bauelemente sind. Solche Gehäuse werden auch als Chip-Size-Package (CSP) bezeichnet. Es ist bekannt, derartige Gehäuse herzustellen, indem ein optoelektronischer Halbleiterchip mittels eines Formverfahrens mit einem Formmaterial umformt wird.
  • Eine Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen eines optoelektronischen Bauelements anzugeben. Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst. In den abhängigen Ansprüchen sind verschiedene Weiterbildungen angegeben.
  • Ein Verfahren zum Herstellen eines optoelektronischen Bauelements umfasst Schritte zum Bereitstellen eines Trägers mit einer Oberseite, zum Bereitstellen einer als Faser-Matrix-Halbzeug ausgebildeten Matte mit einer durchgehenden Öffnung, zum Anordnen eines optoelektronischen Halbleiterchips über der Oberseite des Trägers, zum Anordnen der Matte über der Oberseite des Trägers derart, dass der optoelektronische Halbleiterchip in der Öffnung der Matte angeordnet ist, und zum Kompaktieren der Matte, wobei ein die Matte und den optoelektronischen Halbleiterchip umfassender Verbundkörper gebildet wird.
  • Dieses Verfahren ermöglicht eine einfache und kostengünstige Herstellung eines optoelektronischen Bauelements mit einem Gehäuse, dessen Abmessungen nicht wesentlich größer sind als die Abmessungen des optoelektronischen Halbleiterchips. Dabei bildet der aus der Matte und dem optoelektronischen Halbleiterchip gebildete Verbundkörper ein Gehäuse des durch das Verfahren erhältlichen optoelektronischen Bauelements.
  • Da der optoelektronische Halbleiterchip bei diesem Verfahren bereits vor dem Ausbilden des Verbundkörpers durch das Material der Matte umgeben wird, indem die Matte und der optoelektronische Halbleiterchip derart über der Oberseite des Trägers angeordnet werden, dass der optoelektronische Halbleiterchip in der Öffnung der Matte angeordnet ist, muss das den optoelektronischen Halbleiterchip in dem Verbundkörper umschließende Material den optoelektronischen Halbleiterchip bei diesem Verfahren nicht oder nur in geringem Maße umfließen. Dies ermöglicht es, das Material der als Faser-Matrix-Halbzeug ausgebildeten Matte ohne Rücksicht auf seine Fließeigenschaften auszuwählen, was es erlaubt, das Material im Hinblick auf andere Parameter zu optimieren. Insbesondere ermöglicht es das Verfahren, das Material der als Faser-Matrix-Halbzeug ausgebildeten Matte so zu wählen, dass die Matte und der die Matte und den optoelektronischen Halbleiterchip umfassende Verbundkörper einen gewünschten thermischen Ausdehnungskoeffizienten aufweisen. Insbesondere ermöglicht es das Verfahren, die thermischen Ausdehnungskoeffizienten der Matte und des Verbundkörpers an einen thermischen Ausdehnungskoeffizienten des bei dem Verfahren verwendeten Trägers anzupassen. Dadurch kann erreicht werden, dass es bei der Durchführung des Verfahrens auch unter dem Einfluss von Temperaturänderungen nur zu geringen Verspannungen zwischen dem durch das Verfahren gebildeten Verbundkörper und dem bei dem Verfahren verwendeten Träger kommt. Hierdurch wird die Gefahr einer Rissbildung oder einer anderen mechanischen Beschädigung des bei dem Verfahren gebildeten Verbundkörpers vorteilhafterweise reduziert.
  • Ein weiterer Vorteil des Verfahrens besteht darin, dass das Kompaktieren der Matte bei einem im Vergleich zu einem Formverfahren niedrigen Druck erfolgen kann, was eine schonende Behandlung des optoelektronischen Halbleiterchips und des Trägers ermöglicht. Auch hierdurch wird eine Gefahr einer Beschädigung des durch das Verfahren erhältlichen optoelektronischen Bauelements reduziert.
  • In einer Ausführungsform des Verfahrens umfasst dieses einen weiteren Schritt zum Ablösen des Verbundkörpers von dem Träger. In diesem Fall kann der Träger ein nur während der Durchführung des Verfahrens verwendeter, temporärer Träger sein. Dies kann es wahlweise ermöglichen, den Träger anschließend zur Herstellung weiterer optoelektronischer Bauelemente wiederzuverwenden.
  • In einer Ausführungsform des Verfahrens wird die Matte mit einer Mehrzahl von durchgehenden Öffnungen bereitgestellt. Über der Oberseite des Trägers wird eine Mehrzahl von optoelektronischen Halbleiterchips angeordnet. Dann wird die Matte so über der Oberseite des Trägers angeordnet, dass in jeder Öffnung der Matte jeweils ein optoelektronischer Halbleiterchip angeordnet ist. Das Verfahren umfasst dabei einen weiteren Schritt zum Zerteilen des Verbundkörpers. In dieser Ausführungsform ermöglicht das Verfahren eine gleichzeitige Herstellung einer Mehrzahl optoelektronischer Bauelemente in gemeinsamen Bearbeitungsschritten. Die einzelnen optoelektronischen Bauelemente werden erst nach Durchführung der gemeinsamen Bearbeitungsschritte durch das Zerteilen des Verbundkörpers vereinzelt. Durch die hierdurch ermöglichte parallele Herstellung mehrerer optoelektronischer Bauelemente reduziert sich vorteilhafterweise die zur Herstellung pro optoelektronischem Bauelement erforderliche Zeit. Außerdem sinken vorteilhafterweise die Herstellungskosten pro optoelektronischem Bauelement.
  • In einer Ausführungsform des Verfahrens ist die Öffnung der Matte so bemessen, dass nach dem Anordnen der Matte über der Oberseite des Trägers ein umlaufender Spalt zwischen dem optoelektronischen Halbleiterchip und dem Rand der Öffnung verbleibt, der eine Breite zwischen 50 µm und 400 µm aufweist, insbesondere eine Breite zwischen 100 µm und 200 µm. Dies bedeutet, dass die Öffnung der Matte größer ist als der optoelektronische Halbleiterchip. Dadurch wird es vorteilhafterweise erleichtert, die Matte derart über der Oberseite des Trägers anzuordnen, dass der optoelektronische Halbleiterchip in der Öffnung der Matte angeordnet ist. Der zwischen dem optoelektronischen Halbleiterchip und dem Rand der Öffnung befindliche Spalt wird bei diesem Verfahren vorteilhafterweise während des Kompaktierens der Matte geschlossen, sodass der optoelektronische Halbleiterchip in dem aus der Matte und dem optoelektronischen Halbleiterchip gebildeten Verbundkörper fest durch das Material der Matte umschlossen ist. Hierzu hat es sich als günstig erwiesen, den Spalt mit der angegebenen Breite auszubilden.
  • In einer Ausführungsform des Verfahrens wird die Matte so bereitgestellt und über der Oberseite des Trägers angeordnet, dass eine von dem Träger abgewandte Oberseite der Matte über eine von dem Träger abgewandte Oberseite des optoelektronischen Halbleiterchips erhaben ist. Dies ermöglicht es vorteilhafterweise, die Matte während der Durchführung des Verfahrens zu kompaktieren, ohne den optoelektronischen Halbleiterchip zu beschädigen.
  • In einer Ausführungsform des Verfahrens schließen die Oberseite der Matte und die Oberseite des optoelektronischen Halbleiterchips nach dem Kompaktieren der Matte bündig ab. Durch die mit dem Kompaktieren der Matte einhergehende Formveränderung der Matte kann ein eventueller Spalt zwischen dem optoelektronischen Halbleiterchip und dem Rand der Öffnung der Matte geschlossen werden. Dadurch, dass die Oberseite der Matte und die Oberseite des optoelektronischen Halbleiterchips nach dem Kompaktieren der Matte bündig abschließen, weist der durch das Verfahren gebildete Verbundkörper vorteilhafterweise eine im Wesentlichen plane Oberseite auf.
  • In einer Ausführungsform des Verfahrens erfolgt das Kompaktieren der Matte durch ein Vakuumsackverfahren, in einem Autoklaven oder durch Formpressen. Vorteilhafterweise ermöglichen diese Verfahren ein einfaches, kostengünstiges und den optoelektronischen Halbleiterchip schonendes Kompaktieren der Matte.
  • In einer Ausführungsform des Verfahrens weist die Matte Fasern auf, die als quasiisotropes Gelege vorliegen. Vorteilhafterweise kann die Matte dadurch isotrope Eigenschaften aufweisen, insbesondere einen isotropen thermischen Ausdehnungskoeffizienten.
  • In einer Ausführungsform des Verfahrens weist die Matte Fasern auf, die als unidirektionales Gelege vorliegen. Dadurch kann die Matte vorteilhafterweise anisotrope Eigenschaften aufweisen, insbesondere einen anisotropen thermischen Ausdehnungskoeffizienten. Dabei kann sich der thermische Ausdehnungskoeffizient der Matte in Faserrichtung von dem thermischen Ausdehnungskoeffizienten der Matte quer zur Faserrichtung unterscheiden.
  • In einer Ausführungsform des Verfahrens weist die Matte Glasfasern auf, insbesondere Glasfasern, die E-Glas aufweisen. Vorteilhafterweise können die Glasfasern der Matte in diesem Fall isotrope thermische Ausdehnungskoeffizienten aufweisen, insbesondere in Faserrichtung und quer zur Faserrichtung gleiche thermische Ausdehnungskoeffizienten.
  • In einer Ausführungsform des Verfahrens weist die Matte Aramidfasern auf. Vorteilhafterweise können diese Aramidfasern einen thermischen Ausdehnungskoeffizienten aufweisen, dessen Wert in Faserrichtung sich von dem Wert quer zur Faserrichtung unterscheidet.
  • In einer Ausführungsform des Verfahrens weist die Matte nach dem Kompaktieren einen Faservolumengehalt zwischen 30% und 70% auf, insbesondere einen Faservolumengehalt zwischen 40% und 60%, insbesondere einen Faservolumengehalt zwischen 45% und 55%. Vorteilhafterweise ermöglicht es ein derartiger Faservolumengehalt der Matte, einen thermischen Ausdehnungskoeffizienten der Matte an einen thermischen Ausdehnungskoeffizienten des in dem Verfahren verwendeten Trägers anzupassen, insbesondere anzugleichen.
  • In einer Ausführungsform des Verfahrens weist die Matte ein Epoxidharz auf. Dadurch wird es vorteilhafterweise ermöglicht, dass die Matte während des Kompaktierens der Matte aushärtet. Dadurch kann der durch das Verfahren gebildete Verbundkörper eine hohe mechanische Festigkeit aufweisen.
  • In einer Ausführungsform des Verfahrens umfasst das Bereitstellen der Matte ein Anlegen der Öffnung durch ein Stanzverfahren oder durch ein Schneidverfahren, insbesondere durch ein Laserschneidverfahren. Vorteilhafterweise ermöglicht dies ein einfaches und kostengünstiges Anlegen der Öffnung in der Matte. Form und Größe der Öffnung können dabei mit hoher Genauigkeit festgelegt werden.
  • In einer Ausführungsform des Verfahrens wird der Träger als Leiterplatte, als keramischer Träger oder als metallischer Träger bereitgestellt. Vorteilhafterweise kann ein thermischer Ausdehnungskoeffizient der Matte bei diesem Verfahren an einen thermischen Ausdehnungskoeffizienten des Trägers angepasst werden, sodass es bei der Durchführung des Verfahrens nur zu geringen Verspannungen kommt, wodurch nur ein geringer mechanischer Stress auf den bei dem Verfahren gebildeten Verbundkörper ausgeübt wird.
  • In einer Ausführungsform des Verfahrens weist der Träger einen ersten thermischen Ausdehnungskoeffizienten auf. Das Material der Matte weist nach dem Kompaktieren einen zweiten thermischen Ausdehnungskoeffizienten auf. Dabei unterscheiden sich der erste thermische Ausdehnungskoeffizient und der zweite thermische Ausdehnungskoeffizient um nicht mehr als 20%, insbesondere um nicht mehr als 10%. Vorteilhafterweise kommt es in diesem Fall während der Durchführung des Verfahrens nur zu geringen thermischen Verspannungen zwischen dem Träger und dem durch das Verfahren gebildeten Verbundkörper. Dadurch wird vorteilhafterweise eine Gefahr einer Beschädigung des Verbundkörpers reduziert.
  • Die oben beschriebenen Eigenschaften, Merkmale und Vorteile dieser Erfindung sowie die Art und Weise, wie diese erreicht werden, werden klarer und deutlicher verständlich im Zusammenhang mit der folgenden Beschreibung der Ausführungsbeispiele, die im Zusammenhang mit den Zeichnungen näher erläutert werden. Dabei zeigen in jeweils schematisierter Darstellung
  • 1 eine Aufsicht auf eine Oberseite einer als Faser-Matrix-Halbzeug ausgebildeten Matte;
  • 2 eine Ansicht der Matte mit darin angelegten Öffnungen;
  • 3 eine Aufsicht auf über einer Oberseite eines Trägers angeordnete optoelektronische Halbleiterchips;
  • 4 eine Ansicht des Trägers, nachdem die Matte so über der Oberseite des Trägers angeordnet wurde, dass in jeder Öffnung der Matte jeweils ein optoelektronischer Halbleiterchip angeordnet ist;
  • 5 eine geschnittene Seitenansicht des Trägers, der Matte und der optoelektronischen Halbleiterchips;
  • 6 eine geschnittene Seitenansicht des Trägers, der Matte und der optoelektronischen Halbleiterchips nach dem Anordnen in einer Kammer einer Kompaktierungsanlage;
  • 7 eine geschnittene Seitenansicht der Kompaktierungsanlage während eines Kompaktierens der Matte;
  • 8 eine geschnittene Seitenansicht des Trägers und eines durch das Kompaktieren der Matte aus der Matte und den optoelektronischen Halbleiterchips gebildeten Verbundkörpers; und
  • 9 eine Aufsicht auf eine Oberseite des Verbundkörpers.
  • 1 zeigt in schematischer Darstellung eine Aufsicht auf eine als Faser-Matrix-Halbzeug ausgebildete Matte 100. Die Matte 100 weist eine flache, flächige Form mit einer in 1 sichtbaren Oberseite 101 und einer der Oberseite 101 gegenüberliegenden Unterseite 102 auf. In der schematischen Darstellung der 1 weist die Matte 100 eine rechteckige Form auf. Die Matte 100 könnte aber auch eine andere Form aufweisen.
  • Die als Faser-Matrix-Halbzeug ausgebildete Matte 100 weist Fasern auf, die mit einer Kunststoffmatrix getränkt sind. Die Fasern können beispielsweise Endlosfasern sein. In diesem Fall ist die Matte 100 als Prepreg ausgebildet.
  • Die Fasern der Matte 100 können beispielsweise als quasiisotropes Gelege oder als unidirektionales Gelege vorliegen. Die Fasern der Matte 100 können beispielsweise als Glasfasern ausgebildet sein, insbesondere beispielsweise als Glasfasern, die E-Glas aufweisen. Die Fasern der Matte 100 können aber beispielsweise auch als Aramidfasern (Kevlarfasern) ausgebildet sein. Die Kunststoffmatrix der Matte 100 kann beispielsweise ein Epoxidharz aufweisen.
  • 2 zeigt in schematischer Darstellung eine Aufsicht auf die Oberseite 101 der Matte 100 in einem der Darstellung der 1 zeitlich nachfolgenden Bearbeitungsstand.
  • In der Matte 100 ist eine Mehrzahl von Öffnungen 110 angelegt worden. Die Öffnungen 110 erstrecken sich jeweils zwischen der Oberseite 101 und der Unterseite 102 der Matte 100 durch die Matte 100. Die Öffnungen 110 sind in einer regelmäßigen Matrixanordnung angeordnet, was jedoch nicht zwingend erforderlich ist. Im dargestellten Beispiel weisen die Öffnungen 110 quadratische Querschnitte auf. Es ist aber ebenfalls möglich, die Öffnungen 110 mit nicht-quadratischen Querschnitten auszubilden, beispielsweise mit rechteckigen Querschnitten oder mit kreisscheibenförmigen Querschnitten.
  • Die Öffnungen 110 können beispielsweise durch ein Stanzverfahren oder durch ein Schneidverfahren in der Matte 100 angelegt worden sein. Insbesondere können die Öffnungen 110 beispielsweise durch Laserschneiden in der Matte 100 angelegt worden sein.
  • 3 zeigt in schematischer Darstellung eine Aufsicht auf eine Oberseite 201 eines Trägers 200. Die Oberseite 201 des Trägers 200 ist im Wesentlichen plan ausgebildet. Im in 3 gezeigten Beispiel weist der Träger 200 eine rechteckige Form auf. Der Träger 200 könnte aber auch eine Kreisscheibenform oder eine andere Form aufweisen.
  • Der Träger 200 kann beispielsweise als keramischer Träger oder als metallischer Träger ausgebildet sein. Beispielsweise kann der Träger 200 als Aluminiumplatte ausgebildet sein. Der Träger 200 kann aber beispielsweise auch als Leiterplatte ausgebildet sein, beispielsweise als gedruckte Leiterplatte.
  • Über der Oberseite 201 des Trägers 200 ist eine Mehrzahl optoelektronischer Halbleiterchips 300 angeordnet worden. Im dargestellten Beispiel sind die optoelektronischen Halbleiterchips 300 unmittelbar auf der Oberseite 201 des Trägers 200 angeordnet worden. Es wäre aber auch möglich, zwischen der Oberseite 201 des Trägers 200 und den optoelektronischen Halbleiterchips 300 weitere Zwischenschichten vorzusehen. Die optoelektronischen Halbleiterchips 300 können lose auf der Oberseite 201 des Trägers 200 aufliegen oder mittels eines Befestigungsmaterials an der Oberseite 201 des Trägers 200 fixiert sein. In der Darstellung der 3 sind die optoelektronischen Halbleiterchips 300 in einer regelmäßigen Matrixanordnung über der Oberseite 201 des Trägers 200 angeordnet worden.
  • Die optoelektronischen Halbleiterchips 300 können beispielsweise als Leuchtdiodenchips (LED-Chips) ausgebildet sein. Jeder optoelektronische Halbleiterchip 300 weist eine Oberseite 301 und eine der Oberseite 301 gegenüberliegende Unterseite 302 auf. Die optoelektronischen Halbleiterchips 300 sind derart über der Oberseite 201 des Trägers 200 angeordnet worden, dass die Unterseiten 302 der optoelektronischen Halbleiterchips 300 der Oberseite 201 des Trägers 200 zugewandt sind.
  • 4 zeigt in schematischer Darstellung eine Aufsicht auf den Träger 200, die optoelektronischen Halbleiterchips 300 und die Matte 100 in einem den Darstellungen der 2 und 3 zeitlich nachfolgenden Bearbeitungsstand.
  • Die Matte 100 ist derart über der Oberseite 201 des Trägers 200 angeordnet worden, dass die Unterseite 102 der Matte 100 der Oberseite 201 des Trägers 200 zugewandt ist. Dabei ist die Matte 100 so angeordnet worden, dass die bereits zuvor über der Oberseite 201 des Trägers 200 angeordneten optoelektronischen Halbleiterchips 300 nun in den Öffnungen 110 der Matte 100 angeordnet sind. In jeder Öffnung 110 der Matte 100 ist ein optoelektronischer Halbleiterchip 300 angeordnet. 5 zeigt eine schematische geschnittene Seitenansicht des Trägers 200, der über der Oberseite 201 des Trägers 200 angeordneten optoelektronischen Halbleiterchips 300 und der über der Oberseite 201 des Trägers 200 angeordneten Matte 100 in dem in 4 gezeigten Bearbeitungsstand.
  • Während des Anordnens der Matte 100 über der Oberseite 201 des Trägers 200 haben sich die Positionen der bereits zuvor über der Oberseite 201 des Trägers 200 angeordneten optoelektronischen Halbleiterchips 300 vorzugsweise nicht verändert. Dies setzt voraus, dass die Abstände zwischen den zuvor über der Oberseite 201 des Trägers 200 angeordneten optoelektronischen Halbleiterchips 300 und die Abstände zwischen den zuvor in der Matte 100 angelegten Öffnungen 110 aufeinander abgestimmt waren.
  • Die Querschnittsflächen der Öffnungen 110 der Matte 100 sind etwas größer als die Flächen der Oberseiten 301 und der Unterseiten 302 der optoelektronischen Halbleiterchips 300. Die Öffnungen 110 der Matte 100 sind also so bemessen, dass bei jedem in einer der Öffnungen 110 der Matte 100 angeordneten optoelektronischen Halbleiterchip 300 jeweils ein umlaufender Spalt 310 zwischen dem optoelektronischen Halbleiterchip 300 und einem Rand 111 der jeweiligen Öffnung 110 verbleibt. Dieser umlaufende Spalt 310 weist jeweils eine Breite 320 auf, die beispielsweise zwischen 50 µm und 400 µm liegen kann, insbesondere beispielsweise zwischen 100 µm und 200 µm.
  • Im in 4 und 5 gezeigten Beispiel ist eine zwischen der Oberseite 101 und der Unterseite 102 der Matte 100 bemessene Dicke der Matte 100 größer als eine jeweils zwischen der Oberseite 301 und der Unterseite 302 eines jeden optoelektronischen Halbleiterchips 300 bemessene Dicke der optoelektronischen Halbleiterchips 300. Dies hat zur Folge, dass die von dem Träger 200 abgewandte Oberseite 101 der über der Oberseite 201 des Trägers 300 angeordneten Matte 100 über die Oberseiten 301 der über der Oberseite 201 des Trägers 200 angeordneten optoelektronischen Halbleiterchips 300 erhaben ist.
  • 6 zeigt eine schematische geschnittene Seitenansicht des Trägers 200, der Matte 100 und der optoelektronischen Halbleiterchips 300 in einem den Darstellungen der 4 und 5 zeitlich nachfolgenden Bearbeitungsstand.
  • Der Träger 200, die über der Oberseite 201 des Trägers 200 angeordnete Matte 100 und die über der Oberseite 201 des Trägers 200 angeordneten optoelektronischen Halbleiterchips 300 sind in einer Kammer 410 einer Kompaktierungsanlage 400 angeordnet worden. Die Kompaktierungsanlage 400 ist dazu vorgesehen, die Matte 100 zu kompaktieren. Die Kompaktierungsanlage 400 kann beispielsweise als Autoklav oder als Formpressanlage (Compression-Molding-Anlage) ausgebildet sein. Die Kompaktierungsanlage 400 kann auch dazu ausgebildet sein, die Matte 100 in einem Vakuumsackverfahren zu kompaktieren.
  • 7 zeigt eine schematische geschnittene Seitenansicht des in der Kammer 410 der Kompaktierungsanlage 400 angeordneten Trägers 200 mit der Matte 100 und den optoelektronischen Halbleiterchips 300 in einem der Darstellung der 6 zeitlich nachfolgenden Bearbeitungsstand während des Kompaktierens der Matte 100.
  • Auf die Anordnung aus Träger 200, Matte 100 und optoelektronischen Halbleiterchips 300 wird in zur Oberseite 201 des Trägers 200 senkrechte Richtung ein Druck ausgeübt, um die Matte 100 zu kompaktieren. Dies kann bei einem Druck von beispielsweise 5 bar bis 10 bar erfolgen. Zusätzlich kann die Anordnung aus Träger 200, Matte 100 und optoelektronischen Halbleiterchips 300 während des Kompaktierens der Matte 100 mit Wärme beaufschlagt werden.
  • Durch das Kompaktieren der Matte 100 wird das Faser-Matrix-Halbzeug der Matte 100 verdichtet und härtet aus. Dabei werden die in den Öffnungen 110 der Matte 100 angeordneten optoelektronischen Halbleiterchips 300 durch das Material der Matte 100 umschlossen. Hierdurch wird ein die Matte 100 und die optoelektronischen Halbleiterchips 300 umfassender Verbundkörper 500 gebildet.
  • Die thermischen Ausdehnungskoeffizienten der Matte 100 und des Trägers 200 sind derart aufeinander abgestimmt, dass es während des Kompaktierens der Matte 100 und der damit einhergehenden Temperaturänderungen der Matte 100 und des Trägers 200 nicht zu starken Verspannungen zwischen dem Träger 200 und der Matte 100 bzw. dem aus der Matte 100 und den optoelektronischen Halbleiterchips 300 gebildeten Verbundkörper 500 kommt. Es ist zweckmäßig, dass der thermische Ausdehnungskoeffizient der Matte 100 bzw. des aus der Matte 100 und den optoelektronischen Halbleiterchips 300 gebildeten Verbundkörpers 500 und der thermische Ausdehnungskoeffizient des Trägers 200 sich möglichst wenig voneinander unterscheiden. Beispielsweise kann der Träger 200 einen ersten thermischen Ausdehnungskoeffizienten aufweisen. Das Material der Matte kann nach dem Kompaktieren der Matte 100 einen zweiten thermischen Ausdehnungskoeffizienten aufweisen. Es ist zweckmäßig, wenn sich der erste thermische Ausdehnungskoeffizient und der zweite thermische Ausdehnungskoeffizient um nicht mehr als 20% unterscheiden. Besonders zweckmäßig ist, dass sich der erste thermische Ausdehnungskoeffizient und der zweite thermische Ausdehnungskoeffizient um nicht mehr als 10% unterscheiden.
  • Das Material der als Faser-Matrix-Halbzeug ausgebildeten Matte 100 kann so gewählt werden, dass der thermische Ausdehnungskoeffizient der Matte 100 einen gewünschten Wert aufweist. Einstellbare Parameter sind dabei die Art der Fasern der Matte 100, die Anordnung der Fasern in der Matte 100, das Material der Kunststoffmatrix der Matte 100 und der Faservolumengehalt der Matte 100. Der Faservolumengehalt der Matte 100 kann nach dem Kompaktieren der Matte 100 beispielsweise zwischen 30% und 70% liegen, insbesondere beispielsweise zwischen 40% und 60%, insbesondere beispielsweise zwischen 45% und 55%.
  • In einem ersten Beispiel kann die Matte 100 E-Glas aufweisende Glasfasern aufweisen, die in der Matte 100 als quasiisotropes Gelege vorliegen. Diese Fasern können in Faserrichtung und quer zur Faserrichtung jeweils einen thermischen Ausdehnungskoeffizienten von 5 ppm/K besitzen. Diese Fasern können in der Matte 100 in einer Kunststoffmatrix vorliegen, die ein Epoxidharz mit einem thermischen Ausdehnungskoeffizienten von 50 ppm/K aufweist. Der Faservolumengehalt der Matte 100 kann dabei beispielsweise 45% betragen. In diesem Fall kann die Matte 100 einen resultierenden thermischen Ausdehnungskoeffizienten von 10 ppm/K aufweisen, der isotrop ist.
  • In einem weiteren Beispiel kann die Matte 100 E-Glas aufweisende Glasfasern aufweisen, die in Faserrichtung und quer zur Faserrichtung jeweils einen thermischen Ausdehnungskoeffizienten von 5 ppm/K aufweisen. Die Fasern können dabei in der Matte 100 als unidirektionales Gelege vorliegen und in eine Epoxidharzmatrix mit einem thermischen Ausdehnungskoeffizienten von 60 ppm/K eingebettet sein. Der Faservolumengehalt kann dabei 55% betragen. In diesem Fall kann die Matte 100 einen resultierenden thermischen Ausdehnungskoeffizienten von 7 ppm/K in Faserrichtung und von 21 ppm/K quer zur Faserrichtung aufweisen.
  • In einem dritten Beispiel kann die Matte 100 Aramidfasern mit einem thermischen Ausdehnungskoeffizienten von –3,5 ppm/K in Faserrichtung und von 17 ppm/K quer zur Faserrichtung aufweisen. Die Fasern können dabei in der Matte 100 als unidirektionales Gelege vorliegen und in eine Epoxidharzmatrix mit einem thermischen Ausdehnungskoeffizienten von 60 ppm/K eingebettet sein. Der Faservolumengehalt kann dabei 54% betragen. In diesem Fall kann die Matte 100 einen resultierenden thermischen Ausdehnungskoeffizienten von –2,9 ppm/K in Faserrichtung und von 56 ppm/K quer zur Faserrichtung aufweisen.
  • 8 zeigt eine schematische geschnittene Seitenansicht des Trägers 200 und des durch das Kompaktieren der Matte 100 gebildeten Verbundkörpers 500 in einem der Darstellung der 7 zeitlich nachfolgenden Bearbeitungsstand nach dem Entfernen des Trägers 200 und des Verbundkörpers 500 aus der Kammer 410 der Kompaktierungsanlage 400. 9 zeigt in schematischer Darstellung eine Aufsicht auf eine Oberseite 501 des Verbundkörpers 500 in dem in 8 gezeigten Bearbeitungsstand.
  • Die Oberseite 501 des durch das Kompaktieren der Matte 100 gebildeten Verbundkörpers 500 ist im Wesentlichen plan ausgebildet. An der Oberseite 501 des Verbundkörpers 500 schließen die Oberseite 101 der kompaktierten Matte 100 und die Oberseiten 301 der optoelektronischen Halbleiterchips 300 im Wesentlichen bündig ab. Die zwischen Oberseite 101 und Unterseite 102 der Matte 100 bemessene Dicke der Matte 100 ist durch das Kompaktieren der Matte 100 also so reduziert worden, dass die Dicke der Matte 100 nun etwa der Dicke der optoelektronischen Halbleiterchips 300 entspricht.
  • In der Darstellung der 8 ist der Verbundkörper 500 noch über der Oberseite 201 des Trägers 200 angeordnet. Eine durch die Unterseite 102 der Matte 100 und die Unterseiten 302 der optoelektronischen Halbleiterchips 300 gebildete Unterseite 502 des Verbundkörpers 500 ist der Oberseite 201 des Trägers 200 zugewandt. In einem nachfolgenden Bearbeitungsschritt kann der Verbundkörper 500 von dem Träger 200 abgelöst werden. Der Träger 200 kann dann wahlweise bei einer wiederholten Durchführung des beschriebenen Verfahrens wiederverwendet werden.
  • Nachfolgend kann der Verbundkörper 500 entlang von Trennebenen 510 zerteilt werden. Die Trennebenen 510 erstrecken sich dabei zwischen den optoelektronischen Halbleiterchips 300 durch das Material der Matte 100. Das Zerteilen des Verbundkörpers 500 kann beispielsweise durch ein Sägeverfahren erfolgen. Die durch das Zerteilen des Verbundkörpers 500 gebildeten Teile des Verbundkörpers 500, die jeweils mindestens einen optoelektronischen Halbleiterchip 300 umfassen, bilden jeweils ein optoelektronisches Bauelement 10.
  • In einer Ausführungsform des Verfahrens wird der Verbundkörper 500 nicht von dem Träger 200 abgelöst. In diesem Fall kann der Träger 200 als Teil des während des Kompaktierens der Matte 100 gebildeten Verbundkörpers 500 verstanden werden. Der Träger 200 wird in diesem Fall gemeinsam mit den übrigen Teilen des Verbundkörpers 500 zerteilt. Jedes dabei gebildete optoelektronische Bauelement 10 umfasst dann einen Teil des Trägers 200. Der Träger 200 kann dabei beispielsweise als Leiterplatte ausgebildet sein.
  • Die Erfindung wurde anhand der bevorzugten Ausführungsbeispiele näher illustriert und beschrieben. Dennoch ist die Erfindung nicht auf die offenbarten Beispiele eingeschränkt. Vielmehr können hieraus andere Variationen vom Fachmann abgeleitet werden, ohne den Schutzumfang der Erfindung zu verlassen.
  • Bezugszeichenliste
    • 10
    optoelektronisches Bauelement
    100
    Matte
    101
    Oberseite
    102
    Unterseite
    110
    Öffnung
    111
    Rand der Öffnung
    200
    Träger
    201
    Oberseite
    300
    optoelektronische Halbleiterchip
    301
    Oberseite
    302
    Unterseite
    310
    umlaufender Spalt
    320
    Breite
    400
    Kompaktierungsanlage
    410
    Kammer
    500
    Verbundkörper
    501
    Oberseite
    502
    Unterseite
    510
    Trennebene

Claims (16)

  1. Verfahren zum Herstellen eines optoelektronischen Bauelements (10) mit den folgenden Schritten: – Bereitstellen eines Trägers (200) mit einer Oberseite (201); – Bereitstellen einer als Faser-Matrix-Halbzeug ausgebildeten Matte (100) mit einer durchgehenden Öffnung (110); – Anordnen eines optoelektronischen Halbleiterchips (300) über der Oberseite (201) des Trägers (200); – Anordnen der Matte (100) über der Oberseite (201) des Trägers (200) derart, dass der optoelektronische Halbleiterchip (300) in der Öffnung (110) der Matte (100) angeordnet ist; – Kompaktieren der Matte (100), wobei ein die Matte (100) und den optoelektronischen Halbleiterchip (300) umfassender Verbundkörper (500) gebildet wird.
  2. Verfahren nach Anspruch 1, wobei das Verfahren den folgenden weiteren Schritt umfasst: – Ablösen des Verbundkörpers (500) von dem Träger (200).
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Matte (100) mit einer Mehrzahl von durchgehenden Öffnungen (110) bereitgestellt wird, wobei eine Mehrzahl von optoelektronischen Halbleiterchips (300) über der Oberseite (201) des Trägers (200) angeordnet wird, wobei die Matte (100) so über der Oberseite (201) des Trägers (200) angeordnet wird, dass in jeder Öffnung (110) der Matte (100) jeweils ein optoelektronischer Halbleiterchip (300) angeordnet ist, wobei das Verfahren den folgenden weiteren Schritt umfasst: – Zerteilen des Verbundkörpers (500).
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Öffnung (110) der Matte (100) so bemessen ist, dass nach dem Anordnen der Matte (100) über der Oberseite (201) des Trägers (200) ein umlaufender Spalt (310) zwischen dem optoelektronischen Halbleiterchip (300) und dem Rand (111) der Öffnung (110) verbleibt, der eine Breite (320) zwischen 50 µm und 400 µm aufweist, insbesondere eine Breite (320) zwischen 100 µm und 200 µm.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Matte (100) so bereitgestellt und über der Oberseite (201) des Trägers (200) angeordnet wird, dass eine von dem Träger (200) abgewandte Oberseite (101) der Matte (100) über eine von dem Träger (200) abgewandte Oberseite (301) des optoelektronischen Halbleiterchips (300) erhaben ist.
  6. Verfahren nach Anspruch 5, wobei die Oberseite (101) der Matte (100) und die Oberseite (301) des optoelektronischen Halbleiterchips (300) nach dem Kompaktieren der Matte (100) bündig abschließen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Kompaktieren der Matte (100) durch ein Vakuumsackverfahren, in einem Autoklaven oder durch Formpressen erfolgt.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Matte (100) Fasern aufweist, die als quasiisotropes Gelege vorliegen.
  9. Verfahren nach einem der Ansprüche 1 bis 7, wobei die Matte (100) Fasern aufweist, die als unidirektionales Gelege vorliegen.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Matte (100) Glasfasern aufweist, insbesondere Glasfasern, die E-Glas aufweisen.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei die Matte (100) Aramidfasern aufweist.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Matte (100) nach dem Kompaktieren einen Faservolumengehalt zwischen 30% und 70% aufweist, insbesondere einen Faservolumengehalt zwischen 40% und 60%, insbesondere einen Faservolumengehalt zwischen 45% und 55%.
  13. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Matte (100) ein Epoxidharz aufweist.
  14. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bereitstellen der Matte (100) ein Anlegen der Öffnung (110) durch ein Stanzverfahren oder durch ein Schneidverfahren umfasst, insbesondere durch ein Laserschneidverfahren.
  15. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Träger (200) als Leiterplatte, als keramischer Träger oder als metallischer Träger bereitgestellt wird.
  16. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Träger (200) einen ersten thermischen Ausdehnungskoeffizienten aufweist, wobei das Material der Matte (100) nach dem Kompaktieren einen zweiten thermischen Ausdehnungskoeffizienten aufweist, wobei sich der erste thermische Ausdehnungskoeffizient und der zweite thermische Ausdehnungskoeffizient um nicht mehr als 20% unterscheiden, insbesondere um nicht mehr als 10%.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019214996A1 (de) * 2019-09-06 2021-03-11 Siemens Aktiengesellschaft Halbzeug zur Bauteilbestückung, Verfahren zur Bauteilbestückung und Verwendung des Halbzeugs

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111511129B (zh) * 2020-04-15 2021-06-04 深圳市景旺电子股份有限公司 一种不对称板的制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US8704359B2 (en) * 2003-04-01 2014-04-22 Ge Embedded Electronics Oy Method for manufacturing an electronic module and an electronic module
DE102006058068B4 (de) * 2006-12-07 2018-04-05 Infineon Technologies Ag Halbleiterbauelement mit Halbleiterchip und passivem Spulen-Bauelement sowie Verfahren zu dessen Herstellung
US8201326B2 (en) * 2008-12-23 2012-06-19 Infineon Technologies Ag Method of manufacturing a semiconductor device
DE102010054068A1 (de) * 2010-12-10 2012-06-14 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelements und Bauelement
KR20140071813A (ko) * 2012-12-04 2014-06-12 삼성전자주식회사 파이버 상에 형성된 저항성 메모리 소자 및 그 제종 방법
BR112015017238A2 (pt) * 2013-03-05 2017-07-11 Total Res & Technology Feluy artigos rotomoldados de múltiplas camadas
KR102264061B1 (ko) * 2013-09-13 2021-06-14 루미리즈 홀딩 비.브이. 플립-칩 ｌｅｄ를 위한 프레임 기반 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019214996A1 (de) * 2019-09-06 2021-03-11 Siemens Aktiengesellschaft Halbzeug zur Bauteilbestückung, Verfahren zur Bauteilbestückung und Verwendung des Halbzeugs

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