DE102015118309B4 - Verfahren zum bearbeiten eines substrats - Google Patents

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Abstract

Verfahren (100) zum Bearbeiten eines Substrats, wobei das Verfahren (100) aufweist:Ausbilden einer dielektrischen Schicht über dem Substrat, wobei die dielektrische Schicht eine Vielzahl von Testbereichen aufweist (11),Ausbilden einer elektrisch leitfähigen Schicht über der dielektrischen Schicht, um die dielektrische Schicht in der Vielzahl von Testbereichen zu kontaktieren (12), gleichzeitiges elektrisches Prüfen der dielektrischen Schicht in der Vielzahl von Testbereichen,wobei Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren, mithilfe eines elektrisch leitfähigen Materials elektrisch leitend miteinander verbunden werden (13), undTrennen der elektrisch leitfähigen Schicht in Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren (14);wobei das elektrisch leitfähige Material ein Teil der elektrisch leitfähigen Schicht ist.

Description

  • Verschiedene Ausführungsformen betreffen im Allgemeinen ein Verfahren zum Bearbeiten eines Substrats gemäß den Patentansprüchen 1 und 16.
  • Im Allgemeinen kann ein Halbleiterchip (auch integrierte Schaltung, IC, Chip oder Mikrochip genannt) in einer Halbleitertechnologie auf und/oder in einem Substrat (oder einem Wafer oder einem Träger) verarbeitet werden. Das Substrat umfasst üblicherweise eine Vielzahl von Halbleiterchips, die in entsprechenden Bereichen des Wafers verarbeitet werden. Ein vollständig verarbeiteter Halbleiterchip umfasst einige elektrische Schaltungskomponenten, die miteinander verbunden sind, um Rechen- oder Speicheroperationen auszuführen. Zum Fertigen derartiger elektrischer Schaltungskomponenten werden bestimmte dielektrische Schichten in dem Halbleiterchip implementiert, die später während des Betriebs des vollständig verarbeiteten Halbleiterchips hohen elektrischen Feldern standhalten müssen. Diese dielektrischen Schichten müssen hohe Qualitätsnormen erfüllen, da ihre Zuverlässigkeit, elektrischen Feldern standzuhalten, die Funktionsweise der in dem vollständig verarbeiteten Halbleiter betriebenen elektrischen Komponenten beeinflussen kann. Eine fehlerhafte dielektrische Schicht kann einen dielektrischen Durschlag in einer elektrischen Komponente verursachen, was zu einer potenziellen Fehlfunktion des entsprechenden Halbleiterchips führt.
  • Um Halbleiterchips mit einer fehlerhaften dielektrischen Schicht zu ermitteln oder die Zuverlässigkeit von elektrischen Schaltungskomponenten zu beurteilen, werden Testverfahren auf Halbleiterchips bei verschiedenen Stufen während der Bearbeitung in einer Halbleitertechnologie angewendet. Jedoch sind herkömmliche Testverfahren hinsichtlich ihrer Anwendbarkeit begrenzt (abhängig von der konkreten, verwendeten Halbleitertechnologie), was zu unentdeckten Fehlern in Halbleiterchips oder in daraus gefertigten elektrischen Vorrichtungen führt. Die Verbesserung herkömmlicher Testverfahren kann begrenzt sein, erfordert komplexe Schritte und/oder erfordert komplexe Testeinrichtungen, und ist daher zeit- und kostenintensiv. Die US 4 760 032 A beschreibt, das Aufbringen einer SiO2-Schicht über eine Vielzahl von Gate-Elektroden aus Polysilizium, die vom Wafer mittels einer nativen Oxidschicht separiert sind. Die SiO2-Schicht wird über den Gate-Elektroden geöffnet und darüber eine Metallschicht aufgebracht, welche die Gate-Elektroden untereinander elektrisch kontaktiert. Nach einer elektrischen Prüfung wird die Metallschicht weggeätzt. Die CN 1 03 094 253 A betrifft eine Teststruktur für eine Gateoxidschicht, insbesondere eine Teststruktur für eine grenzflächenverbesserte Gateoxidschicht-Teststruktur.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren zum Bearbeiten eines Substrats umfassen: Ausbilden einer dielektrischen Schicht über dem Substrat, wobei die dielektrische Schicht eine Vielzahl von Testbereichen umfassen kann; Ausbilden einer elektrisch leitfähigen Schicht über der dielektrischen Schicht, um die dielektrische Schicht in der Vielzahl von Testbereichen zu kontaktieren; gleichzeitiges elektrisches Prüfen der dielektrischen Schicht in der Vielzahl von Testbereichen, wobei Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren, mithilfe eines elektrisch leitfähigen Materials elektrisch leitend miteinander verbunden werden; und Trennen voneinander der elektrisch leitfähigen Schicht in Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren, wobei das elektrisch leitfähige Material ein Teil der elektrisch leitfähigen Schicht ist oder einen Halbleiter aufweist.
  • In einer Ausgestaltung kann das Verfahren ferner aufweisen ein Ausbilden eines Schichtstapels über den Abschnitten der elektrisch leitfähigen Schicht, um eine logische Verbindung zwischen den Abschnitten der elektrisch leitfähigen Schicht bereitzustellen. In noch einer Ausgestaltung kann das gleichzeitige elektrische Prüfen ein Prüfen der dielektrischen Durchschlagsfestigkeit der dielektrischen Schicht in der Vielzahl von Testbereichen aufweisen. In noch einer Ausgestaltung kann das gleichzeitige elektrische Prüfen ein elektrisches Koppeln einer Testvorrichtung an die Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren, aufweisen. In noch einer Ausgestaltung kann das gleichzeitige elektrische Prüfen ein Bereitstellen eines elektrischen Feldes in der dielektrischen Schicht in der Vielzahl von Testbereichen aufweisen. In noch einer Ausgestaltung kann das Verfahren ferner aufweisen ein zumindest teilweises Entfernen des elektrisch leitfähigen Materials, um die Abschnitte der elektrisch leitfähigen Schicht voneinander zu trennen. In noch einer Ausgestaltung kann das Ausbilden der dielektrischen Schicht ein Ausbilden einer Felddielektrikumsstruktur aufweisen, die die Vielzahl von Testbereichen voneinander trennt. In noch einer Ausgestaltung kann eine Dicke der dielektrischen Schicht in der Vielzahl von Testbereichen von einer Dicke der dielektrischen Schicht in der Felddielektrikumsstruktur verschieden sein. In noch einer Ausgestaltung kann die elektrisch leitfähige Schicht ein Halbleitermaterial aufweisen. In noch einer Ausgestaltung kann das Trennen der Abschnitte der elektrisch leitfähigen Schicht ein Ausbilden einer Grabenstruktur zumindest durch die elektrisch leitfähige Schicht aufweisen. In noch einer Ausgestaltung kann das elektrisch leitfähige Material ein Teil der elektrisch leitfähigen Schicht sein. In noch einer Ausgestaltung können die Abschnitte der elektrisch leitfähigen Schicht getrennt werden, nachdem die dielektrische Schicht in der Vielzahl von Testbereichen geprüft wurde. In noch einer Ausgestaltung können die Abschnitte der elektrisch leitfähigen Schicht getrennt werden, bevor die dielektrische Schicht in der Vielzahl von Testbereichen geprüft wurde. In noch einer Ausgestaltung kann das Verfahren ferner aufweisen ein Ausbilden einer Brückenstruktur, die die Abschnitte der elektrisch leitfähigen Schicht elektrisch verbindet, nachdem sie getrennt wurden, wobei die Brückenstruktur das elektrisch leitfähige Material aufweist. In noch einer Ausgestaltung kann das Ausbilden der Brückenstruktur ein Anordnen einer elektrisch isolierenden Maske zwischen dem elektrisch leitfähigen Material und der dielektrischen Schicht oder ein Anordnen einer elektrisch isolierenden Maske zwischen dem elektrisch leitfähigen Material und der elektrisch leitfähigen Schicht aufweisen. In noch einer Ausgestaltung kann das elektrisch leitfähige Material ein Metall oder eine Metalllegierung aufweisen. In noch einer Ausgestaltung kann das Verfahren ferner aufweisen ein Entfernen der Brückenstruktur, um die Abschnitte der elektrisch leitfähigen Schicht zum Ausbilden eines Schichtstapels über den Abschnitten der elektrisch leitfähigen Schicht freizulegen. In noch einer Ausgestaltung kann das Verfahren ferner aufweisen ein Ausbilden von mindestens einem Sourcebereich und mindestens einem Drainbereich benachbart zu einem Testbereich aus der Vielzahl von Testbereichen, um eine Transistorstruktur auszubilden. In noch einer Ausgestaltung kann das Ausbilden einer elektrisch leitfähigen Schicht ein Ausbilden einer Grabenstruktur zumindest durch die elektrisch leitfähige Schicht aufweisen, um zumindest einen ersten Bereich der elektrisch leitfähigen Schicht von einem zweiten Bereich der elektrisch leitfähigen Schicht elektrisch zu trennen, wobei der erste Bereich der elektrisch leitfähigen Schicht die Abschnitte der elektrisch leitfähigen Schicht aufweist, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren.
  • In verschiedenen Ausführungsformen wird ein Verfahren bereitgestellt, aufweisend: Ausbilden einer Felddielektrikumsstruktur und einer Vielzahl von Gatedielektrikumsbereichen über einem integrierten Schaltungsbereich eines Substrats, wobei die Vielzahl von Gatedielektrikumsbereichen durch die Felddielektrikumsstruktur getrennt wird, elektrisches paralleles Kontaktieren der Vielzahl von Gatedielektrikumsbereichen mittels einer elektrisch leitfähigen Schicht, wobei Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Gatedielektrikumsbereichen kontaktieren, mithilfe eines elektrisch leitfähigen Materials elektrisch leitend miteinander verbunden werden, und gleichzeitiges elektrisches Prüfen der Vielzahl von Gatedielektrikumsbereichen, wobei das elektrisch leitfähige Material Teil der elektrisch leitfähigen Schicht ist und/oder einen Halbleiter aufweist.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen in den verschiedenen Ansichten im Allgemeinen auf gleiche Elemente. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, wobei die Betonung stattdessen im Allgemeinen auf der Veranschaulichung der Prinzipien der Erfindung liegt. In der nachstehenden Beschreibung werden verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen beschrieben. Es zeigen:
    • 1 ein schematisches Ablaufdiagramm eines Verfahrens zum Bearbeiten eines Substrats gemäß verschiedenen Ausführungsformen;
    • 2A bis 2D jeweils ein Substrat bei verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen;
    • 3A bis 3G jeweils ein Substrat bei verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen;
    • 4A bis 4C jeweils ein Substrat bei verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen; und
    • 5A bis 5B jeweils ein Substrat bei verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen.
  • Beschreibung
  • Die nachstehende ausführliche Beschreibung nimmt auf die begleitenden Zeichnungen Bezug, die veranschaulichend konkrete Einzelheiten und Ausführungsformen zeigen, in denen die Erfindung umgesetzt werden kann.
  • Der Begriff „beispielgebend“ wird hier in der Bedeutung „als ein Beispiel, eine Instanz oder Veranschaulichung dienend“ verwendet. Jede Ausführungsform oder jede Ausgestaltung, die hier als „beispielgebend“ beschrieben wird, ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Ausgestaltungen zu verstehen.
  • Der Begriff „über“, der in Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder Fläche ausgebildet wird, verwendet wird, kann hier in der Bedeutung verwendet werden, dass das abgeschiedene Material „direkt auf“, z.B. in direktem Kontakt mit, der besagten Seite oder Fläche ausgebildet werden kann. Der Begriff „über“, der in Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder Fläche ausgebildet wird, verwendet wird, kann hier in der Bedeutung verwendet werden, dass das abgeschiedene Material „indirekt auf” der besagten Seite oder Fläche ausgebildet werden kann, wobei eine oder mehrere zusätzliche Schichten zwischen der besagten Seite oder Fläche und dem abgeschiedenen Material angeordnet werden.
  • Der Begriff „seitlich“, der in Bezug auf die „seitliche“ Erstreckung einer Struktur (oder eines Substrats, z.B. eines Wafers oder eines Trägers) verwendet wird, oder „seitlich“ in der Nähe von, kann hier derart verwendet werden, dass er eine Erstreckung oder eine Lagebeziehung entlang einer Fläche eines Substrats, eines Wafers oder eines Trägers bedeutet. Dies bedeutet, dass eine Fläche eines Substrats (z.B. eine Fläche eines Trägers, oder eine Fläche eines Wafers) als Referenz dienen kann, die üblicherweise als die Hauptbearbeitungsfläche des Substrats (oder die Hauptbearbeitungsfläche des Trägers oder Wafers) bezeichnet wird. Ferner kann der Begriff „Breite“, der in Bezug auf eine „Breite“ einer Struktur (oder eines Strukturelements) verwendet wird, hier derart verwendet werden, dass er die seitliche Erstreckung einer Struktur bedeutet. Ferner kann der Begriff „Höhe“, der in Bezug auf eine Höhe einer Struktur (oder eines Strukturelements) verwendet wird, hier derart verwendet werden, dass er eine Erstreckung einer Struktur entlang einer zu der Fläche eines Substrats senkrechten Richtung (z.B. senkrecht zu der Hauptbearbeitungsfläche eines Substrats) bedeutet. Der Begriff „Dicke“, der hier in Bezug auf eine „Dicke“ einer Schicht verwendet wird, kann hier derart verwendet werden, dass er die räumliche Erstreckung der Schicht senkrecht zu der Fläche der Auflage (des Materials), auf der die Schicht abgeschieden wird, bedeutet. Wenn die Fläche der Auflage parallel zu der Fläche des Substrats (z.B. zu der Hauptbearbeitungsfläche) ist, kann die „Dicke“ der auf der Auflage abgeschiedenen Schicht der Höhe der Schicht gleich sein. Ferner kann sich eine „vertikale“ Struktur auf eine Struktur beziehen, die sich in eine zu der seitlichen Richtung senkrechte Richtung erstreckt (z.B. senkrecht zu der Hauptbearbeitungsfläche eines Substrats), und eine „vertikale“ Erstreckung kann sich auf eine Erstreckung entlang einer zu der seitlichen Richtung senkrechten Richtung (z.B. eine Erstreckung senkrecht zu der Hauptbearbeitungsfläche eines Substrats) beziehen.
  • Der Begriff „Ausbilden“, der in Bezug auf eine Schicht, ein Material, oder einen Bereich verwendet wird, kann sich auf ein Anordnen, Platzieren oder Abscheiden der Schicht, des Materials oder des Bereichs beziehen. Ein Verfahren zum Ausbilden kann verschiedene Abscheidungsverfahren umfassen, zu denen z.B. unter anderem Folgendes gehört: eine chemische Gasphasenabscheidung (CVD), eine physikalische Gasphasenabscheidung (z.B. bei dielektrischen Materialien), ein Elektroabscheiden (auch Elektroplattieren genannt, z.B. bei Metallen oder Metalllegierungen) oder eine Rotationsbeschichtung (z.B. bei fluiden Materialien). Im Allgemeinen kann eine Gasphasenabscheidung durch Sputtern, Laserablation, kathodische Funkenverdampfung oder ein thermisches Aufdampfen durchgeführt werden. Ein Verfahren zum Ausbilden von Metallen kann ein Metallplattieren, z.B. Elektroplattieren oder ein chemisches Plattieren, umfassen. Der Begriff „Ausbilden“, der sich auf eine Schicht, ein Material oder einen Bereich bezieht, kann sich außerdem auf eine chemische Reaktion oder eine Fertigung einer chemischen Zusammensetzung beziehen, wobei z.B. mindestens ein Abschnitt der Schicht, des Materials oder des Bereichs durch eine Umsetzung einer Gruppe von chemischen Substanzen zu der chemischen Zusammensetzung ausgebildet wird. „Ausbilden“ kann zum Beispiel eine Änderung der Positionen von Elektronen durch Aufbrechen oder Bilden von chemischen Bindungen zwischen Atomen der Gruppe von chemischen Substanzen umfassen. „Ausbilden“ kann ferner eine Oxidation oder Reduktion, eine Komplexierung, Fällung, eine Säure-Base-Reaktion, eine Festkörperreaktion, eine Substitution oder Dotierung, Addition oder Abspaltung, Diffusion oder eine photochemische Reaktion umfassen. „Ausbilden“ kann zum Beispiel die Anwendung eines chemischen Reagens auf eine Stammverbindung umfassen, um die chemischen und physikalischen Eigenschaften der Stammverbindung zu ändern; zu diesen gehören unter anderem eine elektrische Leitfähigkeit, eine Phasenzusammensetzung oder optische Eigenschaften usw.
  • Gemäß verschiedenen Ausführungsformen ist ein Verfahren zum elektrischen Prüfen (zum elektrischen Charakterisieren) einer dielektrischen Schicht bereitgestellt. Das hier beschriebene Verfahren kann vor einer Fertigstellung einer elektrischen Schaltungskomponente (oder des entsprechenden Chips), die die dielektrische Schicht umfasst, durchgeführt werden. Außerdem kann eine ermittelte fehlerhafte elektrische Schaltungskomponente vor ihrer Zusammenfügung ausgesondert werden, um die jeweiligen Herstellungskosten zu sparen. Gleichermaßen kann ein vollständiger Wafer mit einer Vielzahl von elektrischen Schaltungskomponenten vor seiner Fertigstellung ausgesondert werden, wenn z.B. ein großer Teil der elektrischen Schaltungskomponenten die elektrische Prüfung (oder entsprechende Kriterien) nicht besteht. Das Verfahren kann einen kostengünstigen, zuverlässigen, schnellen und wirtschaftlichen Arbeitsablauf für eine gleichzeitige elektrische Prüfung von einigen zehn, hundert, tausend oder sogar Millionen von elektrischen Schaltungskomponenten vor ihrer Fertigstellung bereitstellen, ohne dass eine komplexe Testausrüstung erforderlich ist.
  • Gemäß verschiedenen Ausführungsformen kann während einer Fertigung von Halbleitervorrichtungen eine Vielzahl von integrierten Schaltungsstrukturen (auch Halbleiterchip, IC, Chip oder Mikrochip genannt) auf und/oder in einem Substrat (oder einem Wafer oder einem Träger) in entsprechenden Bereichen des Substrats (so genannten aktiven Chipflächen oder aktiven Chipbereichen) unter Verwendung verschiedener Halbleiterbearbeitungstechnologien verarbeitet werden. Eine integrierte Schaltungsstruktur kann eine Vielzahl von elektrischen Schaltungskomponenten umfassen, zu denen unter anderem Transistoren, Widerstände und Kondensatoren gehören können, die miteinander verbunden sind und derart ausgelegt sind, dass sie Rechen- oder Speicheroperationen in der vollständig verarbeiteten integrierten Schaltungsstruktur ausführen. Bei einer weiteren Halbleitervorrichtungsfertigung kann nach der Halbleiterbearbeitung die Vielzahl von integrierten Schaltungsstrukturen durch Wafer-Dicing von dem Substrat vereinzelt werden, um eine Vielzahl von vereinzelten Dies oder vereinzelten Chips (so genannten Halbleiterchips) aus der Vielzahl von integrierten Schaltungsstrukturen des Substrats bereitzustellen. Ferner kann eine letzte Stufe der Halbleitervorrichtungsfertigung Einhäusen (auch Zusammenfügen, Kapselung oder Versiegelung genannt) von vereinzelten Chips umfassen, wobei ein vereinzelter Chip z.B. von einem Stützmaterial (Moldmaterial oder Kapselungsmaterial) umhüllt werden kann, um physische Schäden und/oder eine Korrosion des Chips zu vermeiden. Das Stützmaterial, das den Die oder den Chip umhüllt (so genanntes Package oder Mold), kann außerdem die elektrischen Kontakte stützen, um den Die oder den Chip mit einer peripheren Vorrichtung, z.B. einer Leiterplatte zu verbinden.
  • Gemäß verschiedenen Ausführungsformen können während einer Halbleiterbearbeitung (oder einer Halbleitervorrichtungsfertigung) verschiedene Materialarten verarbeitet werden, um eine integrierte Schaltungsstruktur mit einer Vielzahl von elektrischen Schaltungskomponenten und Verbindungen auszubilden, zu denen unter anderem elektrisch isolierende Materialien, elektrisch halbleitende Materialien (auch als Halbleitermaterial bezeichnet) oder elektrisch leitfähige Materialien gehören können.
  • Gemäß verschiedenen Ausführungsformen kann ein Substrat (z.B. ein Wafer oder ein anderer geeigneter Träger) aus Halbleitermaterialien verschiedener Arten gefertigt werden, die einen Gruppe-IV-Halbleiter (z.B. Silizium oder Germanium), einen Gruppe III-V-Halbleiter (z.B. Galliumarsenid) oder andere Halbleitertypen, einschließlich von zum Beispiel Gruppe-III-Halbleitern, Gruppe-V-Halbleitern oder Polymeren, umfassen. In verschiedenen Ausführungsformen wird das Substrat aus (dotiertem oder undotiertem) Silizium gefertigt; in alternativen Ausführungsformen ist das Substrat ein SOI-Wafer (Silizium auf einem Isolator). Als eine Alternative kann ein beliebiges anderes geeignetes Halbleitermaterial für das Substrat verwendet werden, zum Beispiel ein Halbleiterverbindungsmaterial, wie z.B. Galliumphosphid (GaP), Indiumphosphid (InP), aber auch ein beliebiges geeignetes ternäres Halbleiterverbindungsmaterial oder quaternäres Halbleiterverbindungsmaterial, wie z.B. Indiumgalliumarsenid (InGaAs).
  • Gemäß verschiedenen Ausführungsformen kann ein elektrisch leitfähiges Material ein Metall, eine Metalllegierung, eine intermetallische Verbindung, ein Silizid (z.B. Titansilizid, Molybdänsilizid, Tantalsilizid oder Wolframsilizid), ein leitfähiges Polymer, einen polykristallinen Halbleiter, oder einen stark dotierten Halbleiter, z.B. polykristallines Silizium (auch Polysilizium genannt) oder stark dotiertes Silizium, umfassen. Ein elektrisch leitfähiges Material kann als Material mit einer mäßigen elektrischen Leitfähigkeit, z.B. mit einer elektrischen Leitfähigkeit (gemessen bei Raumtemperatur und einer konstanten Richtung eines elektrischen Feldes) größer als ungefähr 10 S/m, z.B. größer als ungefähr 102 S/m, oder mit einer hohen elektrischen Leitfähigkeit, z.B. größer als ungefähr 104 S/m, z.B. größer als ungefähr 106 S/m, verstanden werden. Zum Beispiel kann ein Metall Wolfram, Aluminium, Kupfer, Nickel, Magnesium, Chrom, Eisen, Zink, Zinn, Gold, Silber, Iridium, Platin oder Titan umfassen. Gemäß verschiedenen Ausführungsformen kann eine Metalllegierung oder eine intermetallische Verbindung ein Metall oder mehr als ein Metall, zum Beispiel verschiedene Zusammensetzungen aus Gold mit Aluminium, Kupfer mit Aluminium, Zusammensetzungen aus Messing oder Bronze, umfassen.
  • Gemäß verschiedenen Ausführungsformen kann ein elektrisch isolierendes Material, z.B. ein dielektrisches Material, als ein Material mit einer schlechten elektrischen Leitfähigkeit, z.B. mit einer elektrischen Leitfähigkeit (gemessen bei Raumtemperatur und einer konstanten Richtung eines elektrischen Feldes) kleiner als ungefähr 10-2 S/m, z.B. kleiner als ungefähr 10-5 S/m, z.B. kleiner als ungefähr 10-7 S/m, verstanden werden. Zum Beispiel kann ein elektrisch isolierendes Material ein Polymer, ein Harz, ein Haftmittel oder einen Resist umfassen.
  • Gemäß verschiedenen Ausführungsformen kann ein dielektrisches Material, z.B. ein Highk-Dielektrikum oder ein Low-k-Dielektrikum, ein Halbleiteroxid, ein Metalloxid, eine Keramik, ein Halbleiternitrid, ein Metallnitrid, ein Halbleiterkarbid, ein Metallkarbid, ein Glas, z.B. Fluorsilikatglas (FSG), ein dielektrisches Polymer, z.B. Benzocyclobuten (BCB) oder Polyimid (PI), ein Silikat, z.B. Hafniumsilikat oder Zirkoniumsilikat, ein Übergangsmetalloxid, z.B. Hafniumdioxid oder Zirkoniumdioxid, ein Oxinitrid, z.B. Siliziumoxinitrid, oder beliebige andere Arten von dielektrischen Materialien umfassen. Ein dielektrisches Material kann einem elektrischen Feld standhalten, ohne durchzuschlagen (mit anderen Worten ohne einen Ausfall seiner isolierenden Eigenschaften zu erfahren, z.B. ohne seine elektrische Leitfähigkeit im Wesentlichen zu verändern). Das maximale elektrische Feld, dem ein dielektrisches Material standhalten kann, wird durch die dielektrische Durchschlagsfestigkeit des dielektrischen Materials beschrieben. In verschiedenen Ausführungsformen kann ein dielektrisches Material eine dielektrische Durchschlagsfestigkeit (gemessen bei Raumtemperatur und einer konstanten Richtung des elektrischen Feldes) aufweisen, die größer als ungefähr 0,1 MV/cm, z.B. größer als ungefähr 1 MV/cm, z.B. größer als ungefähr 10 MV/cm, z.B. größer als ungefähr 15 MV/cm, z.B. größer als ungefähr 20 MV/cm, z.B. größer als ungefähr 50 MV/cm, z.B. größer als ungefähr 100 MV/cm ist.
  • Gemäß verschiedenen Ausführungsformen kann ein Ausbilden von elektrischen Schaltungskomponenten einer integrierten Schaltungsstruktur ein Ausbilden verschiedener Typen von Transistoren umfassen, zu denen unter anderem gehören können: ein Feldeffekttransistor (FET), ein Sperrschicht-Feldeffekttransistor, ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), ein Dual-Gate-MOSFET, ein FREDFET (Fast Revers oder Fast Recovery Epitaxial Diode FET), ein Heterostruktur-FET mit isolierter Gate-Elektrode (Heterostructure Insulated Gate FET), ein modulationsdotierter FET, ein Tunnel-FET, ein Bipolartransistor mit isolierter Gate-Elektrode (IGBT), ein HEMT (Transistor mit hoher Elektronenbeweglichkeit), ein ionensensitiver FET, ein biologisch sensitiver FET, ein Metall-Halbleiter-FET, ein organischer Nanopartikelspeicher-FET (Nanoparticle Organic Memory FET), ein Graphen-Nanoband-FET (Graphene Nanoribbon FET), ein Vertikalschlitz-FET (Vertical-Slit FET), ein Kohlenstoffnanoröhren-FET, ein organischer FET, ein DNA-FET oder ein Quanten-FET. Je nach der konkreten Halbleitertechnologie, in der eine elektrische Schaltungskomponente gefertigt wird, werden verschiedene dielektrische Materialien zum Ausbilden der entsprechenden dielektrischen Schichten verarbeitet. Zum Beispiel kann eine elektrische Schaltungskomponente (z.B. ein FET) in einer komplementären Metall-Oxid-Halbleiter-Technologie (CMOS-Technologie) und/oder in einer DMOS-Technologie (Double-Diffuse-Metall-Oxid-Halbleiter-Technologie) verarbeitet werden.
  • Gemäß verschiedenen Ausführungsformen kann ein Ausbilden eines FETs (hier auch als Transistor oder Transistorstruktur bezeichnet) ein Ausbilden eines Gatedielektrikums (auch als Gatedielektrikumsbereich bezeichnet) aus einem dielektrischen Material über dem Substrat und ein Ausbilden einer Gateelektrode aus einem leitfähigen Material über dem Gatedielektrikum umfassen. Das Gatedielektrikum trennt den Gateanschluss eines FETs von einem darunterliegenden Sourceanschluss und einem darunterliegenden Drainanschluss sowie einem darunterliegenden leitfähigen Kanal, der Source und Drain verbindet, wenn der Transistor eingeschaltet ist (z.B. wenn der Transistor betrieben wird). Um den FET zu betreiben, kann die Gateelektrode (auch Gatemetall oder Gateleiter genannt) elektrisch mit einer Spannung gekoppelt werden, was zu einem elektrischen Feld in dem Gatedielektrikum und der Ausbildung eines leitfähigen Kanals unter dem Gatedielektrikum führt. Das Gatedielektrikum kann eine dielektrische Durchschlagsfestigkeit des FETs definieren, die das maximale elektrische Feld beeinflussen kann, das in dem FET anwendbar ist, um die elektrische Leitfähigkeit des leitfähigen Kanalbereichs zu modulieren. Die dielektrische Durchschlagsfestigkeit des Gatedielektrikums kann daher die Funktionsweise des FETs beeinflussen. Veranschaulichend dient das Gatedielektrikum als eine dielektrische Barriere, so dass der FET eine elektrische Feldstärke im Bereich von größer als ungefähr 1 MV/cm oder größer als ungefähr 5 MV/cm aushalten kann.
  • Analog können gemäß verschiedenen Ausführungsformen andere Arten von elektrischen Schaltungskomponenten mit dielektrischen Schichten, z.B. ein Kondensator mit einem Kondensatordielektrikum, ein Thyristor mit einem Gatedielektrikum oder anderen Dielektrika zu Isolationszwecken (z. B. Zwischenschichtdielektrika), ausgebildet werden. Gemäß verschiedenen Ausführungsformen kann eine integrierte Schaltungsstruktur eine kleinere komplexe integrierte Schaltung mit ungefähr einigen zehn oder einigen hundert elektrischen Schaltungskomponenten oder eine hochkomplexe integrierte Schaltung mit bis zu einigen Millionen oder einigen Billionen von elektrischen Schaltungskomponenten sein.
  • Da die Prozessleistung hinsichtlich einer Reinigung vor der Ausgestaltung des Gatedielektrikums fortlaufend verbessert wird und es versucht wird, eine Kontaminierung des Gatedielektrikums zu vermeiden, wird im Allgemeinen die Dichte von Unvollkommenheiten in Gatedielektrika (Unvollkommenheitsdichte) in einer Halbleiterbearbeitungstechnologie minimiert. Da die Verbesserung begrenzt ist, kann die Minimierung der Dichte von Unvollkommenheiten stagnieren, wobei eine weitere Reduktion der Dichte von Unvollkommenheiten unter 0,1/cm2 weiterhin eine Herausforderung darstellt. Außerdem kann das Auftreten von unspezifischen Abweichungen in der Prozessleistung unvorhersehbar sein, da sie im Wesentlichen unkontrollierbar bleiben, jedoch zu fehlerhaften Systemen (z.B. zu integrierten Schaltungen oder elektrischen Vorrichtungen mit einem fehlerhaften dielektrischen Material) führen können.
  • Herkömmlicherweise wird ein Abschnitt der fehlerhaften (oder zuvor beschädigten) Systeme mithilfe von Belastungstests, z.B. durch Belasten bei erhöhten Temperaturen (auch Burn-In-Belastungstests genannt), und/oder mithilfe (z.B. zusammen mit) einer elektrischen oder optischen Bewertung der Gatedielektrika herausgefiltert. Zum Beispiel wird die Qualität (z.B. die dielektrische Durchschlagsfestigkeit) des Gatedielektrikums in diskreten MOS-Transistoren auf einem Substrat in einer letzten Stufe einer Halbleiterbearbeitung getestet, um Fehler in den Gatedielektrika zu erkennen. Unerkannte fehlerhafte Systeme können in Betrieb, z.B. in einem Fahrzeug, aufgrund dielektrischer Durchschlagseffekte in einem oder in mehr als einem Gatedielektrikum, insbesondere in einer Bipolar-CMOS-DMOS-Technologie (BCD-Technologie) und auch in einer diskreten Metall-Oxid-Halbleiter-Transistortechnologie (MOS-Transistortechnologie) (z.B. einer MOS-Leistungstransistortechnologie) versagen. Ein besonderer Grund dafür kann in der begrenzten oder lückenhaften elektrischen Prüfung der Gatedielektrika, die bei den herkömmlichen Testverfahren zur Verfügung steht, gesehen werden. Zum Beispiel können herkömmliche Testverfahren zum Prüfen von Gatedielektrika, z.B. optische Verfahren oder elektrische Verfahren, zum Bereitstellen einer vollständigen Prüfung von Gatedielektrika, z.B. in einer BCD-Technologie, ungeeignet sein. Zum Beispiel werden die Gatedielektrika elektrisch charakterisiert, indem z.B. der Leckstrom zwischen Gate und Source gemessen wird, wobei der Drain mit der Source verbunden wird, was auch Drain-Source-Source-Leckstromtest (IGSS) genannt wird.
  • Eine Dichte von Unvollkommenheiten von ungefähr 0,1/cm2 kann zum Beispiel ungefähr 30 Fehlern (aufgrund von Ausfällen) in einem 8-Zoll-Wafer entsprechen. Als Beispiel kann für diskrete MOS-Transistoren, die in einer vertikalen Transistortechnologie gefertigt werden (die betrachtete Fläche des Gatedielektrikums kann der gesamten Wafer-Fläche entsprechen), eine bestimmte Anzahl von Ausfällen pro Wafer bis zu einer Testspannung von ungefähr 10 V (IGSS 10) auftreten. Durch Erhöhen der Testspannung bis zu einer Testspannung von ungefähr 30 V (IGSS30) können weitere Ausfälle auf dem Wafer auftreten. Die erkannten (oder ermittelten) Fehler (oder integrierte Schaltungen mit Defekten) können vermerkt, gekennzeichnet (auch Inking genannt) oder ausgesondert werden, um z.B. zum Ausrangieren vorgesehen zu werden.
  • Da eine Prüfung des Gatedielektrikums in einer CMOS-Technologie schwierig sein kann, z.B. können herkömmliche Testverfahren bei mittleren Betriebsspannungen arbeiten und das Gatedielektrikum testen, besteht eine Gefahr dahingehend, dass fehlerhafte Chips unerkannt bleiben und in elektrischen Vorrichtungen implementiert werden können, oder dass sie ausgeliefert und in Platinen (z.B. Leiterplatten) implementiert werden können. Aufgrund logischer Verbindungen (des Schaltungslayouts) in dem Chip können zum Beispiel einige Gatedielektrika in Reihe miteinander verbunden sein und andere können parallel miteinander verbunden sein. Daher kann das jeweilige Schaltungslayout des Chips die Spannung (oder das elektrische Feld) beeinflussen, die jedes Gatedielektrikum in dem Chip empfängt. Fehlerhafte Gatedielektrika, die weniger Spannung empfangen, versagen nicht notwendigerweise hinsichtlich ihrer isolierenden Eigenschaften und verbleiben daher unentdeckt.
  • Außerdem ist es schwierig (oder sogar unmöglich), herkömmliche Testverfahren auf verschiedene Halbleiterbearbeitungstechnologien anzuwenden. Zum Beispiel können Gatedielektrika, die durch polykristallines Silizium abgedeckt sind, elektrisch mit der Source (oder ihrem elektrischen Potential) gekoppelt werden, was dazu führen kann, dass sich Gatedielektrika spezifisch elektrisch nicht charakterisieren lassen, z.B. wenn der Wafer für eine weitere Zusammenfügung bereits fertiggestellt ist. In diesem Fall ist es kompliziert, das komplette Gatedielektrikum in einem Transistor durch Messen des jeweiligen IGSS zu prüfen. Ferner sind herkömmliche Vorgehensweisen, die auf optischen Testverfahren basieren, möglicherweise nicht in der Lage, auf die entsprechenden interessierenden Bereiche, die getestet werden sollen, z.B. ein Grabenoxid, zuzugreifen. Im Fall derart komplizierter Situationen (z.B. hinsichtlich einer elektrischen Prüfung) können bestimmte Teststrukturen gefertigt und geprüft werden, die möglicherweise begrenzte Informationen über die Gateoxidqualität liefern.
  • Da Fehler in einem Gatedielektrikum oder in anderen verarbeiteten dielektrischen Materialien sogar aufgrund lokaler Fremdatome in kleineren Konzentrationen entstehen können, kann es ungewiss bleiben, ob eine Verbesserung herkömmlicher Testverfahren (z.B. optischer Testverfahren) erzielt werden kann, wobei die Prüfung bestimmter Gatedielektrika (z.B. Grabenoxide) weiterhin eine Herausforderung darstellen kann. Daher kann eine Halbleiterbearbeitung mit hohen Qualitätsnormen von einem sehr zuverlässigen und in hohem Maße anwendbaren Prüfverfahren, wie hier beschrieben, profitieren.
  • Ein Verfahren gemäß verschiedenen Ausführungsformen kann ein Vorgehen bereitstellen, jede integrierte Schaltungsstruktur (z.B. eines Chips) elektrisch zu prüfen, um fehlerhafte Chips zu ermitteln und auszusondern. Mit anderen Worten stellt ein Verfahren gemäß verschiedenen Ausführungsformen ein Vorgehen bereit, um die Qualität von dielektrischen Schichten, z.B. von Gatedielektrika (z.B. GOX), zu bewerten, indem Defekte in den dielektrischen Schichten, deren Prüfung herkömmlicherweise kompliziert ist, gesucht und ermittelt werden, z.B. nachdem sie elektrisch miteinander verbunden wurden, z.B. in einer BCD-Technologie oder anderen Technologien, wie hier beschrieben.
  • Gemäß verschiedenen Ausführungsformen können die elektrischen Schaltungskomponenten in oder an entsprechenden Bereichen einer dielektrischen Schicht ausgebildet werden (auch als Testbereiche genannt). Veranschaulichend kann ein Testbereich als ein Abschnitt der dielektrischen Schicht, der (nach einer elektrischen Prüfung) in einer weiteren Halbleiterbearbeitung zu einem Teil einer elektrischen Schaltungskomponente wird (der z.B. in verschiedene Schaltungskomponenten, z.B. Transistoren, aufgeteilt wird), oder als ein Bereich, der aus anderen Gründen besonders interessant sein kann, verstanden werden. Zum Beispiel kann eine integrierte Schaltungsstruktur (oder Chip) Tausende von Transistoren umfassen, von denen jeder in oder an einem Testbereich verarbeitet ist und die teilweise zusammen oder gänzlich zusammen elektrisch geprüft werden können. Bereits ein einzelner fehlerhafter Testbereich in den Tausenden von Transistoren kann durch ein Testsystem erfasst werden und die entsprechende integrierte Schaltung (der entsprechende Chip) kann in einer Datenbank erfasst werden, um später gekennzeichnet (auch Inking genannt) zu werden, damit der Chip z.B. von einer weiteren Zusammenfügung ausgeschlossen wird.
  • Ein Verfahren, wie hier beschrieben, kann ein Ermitteln und Eliminieren von Chips mit Unvollkommenheiten (auch Defektstellen oder Fehler genannt) in derartigen Testbereichen, z.B. Gatedielektrika (z.B. Gateoxiden, die auch GOX genannt werden) oder Kondensatordielektrika, bereitstellen. Zum Beispiel kann ein System (z.B. eine integrierte Schaltungsstruktur oder ein Chip) in einer Vielzahl von entsprechenden Testbereichen elektrisch geprüft werden. Außerdem kann die dielektrische Schicht in Testbereichen, die eine Dicke in einem bestimmten Dickenbereich aufweisen, elektrisch geprüft werden. Zum Beispiel kann ein Auswählen (oder Einteilen) von bestimmten Testbereichen, in denen die dielektrische Schicht gleichzeitig elektrisch geprüft werden soll, auf der Grundlage verschiedener Kriterien, z.B. einer charakteristischen Variablen, z.B. ihrer Dicke, ihres Zwecks in einer weiteren Halbleiterbearbeitung, einer vorherigen optischen Prüfung oder einer vorherigen elektrischen Prüfung, vorgenommen werden. Zum Beispiel kann eine Vielzahl von Testbereichen der dielektrischen Schicht, wie vorstehend beschrieben, verarbeitet werden, um die Vielzahl von Testbereichen in einer ersten elektrischen Prüfung gleichzeitig elektrisch zu prüfen, wobei ein Teil der Vielzahl von Testbereichen der dielektrischen Schicht nach der ersten elektrischen Prüfung, wie hier beschrieben, verarbeitet werden kann, um den Teil der Vielzahl von Testbereichen gleichzeitig in einer zweiten elektrischen Prüfung elektrisch zu prüfen. Systeme, die eine elektrische Prüfung, wie hier beschrieben, z.B. aufgrund einer unzureichenden dielektrischen Qualität (z.B. aufgrund einer unzureichenden dielektrischen Durchschlagsfestigkeit) nicht bestehen, können ausgesondert werden, um eine Auslieferung von Systemen mit Fehlern (auch als fehlerhafte Systeme bezeichnet) zu vermeiden. Um Unvollkommenheiten in derartigen Testbereichen zu ermitteln, z.B. um Unvollkommenheiten vor einer Fertigstellung der elektrischen Schaltungskomponenten zu ermitteln, kann die dielektrische Schicht in den entsprechenden Testbereichen elektrisch geprüft werden. Unvollkommenheiten, die auf verschiedene Ursachen, wie z.B. eine unzureichende Dicke der dielektrischen Schicht in einem oder mehreren Testbereichen (z.B. in einem Gatedielektrikum), Partikeln (z.B. Mikropartikeln oder Nanopartikeln) in einem oder mehreren Testbereichen, kristallografische Defekte in einem oder mehreren Testbereichen und eine Verunreinigung in einem oder mehreren Testbereichen, zurückzuführen sind, können mithilfe des hier beschriebenen Verfahrens ermittelt werden. Zum Beispiel können Unvollkommenheiten, die auf zumindest eine der Ursachen zurückzuführen sind, mithilfe des hier beschriebenen Verfahrens ermittelt werden. Um eine Vielzahl von Testbereichen gleichzeitig elektrisch zu prüfen (z.B. bestimmte GOX-Bereiche, z.B. bestimmte Transistoren), können sie mithilfe einer leitfähigen Schicht, z.B. mithilfe einer Schicht aus polykristallinem Silizium, elektrisch kontaktiert werden. Nachdem die Vielzahl von Testbereichen geprüft wurde, kann die polykristalline Schicht strukturiert und geätzt werden, um Gates für Transistoren auszubilden.
  • Ferner können gemäß verschiedenen Ausführungsformen schwache oder fehlerhafte Systeme oder Substrate (z.B. Wafer) oder ein Los von Substraten (auch Chargen genannt) von einer weiteren Bearbeitung, z.B. von einem Strukturieren von Transistoren daraus, einem Bonden, Beschalten, Häusen oder Bilden von Packages, ausgeschlossen werden. Die von einer weiteren Bearbeitung ausgeschlossenen Substrate können die Produktionskosten reduzieren, da die Kosten für eine Fertigstellung der ausgeschlossenen Produkte entfallen (z.B. findet keine Zusammenfügung statt). Außerdem kann eine umfassende Analyse von Produktionsprozessen, z.B. Ofenprozessen, möglich sein, die eine schnelle Reaktion gemäß den Ergebnissen der elektrischen Prüfung hinsichtlich der Qualität des Gatedielektrikums ermöglicht. Außerdem kann eine Einordnung von Gatedielektrika mit einer ähnlichen Dicke oder ähnlichen elektrischen Eigenschaften z.B. auf der Grundlage des Befunds vorgenommen werden.
  • 1 zeigt ein schematisches Ablaufdiagramm eines Verfahrens 100 zum Bearbeiten eines Substrats (mit anderen Worten eines Trägers, z.B. eines Wafers) gemäß verschiedenen Ausführungsformen, wobei das Verfahren 100 bei 11 ein Ausbilden einer dielektrischen Schicht über dem Substrat umfassen kann. Die dielektrische Schicht kann eine Vielzahl von Testbereichen umfassen. Die Testbereiche können Bereiche sein, in denen die dielektrische Schicht geprüft werden soll. Das Verfahren kann ferner bei 12 ein Ausbilden einer elektrisch leitfähigen Schicht über der dielektrischen Schicht, um die dielektrische Schicht in der Vielzahl von Testbereichen zu kontaktieren, und bei 13 ein gleichzeitiges elektrisches Prüfen der dielektrischen Schicht in der Vielzahl von Testbereichen umfassen, wobei Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren, elektrisch leitfähig miteinander mit (Hilfe von) einem elektrisch leitfähigen Material verbunden werden. Das Verfahren kann ferner bei 14 ein Trennen voneinander der elektrisch leitfähigen Schicht in Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren (um eine Vielzahl von Abschnitten der elektrisch leitfähigen Schicht bereitzustellen, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren), umfassen. Das Verfahren 100 kann ferner wie hier beschrieben ausgelegt sein.
  • Gemäß verschiedenen Ausführungsformen kann das Ausbilden einer elektrisch leitfähigen Schicht über der dielektrischen Schicht, um die dielektrische Schicht in der Vielzahl von Testbereichen zu kontaktieren, ferner ein teilweises Entfernen der leitfähigen Schicht umfassen, um die Vielzahl von kontaktierten Testbereichen zu trennen. Mit anderen Worten kann die leitfähige Schicht (in einem ersten Prozess) mit einem Muster versehen oder strukturiert werden, indem die leitfähige Schicht teilweise entfernt wird, um die Vielzahl von Testbereichen, die kontaktiert (oder die für eine Prüfung vorgesehen) sind, von dem Rest des Wafers zu isolieren. Um getrennte Gateanschlüsse vorzubereiten, kann das Strukturieren (aus dem ersten Prozess) durch weiteres teilweises Entfernen der leitfähigen Schicht (in einem zweiten Prozess) verfeinert werden, z.B. nachdem die dielektrische Schicht in der Vielzahl von Testbereichen elektrisch geprüft wurde.
  • Veranschaulichend kann ein Testbereich aus der Vielzahl von Testbereichen für ein Ausbilden eines Gatedielektrikums oder eines Transistordielektrikums daraus vorgesehen sein. Durch elektrisches Prüfen der Vielzahl von Testbereichen kann ein Wert einer charakteristischen Variablen der Vielzahl von Testbereichen gemessen (oder quantitativ bestimmt) werden. Die charakteristische Variable (z.B. eine elektrische Variable) der Vielzahl von Testbereichen kann unter anderem umfassen: eine dielektrische Durchschlagsfestigkeit der Vielzahl von Testbereichen, einen durch die Vielzahl von Testbereichen fließenden Strom (z.B. eine Stromdichte oder einen Leckstrom), einen Widerstand der Vielzahl von Testbereichen, eine Permittivität (z.B. eine relative Permittivität, auch Dielektrizitätskonstante genannt, oder eine absolute Permittivität) der Vielzahl von Testbereichen, eine Kapazität der Vielzahl von Testbereichen, eine I-U-Charakteristik der Vielzahl von Testbereichen, eine Frequenz oder Phase (z.B. einen Phasenunterschied, auch Phasenverschiebung genannt) eines elektrischen Signals, das an die Vielzahl von Testbereichen angelegt wird, eine elektrische Leitfähigkeit der Vielzahl von Testbereichen, einen Spannungsabfall über der Vielzahl von Testbereichen oder eine elektrische Leistung, die von der Vielzahl von Testbereichen verbraucht wird. Die charakteristische elektrische Variable der Vielzahl von Testbereichen kann temperaturabhängig, zeitabhängig oder frequenzabhängig (z.B. von der Frequenz einer angelegten elektrischen Spannung oder eines angelegten elektrischen Stroms abhängig) sein.
  • Gemäß verschiedenen Ausführungsformen kann eine elektrische Prüfung ein Koppeln eines elektrischen Signals (z.B. eines zeitabhängigen elektrischen Signals, z.B. eines elektrischen Wechselsignals oder eines elektrischen Dauersignals) an die Vielzahl von Testbereichen und ein Messen der charakteristischen elektrischen Variablen der Vielzahl von Testbereichen auf der Grundlage des elektrischen Signals umfassen. Mit anderen Worten entspricht die charakteristische elektrische Variable der Vielzahl von Testbereichen dem elektrischen Signal. Das elektrische Signal kann ein elektrischer Strom, eine elektrische Spannung oder eine elektrische Leistung sein. Zum Beispiel kann eine elektrische Spannung an die Vielzahl von Testbereichen gekoppelt werden und ein entsprechender elektrischer Strom, der durch die Vielzahl von Testbereichen fließt, kann gemessen werden. Analog kann auch ein elektrischer Strom an die Vielzahl von Testbereichen gekoppelt werden und eine entsprechende elektrische Spannung kann gemessen werden. Zum Beispiel können der elektrische Strom und die elektrische Spannung phasenverschoben sein oder eine elektrische Leistung definieren.
  • Gemäß verschiedenen Ausführungsformen kann eine Qualität der Vielzahl von Testbereichen auf der Grundlage des Wertes einer charakteristischen Variablen bewertet werden. Zum Beispiel kann die Qualität der Vielzahl von Testbereichen hinreichend sein, wenn der Wert einer charakteristischen Variablen z.B. in einem vorgegebenen Wertebereich liegt oder z.B. größer als ein vorgegebener Wert ist. Der vorgegebene Wertebereich kann durch die konkreten Anforderungen zum Fertigen von zuverlässigen elektrischen Schaltungskomponenten oder einer zuverlässigen integrierten Schaltungsstruktur aus der Vielzahl von geprüften Testbereichen definiert sein. Mit anderen Worten kann eine Zuverlässigkeit der Vielzahl von Testbereichen auf der Grundlage der charakteristischen Variablen eingestuft werden.
  • 2A bis 2D zeigen jeweils ein Substrat 200 (mit anderen Worten einen Träger 200, z.B. einen Wafer 200) in einer Querschnittsansicht (z.B. entlang der Ebene 111, siehe 5A bis 5B) bei verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen, z.B. während das Verfahren 100 durchgeführt wird.
  • Wie in 2A dargestellt, kann das Substrat 200 ein Halbleitermaterial 102 (z.B. einen Teil eines Wafers oder eines Halbleiterträgers) mit einer ersten Seite 101a (oder einer ersten Fläche 101a) und einer zweiten Seite 101b (oder einer zweiten Fläche 101b), die der ersten Seite 101a (oder der ersten Fläche 101a) gegenüberliegt, umfassen. Gemäß verschiedenen Ausführungsformen kann die erste Fläche 101a eine Hauptbearbeitungsfläche des Substrats 200, z.B. zum Ausbilden elektrischer Schaltungskomponenten, sein. Das Substrat 200 kann eine Dicke (z.B. senkrecht zu der ersten Seite 101a und/oder zu der zweiten Seite 101b) im Bereich von ungefähr 100 µm bis ungefähr 5 mm, z.B. im Bereich von ungefähr 100 µm bis ungefähr 1 mm, z.B. im Bereich von ungefähr 300 µm bis ungefähr 800 µm, aufweisen. Das Substrat 200 kann ein dünnes Substrat 200 oder ein ultradünnes Substrat 200 mit einer Dicke, die kleiner als ungefähr 100 µm ist, z.B. im Bereich von ungefähr 5 µm bis ungefähr 100 µm, z.B. mit einer Dicke kleiner als 50 µm, sein. Gemäß verschiedenen Ausführungsformen kann das Substrat 200, wie hier beschrieben, aus dem Halbleitermaterial 102, das auch als Substratmaterial 102 bezeichnet wird, gefertigt werden.
  • Gemäß verschiedenen Ausführungsformen kann eine dielektrische Schicht 104 auf der ersten Seite 101a (auch obere Seite 101a genannt) des Substrats 200 ausgebildet werden. Die dielektrische Schicht 104 kann, wie hier beschrieben, aus einem dielektrischen Material ausgebildet werden. Zum Beispiel kann das dielektrische Material fest und elektrisch isolierend sein. Zum Beispiel kann die dielektrische Schicht 104 durch Abscheiden des dielektrischen Materials auf dem Substrat 200 ausgebildet werden. Alternativ kann die dielektrische Schicht 104 durch Abscheiden anderer Materialien auf dem Substrat 200 und Umsetzen von diesen zu einem dielektrischen Material, z.B. durch eine chemische Reaktion, z.B. durch Oxidation, z.B. durch thermische Oxidation oder eine Nassoxidation, ausgebildet werden. Zum Beispiel kann die dielektrische Schicht 104 aus dem Halbleitermaterial 102 des Substrats 200 ausgebildet werden, um eine halbleitende Oxidschicht 104 auf dem Substrat auszubilden. Zum Beispiel kann eine dielektrische Schicht 104 in einem Gateoxidbereich 104t ausgebildet werden, indem Silizium des Substrats 200 oxidiert wird, um eine Schicht aus Siliziumdioxid (z.B. mit einer Dicke im Bereich von ungefähr 5 nm bis ungefähr 200 nm) auszubilden.
  • Gemäß verschiedenen Ausführungsformen kann die dielektrische Schicht 104 eine Vielzahl von Testbereichen 104t, z.B. einige zehn, einige hundert, einige tausend oder mehr als einige tausend, z.B. einige Millionen von Testbereichen 104t umfassen. Veranschaulichend kann die Vielzahl von Testbereichen 104t Abschnitte der dielektrischen Schicht 104 sein, in denen die dielektrische Schicht geprüft werden soll. Zum Beispiel kann die Vielzahl von Testbereichen 104t Abschnitte der dielektrischen Schicht 104 sein, aus denen Gatedielektrika z.B. für die Fertigung von einigen Transistoren über der ersten Fläche 101 a gefertigt werden können.
  • Gemäß verschiedenen Ausführungsformen kann die Vielzahl von Testbereichen 104t ein Teil einer im Wesentlichen geschlossenen dielektrischen Schicht 104 sein. Zum Beispiel kann ein zwischen den Testbereichen der Vielzahl von Testbereichen 104t angeordnetes dielektrisches Material dem dielektrischen Material in der Vielzahl von Testbereichen 104t gleich sein. Alternativ kann ein zwischen den Testbereichen der Vielzahl von Testbereichen 104t angeordnetes dielektrisches Material von dem dielektrischen Material in der Vielzahl von Testbereichen 104t verschieden sein. Analog können andere Arten von Materialien zwischen den Testbereichen der Vielzahl von Testbereichen 104t angeordnet werden. In einer alternativen Ausführungsform kann die Vielzahl von Testbereichen 104t voneinander getrennt, mit anderen Worten ein Teil von einer teilweise geschlossenen dielektrischen Schicht 104, sein.
  • Wie in 2B dargestellt, kann eine elektrisch leitfähige Schicht 106 auf der dielektrischen Schicht 104 ausgebildet werden. Die elektrisch leitfähige Schicht 106 kann aus einem elektrisch leitfähigen Material 106e, wie hier beschrieben, ausgebildet werden; das elektrisch leitfähige Material 106e kann fest und elektrisch leitfähig sein. Die elektrisch leitfähige Schicht 106 kann derart ausgebildet werden, dass das elektrisch leitfähige Material 106e jeden Testbereich der Vielzahl von Testbereichen 104t elektrisch kontaktiert.
  • Die elektrisch leitfähige Schicht 106 kann einen Abschnitt der dielektrischen Schicht 104, veranschaulichend mindestens einen Abschnitt der dielektrischen Schicht 104 mit der Vielzahl von Testbereichen 104t, abdecken. Alternativ kann die elektrisch leitfähige Schicht 106 die dielektrische Schicht 104 (z.B. eines Chips) zumindest im Wesentlichen oder vollständig abdecken, um alle Testbereiche 104t der dielektrischen Schicht 104 (z.B. alle Testbereiche 104t des Chips) elektrisch zu kontaktieren.
  • Die elektrisch leitfähige Schicht 106 kann derart ausgebildet werden, dass Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106, die die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t kontaktieren, elektrisch leitfähig miteinander verbunden sind. Mit anderen Worten kann die Vielzahl von Testbereichen 104t mithilfe der elektrisch leitfähigen Schicht 106 (oder des elektrisch leitfähigen Materials 106e) parallel miteinander verbunden werden.
  • Wie in 2C dargestellt, kann die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t elektrisch geprüft 108e werden. Eine Messvorrichtung 108, z.B. eine Messschaltung 108, kann mit der elektrisch leitfähigen Schicht 106 gekoppelt werden, um die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t elektrisch zu prüfen 108e. Die Messvorrichtung 108 (auch Testvorrichtung 108 genannt) kann derart ausgelegt sein, dass sie die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t elektrisch charakterisiert, dass sie z.B. die charakteristische Variable der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t misst 108e, dass sie z.B. eine dielektrische Durchschlagsfestigkeit der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t misst.
  • Wie in 2D dargestellt, können die Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106, die die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t kontaktieren, voneinander getrennt werden. Daher kann eine Grabenstruktur 210 z.B. durch Ätzen (z.B. Nassätzen, Plasmaätzen oder reaktives Ätzen, z.B. reaktives Ionenätzen), Sägen oder Fräsen zumindest durch die elektrisch leitfähige Schicht 106 ausgebildet werden, um zumindest einen ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 von einem zweiten Abschnitt 106b der elektrisch leitfähigen Schicht 106 elektrisch zu trennen. Der erste Abschnitt 106a der elektrisch leitfähigen Schicht 106 kann einen ersten Testbereich der Vielzahl von Testbereichen 104t kontaktieren, und der zweite Abschnitt 106b der elektrisch leitfähigen Schicht 106 kann einen zweiten Testbereich der Vielzahl von Testbereichen 104t kontaktieren.
  • Gemäß verschiedenen Ausführungsformen kann zumindest der erste Abschnitt 106a der elektrisch leitfähigen Schicht 106 (oder analog der zweite Abschnitt 106b der elektrisch leitfähigen Schicht 106) zum Ausbilden einer Gateelektrode 106a für einen Transistor daraus vorgesehen sein. Die Gateelektrode 106a (auch Gateanschluss oder Gatemetall genannt, wenn aus einem Metall gefertigt) kann von dem Substratmaterial 102 durch einen Testbereich aus der Vielzahl von Testbereichen 104t (den Testbereich aus der Vielzahl von Testbereichen 104t, der unter der Gateelektrode 106a liegt) elektrisch isoliert sein. Mit anderen Worten können der erste Abschnitt 106a der elektrisch leitfähigen Schicht 106, das Substratmaterial 102, das unter dem ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 liegt, und der Testbereich aus der Vielzahl von Testbereichen 104t zwischen ihnen weiter verarbeitet werden, um eine Transistorstruktur daraus auszubilden.
  • Alternativ kann zumindest der erste Abschnitt 106a der elektrisch leitfähigen Schicht 106 (oder analog der zweite Abschnitt 106b der elektrisch leitfähigen Schicht 106) zum Ausbilden einer Elektrode 106a eines Kondensators daraus (auch Kondensatoranschluss 106a genannt) vorgesehen sein. Der Kondensatoranschluss 106a kann von dem Substratmaterial 102 durch einen Testbereich aus der Vielzahl von Testbereichen 104t (den Testbereich aus der Vielzahl von Testbereichen 104t, der unter dem Kondensatoranschluss 106a liegt) elektrisch isoliert sein. Mit anderen Worten können der erste Abschnitt 106a der elektrisch leitfähigen Schicht 106, das Substratmaterial 102, das unter dem ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 liegt, und der Testbereich aus der Vielzahl von Testbereichen 104t zwischen ihnen weiter verarbeitet werden, um einen Kondensator daraus auszubilden.
  • 3A bis 3G zeigen jeweils ein Substrat 200 (mit anderen Worten einen Träger 100, z.B. einen Wafer 100) in einer Querschnittsansicht (z.B. entlang der Ebene 111, siehe 5A bis 5B) bei verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen, z.B. während das Verfahren 100 durchgeführt wird.
  • Gemäß verschiedenen Ausführungsformen kann die dielektrische Schicht 104 mithilfe von verschiedenen in der Halbleitertechnologie bekannten Verfahren, z.B. durch lokales Ätzen (z.B. unter Verwendung einer Maske, z.B. einer Fotolackmaske oder einer Nitridmaske) oder eine lokale chemische Reaktion (z.B. lokale Oxidation) oder eine lokale Abscheidung, z.B. unter Verwendung einer Maske, mit einem Muster versehen oder strukturiert werden. Die dielektrische Schicht 104 kann derart mit einem Muster versehen oder strukturiert werden, dass eine Vielzahl von Aussparungen 104r in der dielektrischen Schicht 104 bereitgestellt wird, wie in 3A dargestellt. Eine Aussparung aus der Vielzahl von Aussparungen 104r kann einen Testbereich der Vielzahl von Testbereichen 104t definieren. Mit anderen Worten kann das Ausbilden der dielektrischen Schicht eine Aussparung 104r in mindestens einem Testbereich aus der Vielzahl von Testbereichen 104t bereitstellen.
  • Gemäß verschiedenen Ausführungsformen können mindestens zwei Testbereiche aus der Vielzahl von Testbereichen 104t durch eine Felddielektrikumsstruktur 104b (z.B. ein Feldoxid 104b) voneinander getrennt werden. Die Dicke der dielektrischen Schicht 104 in der Felddielektrikumsstruktur 104b kann größer sein als die Dicke der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t. Die Dicke der dielektrischen Schicht 104 in der Felddielektrikumsstruktur 104b kann im Bereich von ungefähr 100 µm bis ungefähr 2000 µm liegen. Zum Beispiel kann die Vielzahl von Testbereichen 104t in einem dickeren Dielektrikum (auch als dielektrisches Material bezeichnet), z.B. einem Feldoxid 104b, einer flachen Grabenisolation 104b oder einer lokalen Oxidation von Silizium 104b (auch LOCOS-Oxid genannt), implementiert werden oder von ihm umgeben sein. Veranschaulichend kann die Felddielektrikumsstruktur 104b eine seitliche Isolation zwischen jeweiligen Transistoren eines vollständig verarbeiteten Chips, die aus der Vielzahl von Testbereichen 104t verarbeitet wurden, bereitstellen.
  • Wie in 3B dargestellt, kann die elektrisch leitfähige Schicht 106 die dielektrische Schicht 104 in der Vielzahl von Aussparungen 104r kontaktieren. Gemäß verschiedenen Ausführungsformen kann die elektrisch leitfähige Schicht 106 aus dem elektrisch leitfähigen Material 106e gefertigt werden, das die Vielzahl von Aussparungen 104r elektrisch (parallel) verbindet. Veranschaulichend kann die elektrisch leitfähige Schicht 106 in physischem Kontakt mit einer unteren Seite einer Aussparung aus der Vielzahl von Aussparungen 104r stehen. Mit anderen Worten kann die elektrisch leitfähige Schicht 106 die Vielzahl von Aussparungen 104r zumindest teilweise füllen.
  • Ferner kann eine Grabenstruktur 310 (auch als zweite Grabenstruktur 310 bezeichnet) zumindest durch die elektrisch leitfähige Schicht 106 ausgebildet werden, um einen ersten Bereich 306a der elektrisch leitfähigen Schicht 106 von einem zweiten Bereich 306b der elektrisch leitfähigen Schicht 106 elektrisch zu trennen, wie in 3C dargestellt. Der erste Bereich 106a der elektrisch leitfähigen Schicht 106 kann mit der Vielzahl von Aussparungen 104r in Kontakt stehen. Veranschaulichend kann der erste Bereich 106a der elektrisch leitfähigen Schicht 106 einem aktiven Chipbereich106a entsprechen.
  • Gemäß verschiedenen Ausführungsformen kann eine Testvorrichtung 108 mit dem ersten Bereich 306a der elektrisch leitfähigen Schicht 106 z.B. mithilfe eines elektrischen Drahts 308, z.B. durch Bonden oder Einpresskontakte, elektrisch gekoppelt werden, wie in 3D dargestellt. Die Vielzahl von Aussparungen 104r kann parallel verbunden und mit der Testvorrichtung 108 für eine (gleichzeitige) elektrische Prüfung der Vielzahl von Aussparungen 104r gekoppelt werden. Die Testvorrichtung 108 kann ferner mit dem Halbleitermaterial 102 des Substrats 200 z.B. mithilfe eines elektrischen Drahts 308, z.B. durch Bonden oder Einpresskontakte elektrisch gekoppelt werden. Die Prüfvorrichtung 108 kann mit einem Chuck (auch Wafer-Chuck genannt) elektrisch gekoppelt werden, auf dem das Substrat 200 zum Bearbeiten angebracht (und befestigt) werden kann.
  • Gemäß verschiedenen Ausführungsformen kann die Testvorrichtung 108 eine Wechselspannung (AC) oder eine Gleichspannung (DC) bereitstellen und kann derart ausgelegt sein, dass sie einen elektrischen Strom zwischen dem ersten Bereich 306a der elektrisch leitfähigen Schicht 106 und dem Halbleitermaterial 102 des Substrats 200, mit anderen Worten einen Strom, der durch die Vielzahl von Aussparungen 104r gleichzeitig (in eine vertikale Richtung) fließt, misst.
  • Wie in 3E dargestellt, kann nach der elektrischen Prüfung die Grabenstruktur 210 (auch als erste Grabenstruktur 210 bezeichnet) ausgebildet werden, um den ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 von dem zweiten Abschnitt 106b der elektrisch leitfähigen Schicht 106 zu trennen. Der erste Abschnitt 106a der elektrisch leitfähigen Schicht 106 und der zweite Abschnitt 106b der elektrisch leitfähigen Schicht 106 können ein Teil des ersten Bereichs 306a (oder eines ersten aktiven Chipbereichs 306a) der elektrisch leitfähigen Schicht 106 sein.
  • Mit anderen Worten kann das Ausbilden der Grabenstruktur 210 in dem ersten Bereich 306a der elektrisch leitfähigen Schicht (nach der elektrischen Prüfung) die elektrische Kopplung zwischen dem ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 und dem zweiten Abschnitt 106b der elektrisch leitfähigen Schicht 106 aufheben. Daher kann eine Vielzahl von elektrisch getrennten Gateanschlüssen 106a, 106b (oder Kondensatoranschlüssen 106a, 106b) aus dem ersten Bereich 306 der elektrisch leitfähigen Schicht 106 verarbeitet werden, wobei jeder Gateanschluss aus der Vielzahl von getrennten Gateanschlüssen 106a, 106b eine Aussparung aus der Gruppe von Aussparungen 104r (oder einen Testbereich 104t) elektrisch kontaktiert.
  • Wie in 3F dargestellt, können mindestens ein Sourcebereich 302a und/oder mindestens ein Drainbereich 320d benachbart zu einer Aussparung 104r (die mit dem ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 elektrisch verbunden ist) aus der Vielzahl von Aussparungen ausgebildet werden, um eine Transistorstruktur 320 auszubilden (exemplarisch als eine Querschnittsansicht senkrecht zu einem leitfähigen Kanal, der in Betrieb der Transistorstruktur 320 gebildet werden kann, dargestellt). Mit anderen Worten können mindestens ein Sourcebereich 302a und/oder mindestens ein Drainbereich 320d benachbart zu einem Testbereich 104t (der durch den ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 elektrisch kontaktiert ist) aus der Vielzahl von Testbereichen 104t ausgebildet werden, um eine Transistorstruktur 320 auszubilden. Ein Sourcebereich 302s und/oder ein Drainbereich 320d können durch Dotieren (z.B. durch Ionenimplantation) des Halbleitermaterials 102 des Substrats, um einen p-Typ-dotierten Halbleiterbereich 320s oder einen n-Typ-dotierten Halbleiterbereich 320d auszubilden, ausgebildet werden. Die Transistorstruktur 320 kann den ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106, der die Gateelektrode 106a bereitstellt, den Sourcebereich 302s und/oder den Drainbereich 320d umfassen. Ein Ausbilden des Sourcebereichs 302s und/oder des Drainbereichs 320d kann vor einer elektrischen Prüfung oder alternativ nach einer elektrischen Prüfung durchgeführt werden.
  • Wie in 3G dargestellt, können weitere Transistoren 320 oder Kondensatoren 322 (auch als elektrische Schaltungskomponenten 320, 322 bezeichnet) ausgebildet werden, um eine Vielzahl von Transistoren 320 und/oder eine Vielzahl von Kondensatoren 322 aus dem ersten Bereich 106 der elektrisch leitfähigen Schicht, die die dielektrische Schicht kontaktiert, auszubilden. Gemäß verschiedenen Ausführungsformen kann ein Schichtstapel 112 über der elektrisch leitfähigen Schicht 106 ausgebildet werden. Der Schichtstapel 112 kann eine Metallisierungsschicht 112m umfassen, die die leitfähige Schicht 106 in entsprechenden Bereichen, z.B. dem ersten Bereich 106a und/oder dem zweiten Bereich 106b, kontaktiert. Daher kann die Metallisierungsschicht 112m strukturiert und/oder mit einem Muster versehen werden, um eine logische Verbindung (oder ein Verbindungs-Layout) zwischen den entsprechenden Bereichen der leitfähigen Schicht 106 vorzusehen. Ferner kann der Schichtstapel 112 eine nicht leitfähige Schicht 112n (z.B. eine dielektrische Zwischenschicht, z.B. eine Oxid-Zwischenschicht) umfassen, die z.B. aus einem zwischen der elektrisch leitfähigen Schicht 106 und der Metallisierungsschicht 112m angeordneten isolierenden Material ausgebildet wird. Die nicht leitfähige Schicht 112n kann Kontaktlöcher (auch Durchkontaktierungen genannt) über den entsprechenden Bereichen der leitfähigen Schicht 106 umfassen, durch welche die Metallisierungsschicht 112m verlaufen kann, um die elektrisch leitfähige Schicht 106 zu kontaktieren.
  • Die Metallisierungsschicht 112m kann aus einem Metall, z.B. Kupfer oder Aluminium, einer Metalllegierung oder einer intermetallischen Verbindung (auch als Metallschicht 112m bezeichnet) ausgebildet werden und kann derart ausgelegt werden, dass sie zumindest den ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 (auch als erster Gateanschluss 106a bezeichnet) mit dem zweiten Abschnitt 106b der elektrisch leitfähigen Schicht 106 (auch als zweiter Gateanschluss 106b bezeichnet) elektrisch miteinander verbindet. Mit anderen Worten kann der Schichtstapel 112 die elektrischen Schaltungskomponenten 320, 322 elektrisch miteinander koppeln, um eine logische Verbindung zwischen den elektrischen Schaltungskomponenten 320, 322 zu bilden, die derart ausgelegt werden können, dass sie Rechen- oder Speicheroperationen, Schaltoperationen (einschließlich von Leistungsbauelementen) und analoge Operationen ausführen. Veranschaulichend können die elektrischen Schaltungskomponenten 320, 322, die logisch miteinander verbunden sind, ein Teil einer integrierten Schaltungsstruktur (oder eines Chips) sein oder diese bilden. Gemäß verschiedenen Ausführungsformen kann der Schichtstapel 112 weitere Metallisierungsschichten 112m und entsprechende nicht leitfähige Schichten 112n zwischen den weiteren Metallisierungsschichten 112m, die eine mehrschichtige Metallisierungsstruktur (auch Back-End-of-Line (BEOL) genannt) bilden, umfassen. Eine mehrschichtige Metallisierungsstruktur kann komplexe Verbindungs-Layouts, wie von einer sehr komplexen integrierten Schaltungsstruktur erforderlich, bereitstellen.
  • 4A bis 4C zeigen jeweils ein Substrat 200 in einer Querschnittsansicht (z.B. entlang der Ebene 111, siehe 5A oder 5B) bei verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen, z.B. während das Verfahren 100 durchgeführt wird.
  • Nach dem Ausbilden der dielektrischen Schicht 104 und nach dem Ausbilden der elektrisch leitfähigen Schicht 106 können, wie in 4A dargestellt, die erste Grabenstruktur 210 und die zweite Grabenstruktur 310 z.B. zusammen, z.B. in einem Prozess, z.B. indem sie eine Maske gemeinsam nutzen, ausgebildet werden. Die erste Grabenstruktur 210 kann den ersten Bereich 306a in zumindest den ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 und den zweiten Abschnitt 106b der elektrisch leitfähigen Schicht 106 trennen. Die zweite Grabenstruktur 310 kann die leitfähige Schicht 106 in zumindest den ersten Bereich 306a der elektrisch leitfähigen Schicht 106 und den zweiten Bereich 306b der elektrisch leitfähigen Schicht 106 trennen.
  • Gemäß verschiedenen Ausführungsformen kann nach dem Ausbilden der ersten Grabenstruktur 210 und der zweiten Grabenstruktur 310 eine Brückenstruktur 402 über dem ersten Bereich 306a der elektrisch leitfähigen Schicht 106 ausgebildet werden, wie in 4B dargestellt. Die Brückenstruktur 402 kann zumindest den ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 und den zweiten Abschnitt 106b der elektrisch leitfähigen Schicht 106 elektrisch kontaktieren. Die Brückenstruktur 402 kann das elektrisch leitfähige Material 106e umfassen, um den ersten Bereich 306a in den Abschnitten 106a, 106b der elektrisch leitfähigen Schicht 106 elektrisch zu kontaktieren, so dass die Vielzahl von Testbereichen 104t miteinander parallel elektrisch leitend verbunden werden kann.
  • Gemäß verschiedenen Ausführungsformen kann die Brückenstruktur derart ausgebildet werden, dass sie die dielektrische Schicht 104 in Testbereichen 104t mit im Wesentlichen gleicher Dicke verbindet. Daher kann die Dicke der dielektrischen Schicht 104 in den Testbereichen 104t z.B. mithilfe optischer Verfahren, z.B. mit einem Ellipsometer, gemessen werden, bevor sie elektrisch verbunden werden. Eine im Wesentlichen gleiche Dicke kann derart verstanden werden, dass die Testbereiche 104t eine Dickenverteilung mit einer mittleren Dicke aufweisen; die Abweichung (oder der Wertebereich) der Dickenverteilung kann weniger als ungefähr 30 % der mittleren Dicke, z.B. weniger als ungefähr 20 %, z.B. weniger als ungefähr 10 % betragen. In diesem Fall kann das elektrische Feld, das durch Anlegen einer Spannung an die Testbereiche 104t mit einer im Wesentlichen gleichen Dicke erzeugt wird, im Wesentlichen gleich sein, wodurch die Prüfergebnisse vergleichsweise erleichtert werden.
  • Gemäß verschiedenen Ausführungsformen kann die Brückenstruktur 402 (fakultativ) eine elektrisch isolierende Maske 106i umfassen, die aus einem elektrisch isolierenden Material, z.B. aus einem Harz, einem Resist (z.B. Fotolack), oder einem elektrisch isolierenden Polymer ausgebildet wird. Die elektrisch isolierende Maske 106i kann über der elektrisch leitfähigen Schicht 106 und über der dielektrischen Schicht 104 derart ausgebildet werden, dass sie zumindest die erste Grabenstruktur 210 vollständig füllt. Mit anderen Worten kann die elektrisch isolierende Maske 106i die dielektrische Schicht 104 von dem elektrisch leitfähigen Material 106e elektrisch isolieren.
  • Gemäß verschiedenen Ausführungsformen kann die elektrisch isolierende Maske 106i eine Vielzahl von Durchkontaktierungen 404 umfassen. Jede Durchkontaktierung aus der Vielzahl von Durchkontaktierungen 404 kann sich (vertikal) vollständig durch das isolierende Material der elektrisch isolierenden Maske 106i in einem Abschnitt 106a, 106b der elektrisch leitfähigen Schicht 106 erstrecken. Das elektrisch leitfähige Material 106e kann in der Vielzahl von Durchkontaktierungen 404 derart angeordnet werden, dass die Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106 durch das elektrisch leitfähige Material 106e elektrisch leitend miteinander verbunden werden.
  • Alternativ kann gemäß verschiedenen Ausführungsformen das isolierende Material der elektrisch isolierenden Maske 106i ausschließlich zumindest teilweise die erste Grabenstruktur 210 füllen. Gemäß verschiedenen Ausführungsformen kann das elektrisch leitfähige Material 106e alternativ zumindest teilweise die erste Grabenstruktur 210 füllen, mit anderen Worten kann die Brückenstruktur 104 nicht notwendigerweise die elektrisch isolierende Maske 106i umfassen.
  • Wie in 4C dargestellt, kann das elektrisch leitfähige Material 106e mit der Messvorrichtung 108 elektrisch gekoppelt werden. Daher kann eine Kontaktsonde 408 (auch Testsonde 108 genannt) das elektrisch leitfähige Material 106e elektrisch kontaktieren. Die Testsonde 408 (z.B. ein Stift, eine Spitze, ein Nagel, ein Bolzen oder eine Nadel) kann ein Teil eines Kontaktsondenarrays (auch Testgitter genannt), z.B. einer Halterung mit starren Stiften, eines Nadeltesters (auch Nadelbettadapter genannt) oder eines In-Circuit-Testadapters, sein.
  • Gemäß verschiedenen Ausführungsformen kann die Kontaktsonde 408 mit der Messvorrichtung 108 z.B. unter Verwendung einer Kontaktstruktur 308 mit elektrischen Drähten und elektrischen Leitungen elektrisch gekoppelt werden. Die Kontaktsonde 408, die Messvorrichtung 108 und die Kontaktstruktur 308 können ein Teil eines Testsystems 418, z.B. eines In-Circuit-Testsystems oder eines befestigungsfreien In-Circuit-Testsystems, sein. Das Testsystem 418 kann zum parallelen Prüfen der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t ausgelegt sein, wie hier beschrieben. Ferner kann das Testsystem 418 derart ausgelegt sein, dass es zumindest den ersten Bereich 306a der elektrisch leitfähigen Schicht 106 und den zweiten Bereich 306b der elektrisch leitfähigen Schicht 106 parallel oder in Reihe elektrisch kontaktiert, dass es eine Vielzahl von Bereichen 306a, 306b der elektrisch leitfähigen Schicht 106 parallel oder in Reihe elektrisch prüft.
  • Nach dem Prüfen der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t kann die Brückenstruktur 402 z.B. durch Ätzen (z.B. Nassätzen, Plasmaätzen oder reaktives Ätzen) oder Strippen (auch Resist-Strippen genannt) entfernt (oder gelöst) werden. Das Entfernen der Brückenstruktur 402 kann die elektrisch leitfähige Schicht 106 freilegen. Nach dem Entfernen der Brückenstruktur 402 kann ein Schichtstapel 112, z.B. mit einer Metallschicht 112m, über der elektrisch leitfähigen Schicht 106 ausgebildet werden, wie hier beschrieben (siehe z.B. 3G). Durch Verwenden der elektrisch isolierenden Maske 106i kann das Entfernen (oder Lösen) des elektrisch leitfähigen Materials 106e in Abhängigkeit von dem zum Ausbilden der elektrisch isolierenden Maske 106i verwendeten Material erleichtert werden. Zum Beispiel kann die Brückenstruktur 402 mithilfe eines organischen Lösemittels (z.B. Aceton) gelöst werden, wenn die elektrisch isolierende Maske 106i aus einem Resist gefertigt ist (auch Resist-Strippen genannt).
  • 5A zeigt ein Substrat 200 in einer Draufsicht (in einer Richtung zur ersten Fläche 101a des Substrats hin) bei verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen, z.B. während das Verfahren 100 durchgeführt wird. 5A zeigt zum Beispiel ein Substrat 200 bei einer Stufe während einer Bearbeitung gemäß 2B, 3B oder 4B.
  • Wie hier beschrieben, kann die zweite Grabenstruktur 310 ausgebildet werden, um zumindest den ersten Bereich 306a der elektrisch leitfähigen Schicht 106 von dem zweiten Bereich 306b der elektrisch leitfähigen Schicht 106 elektrisch zu trennen. Zum Beispiel kann sich die zweite Grabenstruktur 310 auch in die dielektrische Schicht 104 erstrecken, oder die zweite Grabenstruktur 310 kann sich auch in das Substrat 200 erstrecken. Zum Beispiel kann die zweite Grabenstruktur 310 in einem Kerbbereich des Substrats 200 ausgebildet werden.
  • Gemäß verschiedenen Ausführungsformen kann ein Chip (auch Halbleiterchip genannt) durch Entfernen von Material aus dem Kerbbereich des Substrats 200 von dem Substrat 200 (z.B. einem Wafer) vereinzelt werden (auch Dicing oder Zerschneiden des Wafers genannt). Zum Beispiel kann das Entfernen von Material aus dem Kerbbereich des Substrats 200 durch Ritzen und Brechen, Spalten, Blade-Dicing oder mechanisches Sägen (z.B. unter Verwendung einer Trennsäge (Dicing-Säge)) durchgeführt werden. Mit anderen Worten kann der Chip mithilfe eines Dicing-Prozesses (auch Wafer-Dicing-Prozess genannt) vereinzelt werden. Nach dem Dicing-Prozess kann der Chip elektrisch kontaktiert und z.B. mithilfe von Moldmaterialien in einem Chipträger (auch Chipgehäuse genannt) gekapselt werden, der anschließend für einen Gebrauch in elektronischen Vorrichtungen, wie z.B. Rechnern, geeignet sein kann. Zum Beispiel kann der Chip an einen Chipträger mithilfe von Drähten gebondet werden, und der Chipträger kann an eine Leiterplatte gelötet werden.
  • Mit anderen Worten können der erste Bereich 306a der elektrisch leitfähigen Schicht 106 und der zweite Bereich 306b der elektrisch leitfähigen Schicht 106 einem ersten aktiven Chipbereich 306b zum Bearbeiten eines ersten Chips daraus und einem zweiten aktiven Chipbereich 306b zum Bearbeiten eines zweiten Chips daraus entsprechen. Ferner können der erste Bereich 306a der elektrisch leitfähigen Schicht 106 und der zweite Bereich 306b der elektrisch leitfähigen Schicht 106 jeweils eine Vielzahl von Testbereichen 104t kontaktieren, die für eine Bearbeitung zum Ausbilden des entsprechenden Chips daraus vorgesehen sein können. Veranschaulichend kann das Verfahren 100 angewendet werden, um die dielektrische Schicht 104 in einem aktiven Chipbereich, in dem ein Chip gefertigt wird, zu prüfen.
  • Gemäß verschiedenen Ausführungsformen kann das elektrisch leitfähige Material 106e lokal (z.B. unter Verwendung einer Maske) derart angeordnet werden, dass die Vielzahl von Testbereichen 104t durch das elektrisch leitfähige Material 106e parallel verbunden wird, z.B. nach dem Ausbilden der ersten Grabenstruktur 210 (ohne die zweite Grabenstruktur 310 auszubilden). Mit anderen Worten kann das elektrisch leitfähige Material 106e lokal über dem ersten Bereich 306a der elektrisch leitfähigen Schicht 106 angeordnet (z.B. abgeschieden) werden.
  • Gemäß verschiedenen Ausführungsformen können einige Testbereiche 104t gleichzeitig elektrisch geprüft werden, z.B. können ungefähr einige zehn, einige hundert, sogar bis einige Millionen oder einige Billionen von Testbereichen 104t gleichzeitig elektrisch geprüft werden. Zum Beispiel können im Wesentlichen die fertiggestellte aktive Chipfläche einer kleineren komplexen integrierten Schaltungsstruktur sowie im Wesentlichen die fertiggestellte aktive Chipfläche einer hochkomplexen integrierten Schaltungsstruktur gleichzeitig in entsprechenden Testbereichen 104t elektrisch geprüft werden.
  • 5B zeigt ein Substrat 200 in einer Draufsicht (in einer Richtung zur ersten Fläche 101a des Substrats hin) bei verschiedenen Stufen während einer Bearbeitung gemäß verschiedenen Ausführungsformen, z.B. während das Verfahren 100 durchgeführt wird. 5B zeigt zum Beispiel ein Substrat bei einer Stufe während einer Bearbeitung gemäß 2D, 3E, 3F oder 4A. Gemäß verschiedenen Ausführungsformen kann die elektrisch leitfähige Schicht 106 die Testbereiche 104t teilweise überlappen.
  • Wie hier beschrieben, kann die erste Grabenstruktur 210 zumindest den ersten Abschnitt 106a der elektrisch leitfähigen Schicht 106 von dem zweiten Abschnitt 106b der elektrisch leitfähigen Schicht 106 trennen. Die erste Grabenstruktur 210 kann sich außerdem in die dielektrische Schicht 104 erstrecken, oder sie kann sich auch in das Substrat 200 erstrecken. Die erste Grabenstruktur 210 kann derart ausgelegt sein, dass sie ein elektrisch isolierendes Material aufnimmt, z.B. um die unter der Vielzahl von Testbereichen 104t liegenden Abschnitte des Substrats 200 elektrisch zu isolieren, um z.B. eine flache Grabenisolation (STI) auszubilden, um z.B. eine Felddielektrikumsstruktur (z.B. in der ersten Grabenstruktur 210) auszubilden.
  • Um einzuschätzen, ob ein Verfahren 100 gemäß verschiedenen Ausführungsformen während einer Halbleiterbearbeitung angewendet wurde, kann die dielektrische Schicht 104 eines Chips oder eines Substrats 200 bei verschiedenen Bearbeitungsstufen analysiert werden. Zum Beispiel können Stufen oder Oberflächenunregelmäßigkeiten in den Gatedielektrika 104t (z.B. in einem GOX), die, wie hier beschrieben, elektrisch kontaktiert wurden, nach dem Anwenden des Verfahrens 100 verbleiben und können sogar nachweisbar sein, nachdem die dielektrische Schicht 104 zum Ausbilden eines Chips vollständig verarbeitet wurde. Zum Beispiel kann das Ausbilden einer Brückenstruktur 402, wie hier beschrieben, Oberflächenunregelmäßigkeiten in der dielektrischen Schicht 104 erzeugen, die beweisbar sein können. Zum Beispiel kann ein Vereinzeln der Testbereiche 104t in zwei Schritten (durch eine erste Grabenstruktur 210 und eine zweite Grabenstruktur 310), wie hier beschrieben, Oberflächenunregelmäßigkeiten in der dielektrischen Schicht 104 erzeugen, die beweisbar sein können. Die dielektrische Schicht 104 eines Chips oder eines Substrats 200 bei verschiedenen Bearbeitungsstufen kann mithilfe einer physikalischen Fehleranalyse analysiert werden, die ein Zerlegen des Chips oder des Substrats 200 Schicht für Schicht und Analysieren des Chips oder des Substrats 200 während der Schicht-für-Schicht-Zerlegung z.B. mithilfe von Elektronenmikroskopie umfasst.
  • Gemäß verschiedenen Ausführungsformen kann ein Verfahren 100 zum Bearbeiten eines Substrats 200 umfassen: Ausbilden einer dielektrischen Schicht 104 über dem Substrat 200, wobei die dielektrische Schicht 104 eine Vielzahl von Testbereichen 104t umfassen kann, die Bereiche darstellen können, in denen die dielektrische Schicht 104 geprüft werden soll; Ausbilden einer elektrisch leitfähigen Schicht 106 über der dielektrischen Schicht 104, um die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t zu kontaktieren; gleichzeitiges elektrisches Prüfen der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t, wobei Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106, die die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t kontaktieren, mithilfe eines elektrisch leitfähigen Materials 106e elektrisch leitend miteinander verbunden werden können; und Trennen der elektrisch leitfähigen Schicht 106, um eine Vielzahl von Abschnitten 106a, 106b der elektrisch leitfähigen Schicht 106 auszubilden.
  • Das Verfahren 100 kann ferner zumindest teilweises Entfernen des elektrisch leitfähigen Materials umfassen, um die Abschnitte der elektrisch leitfähigen Schicht voneinander zu trennen. Das elektrisch leitfähige Material kann ein Teil der elektrisch leitfähigen Schicht sein oder es kann ein Teil einer Brückenstruktur sein.
  • Das Verfahren 100 kann ferner ein Ausbilden eines Schichtstapels 112 über der Vielzahl von Abschnitten 106a, 106b der elektrisch leitfähigen Schicht 106 umfassen, um eine logische Verbindung zwischen der Vielzahl von Abschnitten 106a, 106b der elektrisch leitfähigen Schicht bereitzustellen.
  • Ein Verfahren 100 zum Bearbeiten eines Substrats 200 kann umfassen: Ausbilden einer dielektrischen Schicht 104 über dem Substrat 200, wobei die dielektrische Schicht 104 eine Vielzahl von Testbereichen 104t umfassen kann, die Bereiche darstellen können, in denen die dielektrische Schicht 104 geprüft werden soll; Ausbilden einer elektrisch leitfähigen Schicht 106 über der dielektrischen Schicht 104, um die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t zu kontaktieren; gleichzeitiges elektrisches Prüfen der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t, wobei Abschnitte 106a, 106b der elektrisch leitfähigen Schicht, die die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t kontaktieren, mithilfe eines elektrisch leitfähigen Materials 106e elektrisch leitend miteinander verbunden werden können; und Trennen voneinander der elektrisch leitfähigen Schicht in Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106, die die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t kontaktieren.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 100 ferner ein Ausbilden eines Schichtstapels 112 über den Abschnitten 106a, 106b der elektrisch leitfähigen Schicht 106 umfassen, um eine logische Verbindung zwischen den Abschnitten 106a, 106b der elektrisch leitfähigen Schicht bereitzustellen.
  • Gemäß verschiedenen Ausführungsformen kann ein gleichzeitiges elektrisches Prüfen ein Messen der dielektrischen Durchschlagsfestigkeit der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t umfassen. Gemäß verschiedenen Ausführungsformen kann das gleichzeitige Prüfen einen Gateoxid-Integritätstest (GOI) umfassen. Jeder Testbereich 104t aus der Vielzahl von Testbereichen 104t kann eine bestimmte dielektrische Durchschlagsfestigkeit umfassen. Mit anderen Worten kann die dielektrische Durchschlagsfestigkeit über die Vielzahl von Testbereichen 104t verteilt sein, einschließlich einer maximalen dielektrischen Durchschlagsfestigkeit und einer minimalen dielektrischen Durchschlagsfestigkeit (auch als schwächste dielektrische Durchschlagsfestigkeit bezeichnet). Ein Prüfen der dielektrischen Durchschlagsfestigkeit der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t kann die minimale dielektrische Durchschlagsfestigkeit der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t aufdecken.
  • Gemäß verschiedenen Ausführungsformen kann das gleichzeitige elektrische Prüfen ein elektrisches Koppeln einer Testvorrichtung 108 an die Abschnitte 106a, 106b (auch als Vielzahl von Abschnitten 106a, 106b bezeichnet) der elektrisch leitfähigen Schicht 106, die die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t kontaktieren, umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das gleichzeitige elektrische Prüfen ein Bereitstellen eines elektrischen Feldes in der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t umfassen. Das elektrische Feld in der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t kann vertikal ausgerichtet sein. Das elektrische Feld in der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t kann durch Koppeln einer Spannung an die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t (z.B. mithilfe der elektrisch leitfähigen Schicht 106) bereitgestellt werden.
  • Gemäß verschiedenen Ausführungsformen kann das gleichzeitige elektrische Prüfen ein Messen einer Dicke der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t umfassen, wobei das Bereitstellen des elektrischen Feldes ein Anlegen einer Spannung an die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t und ein Messen einer charakteristischen Variablen (oder einer Gruppe von charakteristischen Variablen) der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t umfassen kann. Die charakteristische Variable kann der Dicke der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t entsprechen. Zum Beispiel kann die Dicke der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t aus der charakteristischen Variablen (oder der Gruppe der charakteristischen Variablen) z.B. durch Berechnen gewonnen werden. Zum Beispiel kann die charakteristische Variable eine Kapazität der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t sein.
  • Ein Gewinnen der Dicke der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t kann eine Charakterisierung der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t auf der Grundlage der Dicke und eine Änderung weiterer Bearbeitungsschritte, die auf das Substrat auf der Grundlage der Charakterisierung angewendet werden, bereitstellen. Zum Beispiel kann das Ändern weiterer Bearbeitungsschritte ein Aussondern eines Chips, der die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t umfasst, von einer weiteren Zusammenfügung umfassen. Gleichermaßen kann das Ändern weiterer Bearbeitungsschritte auf der charakteristischen Variablen basieren.
  • Gemäß verschiedenen Ausführungsformen kann das Ausbilden einer dielektrischen Schicht 104 ein Oxidieren eines Materials des Substrats 200, um ein Halbleiteroxid daraus auszubilden, oder ein Abscheiden (z.B. mithilfe einer CVD oder eines anderen Abscheidungsverfahrens) der dielektrischen Schicht 104 auf dem Substrat 200 umfassen. Gemäß verschiedenen Ausführungsformen kann das Verfahren ferner ein zumindest teilweises Entfernen des elektrisch leitfähigen Materials umfassen, um die Abschnitte der elektrisch leitfähigen Schicht voneinander zu trennen.
  • Gemäß verschiedenen Ausführungsformen kann das Ausbilden einer dielektrischen Schicht 104 ein Oxidieren eines Halbleitermaterials, z.B. Silizium, umfassen. Gemäß verschiedenen Ausführungsformen kann das Ausbilden der dielektrischen Schicht 104 ein Ausbilden einer Felddielektrikumsstruktur 104b umfassen, um die Vielzahl von Testbereichen 104t voneinander zu trennen. Gemäß verschiedenen Ausführungsformen kann eine Dicke der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t von einer Dicke der dielektrischen Schicht 104 in der Felddielektrikumsstruktur 104b verschieden sein, z.B. kann die Dicke der dielektrischen Schicht 104 in der Vielzahl von Testbereichen 104t kleiner sein als die Dicke der dielektrischen Schicht in der Felddielektrikumsstruktur 104b.
  • Gemäß verschiedenen Ausführungsformen kann das Ausbilden einer dielektrischen Schicht 104 ein Bereitstellen einer Aussparung 104r in mindestens einem Testbereich aus der Vielzahl von Testbereichen 104t umfassen. Das Bereitstellen einer Aussparung 104r und/oder das Ausbilden einer Felddielektrikumsstruktur 104b kann ein Ausbilden eines Fensters mithilfe eines LOCOS-Prozesses, mithilfe einer flachen Grabenisolation oder einer Feldplattenabscheidung und eines Strukturierungs-(oder Musterungs-)Prozesses umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Ausbilden einer dielektrischen Schicht 104 ein Bereitstellen von mindestens einer Aussparung 104r in mindestens einem Testbereich aus der Vielzahl von Testbereichen 104t umfassen. Gemäß verschiedenen Ausführungsformen kann das Ausbilden einer dielektrischen Schicht 104 ein Bereitstellen von mindestens einer Aussparung 104r in jedem Testbereich aus der Vielzahl von Testbereichen 104t umfassen.
  • Gemäß verschiedenen Ausführungsformen kann die elektrisch leitfähige Schicht 106 ein Halbleitermaterial, z.B. ein polykristallines Halbleitermaterial, z.B. polykristallines Silizium, oder ein dotiertes Halbleitermaterial, z.B. dotiertes Silizium, umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Trennen der elektrisch leitfähigen Schicht 106 (z.B. der Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106) ein Ausbilden einer Grabenstruktur 210 (mit anderen Worten der ersten Grabenstruktur 210) zumindest durch die elektrisch leitfähige Schicht 106 umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das elektrisch leitfähige Material 106e ein Teil der elektrisch leitfähigen Schicht 106 sein. Mit anderen Worten kann das Trennen der Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106 durchgeführt werden, bevor die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t elektrisch geprüft wird. Daher kann das Ausbilden der ersten Grabenstruktur 210 durchgeführt werden, bevor die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t elektrisch geprüft wird, und fakultativ kann das Ausbilden der zweiten Grabenstruktur 210 durchgeführt werden, nachdem die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t elektrisch geprüft wurde.
  • Gemäß verschiedenen Ausführungsformen können die Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106 voneinander getrennt werden, nachdem die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t geprüft wurde.
  • Gemäß verschiedenen Ausführungsformen können die Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106 getrennt werden, bevor die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t geprüft wird.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 100 ferner ein Ausbilden einer Brückenstruktur 402 umfassen, die die Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106 elektrisch verbindet, nachdem sie getrennt wurden; die Brückenstruktur 402 kann das elektrisch leitfähige Material 106e umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Ausbilden der Brückenstruktur 402 ein Anordnen einer elektrisch isolierenden Maske 106i zwischen dem elektrisch leitfähigen Material 106e und der dielektrischen Schicht 104 umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Ausbilden der Brückenstruktur 402 ein Anordnen einer elektrisch isolierenden Maske 106i zwischen dem elektrisch leitfähigen Material und der elektrisch leitfähigen Schicht 106 umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das elektrisch leitfähige Material 106e ein Metall oder eine Metalllegierung umfassen.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 100 ferner ein Entfernen der Brückenstruktur 402 umfassen, um die Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106 zum Ausbilden eines Schichtstapels 112 über den Abschnitten 106a, 106b der elektrisch leitfähigen Schicht 106 freizulegen. Ferner kann, wie hier beschrieben, ein Schichtstapel 112 über den freigelegten Abschnitten 106a, 106b der elektrisch leitfähigen Schicht 106 z.B. durch Anordnen einer weiteren dielektrischen Schicht (um eine nicht leitfähige Schicht auszubilden) mit Kontaktlöchern über den Abschnitten 106a, 106b der elektrisch leitfähigen Schicht 106 ausgebildet werden.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 100 ferner ein Ausbilden von mindestens einem Sourcebereich 302s und/oder mindestens einem Drainbereich 302d benachbart zu einem Testbereich aus der Vielzahl von Testbereichen 104t umfassen, um eine Transistorstruktur auszubilden.
  • Gemäß verschiedenen Ausführungsformen kann das Ausbilden einer elektrisch leitfähigen Schicht 106 ein Ausbilden einer Grabenstruktur 310 (z.B. der zweiten Grabenstruktur 310) zumindest durch die elektrisch leitfähige Schicht 106 umfassen, um zumindest einen ersten Bereich 306a der elektrisch leitfähigen Schicht 106 von einem zweiten Bereich 306b der elektrisch leitfähigen Schicht 106 elektrisch zu trennen, wobei der erste Bereich 306a der elektrisch leitfähigen Schicht 106 die Abschnitte 106a, 106b der elektrisch leitfähigen Schicht 106, die die dielektrische Schicht 104 in der Vielzahl von Testbereichen 104t kontaktieren, umfassen kann.
  • Gemäß verschiedenen Ausführungsformen kann das Verfahren 100 ferner umfassen: Ausbilden einer Felddielektrikumsstruktur 104b (z.B. einer Feldoxidstruktur 104b) und einer Vielzahl von Gatedielektrikumsbereichen 104t (z.B. Gateoxidbereichen 104t) über einem integrierten Schaltungsbereich (auch als aktiver Chipbereich bezeichnet) eines Substrats, wobei die Vielzahl der Gatedielektrikumsbereiche 104t durch die Felddielektrikumsstruktur 104b getrennt werden kann; elektrisches paralleles Kontaktieren der Vielzahl von Gatedielektrikumsbereichen 104t; und gleichzeitiges elektrisches Prüfen der Vielzahl von Gateoxidbereichen 104t. Die Felddielektrikumsstruktur 104b kann mithilfe eines LOCOS-Prozesses, mithilfe eines STI-Prozesses (flache Grabenisolation) oder einer Feldplattenabscheidung und eines Strukturierungs- (oder Musterungs-)Prozesses ausgebildet werden. Durch Ausbilden der Felddielektrikumsstruktur 104b kann eine Aussparung 104r in mindestens einem Testbereich aus der Vielzahl von Testbereichen 104t bereitgestellt werden.
  • Ein Gatedielektrikumsbereich 104t kann als ein Schichtbereich verstanden werden, der ein dielektrisches Material umfasst. Die Felddielektrikumsstruktur 104b kann als eine Schichtstruktur verstanden werden, die ein dielektrisches Material umfasst, wobei die Felddielektrikumsstruktur 104b die Gatedielektrikumsbereiche 104t seitlich umgeben kann. Ferner kann eine Dicke des Gatedielektrikumsbereichs 104t kleiner sein als eine Dicke der Felddielektrikumsstruktur 104b. Zum Beispiel kann die Dicke der Felddielektrikumsstruktur 104b im Bereich von ungefähr 100 µm bis ungefähr 2000 µm liegen, z.B. größer als 200 µm sein.
  • Die Felddielektrikumsstruktur 104b und die Vielzahl von Gateoxidbereichen 104t können die dielektrische Schicht 104 bilden. Veranschaulichend kann ein Gatedielektrikumsbereich 104t derart ausgelegt werden, dass ein Gatedielektrikum für einen Transistor daraus ausgebildet wird, wobei die Felddielektrikumsstruktur 104b eine seitliche Isolation zwischen Transistoren, die aus dem Gatedielektrikumsbereich 104t ausgebildet werden, bereitstellen kann.
  • Ein hier beschriebenes Verfahren kann eine Prozess- und eine Produktüberprüfung für integrierte Schaltungen (z.B. Chips) bereitstellen.

Claims (16)

  1. Verfahren (100) zum Bearbeiten eines Substrats, wobei das Verfahren (100) aufweist: Ausbilden einer dielektrischen Schicht über dem Substrat, wobei die dielektrische Schicht eine Vielzahl von Testbereichen aufweist (11), Ausbilden einer elektrisch leitfähigen Schicht über der dielektrischen Schicht, um die dielektrische Schicht in der Vielzahl von Testbereichen zu kontaktieren (12), gleichzeitiges elektrisches Prüfen der dielektrischen Schicht in der Vielzahl von Testbereichen, wobei Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren, mithilfe eines elektrisch leitfähigen Materials elektrisch leitend miteinander verbunden werden (13), und Trennen der elektrisch leitfähigen Schicht in Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren (14); wobei das elektrisch leitfähige Material ein Teil der elektrisch leitfähigen Schicht ist.
  2. Verfahren (100) nach Anspruch 1, ferner umfassend: Ausbilden eines Schichtstapels über den Abschnitten der elektrisch leitfähigen Schicht, um eine logische Verbindung zwischen den Abschnitten der elektrisch leitfähigen Schicht bereitzustellen.
  3. Verfahren (100) nach Anspruch 1 oder 2, wobei das gleichzeitige elektrische Prüfen (13) ein Prüfen der dielektrischen Durchschlagsfestigkeit der dielektrischen Schicht in der Vielzahl von Testbereichen aufweist.
  4. Verfahren (100) nach einem der Ansprüche 1 bis 3, wobei das gleichzeitige elektrische Prüfen (13) ein elektrisches Koppeln einer Testvorrichtung an die Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren, aufweist.
  5. Verfahren (100) nach einem der Ansprüche 1 bis 4, wobei das gleichzeitige elektrische Prüfen (13) ein Bereitstellen eines elektrischen Feldes in der dielektrischen Schicht in der Vielzahl von Testbereichen aufweist.
  6. Verfahren (100) nach einem der Ansprüche 1 bis 5, ferner umfassend: zumindest teilweises Entfernen des elektrisch leitfähigen Materials, um die Abschnitte der elektrisch leitfähigen Schicht voneinander zu trennen.
  7. Verfahren (100) nach einem der Ansprüche 1 bis 6, wobei das Ausbilden der dielektrischen Schicht (11) ein Ausbilden einer Felddielektrikumsstruktur aufweist, die die Vielzahl von Testbereichen voneinander trennt; wobei optional eine Dicke der dielektrischen Schicht in der Vielzahl von Testbereichen von einer Dicke der dielektrischen Schicht in der Felddielektrikumsstruktur verschieden ist.
  8. Verfahren (100) nach einem der Ansprüche 1 bis 7, wobei die elektrisch leitfähige Schicht ein Halbleitermaterial aufweist.
  9. Verfahren (100) nach einem der Ansprüche 1 bis 8, wobei das Trennen der Abschnitte der elektrisch leitfähigen Schicht (14) ein Ausbilden einer Grabenstruktur zumindest durch die elektrisch leitfähige Schicht aufweist.
  10. Verfahren (100) nach einem der Ansprüche 1 bis 9, wobei die Abschnitte der elektrisch leitfähigen Schicht getrennt werden, bevor die dielektrische Schicht in der Vielzahl von Testbereichen geprüft wurde.
  11. Verfahren (100) nach Anspruch 10, ferner umfassend: Ausbilden einer Brückenstruktur, die die Abschnitte der elektrisch leitfähigen Schicht elektrisch verbindet, nachdem sie getrennt wurden, wobei die Brückenstruktur das elektrisch leitfähige Material aufweist; wobei optional das Ausbilden der Brückenstruktur ein Anordnen einer elektrisch isolierenden Maske zwischen dem elektrisch leitfähigen Material und der dielektrischen Schicht oder ein Anordnen einer elektrisch isolierenden Maske zwischen dem elektrisch leitfähigen Material und der elektrisch leitfähigen Schicht aufweist.
  12. Verfahren (100) nach Anspruch 11, wobei das elektrisch leitfähige Material ein Metall oder eine Metalllegierung aufweist.
  13. Verfahren (100) nach Anspruch 11 oder 12, ferner umfassend: Entfernen der Brückenstruktur, um die Abschnitte der elektrisch leitfähigen Schicht zum Ausbilden eines Schichtstapels über den Abschnitten der elektrisch leitfähigen Schicht freizulegen.
  14. Verfahren (100) nach einem der Ansprüche 1 bis 13, ferner umfassend: Ausbilden von mindestens einem Sourcebereich und mindestens einem Drainbereich benachbart zu einem Testbereich aus der Vielzahl von Testbereichen, um eine Transistorstruktur auszubilden.
  15. Verfahren (100) nach einem der Ansprüche 1 bis 14: wobei das Ausbilden einer elektrisch leitfähigen Schicht (12) ein Ausbilden einer Grabenstruktur zumindest durch die elektrisch leitfähige Schicht aufweist, um zumindest einen ersten Bereich der elektrisch leitfähigen Schicht von einem zweiten Bereich der elektrisch leitfähigen Schicht elektrisch zu trennen, wobei der erste Bereich der elektrisch leitfähigen Schicht die Abschnitte der elektrisch leitfähigen Schicht aufweist, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren.
  16. Verfahren (100) zum Bearbeiten eines Substrats, wobei das Verfahren (100) aufweist: Ausbilden einer dielektrischen Schicht über dem Substrat, wobei die dielektrische Schicht eine Vielzahl von Testbereichen aufweist (11), Ausbilden einer elektrisch leitfähigen Schicht über der dielektrischen Schicht, um die dielektrische Schicht in der Vielzahl von Testbereichen zu kontaktieren (12), gleichzeitiges elektrisches Prüfen der dielektrischen Schicht in der Vielzahl von Testbereichen, wobei Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren, mithilfe eines elektrisch leitfähigen Materials elektrisch leitend miteinander verbunden werden (13), wobei das elektrisch leitfähige Material einen Halbleiter aufweist; und Trennen der elektrisch leitfähigen Schicht in Abschnitte der elektrisch leitfähigen Schicht, die die dielektrische Schicht in der Vielzahl von Testbereichen kontaktieren (14).
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